JPS59188936A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59188936A JPS59188936A JP6218583A JP6218583A JPS59188936A JP S59188936 A JPS59188936 A JP S59188936A JP 6218583 A JP6218583 A JP 6218583A JP 6218583 A JP6218583 A JP 6218583A JP S59188936 A JPS59188936 A JP S59188936A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は工０．ＬＳＩ等の半導体装置の製造方法に関し
、特に素子間分離領域の細幅化により素子の高密度化を
可能にした製造方法に関するものである。
、特に素子間分離領域の細幅化により素子の高密度化を
可能にした製造方法に関するものである。
一般にＩＣ，ＬＳＩ等の半導体装置においては、チップ
内の回路を４１１成する多動の素子は各々電気的に船縁
分離する必要がある。現在ＬＥ３工の製造工程で一般的
に行なわれている素子間分離法はＬｏａｏｓ（シリコン
選択酸化）法と呼ばれるもので、シリコンナイトライド
（８１３Ｎ４）膜を酸化のマスクとしてシリコン牛導体
基板を選択酸化する方法である。
内の回路を４１１成する多動の素子は各々電気的に船縁
分離する必要がある。現在ＬＥ３工の製造工程で一般的
に行なわれている素子間分離法はＬｏａｏｓ（シリコン
選択酸化）法と呼ばれるもので、シリコンナイトライド
（８１３Ｎ４）膜を酸化のマスクとしてシリコン牛導体
基板を選択酸化する方法である。
ところが、この方法では酸化時の熱応力による８１基板
の欠陥発生を防止するために５Ｌ３Ｎ４脚下に基板表面
に設けたパッドｓ ｉｏ２と呼ばれている熱酸化膜を利
用しておシ、前記選択酸化時にパッド５ｔｏｚ’Ｔｈ通
して酸素が基板に侵入し横方向の酸化が進行し、所謂バ
ーズビークが形成される現象が起こる。このバーズビー
クによって素子分離領域の幅寸法が増大し、素子細球の
有効面積全減少して集積密度の向上の障害となっている
っこのＬＯＯＯ８法に代わる新しい素子間分離技術とし
て１９Ｂ２年発行の第２９回応用物理学関係連合講演会
予稿集第６９２頁に次のような技術が提案されている。
の欠陥発生を防止するために５Ｌ３Ｎ４脚下に基板表面
に設けたパッドｓ ｉｏ２と呼ばれている熱酸化膜を利
用しておシ、前記選択酸化時にパッド５ｔｏｚ’Ｔｈ通
して酸素が基板に侵入し横方向の酸化が進行し、所謂バ
ーズビークが形成される現象が起こる。このバーズビー
クによって素子分離領域の幅寸法が増大し、素子細球の
有効面積全減少して集積密度の向上の障害となっている
っこのＬＯＯＯ８法に代わる新しい素子間分離技術とし
て１９Ｂ２年発行の第２９回応用物理学関係連合講演会
予稿集第６９２頁に次のような技術が提案されている。
即ち、第１図（ａ）に示すようにますＳ１基板１を酸化
しパヴドＢＬＯＺ膜２を形成する。この上にＣＶＤ法で
５ｉ４Ｎ４膜３を被着せしめさらにその上にＣＶＤ法で
８１０２膜４′Ｊｋ被着せしめる。次にホトレジスト５
を塗布しホトリソグラフィの技術でホトレジスト５を素
子頭載の形状にバターニングする。次に第１図（ｂ）の
ように前記ホトレジスト５をマスクにＯＶ Ｄ １３１
０２膜４、次いで５Ｌ３Ｎ４膜３、パッドＳ１Ｏ［膜２
ｔエツチングする。このとき工ヴチングはＲｌＥ（反応
性イオンエ、ソチング）法のように工、ッチングの指向
性の強い方法を用いる。
しパヴドＢＬＯＺ膜２を形成する。この上にＣＶＤ法で
５ｉ４Ｎ４膜３を被着せしめさらにその上にＣＶＤ法で
８１０２膜４′Ｊｋ被着せしめる。次にホトレジスト５
を塗布しホトリソグラフィの技術でホトレジスト５を素
子頭載の形状にバターニングする。次に第１図（ｂ）の
ように前記ホトレジスト５をマスクにＯＶ Ｄ １３１
０２膜４、次いで５Ｌ３Ｎ４膜３、パッドＳ１Ｏ［膜２
ｔエツチングする。このとき工ヴチングはＲｌＥ（反応
性イオンエ、ソチング）法のように工、ッチングの指向
性の強い方法を用いる。
この方法によればサイドエツチングが殆んど起こらない
ためホトレジスト５と下層の多層絶縁膜とのパターン寸
法のずれ（寸法変換差）をほぼ零にすることができる。
ためホトレジスト５と下層の多層絶縁膜とのパターン寸
法のずれ（寸法変換差）をほぼ零にすることができる。
次に第１図（ｃ）のようにホトレジスト５を除去した後
０ＶＤＳｉ（ｈ膜４をマスクとして８１基板１をエツチ
ングし素子分離領域用の溝６′ｆ：形原する。
０ＶＤＳｉ（ｈ膜４をマスクとして８１基板１をエツチ
ングし素子分離領域用の溝６′ｆ：形原する。
このときのエツチングも前述のＲｌＥを用いれば０ＶＤ
８１０２膜４との寸法変換差がほぼ零で垂直な形状を持
ったＳ１溝全形放てることができる。
８１０２膜４との寸法変換差がほぼ零で垂直な形状を持
ったＳ１溝全形放てることができる。
次いで、第１図（、ｉ）に示すように溝の内壁を酸化し
て薄いＳＬｏ、７全形取した後、低圧、高温で虫取し７
（ＯＶＤＳｉＯ□膜８全厚く堆積し溝６を埋める。
て薄いＳＬｏ、７全形取した後、低圧、高温で虫取し７
（ＯＶＤＳｉＯ□膜８全厚く堆積し溝６を埋める。
次に第１図（ｅ）のように前記０ＶＤＳｉＯ，膜８全ド
ライエツチング法によシエッテバックして平坦化し素子
分離領域９を形成する。次Ｋｓｉ、Ｎ４膜３及びパッド
８１０□２を工、ソチングして除去し、第１図（ｆ）に
示すように素子領域１００８１面を露出せしめる。
ライエツチング法によシエッテバックして平坦化し素子
分離領域９を形成する。次Ｋｓｉ、Ｎ４膜３及びパッド
８１０□２を工、ソチングして除去し、第１図（ｆ）に
示すように素子領域１００８１面を露出せしめる。
この技術によれば、ＬＯＯＯ８法におけるよう々／＜Ｊ
ピークの発生が全くないため、ホトレジストのパターン
との寸法変換差が殆んどない素子分離領域を形成でき、
素子密度、つまシ集積度を向上できる。そして、ホトレ
ジストのパターニングを微細化すればするほど素子分離
領域の面積を減少させて集積度を向上することができる
。しかしながら、現在のホトリソグラフィ技術では、ホ
トレジストのバターニングは０．８〜１．０μｍが下限
であり、し穴がって素子分離領域の幅も０．８〜１．０
μｍが限界であり、これ以下にすることは不可能である
。
ピークの発生が全くないため、ホトレジストのパターン
との寸法変換差が殆んどない素子分離領域を形成でき、
素子密度、つまシ集積度を向上できる。そして、ホトレ
ジストのパターニングを微細化すればするほど素子分離
領域の面積を減少させて集積度を向上することができる
。しかしながら、現在のホトリソグラフィ技術では、ホ
トレジストのバターニングは０．８〜１．０μｍが下限
であり、し穴がって素子分離領域の幅も０．８〜１．０
μｍが限界であり、これ以下にすることは不可能である
。
本発明の目的は素子分離領域の幅をきわめて狭いものに
し１、こわにより素子集積度の向上を図シ得る半導体装
置の製造方法を搗供することにある。
し１、こわにより素子集積度の向上を図シ得る半導体装
置の製造方法を搗供することにある。
また、本発明の目的は素子分離領域の幅寸法を０．１〜
０．３μｍ程度にまで低減できる半導体装置の製造方法
全提供することにある。
０．３μｍ程度にまで低減できる半導体装置の製造方法
全提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細層の記述および添付図面からあきらかになるであ
ろう。
本明細層の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡岸に説明すれば、下記のとおシである。
を簡岸に説明すれば、下記のとおシである。
すなわち、半導体基板に溝を形成した後、溝側面にのみ
分離領域形成膜を形成し、この溝を半導体で埋般した上
で分離領域形成膜を除去して細溝を形叙し、この溝に絶
縁物を充填して素子分離領域を形成することにより、素
子分離領域幅全ホ′トレジヌトの解像限界以下にまで低
減し、集積度の向上を達成するものである。
分離領域形成膜を形成し、この溝を半導体で埋般した上
で分離領域形成膜を除去して細溝を形叙し、この溝に絶
縁物を充填して素子分離領域を形成することにより、素
子分離領域幅全ホ′トレジヌトの解像限界以下にまで低
減し、集積度の向上を達成するものである。
〔実施例１〕
第２図は本発明ｉＮチャンネルＭＯ８Ｌ日工に適用した
場合の特に素子間分離工程を示すものである。
場合の特に素子間分離工程を示すものである。
先ず、第２図に）のようにＰ型のＢ１基板１１を酸化し
パッド５ｉｏ２１２に形成する。この上にＣＶＤ法によ
υＳｉ３Ｎ４膜１３全被着せしめ、さらにその上にＣＶ
Ｄ法で８１０２膜１４を被着せしめる。
パッド５ｉｏ２１２に形成する。この上にＣＶＤ法によ
υＳｉ３Ｎ４膜１３全被着せしめ、さらにその上にＣＶ
Ｄ法で８１０２膜１４を被着せしめる。
８ ｉｏ、膜１４は８１溝を形成するときのマスクとし
て用いるものであシ、Ｓ１工１．、チング深さに応じて
膜厚を選ぶ必要がある。なお、Ｓ１工、ンチング深さが
比較的浅く、次に述べるホトレジストと５ｉｓＮ、膜１
３、パ、ッド５ｉＯ２１２のみで充分にマスクとしての
厚さが確保できる場合には０ＶＤｓｔｏ２１４は省略す
ることができる。次にホトレジスト１５を塗布し、ホト
リングラフィの技術でホトレジスト１５をバターニング
する。このとき、ホトレジストの開口部の幅ｔ１は素子
分離領域の幅の２倍と素子領域の幅を加え合わせた大き
さにしておく。また、残されたホトレジスト１５は素子
領域と万る部分である。
て用いるものであシ、Ｓ１工１．、チング深さに応じて
膜厚を選ぶ必要がある。なお、Ｓ１工、ンチング深さが
比較的浅く、次に述べるホトレジストと５ｉｓＮ、膜１
３、パ、ッド５ｉＯ２１２のみで充分にマスクとしての
厚さが確保できる場合には０ＶＤｓｔｏ２１４は省略す
ることができる。次にホトレジスト１５を塗布し、ホト
リングラフィの技術でホトレジスト１５をバターニング
する。このとき、ホトレジストの開口部の幅ｔ１は素子
分離領域の幅の２倍と素子領域の幅を加え合わせた大き
さにしておく。また、残されたホトレジスト１５は素子
領域と万る部分である。
次に、同図（１））に示すように前記ホトレジスト１５
に＝マＸりとして０ＶＤＳｉＯ２膜１４、次いでＳｉ３
Ｎ４膜１３、バッド５１０２膜１２を工、ソチングする
。この時エツチングは前述のＲＸＷ法のような指向性の
強い工、Ｖチング法を用いホトレジスト１５と下地絶縁
膜（１４，１３，１２）との寸法変換差がほとんど零に
なるようにする。次いで、同図（Ｃ）のようにホトレジ
スト１５’！ｉ−除去し＊ｉ、ｃｖＤＳ１０２膜１４を
マス膜上４１基枡１１をエツチングし、Ｓｉ溝１６全形
放する。この場合、ホトレジスト１５はそのまま残して
おいてもよいが、装置汚染を防止する上では取り除いて
おいた方がよい。
に＝マＸりとして０ＶＤＳｉＯ２膜１４、次いでＳｉ３
Ｎ４膜１３、バッド５１０２膜１２を工、ソチングする
。この時エツチングは前述のＲＸＷ法のような指向性の
強い工、Ｖチング法を用いホトレジスト１５と下地絶縁
膜（１４，１３，１２）との寸法変換差がほとんど零に
なるようにする。次いで、同図（Ｃ）のようにホトレジ
スト１５’！ｉ−除去し＊ｉ、ｃｖＤＳ１０２膜１４を
マス膜上４１基枡１１をエツチングし、Ｓｉ溝１６全形
放する。この場合、ホトレジスト１５はそのまま残して
おいてもよいが、装置汚染を防止する上では取り除いて
おいた方がよい。
次に同図（ａ）のように素子分離領塘形成膜としてのＯ
Ｖ Ｄ Ｓ ｉｃｈ膜１７全被着する。この場合、後述
のようにとのＱＶＤＳｉＯ２膜１７の膜厚１．が素子分
離領域の幅そのものになるので所望の素子分離領域幅に
応じて膜厚を決定する。なお、ＣＶＤＳｉＯ２膜１７の
形成方法としては、被着形状を下地に忠実にするために
７００〜１０００℃程度の高温、低圧であることが好ま
しい。またプラズマＯＶＤ法を用いｈは比較的低温でも
被着形状を下地に忠実にすることができる。更に、後の
工程で奇生チャンネル防止用のＰ型不純物を８１基板１
１に導入することを容易にするために、ＣＶＤＥＩｉ０
２膜１７にボロン等のＰ型不純物をドープさせておく。
Ｖ Ｄ Ｓ ｉｃｈ膜１７全被着する。この場合、後述
のようにとのＱＶＤＳｉＯ２膜１７の膜厚１．が素子分
離領域の幅そのものになるので所望の素子分離領域幅に
応じて膜厚を決定する。なお、ＣＶＤＳｉＯ２膜１７の
形成方法としては、被着形状を下地に忠実にするために
７００〜１０００℃程度の高温、低圧であることが好ま
しい。またプラズマＯＶＤ法を用いｈは比較的低温でも
被着形状を下地に忠実にすることができる。更に、後の
工程で奇生チャンネル防止用のＰ型不純物を８１基板１
１に導入することを容易にするために、ＣＶＤＥＩｉ０
２膜１７にボロン等のＰ型不純物をドープさせておく。
次いで、同図（ｅ）のようにＲＩＥ法によ１ｓｔ溝１６
のＳｉｎｇ板８１面が露出するまでＯ’ＶＤＳ１０２膜
１７ｉ工、ツチングする。このとき、ＲＩＥ法の指向性
によって、Ｅｌ′Ｌ溝１６溝側６の０ＶＤＳｉＯ。
のＳｉｎｇ板８１面が露出するまでＯ’ＶＤＳ１０２膜
１７ｉ工、ツチングする。このとき、ＲＩＥ法の指向性
によって、Ｅｌ′Ｌ溝１６溝側６の０ＶＤＳｉＯ。
膜】７けエツチングされることはない。そして、同図（
ｆ）のようにＳｉ面の露出しｆｃ部分のみに連部的にＰ
型の単結晶シリコン１８を気相成長させる。
ｆ）のようにＳｉ面の露出しｆｃ部分のみに連部的にＰ
型の単結晶シリコン１８を気相成長させる。
これには常法の選択エピタキシャル防長技術が使用され
る。例えば、５ｉｎ２ｃｚ２にＨｃｔｆｍ合し、Ｈ２雰
囲槃中にて８１をエピタキシャル成長させることにより
実現することができる。このとき、単結晶シリコン１８
の不純物濃度は８１基板１１の濃度と等しくなるように
Ｐ型不純物ソースガス（例えはジボランＢ２Ｈ６＠）を
加える。まに、増結晶シリコン１８は、その表面が隣接
する素子領域のＳ１面と同一高さになるまで成長させる
。しかる上で９００〜１１００℃の高温で熱処理を施す
ことによシ、奇生チャンネル防止用のＰ型不純物をＯＶ
Ｄ ＥｌｔｉＯ□膜１７から８１基板１１や即結晶シリ
コン１８内に拡散し、所謂チャンネルストヴノくＩｉ！
１９を形成する。
る。例えば、５ｉｎ２ｃｚ２にＨｃｔｆｍ合し、Ｈ２雰
囲槃中にて８１をエピタキシャル成長させることにより
実現することができる。このとき、単結晶シリコン１８
の不純物濃度は８１基板１１の濃度と等しくなるように
Ｐ型不純物ソースガス（例えはジボランＢ２Ｈ６＠）を
加える。まに、増結晶シリコン１８は、その表面が隣接
する素子領域のＳ１面と同一高さになるまで成長させる
。しかる上で９００〜１１００℃の高温で熱処理を施す
ことによシ、奇生チャンネル防止用のＰ型不純物をＯＶ
Ｄ ＥｌｔｉＯ□膜１７から８１基板１１や即結晶シリ
コン１８内に拡散し、所謂チャンネルストヴノくＩｉ！
１９を形成する。
次いで同図（ｇ）のようにＳｉ、、Ｎ、膜１３、バッド
８１０２１２、ＯＶ Ｄ Ｓ ｉｏ２膜１７をエツチン
グ除去し、これにより細溝２０が形成される。その上で
、同図Ｃ）のように全面を軽く酸化して５１０２膜２１
を形成し、続いてＣＶＤ法で８１３Ｎ、膜２２金被着せ
しめ、次いで低圧、高温で生成し７ｔｃｖＤ膜２３全厚
く堆積し細溝２０を埋める。次に、同図（１）のように
前記ＣＶＤ膜２３をドライエツチング法によりエッチバ
ックして平坦化し、素子分離領域２４を形成する。さら
に、同図（ｊ）のように５ｉａＮ４＃２２及び５１０２
膜２１をエツチング除去し、素子領域２５のＳ１面を露
出させる。
８１０２１２、ＯＶ Ｄ Ｓ ｉｏ２膜１７をエツチン
グ除去し、これにより細溝２０が形成される。その上で
、同図Ｃ）のように全面を軽く酸化して５１０２膜２１
を形成し、続いてＣＶＤ法で８１３Ｎ、膜２２金被着せ
しめ、次いで低圧、高温で生成し７ｔｃｖＤ膜２３全厚
く堆積し細溝２０を埋める。次に、同図（１）のように
前記ＣＶＤ膜２３をドライエツチング法によりエッチバ
ックして平坦化し、素子分離領域２４を形成する。さら
に、同図（ｊ）のように５ｉａＮ４＃２２及び５１０２
膜２１をエツチング除去し、素子領域２５のＳ１面を露
出させる。
この結果、幅寸法が前記０ＶＤＳｉＯ１＋膜１７の厚さ
、例えば０．１〜０．３μｍ程度の素子分離領域２４が
形Ｊされることになる。これを用いれば、第３図に示す
ように、素子領域２５にゲート絶縁膜２６、ゲート電極
２７、ソース頒域２８及びドレイン頭載２９からなるＮ
チャンネル型のＭＯＳトランジスタＱ＋ 、Ｑｚ ｔ″
分離幅ｔ１の密度で形成できる。もちろん、図示はさね
ていないが、Ｑ１％Ｑ２は素子分離領域２４によって囲
まワに領域に形成され、他と電気的に分離されている。
、例えば０．１〜０．３μｍ程度の素子分離領域２４が
形Ｊされることになる。これを用いれば、第３図に示す
ように、素子領域２５にゲート絶縁膜２６、ゲート電極
２７、ソース頒域２８及びドレイン頭載２９からなるＮ
チャンネル型のＭＯＳトランジスタＱ＋ 、Ｑｚ ｔ″
分離幅ｔ１の密度で形成できる。もちろん、図示はさね
ていないが、Ｑ１％Ｑ２は素子分離領域２４によって囲
まワに領域に形成され、他と電気的に分離されている。
ここで、前例におけるＥＩｉ３Ｎ４膜２２はＯＶＤ膜２
膜管３ッチパックする際のスト１．バ及び終点検出に用
いるものであるが、ドライエツチングの均一性が良好な
場合や、ドライエツチングによ９８１表面が露出するま
でエッチバ、りしても８１表面に損傷を与えるおそれの
ない場合等ではこれを省略してもよい。因みに第３図の
例ではＳｉ３Ｎ４膜２２は省略しである。同様の理由か
らＳｉ３Ｎ４膜１３も省略できる。
膜管３ッチパックする際のスト１．バ及び終点検出に用
いるものであるが、ドライエツチングの均一性が良好な
場合や、ドライエツチングによ９８１表面が露出するま
でエッチバ、りしても８１表面に損傷を与えるおそれの
ない場合等ではこれを省略してもよい。因みに第３図の
例ではＳｉ３Ｎ４膜２２は省略しである。同様の理由か
らＳｉ３Ｎ４膜１３も省略できる。
また、第２図において、同図（ｇ）以降の工程は通常行
なわｈている溝埋め法が利用できる。例えは前記ＯＶＤ
膜２３の代シに８ ’１０□以外の絶縁膜や多結晶シリ
コンが利用できる。但し、多結晶シリコンを用いる場合
にはエッチバックして平坦化させた後その表面を酸化さ
せることが肝要である。
なわｈている溝埋め法が利用できる。例えは前記ＯＶＤ
膜２３の代シに８ ’１０□以外の絶縁膜や多結晶シリ
コンが利用できる。但し、多結晶シリコンを用いる場合
にはエッチバックして平坦化させた後その表面を酸化さ
せることが肝要である。
また、ＯＶＤ膜２膜管３成はプラズマＯＶＤ法、光ＯＶ
Ｄ法を用いてもよい。更に細溝２０を埋める材料はＯＶ
Ｄ膜以外の、例えＦｉｓ ｏ ａ （５ｐｉｆｌＯｎ
（）１４ｅｇ ）膜を用いてもよい。
Ｄ法を用いてもよい。更に細溝２０を埋める材料はＯＶ
Ｄ膜以外の、例えＦｉｓ ｏ ａ （５ｐｉｆｌＯｎ
（）１４ｅｇ ）膜を用いてもよい。
一方、前例では単結晶シリコン１８の不純物濃度がＳ１
基板１１の濃度と等しく々るようにＰ型不純物ソースガ
スを添加するが、このとき両者全完全に一致させること
は難かしいことが予想される。この場合け、Ｓｉ基板１
１と単結晶シリコン１８の両方の不純物濃度を低めにし
ておき、第２図（ｊ）において素子領域２５のＳ１面全
露出させた後にイオン打込み法によシ全面にＰ型不純物
を導入し、表面濃度を揃えるようにすれはよい。なお、
本実施例ではドープトオキサイドからチャネルストッパ
ーを導入するようになっているが、溝底面にのみチャネ
ルストッパ一層を形泳丁わば良い時は第２図に示す実施
例において０ＶＤＳｉＯ２膜１７に不純物をドープしな
いでおき、アイソレーション用細溝２０會形取した後、
通常のようにイオン打込法でチャネルストッパーを底面
に導入しても艮い。
基板１１の濃度と等しく々るようにＰ型不純物ソースガ
スを添加するが、このとき両者全完全に一致させること
は難かしいことが予想される。この場合け、Ｓｉ基板１
１と単結晶シリコン１８の両方の不純物濃度を低めにし
ておき、第２図（ｊ）において素子領域２５のＳ１面全
露出させた後にイオン打込み法によシ全面にＰ型不純物
を導入し、表面濃度を揃えるようにすれはよい。なお、
本実施例ではドープトオキサイドからチャネルストッパ
ーを導入するようになっているが、溝底面にのみチャネ
ルストッパ一層を形泳丁わば良い時は第２図に示す実施
例において０ＶＤＳｉＯ２膜１７に不純物をドープしな
いでおき、アイソレーション用細溝２０會形取した後、
通常のようにイオン打込法でチャネルストッパーを底面
に導入しても艮い。
〔実施例２〕
第４図は本発明の他の実施例を工程順に示す図である。
カお、第４図（ａ）〜（ｆ）までの工程は第２図（ａ）
〜（ｆ）と同一であり、各部に同一符号を付して把明は
省略する。第４図（ｆ）は連部エピタキシャル成長を行
なって単結晶シリコ７／１８ｆｉ＝形取する一方、チャ
ンネルストッパ用の不純物の拡散が終了した段階を示す
。
〜（ｆ）と同一であり、各部に同一符号を付して把明は
省略する。第４図（ｆ）は連部エピタキシャル成長を行
なって単結晶シリコ７／１８ｆｉ＝形取する一方、チャ
ンネルストッパ用の不純物の拡散が終了した段階を示す
。
次に、同図（ロ））のようにＳ ｔ３Ｎ４膜２２、次い
で５１０２膜２１を除去しｆＣ後０ＶＤＳｉＯ２膜１７
金その表面がＳ１面と一致する囲までエツチングする。
で５１０２膜２１を除去しｆＣ後０ＶＤＳｉＯ２膜１７
金その表面がＳ１面と一致する囲までエツチングする。
こわにより、細溝２０内にはＣｖＤＳ１０２１７が残さ
れて分離機能として作用する。素子分離領域２４、素子
頭載２５にわたって平坦な構造が得られることは前例と
同じである。
れて分離機能として作用する。素子分離領域２４、素子
頭載２５にわたって平坦な構造が得られることは前例と
同じである。
本実施例によりは工程数の削減に有効である。
（１）素子分離領域を、溝側面に設けた分離領域形成膜
の除去及びこの除去によって得られた細溝への絶縁物の
充填により形成しているので、分離頭載の幅はこの形成
膜の膜厚で決定することができ、ホトリックラフィの技
術によることなく０．１μｍ前後の極めて幅の狭い素子
分離領域を形成で事、高集積度の素子を構放てきる。
の除去及びこの除去によって得られた細溝への絶縁物の
充填により形成しているので、分離頭載の幅はこの形成
膜の膜厚で決定することができ、ホトリックラフィの技
術によることなく０．１μｍ前後の極めて幅の狭い素子
分離領域を形成で事、高集積度の素子を構放てきる。
（２）分離飴域形広膜にドープトオキサイド全使用すれ
ば、ドープされた不純物全利用してチャンネルストッパ
用のドーパントの導入を極めて容易に行なうことができ
る。
ば、ドープされた不純物全利用してチャンネルストッパ
用のドーパントの導入を極めて容易に行なうことができ
る。
（３）素子領域の８１表面と分離細球のＳｉｎ、の表面
が同一平面に形成できるので、完全に平坦化さワｆｃ構
造となり、これによシゲート形成、配線形成等における
断線を防止できる。
が同一平面に形成できるので、完全に平坦化さワｆｃ構
造となり、これによシゲート形成、配線形成等における
断線を防止できる。
以上本発明渚によって表された発明を実′ｙａ例にもと
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
以上の説明では主として本発明渚によってなされた発明
をＮチャンネルＭＯ８工０に適用した場合について説明
したが、それに限定されるものではなく、りとえばＰチ
ャンネルＭＯ８工Ｃ１相補型ＭＯ８工Ｃ１更にはバイポ
ーラ型ＩＯ等にも適用できる。
をＮチャンネルＭＯ８工０に適用した場合について説明
したが、それに限定されるものではなく、りとえばＰチ
ャンネルＭＯ８工Ｃ１相補型ＭＯ８工Ｃ１更にはバイポ
ーラ型ＩＯ等にも適用できる。
第１図（ａ）〜（ｆ′）は従来方法の工程断面図、第２
図（ａ）〜（ｊ）は本発明方法の一実施例の工程断面図
、 第３図は適用例の断面図、 第４図（ａ）〜（ｇ）は他の実施例の工程断面図である
。 １１・・・半導体基板、１２・・・パッド５１０２．１
３・８１３Ｎ４膜、１４ ・ ０ＶＤＳｉＱ２膜、１５
・・・ホトレジスト、１６ ・Ｓ ｉ溝、１７−ＣＶ
Ｄ８１０２膜、１Ｂ・・・単結晶シリコン、１９・・・
チャンネルスト、ソバ、２０・・・細溝、２１・・・５
１０２膜、２２・・・Ｓｉ３Ｎ４膜、２３．、・０ＶＤ
ＳｉＯ２，２４・・・素子分離領域、２５・・・素子細
球。 第 ２ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ４ 図
図（ａ）〜（ｊ）は本発明方法の一実施例の工程断面図
、 第３図は適用例の断面図、 第４図（ａ）〜（ｇ）は他の実施例の工程断面図である
。 １１・・・半導体基板、１２・・・パッド５１０２．１
３・８１３Ｎ４膜、１４ ・ ０ＶＤＳｉＱ２膜、１５
・・・ホトレジスト、１６ ・Ｓ ｉ溝、１７−ＣＶ
Ｄ８１０２膜、１Ｂ・・・単結晶シリコン、１９・・・
チャンネルスト、ソバ、２０・・・細溝、２１・・・５
１０２膜、２２・・・Ｓｉ３Ｎ４膜、２３．、・０ＶＤ
ＳｉＯ２，２４・・・素子分離領域、２５・・・素子細
球。 第 ２ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の表面に素子＠球よシ若干幅の大きな溝
を形成した後に、この溝の側面にのみ分離領域形成膜を
形成し、更にこの溝内を半導体で埋設してこれを前記半
導体基板の一部として構成したことを特徴とする半導体
装置の製造方法。 ２、分離領域形成膜は半導体の埋設後にこれをエツチン
グ除去し、形成された細溝内に絶縁材を充填させてなる
特許請求の範囲第１項記載の半導体装置の製造方法。 ３、分離領域形成膜にドープトオキサイドを用い、半導
体の埋設後にドーパントを拡散してチャンネルスト９パ
を構成してなる特許請求の範囲第１項又Ｆｉ第２項記載
の半導体装置の製造方法。 ４、埋殻牛導体は半導体基板をエピタキシャル成長させ
た単結晶半導体である特許請求の範囲第１項ないし第３
項のいずれかに記載の半導体装量の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6218583A JPS59188936A (ja) | 1983-04-11 | 1983-04-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6218583A JPS59188936A (ja) | 1983-04-11 | 1983-04-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188936A true JPS59188936A (ja) | 1984-10-26 |
Family
ID=13192818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6218583A Pending JPS59188936A (ja) | 1983-04-11 | 1983-04-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188936A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269520A (ja) * | 1985-09-21 | 1987-03-30 | Semiconductor Energy Lab Co Ltd | 光ｃｖｄ法により凹部を充填する方法 |
| JPS6428925A (en) * | 1987-07-24 | 1989-01-31 | Semiconductor Energy Lab | Formation of insulating film |
| JPH01125971A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | Ｃ−ｍｉｓ型半導体装置とその製造方法 |
| US5573969A (en) * | 1994-01-19 | 1996-11-12 | Hyundai Electronics Industries Co., Ltd. | Method for fabrication of CMOS devices having minimized drain contact area |
-
1983
- 1983-04-11 JP JP6218583A patent/JPS59188936A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269520A (ja) * | 1985-09-21 | 1987-03-30 | Semiconductor Energy Lab Co Ltd | 光ｃｖｄ法により凹部を充填する方法 |
| JPS6428925A (en) * | 1987-07-24 | 1989-01-31 | Semiconductor Energy Lab | Formation of insulating film |
| JPH01125971A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | Ｃ−ｍｉｓ型半導体装置とその製造方法 |
| US5573969A (en) * | 1994-01-19 | 1996-11-12 | Hyundai Electronics Industries Co., Ltd. | Method for fabrication of CMOS devices having minimized drain contact area |
| US5831305A (en) * | 1994-01-19 | 1998-11-03 | Hyundai Electronics Industries Co., Ltd. | CMOS devices having minimized drain contact area |
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