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KR0137568B1 - 바이폴라 트랜지스터의 제조방법 - Google Patents

바이폴라 트랜지스터의 제조방법

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Publication number
KR0137568B1
KR0137568B1 KR1019940034160A KR19940034160A KR0137568B1 KR 0137568 B1 KR0137568 B1 KR 0137568B1 KR 1019940034160 A KR1019940034160 A KR 1019940034160A KR 19940034160 A KR19940034160 A KR 19940034160A KR 0137568 B1 KR0137568 B1 KR 0137568B1
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KR
South Korea
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film
forming
layer
trench
polysilicon
Prior art date
Application number
KR1019940034160A
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KR960026763A (ko
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염병렬
한태현
이수민
조덕호
이성현
강진영
Original Assignee
양승택
한국전자통신연구원
조백제
한국전기통신공사
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Publication date
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Abstract

본 발명은 컴퓨터나 광통신 등의 고속 정보처리 시스템에 유용한 고집적형 자기정렬 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다. 본 발명에서는 소자격리를 위한 트렌치 격리공정을 개선하여 소자의 집적도를 향상시키고, 활성영역 외의 컬렉터 영역을 모두 저심도랑과 유사한 깊이를 갖도록 열산화함으로써 도랑의 수를 감소시켜 공정을 단순화한다.
또한, 배선전극과 기판과의 기생용량과 관계있는 절연막의 두께를 저심도랑의 두께만큼 임의로 조절하여 금속배선의 기생용량을 줄인다. 가급적 SEG 공정을 배제하여 공정을 단순화시킴과 아울러 에미터, 베이스 및 컬렉터를 모두 자기정렬시킨다.

Description

바이폴라 트랜지스터의 제조방법
제1도는 종래의 기술에 의해 제작된 바이폴라 트랜지스터의 단면도,
제2도는 본 발명에 의해 제작된 바이폴라 트랜지스터의 단면도,
제3(a)도∼제3(n)도는 본 발명의 제1실시예에 의한 제조방법을 각 단계별로 도시한 공정 단면도,
제4(a)도∼제4(h)도는 본 발명의 제2실시예에 따른 제조방법을 각 단계별로 도시한 공정 단면도이다.
기술분야
본 발명은 컴퓨터나 광통신 등의 고속 정보처리 시스템에 유용한 바이폴라 트랜지스터를 제조하는 방법에 관한 것으로서, 특히 트랜치 격리(trench isolation) 공정 등을 개선하여 접적도 및 성능을 향상시킬 수 있는 고집적형 자기정렬 바이폴라 트랜지스터의 제조방법에 관한 것이다.
발명의 배경
동작특성 향상을 위하여, Si 베이스 물질을 SiGe으로 대치하여 Ge의 첨가량에 따라 에너지 밴드갭의 줄어듬(narrowing) 및 경사(grading) 특성을 이용하는 이종접합 바이폴라 트랜지스터가 대두되었다.
상기 이종접합 트랜지스터는 일반적인 동종접합 트랜지스터와 같이 폴리실리콘을 베이스전극 및 에미터와 에미터 불순물 확산원으로 동시에 사용하면서, SiGe 베이스를 사용하여 에미터 주입효율(injection efficiency)을 증가시키며, 상기 베이스를 고불순물 농도(high doping concentration)의 초미세(ultra-thin)박막으로 성장하여 소자의 전류이득(current gain) 및 스위칭속도를 향상시켜 왔다.
최근에는, 집적도가 향상됨에 따라 즉, 소자의 크기가 스케일링 다운(scaling down)되어 감에 따라, 소자의 활성영역 상에 존재하는 베이스 및 컬렉터/베이스간의 기생용량(parastic capacitance)을 줄이기 위해, 선택적박막성장(selective epitaxial growth) 등의 공정개발과 더불어 베이스 전극용 박막으로 상기 폴리실리콘 대신 금속성 실리사이드(metalic silicide), 예를 들어 TiSi2를 사용하는 공정에 대한 연구가 활발하게 진행되고 있다.
제1도는 초자기정렬 선택적에피택셜 성장된(super self-aligned selectively epitaxial grown) SiGe 베이스를 이용하여 제작된 n-p-n 이종접합 바이폴라 트랜지스터의 구조를 나타낸다.
제1도를 참조하여, 트랜지스터의 제조공정을 간단히 살펴본다.
실리콘 기판(1)상에 n+서브컬렉터(2)와 n-컬렉터(3)을 성장시킨 후, 소자격리를 위한 트렌치 격리(trench isolation) 공정을 수행한다. 트렌치 식각부위에 절연물을 채우고 평탄화시켜 격리절연막(4)을 형성한다.
이어, 절연막(5), p+다결정규소층(6), 절연막(7) 및 측면질화막(8) 패턴을 형성하여 활성영역을 정의한 후, 활성영역내에 선택적으로 이온주입하여 소자의 고전류특성을 향상시키기 위한 n컬렉터(9) 영역을 형성한다.
상기 정의된 활성영역에 기체원 MBE(gas source molecular beam epitaxy)를 이용하여 SiGe 베이스(10)와, 상기 베이스전극용 박막인 p+다결정규소층(6)과 상기 베이스(10)와의 접속을 위한 다결정규소층(11)을 연속하여 선택적 에피택셜 성장시킨다.
따라서, 컬렉터와 베이스간에 형성되는 기생용량영역이 감광막으로 정의됨 없이 상기 접속 다결정규소층(11)의 영역만으로 제한된다.
상기 진성베이스(10) 영역에 비등방성 식각을 이용하여 측벽절연막(12)을 형성한 후, 자기정렬된 에미터(13)를 형성한 다음, 전극(15)을 배선함으로써 제작을 완료한다.
이 방법은 전술한 바와 같이, 진성베이스(10)로서 SiGe을 사용하여 에미터 주입효율을 증가시키며, 컬렉터-베이스와 에미터-베이스를 모두 자기정렬 시킨다.
따라서, 베이스 기생용량 영역을 상기 측면질화막(8)과 측벽절연막(12) 패턴에 대응하는 영역만으로 국한시킴으로써 상기 측면질화막(8)과 측벽절연막(12)의 사이즈를 조절하여 베이스 기생저항을 감소시키고 있다.
그러나, 상기 절연막(5)의 수평적 습식식각으로 상기 접속 다결정규소층(11)의 패턴을 형성하여 컬렉터-베이스간의 기생용량영역을 정의하는 공정은 균일도나 재현성 측면에서 공정의 안정도가 떨어지며, 자칫 소자성능의 치명적인 열화를 초래할 수 있다. 더욱이, 성장속도가 극도로 느린 선택적박막성장법을 베이스(10)와 접속 다결정규소층(11) 형성에 두번이나 사용하고, 그 구성물질도 단결정과 다결정으로 각각 다르기 때문에, 공정이 복잡하고 생산성이 떨어진다.
또한, 상기 초박막 베이스(10) 상부에 다결정규소가 조금이라도 성장되는 경우에는 소자에 치명적인 영향을 주게 된다.
발명의 요약
본 발명의 목적은 공정을 단순화시키고, 소자의 집적도를 향상시키며, 소자의 성능을 개선시킬 수 있는 고집적형 자기정렬 바이폴라 트랜지스터의 제조방법을 제공하는데 있다.
상기 목적에 부응하는 본 발명의 제1실시예는, a) 전도성 매몰컬렉터와 컬렉터층이 형성된 반도체 기판의 전면에 트렌치의 깊이를 제어하고 후속의 평탄화 공정시 연마중지막으로 사용하기 위한 다측박막(예 ; 규소산화막, 폴리실리콘층, 규소산화막, 질화막 및 다결정규소박막)들을 순차적으로 형성하는 공정 ; b) 격리마스크를 사용하여 상기 매몰컬렉터의 소정부위까지 트렌치패턴을 형성한 후, 절연물을 도포하는 공정 ; c) 상기 다결정규소박막과 상기 질화막을 연마중지막으로 이용하여 상기 트렌치패턴을 채운 절연물을 평탄화하는 공정 ; d) 상기 평탄화된 격리절연막을 포함한 활성영역 상부를 보호하기 위한 패턴을 형성하고, 비활성영역의 컬렉터층을 노출시킨 후 열산화하여 열산화막을 형성하는 공정 ; e) 기판의 전면에 외성베이스 물질인 폴리실리콘과 절연막을 형성한 후, 상기 활성영역내의 절연막의 일부가 노출될 수 있도록 패터닝하여 외성베이스 영역과 접속 다결정규소막을 동시에 형성하는 공정 ; f) 상기 패턴의 전면에 걸쳐 질화막을 형성하고 상기 노출된 절연막을 식각하고 이 식각부위에 SEG 공정을 이용하여 베이스를 형성하고, 상기 질화막의 측면에 에이터 영역을 정의하기 위한 측벽막을 형성하는 공정 ; 및 g) 상기 공정을 통하여 정의된 에미터 영역의 전도성 에미터층을 형성하고, 각 전극을 배선하는 공정으로 이루어진다.
상기 목적에 부응하는 본 발명의 제2실시예는 a) 전도성 매몰컬렉터와 컬렉터층이 형성된 반도체 기판의 전면에 트렌치의 깊이를 제어하고 후속의 평탄화 공정시 연마중지막으로 사용하기 위한 다층박막(예 ; 규소산화막, 폴리실리콘층, 규소산화막, 질화막 및 다결정규소박막)들을 순차적으로 형성하는 공정 ; b) 활성영역을 정의한 후, 비활성영역의 상기 다결정규소박막, 질화막 및 규소산화막을 순차적으로 식각한 후, 이 식각부위의 측면에 트렌치의 폭을 결정하기 위한 측벽질화막을 형성하는 공정 ; c) 상기 측면질화막을 개구하고 개구된 측면질화막 패턴을 이용하여 트렌치 패턴을 형성하고, 이 트렌치가 충분히 피복될 수 있도록 기판의 전면에 절연물을 매몰하는 공정 ; d) 상기 활성영역의 질화막과 비활성영역의 컬렉터층을 노출시킨 후, 기판을 열산화하여 절연물로 채워진 저심도랑에 의해 격리된 비활성영역에 열산화막을 형성하는 공정 ; e) 기판의 전면에 외성베이스 물질인 폴리실리콘과 절연막을 형성한 후, 상기 활성영역내의 절연막의 일부가 노출될 수 있도록 패터닝하여 외성베이스 영역과 접속 다결정규소막을 동시에 형성하는 공정 ; f) 상기 패턴의 전면에 걸쳐 질화막을 형성하고 상기 노출된 절연막을 식각하고 이 식각부위에 SEG 공정을 이용하여 베이스를 형성하고, 상기 질화막의 측면에 에미터 영역을 정의하기 위한 측벽막을 형성하는 공정 ; 및 g) 상기 공정을 통하여 정의된 에미터 영역에 전도성 에미터층을 형성하고, 각 전극을 배선하는 공정으로 이루어진다.
본 발명의 다른 특징은 첨부도면을 참조하여 상세히 설명되는 실시예에 의해 보다 명확해질 것이다.
실시예
제2도는 본 발명의 실시예들에 따라 제조된 바이폴라 트랜지스터의 단면구조를 나타낸다.
제2도를 참조하여, 제1도의 종래 기술과 대비하여 본 발명의 특징을 요약하면 다음과 같다.
첫째, 소자격리를 위한 트렌치 격리공정을 개선하였다. 식각된 트렌치 깊이에 비례하여 트렌치의 평면면적도 증가하기 때문에, 본 발명에서는 저심도랑(shallow trench) 공정을 사용하여 소자의 집적도를 개선한다. 더욱이, 활성영역외의 컬렉터영역을 모두 저심도랑과 유사한 깊이를 갖도록 열산화함으로써 도랑의 수를 감소시킨다.
둘째, 종래의 트렌치 격리공정에 의한 격리절연막(제1도의 4)과 이 격리절연막 상부에 형성되어 활성영역을 정의하기 위한 절연막(5)과의 불필요영역(제1도의 L 참조)을 제거하여, 소자의 사이즈와 서브컬렉터와 기판간의 기생용량을 감소시킨다.
셋째, 전술한 바와 같이, 제1도의 초박막 베이스(10)와 접속 다결정규소층(11)이 모두 SEG(Selecvive Epitaxial Growth)에 의해 성장되기 때문에 이들 영역을 정의하는 상기 절연막(5)의 두께가 제한될 수밖에 없다.
그 결과, 이 절연막을 개재한 배선전극과 기판과의 기생용량이 증가하여 소자의 동작속도를 저하시키는 반면, 본 발명에서는 이러한 절연막의 두께를 저심도랑의 두께만큼 임의로 조절할 수 있기 때문에 금속배선의 기생용량을 줄일 수 있다.
넷째, 트렌치 격리공정과 접속 다결정규소 성장을 위한 SEG 공정을 배재하여 공정을 단순화시킴과 아울러 에미터, 베이스 및 컬렉터를 모두 자기정렬시킨다.
이하, 본 발명의 제1실시예를 제3(a)∼3(n)도를 참조하여 상세히 설명한다.
용이한 설명을 위해, 소자를 구성하는 각 요소들은 끝자리수의 번호가 같은 참조부호를 부여하였으며, 중복되는 부분에 대한 설명은 생략하기로 한다.
제3(a)도를 참조하여, 실리콘 기판(21)상에 n-형의 고농도 불순물을 이온주입하고 열처리하여 도전성 매몰(conductive buried) 컬렉터(22)와 컬렉터층(23)을 형성한다.
제3(b)도를 참조하여, 상기 실리콘기판(21)의 전면에 트렌치의 깊이를 제어하고 후속의 평탄화 공정시 연마중지막으로 사용하기 위한 다수의 박막들을 형성한다.
본 발명에서는 바람직한 예로서, 절연막(4'), 다결정규소층(5'), 규소산화막(6'), 질화막(7') 및 다결정규소층(8')을 순차적으로 형성한다. 상기 절연막(4')은 약 300∼500Å 두께로 형성되고, 폴리실리콘층(5')은 약 2000Å 두께로 형성된다.
또한, 후속의 평탄화 공정에서 1차 연마중지막으로 이용될 상기 다결정규소박막(8')과 2차 연마중지막으로 이용될 질화막(7')의 두께는 후술되는 트렌치 패턴의 깊이와격리절연막과의 연마선택비를 고려하여 각각 결정된다.
제3(c)도를 참조하여, 트렌치 격리마스트(도시안됨)을 이용하여 트렌치 형성을 위한 트렌치 식각공정을 수행한다. 즉, 상기 마스크를 이용하여 활성영역을 정의한 후, 상기 다결정규소박막(8')에서부터 매몰컬렉터층(22)의 소정부위까지 연속적으로 식각한다.
이 공정에서 형성된 트렌치 패턴은 종래 기술(제1도 참조)에 의해 형성된 트렌치 패턴과 유사하다.
그러나, 기판내의 깊이를 살펴볼 때 차이가 있음을 알 수 있으며, 상기 식각된 박막들에 해당하는 두께의 트렌치 패턴은 곧 제거될 것임을 알 수 있다.
이어, 상기 트렌치를 충분히 피복할 수 있을 정도의 두께로 기판의 전면에 격리절연막(24')을 도포한다.
이때, 트렌치 패턴을 채우는 상기 격리절연막(24')으로 Si3N4, SiO2또는 붕소와 인이 첨가된 BPSG(boron phosphorous silica glass)를 사용할 수 있다.
제3(d)도를 참조하여, 상기 격리절연막(24')을 다결정규소박막(8')이 노출될 때까지 기계화학적 연마방법(Chemical-Mechanical Polishing)에 의해 평탄화한다.
이 공정에서, 상기 다결정규소박막(66)은 1차 연마중지막(stopper)으로 사용된다.
이어, 제3(e)도를 참조하여, 노출된 다결정규소박막(8')을 건식식각 또는 습식식각에 의해 제거한 후, 상기 질화막(7')을 2차 연마중지막으로 사용하여 격리절연막(24')을 기계화학적 연마하여 평탄화한다. 이어, 상기 2차 연마중지막으로 사용된 상기 질화막(7')을 식각한다.
제3(f) 내지 3(h)도를 참조하여, 상기 저심도랑을 갖도록 평탄화된 격리절연막(24)에 의해 정의된 활성영역을 후속공정의 열산화로부터 보호하기 위하여, 상기 격리절연막(24)을 포함한 활성영역 상부에 이중층의 절연막 패턴(9', 10')을 형성한다. 이어, 상기 노출된 비활성영역의 다결정실리콘박막(5')을 제거한다.
제3(i)도를 참조하여, 상기 공정을 통하여 노출된 비활성영역의 컬렉터(23)을 열산화하여 활성영역내의 컬렉터(23)만을 남기고 열산화막(25)을 형성한다.
제3(j)도를 참조하여, 상기 기판의 전면에 불순물이 첨가된 폴리실리콘(11'), 절연막(12') 및 질화막(13')을 연속적으로 형성한다.
이어, 제3(k)도를 참조하여, 상기 활성영역 내의 절연막(4')의 일부가 노출될 수 있도록 패터닝한 다음, 이 패턴 부위에 질화막(28)을 형성하고 상기 절연막(4')을 제거하여 외성베이스(26) 영역을 형성하고 진성베이스 영역을 정의한다.
이때, 상기 외성베이스(26) 영역과 진성베이스 영역을 연결하기 위한 접속 다결정규소막(31)이 동시에 형성된다.
즉, 상기 접속 다결정규소막(31)은 종래의 SEG 공정이나 별도의 공정이 필요없이 상기 외성베이스(26) 형성과 동시에 형성된다.
제3(l)도를 참조하여, 상기 정의된 진성베이스 영역에 SEG 공정을 이용하여 베이스(30)를 형성한 후, 상기 질화막(28)의 측면에 에미터 영역을 정의하기 위한 측벽막(32)을 형성한다.
제3(m)도를 참조하여, 상기 공정을 통하여 정의된 에미터 영역에 전도성 에미터층(33)을 형성한다.
이때, 상기 전도성 에미터물질로서, 고종도 예를 들어, 1×1020㎝-3이상의 불순물농도를 가진 폴리실리콘을 사용한다.
상기 에미터층(33)으로서, 상기 단층의 고농도 폴리실리콘 대신, 다층구조 예를 들면, 하부층은 1018㎝-3이하의 단결정실리콘을 사용하고, 전극과의 배선(metallization)을 위한 상부층은 오믹접촉을 위해, 고농도 이온주입하여 1×1020㎝-3이상의 불순물농도를 가진 다결정실리콘으로 구성할 수 있다.
제3(n)도를 참조하여, 각 전극들(35)을 배선하여 제작을 완료한다.
다음은 본 발명의 제2실시예를 제4도(a)∼(h)를 참조하여 상세히 설명한 것이다.
제2실시예는 제1실시예의 활성영역과 비활성영역을 격리하는 공정(제[3도(a)부터 (i)공정)까지의 다른 실시예이다.
본 발명의 제2실시예는 상술한 트렌치 격리마스크에 의한 트렌치 식각(trench etching) 공정을 이용하여 활성영역을 정의하는 제1실시예와 달리, 측면질화막(54) 패턴에 의해 정의된 영역을 이용하여 형성된 저심도랑을 이용하여 제작된다.
제4도(a)와 (b)공정 및 (h) 이후의 공정은 제1실시예와 동일하다.
제4(c)도를 참조하여, 소정의 감광막 패턴(도시 안됨)을 이용하여 활성영역을 정의한 후, 비활성영역의 상기 다결정규소층(8'), 질화막(7') 및 규소산화막(6')을 차례로 식각한다.
이어, 질화물을 전면에 도포한 후, 비등방성 식각을 이용하여 정의된 활성영역의 측면에 측면질화막(54)을 형성한다.
비활성영역의 노출된 폴리실리콘층(5') 위에는 규소산화막(9')을 형성한다.
상기 측면질화막(54)의 폭에 의해 도랑(trench)의 폭이 결정되고, 상기 박막들에 의해 도랑의 깊이가 결정된다.
제4(d)도를 참조하여, 상기 측면질화막(54)을 제거한 후, 제거된 측면질화막(54) 패턴을 이용하여 그 하부의 층들과 기판(21) 또는 매몰컬렉터층(22)의 소정부위까지 연속적으로 식각하여 도랑(trench)을 형성한다.
이어, 상기 도랑을 충분히 피복할 수 있을 정도의 두께로 절연물(44')로 채운다.
상기 절연물로서, 붕소와 인을 포함한 BPSG(Boron Phosphorous Silica Glass)나 질화물(Si3N4), 또는 폴리이미드(polyimide)를 사용할 수 있다.
이어, 제4(e)도를 참조하여, 상기 산화막(9')과 절연막(44')을 식각한다.
이어, 제4(f)도에 도시한 바와 같이, 상기 절연막으로 채워진 도랑(44)으로 격리된 비활성영역과 활성영역의 폴리실리콘층(5', 8')들을 제거한다.
제4(g)도는 상기 공정을 통하여 노출된 컬렉터층(23)을 열산화하여 열산화막(45)을 형성하는 공정을 나타낸다.
본 발명에서는 활성영역을 격리하는 열산화막(45)의 두께를 저심도랑(44)의 두께만큼 임의로 조절할 수 있기 때문에 금속배선시의 기생용량을 줄일 수 있다.
이상 설명한 바와 같이 본 발명의 개선된 제조방법에 의하면, 종래의 이온주입이나 트렌치 격리를 이용한 소자격리 방법과는 달리, 공정이 단순한 저심도랑을 이용하여 격리영역의 평면적을 줄여 소자의 집적도와 생산성을 향상시킬 수 있다.
또한, 에미터/베이스/컬렉터간의 접합용량을 최소화하여 소자의 고주파대역에서의 동작특성을 향상시킬 수 있는 효과를 발휘한다.

Claims (9)

  1. 고집적형 자기정렬 바이폴라 트랜지스터의 제조방법에 있어서, a) 전도성 매몰컬렉터(22)와 컬렉터층(23)이 형성된 반도체 기판(21)의 전면에 트렌치의 깊이를 제어하고 후속의 평탄화 공정시 연마중지막으로 사용하기 위한 규소산화막(4'), 폴리실리콘층(5'), 규소산화막(6'), 질화막(7') 및 다결정규소박막(8')들을 순차적으로 형성하는 공정 ; b) 격리마스크를 사용하여 상기 매몰컬렉터(22)의 소정부위까지 트렌치식각하여 트렌치패턴을 형성한 후, 이 트렌치패턴을 충분히 피복할 수 있을 정도의 두께로 절연물(24')을 도포하는 공정 ; c) 상기 다결정규소박막(8')을 1차 연마중지막으로 이용하고, 상기 질화막(7')을 2차 연마중지막으로 이용하여 상기 트랜치패턴을 채운 절연물(24')을 기계화학적 연마방법(Chemical-Mechanical Polishing)에 의해 평탄화하는 공정 ; d) 상기 평탄화된 격리절연막(24)을 포함한 활성영역 상부를 보호하기 위한 패턴을 형성하고, 상기 격리절연막(24)에 의해 격리된 비활성영역의 컬렉터층(23)을 노출시킨 후 열산화하여 열산화막(25)을 형성하는 공정, e) 기판의 전면에 외성베이스 물질인 폴리실리콘(11')과 절연막(12')을 형성한 후, 상기 활성영역내의 절연막(4')의 일부가 노출될 수 있도록 패터닝하여 외성베이스(26) 영역과 접속다결정규소막(31)을 동시에 형성하는 공정 ; f) 상기 패턴의 전면에 걸쳐 질화막(28)을 형성하고 상기 노출된 절연막(4')을 식각하고 이 식각부위에 SEG(Selective Epitaxial Growth) 공정을 이용하여 베이스(30)를 형성하고, 상기 질화막(28)의 측면에 에미터 영역을 정의하기 위한 측벽막(32)을 형성하는 공정 ; 및 g) 상기 공정을 통하여 정의된 에미터 영역의 전도성 에미처층(33)을 형성하고, 각 전극을 배선하는 공정으로 이루어진 바이폴라 트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 1차 연마중지막으로 사용된 상기 다결정규소박막(8')과 2차 연마중지막으로 사용된 질화막(7')의 두께는 상기 트렌치 패턴의 깊이와 격리절연막(24)과의 연마선택비를 고려하여 결정되며, 상기 폴리실리콘층(5')의 두께는 약 2000Å이고, 상기 산화막(4')의 두께는 약 300∼500Å인 바이폴라 트랜지스터의 제조방법.
  3. 제1항에 있어서, 상기 (b) 공정의 트렌치 패턴을 채우는 절연물(24')이 BPSG(Boron Phosphorous Silica Glass), Si3N4및 폴리아미드(polyimide) 중의 어느 하나에 바이폴라 트랜지스터의 제조방법.
  4. 제1항에 있어서, 상기 (g) 공정의 전도성 에미터층(33)이 1×1020㎝-3이상의 불순물농도를 가진 단일성분의 폴리실리콘으로 이루어진 바이폴라 트랜지스터의 제조방법.
  5. 제1항에 있어서, 상기 (g) 공정의 전도성 에미터층(33)이 1018㎝-3이하의 단결정실리콘으로 이루어진 하부층과, 전극과의 오믹접촉을 위해 고농도로 이온주입된 1×1020㎝-3이상의 불순물농도를 가진 다결정실리콘으로 이루어진 상부층으로 구성된 바이폴라 트랜지스터의 제조방법.
  6. 고집적형 자기정렬 바이폴라 트랜지스터의 제조방법에 있어서, a) 전도성 매몰컬렉터(22)와 컬렉터층(23)이 형성된 반도체 기판(21)의 전면에 트렌치의 깊이를 제어하고 후속의 평탄화 공정시 연마중지막으로 사용하기 위한 규소산화막(4'), 폴리실리콘층(5'), 규소산화막(6'), 질화막(7') 및 다결정규소박막(8')들을 순차적으로 형성하는 공정 ; b) 활성영역을 정의한 후, 비활성영역의 상기 다결정규소박막(8'), 질화막(7') 및 규소산화막(6')을 순차적으로 식각한 후, 이 식각부위의 측면에 트렌치의 폭을 결정하기 위한 측벽질화막(54)을 형성하는 공정 ; c) 상기 측면질화막(57)을 개구하고 개구된 측면질화막 패턴을 이용하여 트렌치 패턴을 형성하고, 이 트렌치가 충분히 피복될 수 있도록 기판의 전면에 절연물(44')을 매몰하는 공정 ; d) 상기 활성영역의 질화막(7')과 비활성영역의 컬렉터층(23)을 노출시킨 후, 기판을 열산화하여 절연물로 채워진 저심도랑(44)에 의해 격리된 비활성영역에 열산화막(45)을 형성하는 공정 ; e) 기판의 전면에 외성베이스 물질인 폴리실리콘(11')과 절연막(12')을 형성한 후, 상기 활성영역내의 절연막(4')의 일부가 노출될 수 있도록 패터닝하여 외성베이스(26) 영역과 접속 다결정규소막(31)을 동시에 형성하는 공정 ; f) 상기 패턴의 전면에 걸쳐 질화막(28)을 형성하고 상기 노출된 절연막(4')을 식각하고 이 식각부위에 SEG(Selective Epitaxial Growth) 공정을 이용하여 베이스(30)를 형성하고, 상기 질화막(28)의 측면에 에미터 영역을 정의하기 위한 측벽막(32)을 형성하는 공정 ; 및 g) 상기 공정을 통하여 정의된 에미터 영역에 전도성 에미터층(33)을 형성하고, 각 전극을 배선하는 공정으로 이루어진 바이폴라 트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 (c) 공정의 트렌치 패턴을 채우는 절연물(44')이 BPSG(Boron Phosphorous Silical Glass), Si3N4및 폴리아미드(polyimide) 중의 어느 하나로 구성된 바이폴라 트랜지스터의 제조방법.
  8. 제6항에 있어서, 상기 (g)공정의 전도성 에미터층(33)이 1×1020㎝-3이상의 불순물농도를 가진 단일성분의 폴리실리콘으로 이루어진 바이폴라 트랜지스터의 제조방법.
  9. 제6항에 있어서, 상기 (g)공정의 전도성 에미터층(33)이 1018㎝-3이하의 단결정실리콘으로 이루어진 하부층과, 전극과의 오믹접촉을 위해 고농도로 이온주입된 1×1020㎝-3이상의 불순물농도를 가진 다결정실리콘으로 이루어진 상부층으로 구성된 바이폴라 트랜지스터의 제조방법.
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