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KR940008728B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR940008728B1
KR940008728B1 KR1019910011756A KR910011756A KR940008728B1 KR 940008728 B1 KR940008728 B1 KR 940008728B1 KR 1019910011756 A KR1019910011756 A KR 1019910011756A KR 910011756 A KR910011756 A KR 910011756A KR 940008728 B1 KR940008728 B1 KR 940008728B1
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layer
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high melting
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가츠야 시노
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가부시기가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
제1도는 본 발명의 제1실시예에 관한 반도체 장치의 공정별 단면도.
제2도는 본 발명의 제2실시예에 관한 반도체 장치의 공정별 단면도.
제3도는 이온중에 의한 불순물 농도의 프로필 특성을 도시하는 곡선도.
제4도는 종래의 반도체 장치의 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 실리콘 기판 102 : 제1폴리실리콘층
103 : 제2폴리실리콘층 104 : 고융점 금속 실리사이드층
105 : 후산화막 106 : 게이트 전극
201 : 실리콘 기판 202 : 폴리실리콘층
203 : 고융점 금속 실리사이드층 204 : 후산화막
205 : 게이트 전극
본 발명은 폴리실리콘층상에 고융점 금속 실리사이드층을 피착한 게이트 전극 또는 배선을 가지는 MOS형 트랜지스터를 구성하는 반도체 장치에 관한 것으로, 특히 미소사이즈의 트랜지스터 디바이스에 사용되는 반도체 장치에 관한 것이다.
반도체장치의 고집적화에 따라 설계법이 예를들어 0.7㎛의 이른바 서브미크론 디바이스가 일반적으로 되어 가고 있다.
이와 같은 종류의 반도체 장치의 구조는 제4도(c)에 도시와 같다. 실리콘 기판(401)상에는 인확산 등에 의하여 불순물이 도입된 폴리실리콘층(402)과 이 폴리실리콘층(402)상에 피착된 고융점금속 실리사이드층(403)이 후산화막(404)에 의하여 피복되어 구성되는 게이트 전극 또는 배선(405)이 형성되고 있다. 부호(406)는 소자 분리 산화막이다.
이 반도체 장치는 우선 기판(401)상에 열산화에 의하여 형성된 게이트 산화막(407) 및 LOCOS법등의 선택 산화법에 의하여 형성된 소자 분리 산화막(406)상에 퇴적된 폴리실리콘층(408)에 대하여 제4도(a)의 도시와 같이 인확산등에 의하여 대략 균일하고, 또한 고농도로 불순물의 도입을 실시한다.
다음에 그 불순물이 도입되는 폴리실리콘층(408) 위에 실리사이드층(409)을 퇴적하고, 이 실리사이드층(409) 위에 포토레지스트(410)의 패터닝을 실시하여 에칭을 하고, 폴리실리콘층(408) 및 실리사이드층(409)을 선택적으로 제거하고, 후산화에 의하여 후산화막(406)을 성장시켜서 게이트 전극 또는 배선(405)을 형성하는 것이다.
그러나, 이 게이트 전극 또는 배선을 가지는 반도체 장치에 있어서는 후산화시에 폴리실리콘층의 불순물 농도가 실리사이드층의 불순물 농도에 비교해서 대단히 높기 때문에 폴리실리콘층에 있어서의 실리사이드층 바로 아래의 산화 속도가 빠르고, 일반적으로 버즈 비크로 호칭되는 산화 부분이 생긴다. 이 버즈 버크는 실리사이드층에 대하여 스트레스를 주게되고, 후산화 보다 후의 공정에 있어서 실리사이드층이 벗어지는 원인이 되고 있다. 이 실리사이드층의 박리는 게이트 전극 또는 배선의 저항 증대, 나아가서는 소자의 불량을 초래하게 된다.
실험에 의하면, 850℃의 분위기 중에서 30분의 인확산이라는 조건으로 폴리실리콘층에 얇게 불순물 도입을 실시한 소자에 대하여 이하의 공정에 통과시켰을때, 상기 버즈 비크에 의한 실리사이드층의 박리는 발생되지 않았다.
그러나 850℃의 분위기 중에서 30분의 인확산에 첨가하여 60KeV의 가속 에너지로 도우즈량 1×1015cm-2의 As+이온 주입을 실시하여 폴리실리콘층에 진하게 이온 주입을 한것 및 850℃의 POCl3가스를 함유하는 분위기 중에서 60분의 인확산이라는 조건으로 이온 주입을 실시한 것에 대해서는 버즈 버크에 의한 실리사이드층의 박리가 발생했다.
실리사이드층의 박리가 발생하지 않았던 전자의 소자의 불순물 농도로도 사용안되는 일은 없으나 게이트의 저항률이 높아지므로, 또는 폴리실리콘중의 게이트 산화막 근방에 있어서 공핍화가 발생되므로 폴리실리콘층의 불순물 농도는 고농도로 확보한 후에 있어서 해결책이 요망된다.
이와 같이 종래의 반도체 장치에 있어서는 후산화시에 폴리실리콘층과 실리사이드층과의 경계부에 버즈 비크를 발생하는 문제가 있다.
본 발명은 이와 같은 문제점을 고려하여 연구된 것으로 그 목적을 후산화시의 버즈 비크의 발생 방지화를 도모한 반도체 장치 및 그 제조방법을 제공하는 것이다.
특허청구의 제1항에 기재된 반도체 장치는 폴리실리콘층상에 고융점 금속 실리사이드층을 피착한 게이트 전극 또는 배선을 가지고, 그 폴리실리콘층 중에 함유되는 불순물 농도가 고융점 금속 실리사이드층과의 계면근방에 있어서 그 계면에 접근할 수록 낮아지는 프로필을 갖는다.
청구항 제2항에 기재되는 반도체 장치는 폴리실리콘층의 고융점 금속 실리사이드층과의 계면에 있어서의 불순물 농도가 그 프로필에 있어서의 피크의 80% 이하로 되어 있다.
청구항 제3항 기재의 반도체 장치는 폴리실리콘층을 제1폴리실리콘층과 불순물을 함유하고 있어도 제1폴리실리콘층 보다 그 농도가 낮은 제2폴리실리콘층으로 구성되고, 제1폴리실리콘층은 게이트 산화막 상에 퇴적되고, 제2폴리실리콘층은 제1폴리실리콘층 상에 퇴적되고, 이 저농도 제2폴리실리콘층이 고융점 금속 실리사이드층의 바로 아래에 위치되고 있다.
청구항 제4항 기재의 반도체 장치의 제조방법에 있어서, 폴리실리콘층의 불순물 농도는 그 프로필에 있어서의 피크가 폴리실리콘층의 심부에 놓여져서 고융점 금속 실리사이드층과의 계면에 접근할수록 낮아지도록 이온 주입에 의하여 불순물 확산이 이루어진 것이다.
청구항 제5항 기재의 반도체 장치의 제조방법은 게이트 산화막 상에 제1폴리실리콘층을 퇴적하는 공정과, 이 제1폴리실리콘층에 대하여 불순물 확산을 실시하는 공정과 그 제1폴리실리콘층상에 제2폴리실리콘층을 퇴적하는 공정과, 이 제2폴리실리콘층상에 고융점 금속 실리사이드층을 퇴적하는 공정과 상기 제1폴리실리콘층과 제2폴리실리콘층과 고융점 금속 실리사이드층을 선택적으로 제거함으로써 게이트 전극을 형성하는 공정을 포함한다.
청구항 제6항 기재의 반도체 장치의 제조방법은 게이트 산화막 상에 폴리실리콘층을 퇴적하는 공정과, 그 폴리실리콘층에 대하여 불순물 농도 프로필의 피크를 그 폴리실리콘층의 심부에 놓도록 이온 주입을 실시하는 공정과, 그 폴리실리콘층상에 고융점 금속 실리사이드층을 퇴적하는 공정과 그들 폴리실리콘층과 고융점 금속 실리사이드층을 선택적으로 제거함으로써 게이트 전극 또는 배선을 형성하는 공정을 포함하고 있다.
본 발명에 따르면 폴리실리콘층의 고융점 금속 실리사이드층과의 계면부근에 있어서의 불순물 농도를 낮게 함으로써 폴리실리콘층과 실리사이드층과의 산화 속도의 차이를 종래와 비교해서 작게함으로써 버즈 비크에 의한 실리사이드층의 박리를 방지할 수 있다.
그 불순물 농도를 농도를 농도 프로필에 있어서의 피크의 80% 이하로 하면 충분한 효과를 기대할 수 없다.
상기 프로필은 청구항 제3항 기재의 수단에 따르면 인확산법에 의하여 달성할 수 있고, 또 청구항 제4항 기재의 수단에 의하면 이온 주입에 의하여 달성할 수 있다.
청구항 제5항 기재의 반도체 장치의 제조방법에 의하여 청구항 제3항 기재의 반도체 장치를 제조할 수 있다.
청구항 제6항 기재의 반도체 장치의 제조방법에 의하면 청구항 제4항 기재의 반도체 장치를 제조할 수 있다.
[실시예]
이하에 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
제1도는 본 발명의 제1실시예에 관한 반도체 공정별 단면도이다.
우선 상기 도면(c)에 있어서 본 실시예의 반도체 장치는 실리콘 기판(101) 위에 제1, 제2의 폴리실리콘층(102,103)과 고융점 금속 실리사이드층(104)이 후산화막(105)에 의하여 피복되어서 구성되는 게이트 전극(106)이 형성된다.
부호(107)는 소자 분리 산화막이다.
제1폴리실리콘층(102)은 인확산에 의하여 불순물을 고농도로 포함하고 저저항화 되고 있다.
제2폴리실리콘층(103)은 불순물 확산 처리가 이루어지지 않고, 제1폴리실리콘층(102)으로부터의 후산화시의 열확산에 의하여 불순물을 포함하는 것, 또는 제1폴리실리콘층(102)보다도 저농도의 불순물 확산 처리가 이온 주입등에 의하여 이루어진 것으로, 이 제1폴리실리콘층(102)보다 그 농도가 낮은 것으로 되어 있다.
제1폴리실리콘층(102)은 실리콘 기판(101)의 게이트 산화막 상에 형성되고 있고, 제2폴리실리콘층(103)은 제1폴리실리콘층(102)상에 형성되어 있다. 이것에 의하면 불순물 농도가 낮은 제2폴리실리콘층(103)이 실리사이드층(104)의 바로 아래에 위치하고, 제1, 제2폴리실리콘층(102,103)으로 구성되는 충중에 포함되는 불순물 농도가 실리사이드층(104)과의 계면근방에 있어서 그 계면에 접근할 수록 낮아지는 프로필을 가지는 것으로 되어 있다.
따라서 제1폴리실리콘층(102)과 제2폴리실리콘층(102)과는 양자가 동일 물질이므로 그들의 밀착성이 확보된다. 또, 제2폴리실리콘층(103)과 실리사이드층(104)은 제2폴리실리콘층(103)의 불순물 농도가 낮으므로써 후산화시에 제2폴리실리콘층(103)의 산화 속도가 실리사이드층(104)의 산화속도를 대폭으로 상회되는 일은 없고 양자의 계면에 버즈 버크기 발생하는 것을 방지할 수 있으므로 양자(103,104)의 밀착성이 확보된다.
이 제2의 폴리실리콘층(103)의 불순물 농도는 제1폴리실리콘층(102)의 불순물 농도 프로필에 있어서의 피크치의 80% 이하가 되는 것으로 이와 같이 설정함으로써 상기 버즈 버크에 의한 실리사이드층의 박리를 확실히 방지할 수 있다.
이상과 같이 구성된 반도체 장치의 제조방법에 대하여 설명한다.
우선, 표면이 경면으로 연마된 실리콘 기판(101) 위에 LOCOS법 등의 선택 산화에 의하여 소자 분리 영역을 보다 두꺼운 산화막을 만들고 그후 열산화에 의하여 얇은 산화막을 형성한다. 이것에 의하여 게이트 산화막이 되는 열산화막(108)과 소자 분리 산화막(109)이 형성된다.
다음에 이들 열산화막(108) 및 소자 분리 산화막(109)상에 제1폴리실리콘층(109)을 퇴직하고, 이것에 제1도(a)의 도시와 같이 소자를 확산원 가스중에 높아서 연산 확산을 실시함으로써 불순물을 고농도로 확산시킨다.
그후, 제1도(b)의 도시와 같이 이 제1폴리실리콘층(109) 위에 제2폴리실리콘층(110)을 퇴적하여 이 제2폴리실리콘층(110)상에 예를들면 텅스텐 실리사이드층 또는 몰리브덴 실리사이드층 등의 고융점 금속 실리사이드층(111)을 퇴적한다.
이때, 제2폴리실리콘층(110)에는 제1폴리실리콘층(109)중의 불순물 농도 보다도 저농도의 불순물 확산을 이온 주입등에 의하여 실시해도 된다.
그리고 이 실리사이드층(111) 상에 포토레지스트(112)를 패터닝하여 에칭을 실시함으로써 선택적으로 제1폴리실리콘층(109), 제2폴리실리콘층(110), 실리사이드층(111)을 제거한다. 이것에 의하여 제1도(c)에 도시하는 제1폴리실리콘층(102), 제2폴리실리콘층(103), 실리사이드층(104)이 형성된다.
그후, 소자를 고온 산화 분위기 중에 폭로하여 후산화막(105)을 성장시키고, 게이트 전극(106)을 형성하는 것이다.
제2도는 본 발명의 제2실시예에 관한 반도체 장치의 공정별 단면도이다.
우선, 상기 도면(c)에 있어서 본 실시예의 반도체장치는 실리콘 기판(201)상에 폴리실리콘층(202)과 고융점 금속 실리사이드층(203)이 형성되고, 이들이 후산화막(204)에 의하여 피복되어 게이트 전극(205)이 형성되고 있다. 부호(206)은 소자 분리산화막이다.
폴리실리콘층(202)은 불순물 농도가 그 프로필에 있어서의 피크를 폴리실리콘층(202)의 심부에 놓고 고융점 금속 실리콘층(203)과의 계면에 접근할 수록 낮아지도록 제어된 이온 주입에 의하여 불순물 확산이 실시된 것이다.
이것에 의하여 폴리실리콘층(202)중에 포함되는 불순물 농도가 고융점 금속 실리사이드층(203)과의 계면 근방에 있어서 그 계면에 접근할 수록 낮아지는 프로필을 가지는 것으로 되어 있다.
폴리실리콘층(202)의 고융점 금속 실리사이드층(202)과의 계면에 있어서의 불순물 농도는 그 프로필에 있어서의 피크의 80% 이하로 되어 있다.
다음에이 제3실시예의 반도체 장치의 제조 프로세스에 대하여 설명한다.
우선, 표면이 경면으로 연마된 실리콘 기판(201) 위에 LOCOS법 등의 선택 산화법에 의하여 소자 분리 영역을 두꺼운 산화막으로 형성하고, 그후 열산화에 의하여 얇은 산화막을 성장시켰다. 이것에 의하여 연산화막(202)과 소자 분리 산화막(203)이 형성된다.
다음에 이들 열산화막(207) 및 소자 분리 산화막(206) 위에 폴리실리콘층(208)을 퇴적하고, 이것에 제2도(a)의 도시와 같이 이온 주입에 의하여 불순물을 고농도로 도입한다.
즉, 주지된 것이나 폴리실리콘층의 깊이를 횡축에 불순물 농도를 종축에 취하면, 제3도와 같이 산형의 프로필이 있다. 그 피크 위치는 가속 에너지의 조정에 의하여 제어가 가능하고, 상기 도면중, 파선은 그 피크 위치가 비교적 얕은 위치에 존재하는 경우의 프로필, 실선은 본 발명에서 채용하는 피크 위치의 존재 위치가 깊은 경우의 프로필이다. 따라서 이 피크 위치를 실선의 곡선으로 표시하는 바와 같이 층의 심부에 놓도록 도핑 제어하면 폴리실리콘층(202)과 고융점 금속 실리사이드층(203)과의 계면 근방의 불순물 농도를 낮출 수 있다.
따라서 이온 주입시에는 폴리실리콘층(208)에 대하여 불순물 농도 프로필의 피크를 그 폴리실리콘층(208)의 심부에 놓도록 제어한다.
그후, 이 폴리실리콘층(208) 위에 고융점 금속 실리사이드층(209)을 퇴적한다.
그리고, 이 실리사이드층(209) 위에 포토레지스트(210)를 패터닝하여 에칭을 실시함으로써 선택적으로 폴리실리콘층(208) 및 실리사이드층(209)을 제거한다.
그후 소자를 고온 산화 분위기 중에 폭로하고, 후산화막(204)을 성장시켜서 게이트 전극(205)을 형성하는 것이다.
이상은 게이트 전극의 경우에 대하여 설명했으나, 소자 분리 산화막상에 형성한 배선에 대해서도 동일함은 물론이다.
이상의 설명과 같이 본 발명에 따르면 폴리실리콘층의 고융점 급속 실리사이드층과의 계면 부근에 있어서의 불순물 농도를 낮추므로써 폴리실리콘층과 실리사이드층과의 산화 속도의 차이가 생기지 않도록 했으므로 버즈 비크에 의한 실리사이드층의 박리를 방지할 수 있다.

Claims (6)

  1. 폴리실리콘층(202)상에 고융점 금속 실리사이드층(203)을 피착한 게이트 전극(205) 또는 배선을 구비하고, 상기 폴리실리콘층 중에 포함되는 불순물 농도가 상기 고융점 금속 실리사이드층과의 계면 근방에서 그 계면에 접근할 수록 낮아지는 프로필을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 폴리실리콘층의 고융점 금속 실리사이드층과의 계면에 있어서의 불순물 농도가 그 프로필에 있어서 피크의 80% 이하인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 폴리실리콘층은 제1폴리실리콘층(102)과, 그 제1폴리실리콘층 보다 그 불순물 농도가 낮은 제1폴리실리콘층(103)으로 구성되고, 상기 제1폴리실리콘층은 게이트 산화막(108) 위에 퇴적되고, 상기 제2폴리실리콘층은 제1폴리실리콘층 상에 최적되고, 그 제2폴리실리콘층이 상기 고융점 금속 실리사이드층(104)의 바로 아래에 위치되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 폴리실리콘층의 불순물 농도는 그 프로필의 피크가 그 폴리실리콘층의 심부에 놓여서 상기 고융점 금속 실리사이드층과의 계면에 접근할 수록 낮아지게 프로필 제어한 이온 주입에 의하여 불순물 확산이 실시된 것을 특징으로 하는 반도체 장치.
  5. 게이트 산화막(108)위에, 또는 소자 분리 산화막(107) 상에 제1폴리실리콘층(109)을 퇴적하는 공정과, 상기 제1폴리실리콘층에 대하여 불순물 확산을 실행하는 공정과, 제1폴리실리콘층 상에 제2폴리실리콘층(110)을 퇴적하는 공정과, 그 제2폴리실리콘층 상에 고융점 금속 실리사이드층(111)을 퇴적하는 공정과, 상기 제1폴리실리콘층과 상기 제2폴리실리콘층과 상기 고융점 금속 실리사이드층을 선택적으로 제거함으로써 게이트 전극 또는 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 게이트 산화막(207) 또는 소자 분리 산화막(206)상에 폴리실리콘층(208)을 퇴적하는 공정과, 상기 폴리실리콘층에 대하여 분순물 농도 프로필의 피크를 그 폴리실리콘층의 심부에 놓도록 이온 주입을 실시하는 공정과, 그 폴리실리콘층 상에 고융점 금속 실리사이드층(209)을 퇴적하는 공정과, 상기 폴리실리콘층과 상기 고융점 금속 실리사이드층을 선택적으로 제거함으로써 게이트 전극 또는 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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