JPS59210642A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59210642A JPS59210642A JP58084221A JP8422183A JPS59210642A JP S59210642 A JPS59210642 A JP S59210642A JP 58084221 A JP58084221 A JP 58084221A JP 8422183 A JP8422183 A JP 8422183A JP S59210642 A JPS59210642 A JP S59210642A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に関し、詳しくは所定金
属をイオン打込法により打込んだ領域を電極や配線とし
て用いる半導体装置の製造方法に関する。
属をイオン打込法により打込んだ領域を電極や配線とし
て用いる半導体装置の製造方法に関する。
周知のように、ＭＯＳ−ＬＳＩの不純物拡散層は素子が
微細化するのにともない次第に浅くなってきておυ、１
メガビツトのダイナミックメモリでは０．２〜０．１ミ
クロンメータ深さのひ素不純物拡散層が必要となると思
われる。しかしながら拡散層が薄くなると、面方向の抵
抗が増大し、たとえば厚さが０．１ミクロンメートルで
はその拡散層抵抗は約１００Ω／口となってしまう。こ
のためＭＯＳ）ランジスタのソース、ドレイン抵抗が高
くなりチャンネルコンダクタンスが小さくなってしまい
、素子の高速化が達成できなくなる。また拡散−は配線
としても用いられるため、その高抵抗に起因した信号遅
延が高速化のための障害となつている。一方、バイポー
ラＬＳＩのエミッタ深さも次第に浅くなり、０．２〜０
．１ミクロンメートル程度になっているため、その低抵
抗化が望まれている。
微細化するのにともない次第に浅くなってきておυ、１
メガビツトのダイナミックメモリでは０．２〜０．１ミ
クロンメータ深さのひ素不純物拡散層が必要となると思
われる。しかしながら拡散層が薄くなると、面方向の抵
抗が増大し、たとえば厚さが０．１ミクロンメートルで
はその拡散層抵抗は約１００Ω／口となってしまう。こ
のためＭＯＳ）ランジスタのソース、ドレイン抵抗が高
くなりチャンネルコンダクタンスが小さくなってしまい
、素子の高速化が達成できなくなる。また拡散−は配線
としても用いられるため、その高抵抗に起因した信号遅
延が高速化のための障害となつている。一方、バイポー
ラＬＳＩのエミッタ深さも次第に浅くなり、０．２〜０
．１ミクロンメートル程度になっているため、その低抵
抗化が望まれている。
従来、ＭＯ８・しＳＩのゲート電極や配線には多結晶シ
リコンが広く用いられてきた。しかし素子の高集積化が
進むにつれて多結晶シリコンの抵抗が高速化の障害とな
ってきた。このためモリブデンやタングステンをゲート
電極や配線に用いる検討が行なわれるようになった。従
来の多結晶シリコンゲート電極配線は高密度化のため基
板シリコンとの直接接触が多く用いられてきた。たとえ
ばＥ／ＤＭＯＳインバータ回路の負荷トランジスタのゲ
ート電極と駆動用ＭＯ８）ランジスタのドレインとの接
続などはいずれも基板との直接接続が行なわれた。
リコンが広く用いられてきた。しかし素子の高集積化が
進むにつれて多結晶シリコンの抵抗が高速化の障害とな
ってきた。このためモリブデンやタングステンをゲート
電極や配線に用いる検討が行なわれるようになった。従
来の多結晶シリコンゲート電極配線は高密度化のため基
板シリコンとの直接接触が多く用いられてきた。たとえ
ばＥ／ＤＭＯＳインバータ回路の負荷トランジスタのゲ
ート電極と駆動用ＭＯ８）ランジスタのドレインとの接
続などはいずれも基板との直接接続が行なわれた。
しかしながらモリブデンやタングステン等の配線や金属
ゲート電極の直接接続を行なうと、金属とシリコン基板
が直接接触した部分では金属とシリコンが不均一反応を
生じ剥離してしまう。このため金属ゲート電極を用いる
場合、あるいは、ＷやＭＯなどを配線として用いる場合
、金属とＳｉの直接接触を避ける必要がアシ、素子の高
密度化が計れないという欠点があった。
ゲート電極の直接接続を行なうと、金属とシリコン基板
が直接接触した部分では金属とシリコンが不均一反応を
生じ剥離してしまう。このため金属ゲート電極を用いる
場合、あるいは、ＷやＭＯなどを配線として用いる場合
、金属とＳｉの直接接触を避ける必要がアシ、素子の高
密度化が計れないという欠点があった。
本発明の目的は上記従来の問題を解決し、低抵抗でかつ
浅い不純物拡散層を有する半導体装置を提供することで
ある。本発明の他の目的は浅い拡散層の破壊を防止して
電極や配線を形成することのできる半導体装置の製造方
法を提供することで本発明の他の目的は、ショットキ接
続のソース、ドレインを有するＭＯ８）ランジスタの製
造方法を提供することである。
浅い不純物拡散層を有する半導体装置を提供することで
ある。本発明の他の目的は浅い拡散層の破壊を防止して
電極や配線を形成することのできる半導体装置の製造方
法を提供することで本発明の他の目的は、ショットキ接
続のソース、ドレインを有するＭＯ８）ランジスタの製
造方法を提供することである。
シリコン単結晶基板丘にモリブデンやタングステン膜を
被着し熱処理すると不均一反応が生じ、反応領域は約２
０〜２５％の体積収縮を生じ剥離してしまう。またドー
プされた領域に約１０２０／ｃｍ”程度拡散しておいた
シんは反応に伴って生じた反応層内に取シ込まれ、シリ
コン基板内の不純物濃度は約１０′７／ｃｎ１３程度ま
で減少してしまうので、たとえ剥離をまぬがれたとして
もショットキ接触を示し、オーミック電極が形成できな
いことが明らかとなった。これに対し、モリブデン、タ
ングステン、シリコンあるいはチタンをイオン打込法に
よシリコン基板の表面領域に打込み４００〜７００Ｃの
熱処理後モリブデンあるいはタングステンを蒸着し１ｏ
ｏｏｃ程度の熱処理を行なった結果、これらの金属は剥
離せず、かつ基板内にドープされたりんの減少を少なく
できることが明らかになった。
被着し熱処理すると不均一反応が生じ、反応領域は約２
０〜２５％の体積収縮を生じ剥離してしまう。またドー
プされた領域に約１０２０／ｃｍ”程度拡散しておいた
シんは反応に伴って生じた反応層内に取シ込まれ、シリ
コン基板内の不純物濃度は約１０′７／ｃｎ１３程度ま
で減少してしまうので、たとえ剥離をまぬがれたとして
もショットキ接触を示し、オーミック電極が形成できな
いことが明らかとなった。これに対し、モリブデン、タ
ングステン、シリコンあるいはチタンをイオン打込法に
よシリコン基板の表面領域に打込み４００〜７００Ｃの
熱処理後モリブデンあるいはタングステンを蒸着し１ｏ
ｏｏｃ程度の熱処理を行なった結果、これらの金属は剥
離せず、かつ基板内にドープされたりんの減少を少なく
できることが明らかになった。
またｎ型シリコン基板にタングステンを５ｎｎ１程度の
深さにイオン打込し、熱処理後アルミニウム成極を形成
し、ショットキダイオードを形成した結果、その順方向
電圧のバラツキは少なく、３００〜４００Ｃの熱処理テ
スト後も電圧変動はほとんど無かった。アルミニウムを
エツチング液で除去し、走査電子顕微鏡観察した結果、
アルミニウムがシリコン基板に直接接触している場合に
見られる局所反応（通称アロイビット）が生じていない
ことが明らかとなった。
深さにイオン打込し、熱処理後アルミニウム成極を形成
し、ショットキダイオードを形成した結果、その順方向
電圧のバラツキは少なく、３００〜４００Ｃの熱処理テ
スト後も電圧変動はほとんど無かった。アルミニウムを
エツチング液で除去し、走査電子顕微鏡観察した結果、
アルミニウムがシリコン基板に直接接触している場合に
見られる局所反応（通称アロイビット）が生じていない
ことが明らかとなった。
すなわち、本発明は、シリコンとシリサイドを形成でき
る金属を、シリコン基板の表面に打込んで、シリコン基
板と配線や電極の間にシリサイド層を介在させ、このシ
リサイド層によって配線層や電極の剥離を防止したシ、
良好な接続を形成したシするものである。
る金属を、シリコン基板の表面に打込んで、シリコン基
板と配線や電極の間にシリサイド層を介在させ、このシ
リサイド層によって配線層や電極の剥離を防止したシ、
良好な接続を形成したシするものである。
実施例 １
本実施例は、タングステン電極とシリコン基板のひ素不
純物拡散層との直接接触に関するものである。第１図（
ａ）に示すように、１０Ω・ｍＸ ｐ型（１００）シリ
コン基板１を酸化し、厚さ３０００ｒｌｌの酸化膜６を
形成後、ひ素を８０ＫｅＶで５ＸＩＯｍｌｌ／ｃｍ”イ
オン打込んでドープ領域７を形成した。スパッタ法によ
り厚さ３ Ｑ Ｑ ｎｍのアルミニウム膜３を堆積し、
コンタクト孔部分のアルミニウム膜３を周知のホトリソ
グラフィとドライエツチングによシ除去した。レジスト
（図示せず）を除去後コンタクト部分の酸化膜６を除去
し、アルミニウム膜３をマスクとして、タングステンを
１００ ＫｅＶで５×１０１１１／ｃｒｎ２打込み、打
込み領域４を形成した。アルミニウム膜３をシん酸系の
エツチング液で除去し、７００Ｃで３０分間熱処理した
後、第１図（ｂ）に示すように、スパッタ法でタングス
テン膜５を３００ｎｍの厚さに堆積した。次に反応性ス
パッタエツチングによシ堆積したタングステンを電極形
状に加工し、１０００Ｃで３０分間熱処理した結果タン
グステン膜５は全く剥離するようなことは無く、シリコ
ンと直接接触した部分のタングステン表面は平滑であっ
た。一方タングステンのイオン打込をしない場合、剥離
しなかったタングステン電極の表面は波状になり、良好
な電極は得られなかった。またｎ＋ρダイオード特性は
正常であった。なおひ素拡散層の深さは約０．２ミクロ
ンメートルであった。
純物拡散層との直接接触に関するものである。第１図（
ａ）に示すように、１０Ω・ｍＸ ｐ型（１００）シリ
コン基板１を酸化し、厚さ３０００ｒｌｌの酸化膜６を
形成後、ひ素を８０ＫｅＶで５ＸＩＯｍｌｌ／ｃｍ”イ
オン打込んでドープ領域７を形成した。スパッタ法によ
り厚さ３ Ｑ Ｑ ｎｍのアルミニウム膜３を堆積し、
コンタクト孔部分のアルミニウム膜３を周知のホトリソ
グラフィとドライエツチングによシ除去した。レジスト
（図示せず）を除去後コンタクト部分の酸化膜６を除去
し、アルミニウム膜３をマスクとして、タングステンを
１００ ＫｅＶで５×１０１１１／ｃｒｎ２打込み、打
込み領域４を形成した。アルミニウム膜３をシん酸系の
エツチング液で除去し、７００Ｃで３０分間熱処理した
後、第１図（ｂ）に示すように、スパッタ法でタングス
テン膜５を３００ｎｍの厚さに堆積した。次に反応性ス
パッタエツチングによシ堆積したタングステンを電極形
状に加工し、１０００Ｃで３０分間熱処理した結果タン
グステン膜５は全く剥離するようなことは無く、シリコ
ンと直接接触した部分のタングステン表面は平滑であっ
た。一方タングステンのイオン打込をしない場合、剥離
しなかったタングステン電極の表面は波状になり、良好
な電極は得られなかった。またｎ＋ρダイオード特性は
正常であった。なおひ素拡散層の深さは約０．２ミクロ
ンメートルであった。
本実施例でひ素拡散層（ドープ層）の深さを０．１ミク
ロンメートルとし、タングステンをイオン打込した後、
１０００Ｃで３０分熱処理した後に拡散層抵抗を測定し
た結果、３０〜５０Ω／口と低くなることが確認できた
。
ロンメートルとし、タングステンをイオン打込した後、
１０００Ｃで３０分熱処理した後に拡散層抵抗を測定し
た結果、３０〜５０Ω／口と低くなることが確認できた
。
実施例 ２
本実施例はアルミニウム電極と、シリコン基板反応阻止
のために本発明を用いた実施例である。
のために本発明を用いた実施例である。
第２図（ａ）に示すように、１０Ω・ｍ、ｐ４！！（ｔ
ｏｏ）基板１に素子間分離用酸化膜６を５００ｎｍの厚
さに形成後、それ以外の部分に厚さ２Ｑｎｍの薄い酸化
膜を形成し、８０ＫｅＶで５ Ｘ １０ ” ／ ｃｍ
２のひ素をイオン打込してｎ＋層７を形成した後、りん
硅酸ガラス膜８を厚さ５００１ｍ堆積し、所定の位置の
）ん硅酸ガラス８をドライエツチングによシ除去しコン
タクト孔を開けた後、１００ＫｅＶ で５ Ｘ １０
′５／ ｃｍ”のタングステンをイオン打込み、打込み
／ｌ１１４を形成した。次に弗酸系のエツチング液でり
ん硅酸ガラス膜８の表面層を薄く除去し、９５０Ｃで３
０分間熱処理後、第２図（ｂ） Ｋ示したように、アル
ミニウム電極９を形成した。通常はアロイビット発生を
防止するためアルミニウム中にあらかじめ１層程度のシ
リコンを含有させるが本実施例では純アルミニウムを用
いた。
ｏｏ）基板１に素子間分離用酸化膜６を５００ｎｍの厚
さに形成後、それ以外の部分に厚さ２Ｑｎｍの薄い酸化
膜を形成し、８０ＫｅＶで５ Ｘ １０ ” ／ ｃｍ
２のひ素をイオン打込してｎ＋層７を形成した後、りん
硅酸ガラス膜８を厚さ５００１ｍ堆積し、所定の位置の
）ん硅酸ガラス８をドライエツチングによシ除去しコン
タクト孔を開けた後、１００ＫｅＶ で５ Ｘ １０
′５／ ｃｍ”のタングステンをイオン打込み、打込み
／ｌ１１４を形成した。次に弗酸系のエツチング液でり
ん硅酸ガラス膜８の表面層を薄く除去し、９５０Ｃで３
０分間熱処理後、第２図（ｂ） Ｋ示したように、アル
ミニウム電極９を形成した。通常はアロイビット発生を
防止するためアルミニウム中にあらかじめ１層程度のシ
リコンを含有させるが本実施例では純アルミニウムを用
いた。
３００Ｃから４００Ｃ（７）範囲で２０〜３０時間の熱
処理テストを行なった結果、アロイピット発生に伴うと
思われるｎ“ｐダイオードの接合リークは全く生じなか
った。
処理テストを行なった結果、アロイピット発生に伴うと
思われるｎ“ｐダイオードの接合リークは全く生じなか
った。
実施例 ３
実施例Ｉにおいてひ素とタングステンを続いてイオン打
込みして、”／’ｆｉｒとイオン打込み層４を形成した
後、９５０ｔ：’で３０分の熱処理をし、角度研磨によ
シ拡散層７を観察した結果、タングステンシリサイド層
の周辺にｎ３層が形成されていることがわかった。この
ｎ２層をイオン・マイクロアナライザで観察した結果、
ひ素を多量に含む層であることがわかった。
込みして、”／’ｆｉｒとイオン打込み層４を形成した
後、９５０ｔ：’で３０分の熱処理をし、角度研磨によ
シ拡散層７を観察した結果、タングステンシリサイド層
の周辺にｎ３層が形成されていることがわかった。この
ｎ２層をイオン・マイクロアナライザで観察した結果、
ひ素を多量に含む層であることがわかった。
実施例 ４
本実施例は、ショットキ接触ソース、ドレインＭＯＳト
ランジスタの形成に本発明を適用した例である。
ランジスタの形成に本発明を適用した例である。
第３図（ａ）に示したように、５Ω・国のｎ型（１００
）シリコン基板１に素子間分離用酸化膜６を５００１ｍ
の厚さに形成後、厚さ２０Ωｍのゲート酸化膜２を形成
した。続いて、シんドープ多結晶シリコンを堆積し反応
性スパッタエツチングで不要部分を除去し、１ミクロン
メートル幅のゲート電ｉｉｏを形成した。次にゲート電
極１０周辺の薄い酸化膜２を弗酸系エツチング液で除去
後、タフゲステンを１００ＫｅＶ テ５ Ｘ １０ＩＩ
ｌ／♂イオン打込み、打込み層４を形成した。続いて、
窒素雰囲気中で５ｏｏｃで３０分熱処理した後、シリコ
ン基板１と多結晶シリコンからなるゲート電極１０の表
面ｅ９５ＱＣで酸化した後層聞納ＲＭとしてシん硅酸ガ
ラス８を堆積した。次にコンタクト孔をドライエツチン
グ法で開けた。このときりん硅酸ガラス８がなくなって
もタングステンイオン打込層４はほとんどエツチングさ
れなかった。続いてアルミニウム電極９、素子保護用絶
縁膜１１を形成しショットキＭｏｓト２ンジスタを作成
した。得られたトランジスタは、正常なＭＯ８）ランジ
スタ特性を示すことが確認された。
）シリコン基板１に素子間分離用酸化膜６を５００１ｍ
の厚さに形成後、厚さ２０Ωｍのゲート酸化膜２を形成
した。続いて、シんドープ多結晶シリコンを堆積し反応
性スパッタエツチングで不要部分を除去し、１ミクロン
メートル幅のゲート電ｉｉｏを形成した。次にゲート電
極１０周辺の薄い酸化膜２を弗酸系エツチング液で除去
後、タフゲステンを１００ＫｅＶ テ５ Ｘ １０ＩＩ
ｌ／♂イオン打込み、打込み層４を形成した。続いて、
窒素雰囲気中で５ｏｏｃで３０分熱処理した後、シリコ
ン基板１と多結晶シリコンからなるゲート電極１０の表
面ｅ９５ＱＣで酸化した後層聞納ＲＭとしてシん硅酸ガ
ラス８を堆積した。次にコンタクト孔をドライエツチン
グ法で開けた。このときりん硅酸ガラス８がなくなって
もタングステンイオン打込層４はほとんどエツチングさ
れなかった。続いてアルミニウム電極９、素子保護用絶
縁膜１１を形成しショットキＭｏｓト２ンジスタを作成
した。得られたトランジスタは、正常なＭＯ８）ランジ
スタ特性を示すことが確認された。
本発明において、イオン打込みされる金属としては、た
とえば、Ｗ、ＭＯ，Ａｔ、Ｔ Ｉ 、ＴａもしくはＡ４
など、加熱によってシリコンとシリサイドを形成するも
のを使用できる。
とえば、Ｗ、ＭＯ，Ａｔ、Ｔ Ｉ 、ＴａもしくはＡ４
など、加熱によってシリコンとシリサイドを形成するも
のを使用できる。
また、上記実施例では、加熱してシリサイド層を形成し
た後に、電極や配′線層となる金稿膜を被着した。実用
と、この方法が最も良好であるが、金属膜を被着した後
に加熱してシリサイド層を形成することも可能である。
た後に、電極や配′線層となる金稿膜を被着した。実用
と、この方法が最も良好であるが、金属膜を被着した後
に加熱してシリサイド層を形成することも可能である。
また、配線も１〜くは電極としてはＭｏ、Ｗ、Ａｌなど
を使用できることはいうまでもない。
を使用できることはいうまでもない。
本発明によれば金属、電極や配線の剥離を有効に防止し
、基板上に直接形成することが可能である。また、０．
２〜０．１ミクロン程度の極端に浅い不純物拡散層の抵
抗を２０〜５０Ω／口まで下げることが可能である。し
たがってＭＯＳ−ＬＳＩの高密度、高速化を計ることが
できる。特に本発明をコンプリメンタリＭＯ８（Ｃ−Ｍ
ＯＳ ））ランジスタを用いたスタティクメモリに用い
るとアクセスタイムを速くする効果が顕著になる。
、基板上に直接形成することが可能である。また、０．
２〜０．１ミクロン程度の極端に浅い不純物拡散層の抵
抗を２０〜５０Ω／口まで下げることが可能である。し
たがってＭＯＳ−ＬＳＩの高密度、高速化を計ることが
できる。特に本発明をコンプリメンタリＭＯ８（Ｃ−Ｍ
ＯＳ ））ランジスタを用いたスタティクメモリに用い
るとアクセスタイムを速くする効果が顕著になる。
またタングステン、モリブデンゲートを配線やける必要
はなく、基板に直接被着することが可能である。
はなく、基板に直接被着することが可能である。
なおＥ配本発明の説明ではタングステンのイオン打込み
について述べたが、アルミニウム、モリブデン、タンタ
ルあるいはチタンについても拡散層抵抗の低減効果があ
ることが確認された。
について述べたが、アルミニウム、モリブデン、タンタ
ルあるいはチタンについても拡散層抵抗の低減効果があ
ることが確認された。
第１図乃至第３図は、それぞれ本発明の異なる実施例を
示す工程図である。 １・・・シリコン基板、２・・・酸化膜、３・・・アル
ミニウム膜、４・・・イオン打込み層、５・・・タング
ステン膜、６・・・酸化膜、７・・・ｎ１層、８・・・
酸化膜、９・・・アル第 １ 図 第 ２ 図 第 ３ 図
示す工程図である。 １・・・シリコン基板、２・・・酸化膜、３・・・アル
ミニウム膜、４・・・イオン打込み層、５・・・タング
ステン膜、６・・・酸化膜、７・・・ｎ１層、８・・・
酸化膜、９・・・アル第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の表面領域内に形成されである不純物ド
ープ領域の所望部分に、加熱によってシリコンと金属シ
リサイドを形成し得る金属をイオン打込みする工程と、
加熱して上記金属シリサイドを形成する工程と、Ｌ記イ
オン打込みされた領域の表面に電気的に接続された配線
層もしくは電極を被着する工程を含むことを特徴とする
半導体装置の製造方法。 ２、 、、Ｉ：記金属シリサイドの形成は、北記配線
層もしくは電極の被着に先立って行なわれる特許請求の
範囲第１項記載の半導体装置の製造方法。 ３、）：記金属クリサイドの形成は、上記配線層もしく
は電極を被着した後に行なわれる特許請求の範囲第１項
記載の半導体装置の製造方法。 ４、 ｈ記金属はＷ ＋ Ｍ ＯＨＴ ’ ｔ Ｔ
ａおよびＡｔなる群から選ばれる特許請求の範囲第１項
乃至第４項記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58084221A JPS59210642A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
| KR1019840002313A KR910009783B1 (ko) | 1983-05-16 | 1984-04-30 | 반도체 장치의 제조방법 |
| CA000453795A CA1199430A (en) | 1983-05-16 | 1984-05-08 | Method of producing semiconductor device |
| US06/610,485 US4577396A (en) | 1983-05-16 | 1984-05-15 | Method of forming electrical contact to a semiconductor substrate via a metallic silicide or silicon alloy layer formed in the substrate |
| EP84105533A EP0128385A3 (en) | 1983-05-16 | 1984-05-15 | Method of producing a semiconductor device having electrodes and wirings |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58084221A JPS59210642A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210642A true JPS59210642A (ja) | 1984-11-29 |
Family
ID=13824423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58084221A Pending JPS59210642A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4577396A (ja) |
| EP (1) | EP0128385A3 (ja) |
| JP (1) | JPS59210642A (ja) |
| KR (1) | KR910009783B1 (ja) |
| CA (1) | CA1199430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265868A (ja) * | 1985-05-21 | 1986-11-25 | Hitachi Ltd | 半導体装置の製造方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6063926A (ja) * | 1983-08-31 | 1985-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| CA1216962A (en) * | 1985-06-28 | 1987-01-20 | Hussein M. Naguib | Mos device processing |
| US4742017A (en) * | 1986-06-20 | 1988-05-03 | Ford Aerospace Corporation | Implantation method for forming Schottky barrier photodiodes |
| SE454309B (sv) * | 1986-08-29 | 1988-04-18 | Stiftelsen Inst Mikrovags | Forfarande att framstella tunna ledande eller halvledande skikt inbeddade i kisel medelst implantering av metallatomer |
| JPS6370516A (ja) * | 1986-09-12 | 1988-03-30 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 金属接点の形成方法 |
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| US5885896A (en) * | 1996-07-08 | 1999-03-23 | Micron Technology, Inc. | Using implants to lower anneal temperatures |
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| DE19853023A1 (de) * | 1998-11-18 | 2000-05-31 | Forschungszentrum Juelich Gmbh | Verfahren zur Herstellung von Nanostrukturen in dünnen Filmen |
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| FR2864336B1 (fr) * | 2003-12-23 | 2006-04-28 | Commissariat Energie Atomique | Procede de scellement de deux plaques avec formation d'un contact ohmique entre celles-ci |
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| US3560809A (en) * | 1968-03-04 | 1971-02-02 | Hitachi Ltd | Variable capacitance rectifying junction diode |
| US4096622A (en) * | 1975-07-31 | 1978-06-27 | General Motors Corporation | Ion implanted Schottky barrier diode |
| US4206540A (en) * | 1978-06-02 | 1980-06-10 | International Rectifier Corporation | Schottky device and method of manufacture using palladium and platinum intermetallic alloys and titanium barrier |
| US4319395A (en) * | 1979-06-28 | 1982-03-16 | Motorola, Inc. | Method of making self-aligned device |
| JPS5669844A (en) * | 1979-11-10 | 1981-06-11 | Toshiba Corp | Manufacture of semiconductor device |
| FR2481005A1 (fr) * | 1980-04-17 | 1981-10-23 | Western Electric Co | Procede de fabrication de transistors a effet de champ a canal court |
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| US4389257A (en) * | 1981-07-30 | 1983-06-21 | International Business Machines Corporation | Fabrication method for high conductivity, void-free polysilicon-silicide integrated circuit electrodes |
-
1983
- 1983-05-16 JP JP58084221A patent/JPS59210642A/ja active Pending
-
1984
- 1984-04-30 KR KR1019840002313A patent/KR910009783B1/ko active IP Right Grant
- 1984-05-08 CA CA000453795A patent/CA1199430A/en not_active Expired
- 1984-05-15 EP EP84105533A patent/EP0128385A3/en not_active Ceased
- 1984-05-15 US US06/610,485 patent/US4577396A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265868A (ja) * | 1985-05-21 | 1986-11-25 | Hitachi Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR840009181A (ko) | 1984-12-21 |
| CA1199430A (en) | 1986-01-14 |
| KR910009783B1 (ko) | 1991-11-30 |
| US4577396A (en) | 1986-03-25 |
| EP0128385A3 (en) | 1987-05-13 |
| EP0128385A2 (en) | 1984-12-19 |
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