JPH04113718A - ヒットレス・クロック切替装置 - Google Patents
ヒットレス・クロック切替装置Info
- Publication number
- JPH04113718A JPH04113718A JP2233684A JP23368490A JPH04113718A JP H04113718 A JPH04113718 A JP H04113718A JP 2233684 A JP2233684 A JP 2233684A JP 23368490 A JP23368490 A JP 23368490A JP H04113718 A JPH04113718 A JP H04113718A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- input
- frequency
- output
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 22
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000010363 phase shift Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
- H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ヒットレス・クロック切替装置に関し、選択中のクロッ
クが断になり、クロックセレクタに断検出信号が入力さ
れるまでの時間中でも出力クロックの周波数変動を最小
限におさえ、かつ断検出信号が与えられクロックを切替
えたときにおいても出力クロックの位相変動を小さくす
ることを目的とし、 複数のクロックを入力し、該入力り口・ツクの夫々に対
して同期した高周波クロックを出力する第１の位相比較
手段（２−１〜２−ｎ）と、該第１の位相比較手段（２
−１〜２−ｎ）から出力された複数の高周波クロックと
該入力クロックに対応したクロ・ツク断検出信号を入力
し、該入力された複数のクロ・ツクの中から所望の１ク
ロックを選択して出力するとともに、該選択されたクロ
ックに対応したクロ・ツク断検出信号が入力されたとき
に、他の入力り口・ツクを選択して出力する選択手段（
３）と、該選択手段（３）から出力されたクロックを入
力し、該入力クロックに対して低周波のクロックを出力
する分周手段（４）と、該分周手段（４）から出力され
た低周波クロックを入力し、該入力り口・ツクに同期し
た所定周波数のクロックを出力する第２の位相比較手段
（５）を有して構成される。
クが断になり、クロックセレクタに断検出信号が入力さ
れるまでの時間中でも出力クロックの周波数変動を最小
限におさえ、かつ断検出信号が与えられクロックを切替
えたときにおいても出力クロックの位相変動を小さくす
ることを目的とし、 複数のクロックを入力し、該入力り口・ツクの夫々に対
して同期した高周波クロックを出力する第１の位相比較
手段（２−１〜２−ｎ）と、該第１の位相比較手段（２
−１〜２−ｎ）から出力された複数の高周波クロックと
該入力クロックに対応したクロ・ツク断検出信号を入力
し、該入力された複数のクロ・ツクの中から所望の１ク
ロックを選択して出力するとともに、該選択されたクロ
ックに対応したクロ・ツク断検出信号が入力されたとき
に、他の入力り口・ツクを選択して出力する選択手段（
３）と、該選択手段（３）から出力されたクロックを入
力し、該入力クロックに対して低周波のクロックを出力
する分周手段（４）と、該分周手段（４）から出力され
た低周波クロックを入力し、該入力り口・ツクに同期し
た所定周波数のクロックを出力する第２の位相比較手段
（５）を有して構成される。
本発明はヒントレス・クロック切替装置に関し、特に自
装置内に同期用クロックを複数持ち、使用中の同期用ク
ロックが断になった時に、他の同期用クロックに切替え
るヒットレス・クロック切替方式に関する。
装置内に同期用クロックを複数持ち、使用中の同期用ク
ロックが断になった時に、他の同期用クロックに切替え
るヒットレス・クロック切替方式に関する。
近年の通信システムの同期化に伴い、システムの信頼性
を確保する為に装置内の同期用クロックを複数持ち、適
宜切替可能にすることが要望されている。
を確保する為に装置内の同期用クロックを複数持ち、適
宜切替可能にすることが要望されている。
ここで用いられる同期用クロックとしては、局舎からの
マスタクロツタ、自装置内の内部動作クロック、伝送路
から抽出したループタイミング等が用いられる。
マスタクロツタ、自装置内の内部動作クロック、伝送路
から抽出したループタイミング等が用いられる。
〔従来の技術］
従来のクロック切替え回路の一例として第４図に示され
る回路を例にとり、入力クロックがマスク現用クロック
と、マスク予備クロックの２系統から供給される場合に
ついて、第５図を参照して説明する。
る回路を例にとり、入力クロックがマスク現用クロック
と、マスク予備クロックの２系統から供給される場合に
ついて、第５図を参照して説明する。
まず、第５図（ａ−１）及び第５図（ｂ−１）に示され
る現用及び予備のマスタクロツタ（例えば１．５ＫＨｚ
）が分周器７１−１．７１−２に入力される。分周器７
１−１７１−２では入力されたクロックを第５図（ａ−
２）及び第５図（ｂ−２）に示される通り同一の周波数
に分周（例えば８ＫＨｚ）Ｌ、セレクタ７２に出力する
。
る現用及び予備のマスタクロツタ（例えば１．５ＫＨｚ
）が分周器７１−１．７１−２に入力される。分周器７
１−１７１−２では入力されたクロックを第５図（ａ−
２）及び第５図（ｂ−２）に示される通り同一の周波数
に分周（例えば８ＫＨｚ）Ｌ、セレクタ７２に出力する
。
方、分周器７１−１．７１−２に入力されるクロックは
リセットパルスによりリセットされ、位相を同期状態に
保つように作用する。セレクタ７２では入力された２つ
のクロック内の所望のクロック（ここでは現用マスタク
ロツタ）が選択され、位相比較器７３及び微分回路７４
に出力される。位相器７３では入力されたクロックを基
準とした、後段において必要な周波数のクロック得るよ
うに構成され、一方微分回路７４では入力されたクロッ
クの変化点を検出シ、リセットパルスとして分周器７１
４．７１−２に出力される。
リセットパルスによりリセットされ、位相を同期状態に
保つように作用する。セレクタ７２では入力された２つ
のクロック内の所望のクロック（ここでは現用マスタク
ロツタ）が選択され、位相比較器７３及び微分回路７４
に出力される。位相器７３では入力されたクロックを基
準とした、後段において必要な周波数のクロック得るよ
うに構成され、一方微分回路７４では入力されたクロッ
クの変化点を検出シ、リセットパルスとして分周器７１
４．７１−２に出力される。
ここで第５図（ａ’−１）に示されるように現用の入力
クロックが断となった場合、セレクタ７２には第５図（
ａ’−２）に示されるクロック及び第５図（ｃ）に示さ
れる断検出信号が印加される。この断検出信号によりセ
レクタ７２ではクロックの切替え動作に入り、時間を経
過後切替が完了し正常なりロックの後段へ供給する。
クロックが断となった場合、セレクタ７２には第５図（
ａ’−２）に示されるクロック及び第５図（ｃ）に示さ
れる断検出信号が印加される。この断検出信号によりセ
レクタ７２ではクロックの切替え動作に入り、時間を経
過後切替が完了し正常なりロックの後段へ供給する。
上記のように、従来のクロック切替回路においては、選
択出力されているクロックが何らかの理由により断とな
った場合、クロック断検出信号がセレクタに入力され、
他のクロックへの切替動作が行われる。しかし、クロッ
クの断を検出する時間をある程度とっておくと（例えば
１０ｍｓ程度）、断検出信号が入力されるまでの間、位
相同期回路には“Ｈ”又は“Ｌ ＩＩのレヘルに固定さ
れた信号がセレクタから出力され、位相同期回路出力が
急激な位相変動（周波数変動）を生じて回線エラーを起
こす可能性を有していた。
択出力されているクロックが何らかの理由により断とな
った場合、クロック断検出信号がセレクタに入力され、
他のクロックへの切替動作が行われる。しかし、クロッ
クの断を検出する時間をある程度とっておくと（例えば
１０ｍｓ程度）、断検出信号が入力されるまでの間、位
相同期回路には“Ｈ”又は“Ｌ ＩＩのレヘルに固定さ
れた信号がセレクタから出力され、位相同期回路出力が
急激な位相変動（周波数変動）を生じて回線エラーを起
こす可能性を有していた。
本発明は、選択中のクロックが断になり、クロックセレ
クタに断検出信号が入力されるまでの時間中でも出力ク
ロックの周波数変動を最小限におさえ、かつ断検出信号
が与えられクロックを切替えたときにおいても出力クロ
ックの位相変動を小さくすることを目的としている。
クタに断検出信号が入力されるまでの時間中でも出力ク
ロックの周波数変動を最小限におさえ、かつ断検出信号
が与えられクロックを切替えたときにおいても出力クロ
ックの位相変動を小さくすることを目的としている。
第１図に本発明の原理図を示す。
第１図に於いて、まず複数の第１の位相比較手段２−１
〜２−２では、入力されたクロックを該入力に対して同
期し、かつ周波数の高いクロックを出力する。選択手段
３では該第１の位相比較手段２１〜２−２から出力され
た複数のクロックを入力し、予め定められた１つのクロ
ックを選択し出力するとともに、各クロックに対応した
クロック断検出信号を入力し、選択出力しているクロッ
クが断になった時に出力クロックを他のクロックに切替
えて出力する。分周手段４では選択手段３から選択出力
されたクロックを入力し、該入力されたクロックに対し
て同期し、かつ周波数の低いクロックを出力する。第２
の位相比較手段５では分周手段４から出力されたクロッ
クを入力し該入力したクロックの位相に同期した所望の
周波数のクロ・ツクを出力する。
〜２−２では、入力されたクロックを該入力に対して同
期し、かつ周波数の高いクロックを出力する。選択手段
３では該第１の位相比較手段２１〜２−２から出力され
た複数のクロックを入力し、予め定められた１つのクロ
ックを選択し出力するとともに、各クロックに対応した
クロック断検出信号を入力し、選択出力しているクロッ
クが断になった時に出力クロックを他のクロックに切替
えて出力する。分周手段４では選択手段３から選択出力
されたクロックを入力し、該入力されたクロックに対し
て同期し、かつ周波数の低いクロックを出力する。第２
の位相比較手段５では分周手段４から出力されたクロッ
クを入力し該入力したクロックの位相に同期した所望の
周波数のクロ・ツクを出力する。
本発明においては、位相比較手段を介し、かつ入力クロ
ックに対して高い周波数のクロックを選択手段に入力し
、切替えることとなる。即ち、高い周波数のクロックを
切替えるためにクロックの位相のずれが小さくすること
ができる。
ックに対して高い周波数のクロックを選択手段に入力し
、切替えることとなる。即ち、高い周波数のクロックを
切替えるためにクロックの位相のずれが小さくすること
ができる。
また、第１及び第２の位相比較手段として位相比較回路
１分周器、発振器、低域除去フィルタからなるＰＬＬ回
路を用いる構成とすることにより、入力クロックの断が
発生したときにおいても、選択手段に出力するクロック
が該ＰＬＬ回路の上限又は下限の周波数のクロックが入
力されるため、該選択手段にて選択出力されるクロック
を分周することにより位相ずれを最小限におさえること
ができる。
１分周器、発振器、低域除去フィルタからなるＰＬＬ回
路を用いる構成とすることにより、入力クロックの断が
発生したときにおいても、選択手段に出力するクロック
が該ＰＬＬ回路の上限又は下限の周波数のクロックが入
力されるため、該選択手段にて選択出力されるクロック
を分周することにより位相ずれを最小限におさえること
ができる。
以下図面に示す実施例に基づいて本発明の詳細な説明す
る。
る。
第１図の第１図の第１の位相比較手段は該２図のＰＬＬ
回路Ｃ２１−１〜２１〜４）に対応し、第１図の選択手
段３は第２図のセレクタ３１に対応し、第１図の分周手
段４は第２図の分周器４１に対応し、第１図の第２の位
相比較手段５は第２図のＰＬＬ回路５１に対応している
。
回路Ｃ２１−１〜２１〜４）に対応し、第１図の選択手
段３は第２図のセレクタ３１に対応し、第１図の分周手
段４は第２図の分周器４１に対応し、第１図の第２の位
相比較手段５は第２図のＰＬＬ回路５１に対応している
。
第２図に於いて、クロックの発生源として局舎からのマ
スタクロック現用及び予備と伝送路から抽出されるルー
プタイミングと自装置の内部クロック発生部の夫々から
クロックが入力される場合を説明する。まず現用のマス
ククロックがバイポーラ／ユニポーラ変換器６４−１に
入力されユニポーラ信号に変換される。ここで、マスタ
クロックは通常伝送するのに適したバイポーラ信号が通
用される。ユニポーラ信号に変換されたクロックは同期
検出部６２−１とクロック断検出回路６１−１に入力さ
れる。まず同期検出部６２−１にて同期がとられた後、
分周器１１−１にクロックを出力する。一方、クロック
断検出回路６１−１ではクロックの断が検出されたとき
に断検出信号をセレクタ３１に出力する。分周器１１−
１では入力されたクロックを第３図（１）に示されるよ
うな周波数が８ＫＨｚとなるクロックに分周し、ＰＬＬ
回路２１−１に出力される。ＰＬＬ回路２１１では入力
された８ＫＨｚのクロックを位相比較器２２−１に入力
し、第３図（２）にしめされるような発振器２２−４に
て発生させた１００ＭＨｚ（拡大表示）を分周器２２−
２を介したクロックと位相比較されるとともにセレクタ
３１に出力される。位相比較器での比較結果は低域フィ
ルタ２２−３を介して発振器２２−４を制御し、入力ク
ロックと出力クロックの同期を確立させるように動作す
る。
スタクロック現用及び予備と伝送路から抽出されるルー
プタイミングと自装置の内部クロック発生部の夫々から
クロックが入力される場合を説明する。まず現用のマス
ククロックがバイポーラ／ユニポーラ変換器６４−１に
入力されユニポーラ信号に変換される。ここで、マスタ
クロックは通常伝送するのに適したバイポーラ信号が通
用される。ユニポーラ信号に変換されたクロックは同期
検出部６２−１とクロック断検出回路６１−１に入力さ
れる。まず同期検出部６２−１にて同期がとられた後、
分周器１１−１にクロックを出力する。一方、クロック
断検出回路６１−１ではクロックの断が検出されたとき
に断検出信号をセレクタ３１に出力する。分周器１１−
１では入力されたクロックを第３図（１）に示されるよ
うな周波数が８ＫＨｚとなるクロックに分周し、ＰＬＬ
回路２１−１に出力される。ＰＬＬ回路２１１では入力
された８ＫＨｚのクロックを位相比較器２２−１に入力
し、第３図（２）にしめされるような発振器２２−４に
て発生させた１００ＭＨｚ（拡大表示）を分周器２２−
２を介したクロックと位相比較されるとともにセレクタ
３１に出力される。位相比較器での比較結果は低域フィ
ルタ２２−３を介して発振器２２−４を制御し、入力ク
ロックと出力クロックの同期を確立させるように動作す
る。
予備のマスタクロックにおいても上記現用のマスタクロ
ックと同様にしてクロックを作成し、該クロックをセレ
クタ３１に出力させる。更に、ループタイミングと自装
置の内部クロック発生部６３において作成されたタイミ
ングにおいても、上記同様にしてクロック断の検出を行
うとともにクロックを周波数が８ＫＨｚとなるクロック
に分周し、上記と同様にしてクロックをセレクタ３１に
入力させる。セレクタ３１では入力された第３図（２）
クロックのうち任意の１クロツタを選択して分周器４１
に出力する。分周器４１では入力された１００ＭＨｚの
クロックを８ＫＨｚのクロックに分周し、ＰＬＬ回路５
１に出力している。ＰＬＬ回路５１では入力された８Ｋ
Ｈｚのクロックに同期した、出力すべき所定の周波数の
クロックを作成し後段の装置等に印加する。
ックと同様にしてクロックを作成し、該クロックをセレ
クタ３１に出力させる。更に、ループタイミングと自装
置の内部クロック発生部６３において作成されたタイミ
ングにおいても、上記同様にしてクロック断の検出を行
うとともにクロックを周波数が８ＫＨｚとなるクロック
に分周し、上記と同様にしてクロックをセレクタ３１に
入力させる。セレクタ３１では入力された第３図（２）
クロックのうち任意の１クロツタを選択して分周器４１
に出力する。分周器４１では入力された１００ＭＨｚの
クロックを８ＫＨｚのクロックに分周し、ＰＬＬ回路５
１に出力している。ＰＬＬ回路５１では入力された８Ｋ
Ｈｚのクロックに同期した、出力すべき所定の周波数の
クロックを作成し後段の装置等に印加する。
以上のような動作を行うクロックの切替装置において、
セレクタ３１にて選択出力されているクロックが断にな
った場合の要部動作を以下に説明する。
セレクタ３１にて選択出力されているクロックが断にな
った場合の要部動作を以下に説明する。
ここで、分周器１１−１からの出力クロックが第３図（
３）に示すクロックのａ点でクロックの断が発生した時
、このクロック断の発生に対応した第３図（５）に示さ
れるクロック断検出信号が断検出回路６１−１で検出さ
れセレクタ３１に伝えられる。ここで、第３図（３）の
クロックがＰＬＬ回路２１−１に印加された場合、ＰＬ
Ｌ回路２１−１では入力クロックのａ点、即ち断が発生
以降は°“Ｈ”又はＩＩＬ”に固定された信号が入力さ
れるのみとなり、位相比較器２２−１での位相ずれが大
きくなるが、第３図（４）に示されるように入力クロッ
クが断となった後でも位相がずれたクロックがセレクタ
３１↓二入力されるようになる。従って、クロック断の
検出時間が１０ｍ５かかった場合、その１０ｍ５の切替
え前の時間だけ第３図（６）に示されるような位相のず
れたクロックがセレクタ３１に供給されることとなる。
３）に示すクロックのａ点でクロックの断が発生した時
、このクロック断の発生に対応した第３図（５）に示さ
れるクロック断検出信号が断検出回路６１−１で検出さ
れセレクタ３１に伝えられる。ここで、第３図（３）の
クロックがＰＬＬ回路２１−１に印加された場合、ＰＬ
Ｌ回路２１−１では入力クロックのａ点、即ち断が発生
以降は°“Ｈ”又はＩＩＬ”に固定された信号が入力さ
れるのみとなり、位相比較器２２−１での位相ずれが大
きくなるが、第３図（４）に示されるように入力クロッ
クが断となった後でも位相がずれたクロックがセレクタ
３１↓二入力されるようになる。従って、クロック断の
検出時間が１０ｍ５かかった場合、その１０ｍ５の切替
え前の時間だけ第３図（６）に示されるような位相のず
れたクロックがセレクタ３１に供給されることとなる。
クロック断の検出時間である１０ｗ１Ｓ経過した後クロ
ックの切替えが行われるが、セレクタ３１に入力される
クロックの周波数が高い事もあり、第３１９（７）に示
した発振器２２−４から出力されるクロック（１００Ｍ
Ｈｚ）に対して位相が多少ずれた第３図（８）に示され
るクロックと第３図（７）に示される正常なりロックの
間で第３図（９）に示される切替え信号により切替えが
行われる。よって、セレクタ３１の出力としては、位相
ずれの少ない第３Ｅ（１０）に示されるクロックが出力
されることとなる。このクロックを分周器４１で分周す
ることにより、クロックの位相ずれが高い周波数での１
クロツタ分以内のずれを生ずる事となる。このような小
さな位相ずれであれば、分周器４１出力を入力するＰＬ
Ｌ回路５１にて位相変動をほぼ吸収可能であり出力とし
ては、クロックの選択出力が断となった場合にでも位相
ずれのほぼないクロックを後段の装置に供給できる。
ックの切替えが行われるが、セレクタ３１に入力される
クロックの周波数が高い事もあり、第３１９（７）に示
した発振器２２−４から出力されるクロック（１００Ｍ
Ｈｚ）に対して位相が多少ずれた第３図（８）に示され
るクロックと第３図（７）に示される正常なりロックの
間で第３図（９）に示される切替え信号により切替えが
行われる。よって、セレクタ３１の出力としては、位相
ずれの少ない第３Ｅ（１０）に示されるクロックが出力
されることとなる。このクロックを分周器４１で分周す
ることにより、クロックの位相ずれが高い周波数での１
クロツタ分以内のずれを生ずる事となる。このような小
さな位相ずれであれば、分周器４１出力を入力するＰＬ
Ｌ回路５１にて位相変動をほぼ吸収可能であり出力とし
ては、クロックの選択出力が断となった場合にでも位相
ずれのほぼないクロックを後段の装置に供給できる。
１−１〜１−ｎ・・・分周手段
２−１〜２−ｎ・・・位相同期手段
３・・・選択手段 ４・・・分周手段
５・・・位相同期手段である。
以上のように、本発明においては断検出時間中において
もクロックが断となる前と周波数変動のほとんどないク
ロックかえられ、断検出信号によりクロックの切替えが
行われても位相変動を少なくすることができる。
もクロックが断となる前と周波数変動のほとんどないク
ロックかえられ、断検出信号によりクロックの切替えが
行われても位相変動を少なくすることができる。
第１図は本発明の原理図、
第２図は本発明の一実施例、
第３図は実施例の各部の波形図、
第４図は従来のクロック切替回路、
第５図と従来クロック切替回路の各部の波形図、図に於
いて、 本 発 明 の 環 埋 凹 第 囚 従来のクロック切昏口蹄 第 囚 夫節りＪの啓上Ｖの波形間 第 図 従来のクロックｖＪ普回路の各部の彼形凶第 回
いて、 本 発 明 の 環 埋 凹 第 囚 従来のクロック切昏口蹄 第 囚 夫節りＪの啓上Ｖの波形間 第 図 従来のクロックｖＪ普回路の各部の彼形凶第 回
Claims (1)
- 【特許請求の範囲】 １、複数のクロックを入力し、該入力クロックの夫々に
対して同期した高周波クロックを出力する第１の位相比
較手段（２−１〜２−ｎ）と、該第１の位相比較手段（
２−１〜２−ｎ）から出力された複数の高周波クロック
と該入力クロックに対応したクロック断検出信号を入力
し、該入力された複数のクロックの中から所望の１クロ
ックを選択して出力するとともに、該選択されたクロッ
クに対応したクロック断検出信号が入力されたときに、
他の入力クロックを選択して出力する選択手段（３）と
、該選択手段（３）から出力されたクロックを入力し、
該入力クロックに対して低周波のクロックを出力する分
周手段（４）と、該分周手段（４）から出力された低周
波クロックを入力し、該入力クロックに同期した所定周
波数のクロックを出力する第２の位相比較手段（５）を
有することを特徴とするヒットレス・クロック切替装置
。 ２、該位相同期手段（２−１〜２−ｎ）は、位相比較器
、低域フィルタ、発振器、分周器から構成されたＰＬＬ
回路（２１−１〜２１−ｎ）によって構成されており、
入力されたクロックと発振器出力を分周したクロックに
より位相比較を行い、この比較結果により出力クロック
の位相を調整することを特徴とする請求項１記載のヒッ
トレス・クロック切替装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233684A JPH04113718A (ja) | 1990-09-04 | 1990-09-04 | ヒットレス・クロック切替装置 |
| US07/754,401 US5122677A (en) | 1990-09-04 | 1991-09-03 | Instantaneous breakless clock switching apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233684A JPH04113718A (ja) | 1990-09-04 | 1990-09-04 | ヒットレス・クロック切替装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04113718A true JPH04113718A (ja) | 1992-04-15 |
Family
ID=16958922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2233684A Pending JPH04113718A (ja) | 1990-09-04 | 1990-09-04 | ヒットレス・クロック切替装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5122677A (ja) |
| JP (1) | JPH04113718A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003061129A1 (fr) * | 2002-01-16 | 2003-07-24 | Mitsubishi Denki Kabushiki Kaisha | Circuit generateur d'impulsions |
| JP2019121927A (ja) * | 2018-01-05 | 2019-07-22 | 日本電波工業株式会社 | クロック切替え装置 |
| JP2022031885A (ja) * | 2018-01-05 | 2022-02-22 | 日本電波工業株式会社 | クロック切替え装置 |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04287458A (ja) * | 1991-03-18 | 1992-10-13 | Fujitsu Ltd | シリアルインターフェースの伝送速度制御方式およびデータ伝送を行う装置 |
| US5381542A (en) * | 1991-07-29 | 1995-01-10 | Unisys Corporation | System for switching between a plurality of clock sources upon detection of phase alignment thereof and disabling all other clock sources |
| JP2954773B2 (ja) * | 1992-01-17 | 1999-09-27 | 株式会社日立製作所 | システムクロックの位相制御方式 |
| DE4207045C2 (de) * | 1992-03-06 | 1996-07-25 | Bruker Medizintech | Digitales Frequenzerzeugungsgerät |
| US5371764A (en) * | 1992-06-26 | 1994-12-06 | International Business Machines Corporation | Method and apparatus for providing an uninterrupted clock signal in a data processing system |
| US5414308A (en) * | 1992-07-29 | 1995-05-09 | Winbond Electronics Corporation | High frequency clock generator with multiplexer |
| EP0602422A1 (en) * | 1992-12-15 | 1994-06-22 | International Business Machines Corporation | Dynamic frequency shifting with divide by one clock generators |
| EP0613074B1 (en) * | 1992-12-28 | 1998-04-01 | Advanced Micro Devices, Inc. | Microprocessor circuit having two timing signals |
| US5357146A (en) * | 1992-12-31 | 1994-10-18 | At&T Bell Laboratories | Glitch-free clock multiplexer |
| CA2130871C (en) * | 1993-11-05 | 1999-09-28 | John M. Alder | Method and apparatus for a phase-locked loop circuit with holdover mode |
| DE4424012C2 (de) * | 1994-07-08 | 2001-04-05 | Temic Semiconductor Gmbh | Schaltungsanordnung für eine Phasenregelschleife |
| US5748569A (en) * | 1996-12-19 | 1998-05-05 | Dsc Telecom L.P. | Apparatus and method for clock alignment and switching |
| AU9798598A (en) * | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Apparatus and method for generating a distributed clock signal using gear ratio techniques |
| US6107841A (en) * | 1998-09-08 | 2000-08-22 | International Business Machines Corporation | Synchronous clock switching circuit for multiple asynchronous clock source |
| US6242961B1 (en) * | 1998-10-08 | 2001-06-05 | Altima Communication, Inc. | Methods and circuits for restoration of a drooped DC signal |
| US6157265A (en) * | 1998-10-30 | 2000-12-05 | Fairchild Semiconductor Corporation | Programmable multi-scheme clocking circuit |
| US6194939B1 (en) * | 1999-09-21 | 2001-02-27 | Alcatel | Time-walking prevention in a digital switching implementation for clock selection |
| US6452426B1 (en) | 2001-04-16 | 2002-09-17 | Nagesh Tamarapalli | Circuit for switching between multiple clocks |
| US6841492B2 (en) * | 2002-06-07 | 2005-01-11 | Honeywell International Inc. | Bi-directional and multi-axial fabrics and fabric composites |
| US7446588B2 (en) * | 2003-12-11 | 2008-11-04 | International Business Machines Corporation | Highly scalable methods and apparatus for multiplexing signals |
| US6973155B2 (en) * | 2004-03-25 | 2005-12-06 | International Business Machines Corporation | Highly scalable glitch-free frequency divider |
| US6980038B2 (en) * | 2004-05-06 | 2005-12-27 | International Business Machines Corporation | Circuit for compensating charge leakage in a low pass filter capacitor of PLL systems |
| US6972604B2 (en) * | 2004-05-06 | 2005-12-06 | International Business Machines Corporation | Circuit for compensating LPF capacitor charge leakage in phase locked loop systems |
| US7245161B2 (en) * | 2005-09-15 | 2007-07-17 | International Business Machines Corporation | Apparatus and method for verifying glitch-free operation of a multiplexer |
| FR2918820B1 (fr) * | 2007-07-12 | 2009-11-27 | St Microelectronics Sa | Dispositif de fourniture d'un signal alternatif. |
| JP5516299B2 (ja) * | 2010-10-01 | 2014-06-11 | 富士通セミコンダクター株式会社 | 分周器およびそれを有するミキサ回路 |
| WO2013006231A2 (en) * | 2011-07-01 | 2013-01-10 | Rambus Inc. | Low-latency, frequency-agile clock multiplier |
| US8643409B2 (en) | 2011-07-01 | 2014-02-04 | Rambus Inc. | Wide-range clock multiplier |
| WO2014109964A1 (en) | 2013-01-08 | 2014-07-17 | Rambus Inc. | Integrated circuit comprising circuitry to determine settings for an injection-locked oscillator |
| US9118458B1 (en) * | 2014-04-24 | 2015-08-25 | Telefonaktiebolaget L M Ericsson (Publ) | Clock phase alignment |
| US11177811B2 (en) * | 2017-09-28 | 2021-11-16 | Intel Corporation | Clock synthesis for frequency scaling in programmable logic designs |
| US11152947B2 (en) | 2019-02-20 | 2021-10-19 | Renesas Electronics America Inc. | Feedback control for accurate signal generation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910001743B1 (ko) * | 1986-11-28 | 1991-03-22 | 미쓰비시덴기 가부시기가이샤 | 데이타 멀티 플렉스 전송 장치 |
-
1990
- 1990-09-04 JP JP2233684A patent/JPH04113718A/ja active Pending
-
1991
- 1991-09-03 US US07/754,401 patent/US5122677A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003061129A1 (fr) * | 2002-01-16 | 2003-07-24 | Mitsubishi Denki Kabushiki Kaisha | Circuit generateur d'impulsions |
| US7088155B2 (en) | 2002-01-16 | 2006-08-08 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit |
| JP2019121927A (ja) * | 2018-01-05 | 2019-07-22 | 日本電波工業株式会社 | クロック切替え装置 |
| JP2022031885A (ja) * | 2018-01-05 | 2022-02-22 | 日本電波工業株式会社 | クロック切替え装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5122677A (en) | 1992-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04113718A (ja) | ヒットレス・クロック切替装置 | |
| US6111442A (en) | Phase-locked loop circuit with dynamic backup | |
| JPH06102964A (ja) | 情報処理システム | |
| EP0616280A1 (en) | Clock switcher circuit | |
| JPH11308102A (ja) | 位相同期回路 | |
| JP2602421B2 (ja) | クロック受信分配システム | |
| JP3132657B2 (ja) | クロック切替回路 | |
| CN114337661B (zh) | 基于pll电路的小数分频和动态移相系统 | |
| JP3593743B2 (ja) | クロック回路 | |
| JP3011139B2 (ja) | 系切替方式 | |
| JP2000148281A (ja) | クロック選択回路 | |
| JP2978884B1 (ja) | クロック交絡分配装置 | |
| JP2962255B2 (ja) | クロック系の冗長構成における位相制御方式 | |
| JP2806661B2 (ja) | 二重ループ形ｐｌｌ回路 | |
| US20020126783A1 (en) | System and method for timing references for line interfaces | |
| JPH07273643A (ja) | 位相同期回路 | |
| JP2795008B2 (ja) | 位相同期発振回路の耐入力クロック断回路方式 | |
| JPH11239119A (ja) | 通信装置のクロック切替回路 | |
| JP2880891B2 (ja) | 二重化位相同期方式 | |
| JPH0432330A (ja) | システムクロツク保護方式 | |
| JPH09261787A (ja) | Ｐｌｌ回路におけるクロック同期回路 | |
| JPS639247A (ja) | クロツク出力制御方式 | |
| JP2000244311A (ja) | クロック切替調整方法及び回路 | |
| JP3274062B2 (ja) | ビット位相同期回路 | |
| JP3295868B2 (ja) | フレームクロック同期回路 |