JP2602421B2 - クロック受信分配システム - Google Patents
クロック受信分配システムInfo
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- JP2602421B2 JP2602421B2 JP6227623A JP22762394A JP2602421B2 JP 2602421 B2 JP2602421 B2 JP 2602421B2 JP 6227623 A JP6227623 A JP 6227623A JP 22762394 A JP22762394 A JP 22762394A JP 2602421 B2 JP2602421 B2 JP 2602421B2
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- Japan
- Prior art keywords
- clock
- circuit
- phase
- clocks
- delay
- Prior art date
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- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は二重化されたクロックの
位相差を最小にするためのクロック受信分配システムに
関する。
位相差を最小にするためのクロック受信分配システムに
関する。
【０００２】
【従来の技術】従来、複数の伝送路からのクロックを切
替えて使用する通信システム（交換機、冗長構成機器
等）においては、システムクロックと称する一定の周波
数のクロックによりシステム全体が動作する同期システ
ムが採用されている。こうしたクロックは通信システム
の信頼性上二重化されていたり、また種々の伝送路と接
続されているため、運用上、クロックの切替えが行なわ
れ特定の周波数のクロックに切替えられる。
替えて使用する通信システム（交換機、冗長構成機器
等）においては、システムクロックと称する一定の周波
数のクロックによりシステム全体が動作する同期システ
ムが採用されている。こうしたクロックは通信システム
の信頼性上二重化されていたり、また種々の伝送路と接
続されているため、運用上、クロックの切替えが行なわ
れ特定の周波数のクロックに切替えられる。
【０００３】ここで従来の二重化されたクロック受信分
配システムを示す一構成例を図３を参照して説明する。
図３において、クロック装置３００は０系、クロック装
置３１０は１系のクロック切替装置を示し二重化されて
いる。クロック受信回路２０１および２１１は他の伝送
路から供給されるクロックを受信し、クロック切替回路
２０２および２１２にクロックを供給する回路である。
前記切替回路２０２および２１２は前記受信回路２０１
および２１１からのいずれか一方のクロックを選択し出
力する回路であり、位相同期発振回路２０３および２１
３は選択されたクロックと位相同期したクロックを出力
する。
配システムを示す一構成例を図３を参照して説明する。
図３において、クロック装置３００は０系、クロック装
置３１０は１系のクロック切替装置を示し二重化されて
いる。クロック受信回路２０１および２１１は他の伝送
路から供給されるクロックを受信し、クロック切替回路
２０２および２１２にクロックを供給する回路である。
前記切替回路２０２および２１２は前記受信回路２０１
および２１１からのいずれか一方のクロックを選択し出
力する回路であり、位相同期発振回路２０３および２１
３は選択されたクロックと位相同期したクロックを出力
する。
【０００４】また伝送路との接続例は、例えば１９９０
年３月２３日に公開された特開平２−８２８３３号公報
に示されている。図４は前記公報に示された原理図であ
り、セレクタ１およびセレクタ２には互いに異なる網同
期クロックが選択されており、これらセレクタ１および
２の出力はそれぞれ第１および第２のクロック引込監視
回路３および４に送られ同期引込み状態にある。もし、
網同期クロックに異常があれば非同期状態を示すクロッ
ク異常信号を発生する。制御回路５はセレクタ１で選択
した網同期クロックに異常がなく同期状態でかつ優先権
が与えられた最上位の網同期クロックであればセレクタ
１の網同期クロックを固定するが、非同期状態になると
セレクタ２で同期状態でかつ最上位の網同期クロックを
セレクタ１から出力されるようセレクタ１の選択制御を
行う。すなわち、複数の網同期クロックの一つが同期ま
たは非同期状態にあることを監視し、非同期であれば他
の同期状態にある網同期クロックでかつ優先順位の高い
最上位の網同期クロックを選択し出力する。このように
単に選択した網同期クロック自身の同期非同期状態のみ
を監視するだけで、セレクタ１および２で選択した二種
類の網同期クロックの位相差を比較していない。
年３月２３日に公開された特開平２−８２８３３号公報
に示されている。図４は前記公報に示された原理図であ
り、セレクタ１およびセレクタ２には互いに異なる網同
期クロックが選択されており、これらセレクタ１および
２の出力はそれぞれ第１および第２のクロック引込監視
回路３および４に送られ同期引込み状態にある。もし、
網同期クロックに異常があれば非同期状態を示すクロッ
ク異常信号を発生する。制御回路５はセレクタ１で選択
した網同期クロックに異常がなく同期状態でかつ優先権
が与えられた最上位の網同期クロックであればセレクタ
１の網同期クロックを固定するが、非同期状態になると
セレクタ２で同期状態でかつ最上位の網同期クロックを
セレクタ１から出力されるようセレクタ１の選択制御を
行う。すなわち、複数の網同期クロックの一つが同期ま
たは非同期状態にあることを監視し、非同期であれば他
の同期状態にある網同期クロックでかつ優先順位の高い
最上位の網同期クロックを選択し出力する。このように
単に選択した網同期クロック自身の同期非同期状態のみ
を監視するだけで、セレクタ１および２で選択した二種
類の網同期クロックの位相差を比較していない。
【０００５】
【発明が解決しようとする課題】ところで、図３のよう
な二重化されたクロック受信分配システムにおいては、
他の伝送路または外部クロック供給装置から別々の経路
で入力されるクロックは通常もともとクロックに位相差
が生じていること、またクロック受信回路内部でも遅延
時間が０系と１系で差が本来生じることから、クロック
切替え回路におけるクロック切替時に位相同期発振回路
に入力されるクロックの位相が大きく変化するため、位
相同期発振回路が切替え後のクロックに位相同期するま
での時間が長くなる。その間、位相同期発振回路は不安
定な自走クロックを出力するので、本来一定周波数のク
ロックにより動作しなければいけない通信システムの不
安定状態が比較的長時間継続するという問題点がある。
な二重化されたクロック受信分配システムにおいては、
他の伝送路または外部クロック供給装置から別々の経路
で入力されるクロックは通常もともとクロックに位相差
が生じていること、またクロック受信回路内部でも遅延
時間が０系と１系で差が本来生じることから、クロック
切替え回路におけるクロック切替時に位相同期発振回路
に入力されるクロックの位相が大きく変化するため、位
相同期発振回路が切替え後のクロックに位相同期するま
での時間が長くなる。その間、位相同期発振回路は不安
定な自走クロックを出力するので、本来一定周波数のク
ロックにより動作しなければいけない通信システムの不
安定状態が比較的長時間継続するという問題点がある。
【０００６】なお、この問題点を通信システムとして解
決する方法として、自走クロックにより通信システム間
のデータースリップを防止することが考えられるが、こ
のために位相差を吸収するための大容量のメモリが必要
となるので、ハードウェア規模の増大および経済性の犠
牲を払う新たな問題が発生する。
決する方法として、自走クロックにより通信システム間
のデータースリップを防止することが考えられるが、こ
のために位相差を吸収するための大容量のメモリが必要
となるので、ハードウェア規模の増大および経済性の犠
牲を払う新たな問題が発生する。
【０００７】本発明の目的はハードウェア規模の増大お
よび経済性の犠牲を払うことなくクロック切替え時に０
系と１系とのクロック位相差を最小に抑え殆んど無瞬断
に近い状態で安定にクロックを供給するクロック受信分
配システムを提供することにある。
よび経済性の犠牲を払うことなくクロック切替え時に０
系と１系とのクロック位相差を最小に抑え殆んど無瞬断
に近い状態で安定にクロックを供給するクロック受信分
配システムを提供することにある。
【０００８】
【課題を解決するための手段】本発明では、二重化され
た系統（０系、１系）のクロック位相差を極力小さくす
るために、受信したクロックを一定の遅延時間を基本単
位に遅延時間を可変させ、任意の遅延時間を設定できる
遅延回路と該遅延回路より出力された複数のクロックを
入力しこれを選択するセレクタと、このセレクタで選択
された特定のクロックおよび二重系を構成する他の遅延
回路からのクロックとの位相を比較する位相比較回路
と、位相比較回路の出力結果により特定の遅延時間をも
つクロックをセレクタで選択する遅延制御回路の手段と
を有している。従って、二重系を構成する０系と１系に
おいて、０系で受信したクロックと１系で受信したクロ
ックとはその位相差が最小になるように、位相比較回路
出力と遅延制御回路の制御によりセレクタで最も位相差
の小さいクロックが選択固定される。このため、クロッ
ク切替回路には最初から最小の位相差を有する二つのク
ロックが入力されているので、クロック切替動作に対し
て殆んど無瞬断に近い状態の安定したクロックが得られ
る。
た系統（０系、１系）のクロック位相差を極力小さくす
るために、受信したクロックを一定の遅延時間を基本単
位に遅延時間を可変させ、任意の遅延時間を設定できる
遅延回路と該遅延回路より出力された複数のクロックを
入力しこれを選択するセレクタと、このセレクタで選択
された特定のクロックおよび二重系を構成する他の遅延
回路からのクロックとの位相を比較する位相比較回路
と、位相比較回路の出力結果により特定の遅延時間をも
つクロックをセレクタで選択する遅延制御回路の手段と
を有している。従って、二重系を構成する０系と１系に
おいて、０系で受信したクロックと１系で受信したクロ
ックとはその位相差が最小になるように、位相比較回路
出力と遅延制御回路の制御によりセレクタで最も位相差
の小さいクロックが選択固定される。このため、クロッ
ク切替回路には最初から最小の位相差を有する二つのク
ロックが入力されているので、クロック切替動作に対し
て殆んど無瞬断に近い状態の安定したクロックが得られ
る。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の、実施例を示すシステム構
成図であり、クロック装置２００は０系を、クロック装
置２１０は１系を示し、二重化されている。
成図であり、クロック装置２００は０系を、クロック装
置２１０は１系を示し、二重化されている。
【００１１】各々のクロック装置はクロック受信回路２
０１および２１１と、遅延回路２０４および２１４と、
セレクタ２０５および２１５と、位相比較回路２０７お
よび２１７と、遅延制御回路２０６および２１６と、ク
ロック切替回路２０２および２１２と、位相同期発振回
路２０３および２１３とを含んでいる。クロック受信回
路２０１および２１１は他の伝送路からのクロックを受
信する。遅延回路２０４および２１４はクロック受信回
路２０１および２１１からのクロックに対して、ある一
定の遅延時間Ｔを基本単位としてその整数倍の０Ｔ，１
Ｔ，２Ｔ，３Ｔ・・・ＮＴの遅延時間を付加した（Ｎ＋
１）個のクロックを出力する。セレクタ２０５および２
１５は遅延回路２０４および２１４から出力された遅延
時間０Ｔ，１Ｔ，２Ｔ，３Ｔ・・・ＮＴ全てのクロック
を入力し、（Ｎ＋１）個の入力から任意の一つの遅延時
間をもつクロックを選択して出力する。すなわち、遅延
コイルとゲートで構成される遅延時間Ｔの遅延線をＮ個
縦続接続し、各々の遅延線から出力される信号の合計
（Ｎ＋１）個をセレクタに入力して、任意の一つの入力
を選択し出力させることにより遅延時間を変化させる。
０１および２１１と、遅延回路２０４および２１４と、
セレクタ２０５および２１５と、位相比較回路２０７お
よび２１７と、遅延制御回路２０６および２１６と、ク
ロック切替回路２０２および２１２と、位相同期発振回
路２０３および２１３とを含んでいる。クロック受信回
路２０１および２１１は他の伝送路からのクロックを受
信する。遅延回路２０４および２１４はクロック受信回
路２０１および２１１からのクロックに対して、ある一
定の遅延時間Ｔを基本単位としてその整数倍の０Ｔ，１
Ｔ，２Ｔ，３Ｔ・・・ＮＴの遅延時間を付加した（Ｎ＋
１）個のクロックを出力する。セレクタ２０５および２
１５は遅延回路２０４および２１４から出力された遅延
時間０Ｔ，１Ｔ，２Ｔ，３Ｔ・・・ＮＴ全てのクロック
を入力し、（Ｎ＋１）個の入力から任意の一つの遅延時
間をもつクロックを選択して出力する。すなわち、遅延
コイルとゲートで構成される遅延時間Ｔの遅延線をＮ個
縦続接続し、各々の遅延線から出力される信号の合計
（Ｎ＋１）個をセレクタに入力して、任意の一つの入力
を選択し出力させることにより遅延時間を変化させる。
【００１２】位相比較回路２０７および２１７はセレク
タ２０５および２１５より出力されたクロックと他系
（０系に対して１系、１系に対して０系）の遅延回路２
１４および２０４で生成された（Ｎ＋１）個の出力であ
る０Ｔ，１Ｔ，２Ｔ，３Ｔ・・・ＮＴの中心値である
（Ｎ＋１）Ｔ／２の遅延時間をもつクロックを受信し、
位相比較を行い、二つのクロックの位相の一致／不一致
を判定し、その判定結果を信号として出力する。遅延制
御回路２０６および２１６は位相比較回路２０７および
２１７の位相判定結果が位相不一致であった場合、セレ
クタ２０５および２１５の選択信号を順次変化させ次の
遅延時間をもつクロックを出力させる。この位相判定結
果が一致するまで本動作を繰り返す。位相判定結果が一
致すると選択信号を固定し、セレクタ２０５および２１
５を固定し、特定の遅延時間をもつクロックのみを出力
する。このようにセレクタ２０５および２１５の入力を
順番に切替えていき、位相比較回路２０７および２１７
で位相が一致した時に切替を停止するので、前記セレク
タの初期状態は任意でよい。なお、本動作は１系の遅延
回路２１４で生成された遅延時間（Ｎ＋１）Ｔ／２のク
ロックの位相に最も近いクロックを、０系のセレクタが
選択するよう０系の位相比較回路２０７と遅延制御回路
２０６が動作することから始まる。
タ２０５および２１５より出力されたクロックと他系
（０系に対して１系、１系に対して０系）の遅延回路２
１４および２０４で生成された（Ｎ＋１）個の出力であ
る０Ｔ，１Ｔ，２Ｔ，３Ｔ・・・ＮＴの中心値である
（Ｎ＋１）Ｔ／２の遅延時間をもつクロックを受信し、
位相比較を行い、二つのクロックの位相の一致／不一致
を判定し、その判定結果を信号として出力する。遅延制
御回路２０６および２１６は位相比較回路２０７および
２１７の位相判定結果が位相不一致であった場合、セレ
クタ２０５および２１５の選択信号を順次変化させ次の
遅延時間をもつクロックを出力させる。この位相判定結
果が一致するまで本動作を繰り返す。位相判定結果が一
致すると選択信号を固定し、セレクタ２０５および２１
５を固定し、特定の遅延時間をもつクロックのみを出力
する。このようにセレクタ２０５および２１５の入力を
順番に切替えていき、位相比較回路２０７および２１７
で位相が一致した時に切替を停止するので、前記セレク
タの初期状態は任意でよい。なお、本動作は１系の遅延
回路２１４で生成された遅延時間（Ｎ＋１）Ｔ／２のク
ロックの位相に最も近いクロックを、０系のセレクタが
選択するよう０系の位相比較回路２０７と遅延制御回路
２０６が動作することから始まる。
【００１３】クロック切替回路２０２は自系（０系）の
セレクタ２０５より出力される選択されたクロックと他
系（１系）の遅延回路２１４で生成出力された（Ｎ＋
１）Ｔ／２の遅延時間をもつクロックのいずれか一方を
選択して出力する。このときクロック切替回路に入力さ
れる二つのクロックの位相差はＴ／２以下の最小に抑え
られているためほぼ同位相のクロックとなっているの
で、切替えても殆んど位相差のないクロックが出力され
る。
セレクタ２０５より出力される選択されたクロックと他
系（１系）の遅延回路２１４で生成出力された（Ｎ＋
１）Ｔ／２の遅延時間をもつクロックのいずれか一方を
選択して出力する。このときクロック切替回路に入力さ
れる二つのクロックの位相差はＴ／２以下の最小に抑え
られているためほぼ同位相のクロックとなっているの
で、切替えても殆んど位相差のないクロックが出力され
る。
【００１４】位相同期発振回路２０３および２１３は入
力されたクロックと位相同期したクロックを出力する。
位相比較回路２０７および２１７において位相比較結果
が位相一致つまり位相差の絶対値が常に最小の遅延時間
Ｔ／２以下となるように遅延制御回路２０６および２１
６が働き、セレクタ２０５および２１５がフィードバッ
ク制御されるため、クロック切替回路２０２および２１
２の入力において０系と１系のクロック位相差が常にＴ
／２以下に抑えられる。つまりクロック切替回路の入力
には常に二つのクロックの位相差が最小である殆んど同
じクロックが入力されていることになる。従って、遅延
回路２０４および２１４において遅延時間Ｔ自身の値を
小さくすれば、極めてきめの細かい遅延時間の設定が可
能となる。このため、クロック切替回路２０２および２
１２においてクロックを切替えても、位相同期発振回路
２０３および２１３に入力される二つのクロックの位相
を常にほぼ同じ値すなわち同じ位相のクロックにするこ
とができるので、クロック切替回路２０２が切替えられ
ても同じクロックが位相同期発振回路２０３および２１
３に入力されるため、クロック切替動作に対して無瞬断
に近い状態の安定したクロックが常に得られる特徴があ
る。
力されたクロックと位相同期したクロックを出力する。
位相比較回路２０７および２１７において位相比較結果
が位相一致つまり位相差の絶対値が常に最小の遅延時間
Ｔ／２以下となるように遅延制御回路２０６および２１
６が働き、セレクタ２０５および２１５がフィードバッ
ク制御されるため、クロック切替回路２０２および２１
２の入力において０系と１系のクロック位相差が常にＴ
／２以下に抑えられる。つまりクロック切替回路の入力
には常に二つのクロックの位相差が最小である殆んど同
じクロックが入力されていることになる。従って、遅延
回路２０４および２１４において遅延時間Ｔ自身の値を
小さくすれば、極めてきめの細かい遅延時間の設定が可
能となる。このため、クロック切替回路２０２および２
１２においてクロックを切替えても、位相同期発振回路
２０３および２１３に入力される二つのクロックの位相
を常にほぼ同じ値すなわち同じ位相のクロックにするこ
とができるので、クロック切替回路２０２が切替えられ
ても同じクロックが位相同期発振回路２０３および２１
３に入力されるため、クロック切替動作に対して無瞬断
に近い状態の安定したクロックが常に得られる特徴があ
る。
【００１５】なお、クロック装置２００（０系）および
２１０（１系）は通常０系および１系の両系共常時電源
ＯＮのＨＯＴ−ＳＴＡＮＤＢＹで運用され、０系が動作
状態、１系が休止状態に固定されている。
２１０（１系）は通常０系および１系の両系共常時電源
ＯＮのＨＯＴ−ＳＴＡＮＤＢＹで運用され、０系が動作
状態、１系が休止状態に固定されている。
【００１６】従って、０系が動作状態であるため０系の
クロック切替回路２０２は自系（０系）のクロックを入
力し、１系は休止状態であるため１系のクロック切替回
路２１２は他系（０系）のクロックを入力しているの
で、０系で選択されたクロックと同じ位相のクロックが
両系のクロック切替回路２０２および２１２から出力さ
れている。つまり０系の遅延回路２０４から１系の位相
比較回路２１７へは１本の信号線が図示されているが、
この信号線は０系のセレクタ２０５がクロック選択のた
め順次スキャンすることに応じて同時にスキャンされる
ため、セレクタ２０５で選択されたクロックと同じ位相
のクロックが出力されることになる。ここでもし０系の
クロックが障害となった時、０系のクロック切替回路２
０２は１系のクロックを選択するように動作するので、
今度は１系で選択されたクロックと同じ位相のクロック
が両系のクロック切替回路２０２および２１２から出力
されることになる。障害が復旧された時は再び０系が動
作状態、１系が休止状態の最初に戻ることになる。従っ
て、クロック切替回路２０２および２１２はクロックの
障害を検出する機能と０系および１系の切替制御機能を
含んでいる。
クロック切替回路２０２は自系（０系）のクロックを入
力し、１系は休止状態であるため１系のクロック切替回
路２１２は他系（０系）のクロックを入力しているの
で、０系で選択されたクロックと同じ位相のクロックが
両系のクロック切替回路２０２および２１２から出力さ
れている。つまり０系の遅延回路２０４から１系の位相
比較回路２１７へは１本の信号線が図示されているが、
この信号線は０系のセレクタ２０５がクロック選択のた
め順次スキャンすることに応じて同時にスキャンされる
ため、セレクタ２０５で選択されたクロックと同じ位相
のクロックが出力されることになる。ここでもし０系の
クロックが障害となった時、０系のクロック切替回路２
０２は１系のクロックを選択するように動作するので、
今度は１系で選択されたクロックと同じ位相のクロック
が両系のクロック切替回路２０２および２１２から出力
されることになる。障害が復旧された時は再び０系が動
作状態、１系が休止状態の最初に戻ることになる。従っ
て、クロック切替回路２０２および２１２はクロックの
障害を検出する機能と０系および１系の切替制御機能を
含んでいる。
【００１７】次に図２を参照してクロックの位相比較動
作について説明する。
作について説明する。
【００１８】クロック受信回路２０１および２１１の出
力であるクロックに対して、遅延回路２０４および２１
４では遅延時間Ｔを基本単位として０Ｔ，１Ｔ，２Ｔ・
・・Ｎ（＝９）Ｔの遅延時間を有するクロックを生成
し、全てのクロックをセレクタ２０５および２１５に出
力する。１系の遅延回路２１４からはＮ＋１＝１０個の
クロックのうち中心値の遅延時間（Ｎ＋１）Ｔ／２＝５
Ｔをもつクロックが出力されており、０系の位相比較回
路２０７は前記５Ｔの遅延クロックの位相に最も近いク
ロックを０系のセレクタ２０５で選択するよう遅延制御
回路が動作する。なお、１系の遅延回路２１４からは必
ずしも遅延時間（Ｎ＋１）Ｔ／２をもつクロックから固
定的に始まる必要はなく初期動作としては任意のクロッ
クから始まってもよい。
力であるクロックに対して、遅延回路２０４および２１
４では遅延時間Ｔを基本単位として０Ｔ，１Ｔ，２Ｔ・
・・Ｎ（＝９）Ｔの遅延時間を有するクロックを生成
し、全てのクロックをセレクタ２０５および２１５に出
力する。１系の遅延回路２１４からはＮ＋１＝１０個の
クロックのうち中心値の遅延時間（Ｎ＋１）Ｔ／２＝５
Ｔをもつクロックが出力されており、０系の位相比較回
路２０７は前記５Ｔの遅延クロックの位相に最も近いク
ロックを０系のセレクタ２０５で選択するよう遅延制御
回路が動作する。なお、１系の遅延回路２１４からは必
ずしも遅延時間（Ｎ＋１）Ｔ／２をもつクロックから固
定的に始まる必要はなく初期動作としては任意のクロッ
クから始まってもよい。
【００１９】位相比較回路２０７は、比較した位相差が
Ｔ／２より小さくなった時に一致したと判定し遅延制御
回路２０６に一致の結果を通知する。位相差が１／２Ｔ
より大きい時は不一致と判定し遅延制御回路２０６に不
一致の結果を通知する。遅延制御回路２０６は不一致の
通知を受けた時、セレクタ２０５に供給する選択信号
（１〜Ｎ＝９の数値）を現在の設定値例えばＮ＝３に１
を加えた値Ｎ＋１＝４に設定する。その後位相比較回路
２０７からの通知が再び不一致がくるので、遅延制御回
路２０６は選択信号を現在の設定値Ｎ＝４に１を加えた
Ｎ＋１＝５に設定した遅延時間５Ｔのクロックを選択す
る。このクロックは１系の遅延回路２１４からの遅延時
間５Ｔをもつクロックと一致するので、位相比較回路２
０７は一致の判定を行い、遅延制御回路２０６は現在の
設定値をそのままにする。このようにこの一連の動作は
位相比較回路２０７から一致の通知がくるまで繰返す。
Ｔ／２より小さくなった時に一致したと判定し遅延制御
回路２０６に一致の結果を通知する。位相差が１／２Ｔ
より大きい時は不一致と判定し遅延制御回路２０６に不
一致の結果を通知する。遅延制御回路２０６は不一致の
通知を受けた時、セレクタ２０５に供給する選択信号
（１〜Ｎ＝９の数値）を現在の設定値例えばＮ＝３に１
を加えた値Ｎ＋１＝４に設定する。その後位相比較回路
２０７からの通知が再び不一致がくるので、遅延制御回
路２０６は選択信号を現在の設定値Ｎ＝４に１を加えた
Ｎ＋１＝５に設定した遅延時間５Ｔのクロックを選択す
る。このクロックは１系の遅延回路２１４からの遅延時
間５Ｔをもつクロックと一致するので、位相比較回路２
０７は一致の判定を行い、遅延制御回路２０６は現在の
設定値をそのままにする。このようにこの一連の動作は
位相比較回路２０７から一致の通知がくるまで繰返す。
【００２０】なお、遅延制御回路２０６および２１６を
外部の独立したシステム制御装置で構成する場合もあ
る。また、動作例としてクロックの周波数はクロック受
信回路２０１および２１１への入力クロックは２ＭＨｚ
であり、このとき位相同期発振回路２０３および２１３
の入力クロックは２ＭＨｚ、これを逓倍して３２ＭＨｚ
として出力している。
外部の独立したシステム制御装置で構成する場合もあ
る。また、動作例としてクロックの周波数はクロック受
信回路２０１および２１１への入力クロックは２ＭＨｚ
であり、このとき位相同期発振回路２０３および２１３
の入力クロックは２ＭＨｚ、これを逓倍して３２ＭＨｚ
として出力している。
【００２１】
【発明の効果】以上説明したように本発明によるクロッ
ク受信分配システムは、複数の伝送路または複数の外部
装置からのクロックまたは二重化されたクロックの位相
差を最小の量に抑えることができるので、クロック切替
時に発生する位相同期発振回路のクロック引込みまでの
不安定動作時間を短縮できる。このため無瞬断または無
切替に近い動作が実現できるので、クロック切替時のシ
ステムの誤動作や障害発生懸念に対する信頼性が著しく
向上する効果がある。
ク受信分配システムは、複数の伝送路または複数の外部
装置からのクロックまたは二重化されたクロックの位相
差を最小の量に抑えることができるので、クロック切替
時に発生する位相同期発振回路のクロック引込みまでの
不安定動作時間を短縮できる。このため無瞬断または無
切替に近い動作が実現できるので、クロック切替時のシ
ステムの誤動作や障害発生懸念に対する信頼性が著しく
向上する効果がある。
【００２２】さらに本発明によるクロック受信分配シス
テムでは、従来のようにクロック切替え時の瞬断に伴う
データー損失に対処するための大容量の記憶回路をもつ
必要がなく、かつコストの低い汎用ＩＣ回路で容易に構
成できるので、経済効果が期待できる。
テムでは、従来のようにクロック切替え時の瞬断に伴う
データー損失に対処するための大容量の記憶回路をもつ
必要がなく、かつコストの低い汎用ＩＣ回路で容易に構
成できるので、経済効果が期待できる。
【図１】本発明の、実施例を示すクロック受信分配シス
テムの構成図である。
テムの構成図である。
【図２】クロックの位相差補正動作を示すタイムチャー
トである。
トである。
【図３】従来の二重化されたクロック装置の全体構成図
である。
である。
【図４】従来の伝送路との接続における同期クロック選
択装置の原理図である。
択装置の原理図である。
２００，２１０ クロック装置 ２０１，２１１ クロック受信回路 ２０２，２１２ クロック切替回路 ２０３，２１３ 位相同期発振回路 ２０４，２１４ 遅延回路 ２０５，２１５ セレクタ ２０６，２１６ 遅延制御回路 ２０７，２１７ 位相比較回路 ３００，３１０ クロック装置
Claims (2)
- 【請求項１】 二重化されたクロック装置を有するクロ
ック受信分配システムにおいて、前記二重化されたクロ
ック装置の各々が外部からのクロックを受信するクロッ
ク受信回路と、受信した前記クロックを一定の遅延時間
を基本単位にして任意の整数倍の遅延時間だけ遅延させ
た複数のクロックを出力する遅延回路と、前記遅延させ
た複数のクロックから特定の一つのクロックを選択する
セレクタと、前記セレクタ出力のクロックおよび二重化
された他方の遅延回路から出力されるクロックとの二種
類のクロックの位相差を比較する位相比較回路と、前記
位相比較回路の一致／不一致の判定出力結果により前記
セレクタで選定したクロックを他の遅延したクロックに
変更または現在選定しているクロックとすることを自動
的に行う遅延制御回路と、前記二種類のクロックを切替
えるクロック切替回路と、前記切替回路で切替えられた
クロックと位相同期したクロックを出力する位相同期発
振回路とを含み、前記二種類のクロックを切替えたとき
前記クロックの位相差を最小にするようにしたことを特
徴とするクロック受信分配システム。 - 【請求項２】 前記遅延回路と前記セレクタと前記遅延
制御回路と前記位相比較回路とを外部の独立したシステ
ム制御装置で構成することを特徴とする請求項１のクロ
ック受信分配システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6227623A JP2602421B2 (ja) | 1994-09-22 | 1994-09-22 | クロック受信分配システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6227623A JP2602421B2 (ja) | 1994-09-22 | 1994-09-22 | クロック受信分配システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897750A JPH0897750A (ja) | 1996-04-12 |
| JP2602421B2 true JP2602421B2 (ja) | 1997-04-23 |
Family
ID=16863835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6227623A Expired - Lifetime JP2602421B2 (ja) | 1994-09-22 | 1994-09-22 | クロック受信分配システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602421B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000138658A (ja) | 1998-10-30 | 2000-05-16 | Fujitsu Ltd | クロック切り替えシステム |
| JP2002328743A (ja) * | 2001-05-07 | 2002-11-15 | Oki Electric Ind Co Ltd | クロック信号発生回路 |
| CN1299464C (zh) * | 2003-06-04 | 2007-02-07 | 中兴通讯股份有限公司 | 在同步系统中实现时钟主备用的方法和装置 |
| JP4661509B2 (ja) * | 2005-09-30 | 2011-03-30 | 富士通株式会社 | 伝送装置 |
| US8204166B2 (en) * | 2007-10-08 | 2012-06-19 | Freescale Semiconductor, Inc. | Clock circuit with clock transfer capability and method |
| JP2010271841A (ja) * | 2009-05-20 | 2010-12-02 | Mitsubishi Electric Corp | クロック信号同期回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160237A (ja) * | 1984-01-31 | 1985-08-21 | Fujitsu Ltd | クロツク受信回路 |
| JPH04350730A (ja) * | 1991-05-28 | 1992-12-04 | Oki Electric Ind Co Ltd | 二重化回路 |
-
1994
- 1994-09-22 JP JP6227623A patent/JP2602421B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0897750A (ja) | 1996-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961119 |