JP7410700B2 - 半導体装置の製造方法、半導体装置および半導体装置の中間体 - Google Patents

Description

本発明は、半導体装置の製造方法、半導体装置および半導体装置の中間体に関する。

高密度のフリップチップ実装方式として、半導体ウエハを複数の半導体素子領域に仕分けして、各半導体素子領域に、内部配線に接続される外部電極を形成し、ダイシングにより各半導体素子に分離するＷＬＰ（Wafer Level Package）が知られている。
近年、半導体素子に接続されるコンデンサを、ＷＬＰに内蔵させることにより一層の高密度化を図ることが検討されている。
このようなＷＬＰとして、第１電極と、第２電極と、誘電体層が積層された薄膜キャパシタとを有する構造が知られている。薄膜キャパシタは、接着剤を用いてＷＬＰの絶縁層上に貼り付けられ、薄膜キャパシタの第１電極または第２電極と半導体素子の接続パッドとをＷＬＰの絶縁層上に形成した再配線により接続した構造を有する（例えば、特許文献１参照）。

国際公開第２０１８／１２２９９５号

高密度実装を図るために、ＷＬＰは小型・高精度に形成される。特許文献１に開示された構造は、薄膜キャパシタを接着剤により半導体素子上に貼り付ける構造であるため、半導体素子１０の所定の領域に高精度に配置することができない。

本発明の第１の態様によれば、半導体装置の製造方法は、第一電極、第二電極、および第一電極と第二電極との間に設けられた誘電体層からなるキャパシタを有する半導体装置の製造方法であって、第１接続パッドおよび第２接続パッドを有する半導体素子を準備することと、前記半導体素子上に、前記第１接続パッドに電気的に接続される前記第一電極を形成することと、前記第一電極上に前記誘電体層を形成することと、前記誘電体層上に、前記第２接続パッドに電気的に接続される前記第二電極を形成することと、を含む。
本発明の第２の態様によれば、半導体装置は、第一電極、第二電極、および第一電極と第二電極との間に設けられた誘電体層を含むキャパシタを有する半導体装置であって、第１接続パッドおよび第２接続パッドを有する半導体素子と、前記半導体素子上に形成され、前記第１接続パッドを露出する第１開口部および前記第２接続パッドを露出する第２開口部を有する第１絶縁層と、前記第１絶縁層上に成膜された前記第一電極と、前記第一電極上に成膜された前記誘電体層と、前記誘電体層上に成膜された前記第二電極と、前記第１開口部を介して前記第１接続パッドおよび前記第一電極に接続された第１配線と、前記第２開口部を介して前記第２接続パッドおよび前記第二電極に接続された第２配線とを備え、前記第一電極と前記第１配線、または前記第二電極と前記第２配線とは、連続する一つながりの構造を有する。
本発明の第３の態様によれば、半導体装置の中間体は、第一電極、第二電極、および第一電極と第二電極との間に設けられた誘電体層からなるキャパシタを有する半導体装置の中間体であって、第１接続パッドおよび第２接続パッドを有する半導体素子と、前記半導体素子上に形成され、前記第１接続パッドを露出する第１開口部および前記第２接続パッドを露出する第２開口部を有する第１絶縁層と、前記第１絶縁層上に形成され、誘電体の成膜領域を有する前記第一電極と、前記第１開口部を介して前記第１接続パッドおよび前記第一電極に接続された第１配線と、を備え、前記第一電極と前記第１配線は、連続する一つながりの構造を有する。
本発明の第４の態様によれば、半導体装置の製造方法は、第３の態様に記載された半導体装置の中間体を準備することと、前記半導体装置の中間体の前記第一電極上に設定した前記誘電体の成膜領域に誘電体層を積層することと、前記誘電体層と前記第２接続パッドを接続する第二電極および第２配線を形成することとを含む。

本発明によれば、所定の領域にキャパシタを高精度に形成した半導体装置を提供することができる。

本発明の半導体装置の第１の実施形態の断面図。 （Ａ）～（Ｄ）は、図１に図示された半導体装置の製造方法を説明するための各工程１～４の断面図。 （Ａ）～（Ｄ）は、図２に続く半導体装置の製造工程５～８を説明するための断面図。 （Ａ）～（Ｃ）は、図３に続く半導体装置の製造工程９～１１を説明するための断面図。 （Ａ）～（Ｂ）は、図４に続く半導体装置の製造工程１２～１３を説明するための断面図。 本発明の半導体装置の第２の実施形態の断面図。 （Ａ）～（Ｄ）は、図６に図示された半導体装置の製造方法を説明するための各工程１～４の断面図。 （Ａ）～（Ｄ）は、図７に続く半導体装置の製造工程５～８を説明するための断面図。 （Ａ）～（Ｄ）は、図８に続く半導体装置の製造工程９～１２を説明するための断面図。 本発明の半導体装置の第３の実施形態の断面図。 （Ａ）～（Ｄ）は、図１０に図示された半導体装置の製造方法を説明するための各工程１～４の断面図。 （Ａ）～（Ｄ）は、図１１に続く半導体装置の製造工程５～８を説明するための断面図。 （Ａ）～（Ｃ）は、図１２に続く半導体装置の製造工程９～１１を説明するための断面図。 （Ａ）～（Ｂ）は、図１３に続く半導体装置の製造工程１２～１３を説明するための断面図。

以下、図面を参照して本発明の各実施形態を説明する。なお、以下に示す図面において、各部材の形状や、長さ、幅、厚さなどを含めた大きさは、発明の構成を明確にするため、適宜、実際とは異なる形状、サイズおよび比率で示されている。従って、図示された各部材の形状、サイズおよび長さ、幅、厚さの比率は、同一部材の同一要素や他の部材の同一要素と対比して斟酌されるべきではない。

－第１の実施形態－
以下、図１～図５を参照して、本発明の第１の実施形態を説明する。
図１は、本発明の半導体装置の第１の実施形態の断面図である。
半導体装置１００は、実用上は、１枚のウエハを用いて、多数個を同時に作製するが、以下の説明では、１つの半導体装置１００を作製するものとして説明する。なお、以下に示す各工程図は、ウエハの１つの半導体装置１００の領域を示すものであり、そのまま、多数個取りの場合にも適用できるものである。

半導体装置１００は、半導体素子１０と、キャパシタ２０と、第１導体２５と、第１導体２５と間隔をあけて並置される第２導体２６と、第１導体２５と第２導体２６の各上層に設けられる第３導体２８と、第３導体２８上に所定の間隔で設けられる柱状電極５１、５１ａ（以下、代表符号５１とすることもある）と、半導体素子１０の表面を封止する封止樹脂５２と、柱状電極５１の上面に設けられるはんだボール５５とを備えている。なお、キャパシタ２０の一方の電極の直上に設けられている柱状電極に符号５１ａを付与する。
半導体素子１０は、半導体基板１１と、半導体基板１１の一面１１ｃ上に設けられた酸化シリコンや窒化シリコンなどの無機材料により形成された表面絶縁層１２と、表面絶縁層１２に設けられた開口部１２ａ、１２ｂのそれぞれから露出する第１接続パッド１３ａおよび第２接続パッド１３ｂを有する。

キャパシタ２０は、第一電極２１と、誘電体層２３と、第二電極２２により構成されている。第１導体２５の一部の領域が第一電極２１として機能する領域である。第３導体２８の一部の領域が第二電極２２として機能する領域である。すなわち、キャパシタ２０は、誘電体層２３と、第１導体２５のうち誘電体層２３と対向する領域である第一電極２１と、第３導体２８のうち誘電体層２３と対向する領域である第二電極２２とにより構成されている。

表面絶縁層１２上には、第１絶縁層３１が形成されている。表面絶縁層１２は、半導体基板１１内に形成された素子および内部配線を保護するものであり、通常、半導体素子メーカにより形成され、数μｍ程度の厚さを有する。第１絶縁層３１には、表面絶縁層１２の開口部１２ａ、１２ｂ対応して、それぞれ、開口部３１ａ、３１ｂが形成されている。第１絶縁層３１は、エポキシ樹脂やポリイミド樹脂などの有機樹脂により形成される。第１絶縁層３１は、スピンコート法などにより、表面絶縁層１２より厚く、例えば、十数μｍ程度の厚さに形成されている。

第１絶縁層３１上には、第１導体２５と、第２導体２６が形成されている。第１導体２５は、第１接続パッド１３ａに接続されている。第２導体２６は第２接続パッド１３ｂに接続されている。第１導体２５および第２導体２６は、銅系金属などの導電性のよい材料により形成されている。

第１導体２５は、キャパシタ２０の構成部材となる第一電極２１として機能する導体領域と、第１接続パッド１３ａと第一電極２１を接続する第１配線部２５ａとして機能する導体領域を有する。第１導体２５、すなわち、第一電極２１と第１配線部２５ａは、連続する一つながりの構造を有する。ここで、連続する一つながりの構造とは、接続部が無く、全体が一つの層として一体化して形成されている構造をいう。なお、連続する一つながりの構造の層を形成後、その層の一部をエッチングなどにより除去し、他の領域とは異なる厚さとした層構造は、連続する一つながりの構造に含まれる。

第１絶縁層３１と第１導体２５の間、および第１絶縁層３１と第２導体２６の間には、シード層６１が形成されている。シード層６１は、第１導体２５および第２導体２６を形成する際、下地層として形成されたものが残存したものである。このことについては、後述する。

第１導体２５上、第２導体２６上、および第１導体２５の開口と第２導体２６の開口から露出する第１絶縁層３１上には、第２絶縁層３２が形成されている。
第２絶縁層３２には、第一電極２１を露出する開口部３２ａ（図２（Ｄ）参照）が形成されている。第２絶縁層３２の各柱状電極５１が形成される部分には、第１導体２５および第２導体２６を露出する開口部３２ｂ（図２（Ｄ）参照）が形成されている。また、第２絶縁層３２には、第２導体２６の一部を露出する開口部３２ｃ（図２（Ｄ）参照）が形成されている。

第２絶縁層３２の開口部３２ａから露出された第一電極２１上には誘電体層２３が形成されている。誘電体層２３は、第２絶縁層３２上の全面に延在されている。第２絶縁層３２上の全面に延在された誘電体層２３は、第２絶縁層３２の開口部３２ｂ、３２ｃに対応する部分で除去され、開口部２３ｂ、２３ｃ（図３（Ｂ）参照）が形成されている。但し、誘電体層２３の開口部２３ｂ、２３ｃは、第２絶縁層３２の開口部３２ｂ、３２ｃより小さく形成され、第２絶縁層３２の開口部３２ｂ、３２ｃの周側面には、誘電体層２３が形成されている。第２導体２６は、誘電体層２３の開口部２３ｂ、２３ｃから露出している。

誘電体層２３は、例えば、ＳｒＴｉＯ_３（チタン酸ストロンチウム）、Ｔａ_２Ｏ_５（五酸化タンタル）、ＢａＴｉＯ_３（チタン酸バリウム）などにより形成されている。
誘電体層の積層技術は周知であり、種々の方法が採用可能である。半導体素子の耐熱温度を考慮し、好ましくは、半導体素子の耐熱温度以下で誘電体層を成膜できる成膜方法を採用することが望ましい。

第２絶縁層３２の開口部３２ａ、３２ｃ内およびその周囲には、第３導体２８が形成されている。
第３導体２８は、第二電極２２として機能する導体領域、および第二電極２２と第２導体２６とを接続する第２配線部２８ａとして機能する導体領域を有する。半導体素子１０の第２接続パッド１３ｂは、第２導体２６、第３導体２８の第２配線部２８ａを介して、キャパシタ２０の第二電極２２に接続されている。

誘電体層２３のうち、第一電極２１および第二電極２２に挟まれた領域が、キャパシタ２０の誘電体層を構成する。

柱状電極５１は、誘電体層２３の開口部２３ｂ（図３（Ｆ）参照）から露出された第１導体２５上および第２導体２６に形成されている。柱状電極５１は、例えば、銅系金属などの導電性のよい材料により形成されている。
なお、柱状電極５１と誘電体層２３の間には、シード層６２が形成されている。シード層６２は、柱状電極５１を形成する際、下地層として形成されたものが残存したものである。

封止樹脂５２は、誘電体層２３上に形成され、柱状電極５１間に充填されている。封止樹脂５２は、エポキシやポリイミドなどの有機樹脂により形成されている。柱状電極５１の上面と封止樹脂５２の上面は、面一となっている。
各柱状電極５１の上面には、はんだボール５５が搭載されている。柱状電極５１は、はんだボール５５を介して外部の回路に接続される。
次に、図２～図５を参照して、第１の実施形態の半導体装置１００の製造方法を説明する。

図２（Ａ）～（Ｄ）は、図１に図示された半導体装置の製造方法を説明するための各工程１～４の断面図であり、図３（Ａ）～（Ｄ）は、図２に続く半導体装置の製造工程５～８を説明するための断面図であり、図４（Ａ）～（Ｃ）は、図３に続く半導体装置の製造工程９～１１を説明するための断面図であり、図５（Ａ）～（Ｂ）は、図４に続く半導体装置の製造工程１２～１３を説明するための断面図である。
上述したように、半導体装置１００は、１枚のウエハを用いて作製し、最後にダイシングして分離することにより各半導体装置１００を得る。従って、以下に示す工程における半導体素子１０は、ウエハから分離していない状態であるが、以下では、半導体素子１０とする。
（工程１）
先ず、半導体基板１１と、半導体基板１１の一面１１ｃ上に設けられた表面絶縁層１２と、表面絶縁層１２に設けられた開口部１２ａ、１２ｂのそれぞれから露出する第１接続パッド１３ａおよび第２接続パッド１３ｂを有する半導体素子１０を準備する。

そして、図２（Ａ）に図示されるように、表面絶縁層１２上にスピンコート法またはＣＶＤ（Chemical Vapor Deposition）法により第１絶縁層３１を成膜し、フォトリソグラフィ技術を用いて、第１絶縁層３１に第１接続パッド１３ａ、第２接続パッド１３ｂを露出する開口部３１ａ、３１ｂを形成する。

（工程２）
次に、図２（Ｂ）に図示されるように、第１絶縁層３１上の全面（第１、第２接続パッド１３ａ、１３ｂ上を含む）にシード層６１を、例えば、スパッタ法により形成する。

（工程３）
次に、シード層６１上の全面に、図２（Ｃ）に図示される第１導体２５および第２導体２６を形成するための第１導体素材層（図示せず）を成膜する。第１導体素材層は、シード層６１を電流路とする電解めっき法により成膜するのが好ましい。そして、フォトリソグラフィ技術により第１導体素材層をパターニングして、第１導体２５および第２導体２６を形成する。フォトリソグラフィ技術とは、フォトレジストを成膜し、フォトレジスト上に、回路パターン形状を有するマスクを配置し、露光、現像してフォトレジストをマスクに対応するパターン形状に形成する周知の技術である。

第１導体２５の第一電極２１と第１配線部２５ａは、同一のめっき工程で形成されるため連続する一つながりの構造に形成されている。第１導体２５および第２導体２６を形成した後、第１導体２５と第２導体２６の間から露出するシード層６１をエッチングにより除去する。エッチングとしてはウエットエッチングが好ましい。

（工程４）
次に、図２（Ｃ）に図示される中間体（半導体装置完成までの各工程で得られる途中製品）の上面に、スピンコート法またはＣＶＤ法などにより第２絶縁層３２を成膜する。そして、フォトリソグラフィ技術により、図２（Ｄ）に示されるように、第２絶縁層３２の第一電極２１に対応する部分に、第一電極２１を露出する開口部３２ａを形成する。また、第２絶縁層３２の、各柱状電極５１が形成される部分に、第１導体２５の第１配線部２５ａの一部、および第２導体２６の一部を露出する開口部３２ｂを形成する。さらに、第２絶縁層３２に、第２導体２６の一部を露出する開口部３２ｃを形成する。

（工程５）
次に、図３（Ａ）に図示されるように、図２（Ｄ）に図示される中間体の上面全体、すなわち、第２絶縁層３２上の全面、および第２絶縁層３２から露出される第１導体２５上および第２導体２６上の全面に誘電体層２３を成膜する。
（工程６）
そして、図３（Ｂ）に図示されるように、誘電体層２３をフォトリソグラフィ技術またはレーザによりパターニングする。また、誘電体層２３に、開口部２３ｂ、２３ｃをエッチングにより形成する。誘電体層２３の開口部２３ｂ、２３ｃの形成はドライエッチングが好ましい。誘電体層２３の開口部２３ｂ、２３ｃは、それぞれ、第２絶縁層３２の開口部３２ｂ、３２ｃより一回り小さく形成し、第２絶縁層３２の開口部３２ｂ、３２ｃの周縁部に誘電体層２３が残存するようにする。また、必要に応じ、誘電体層２３の、第２絶縁層３２の開口部３２ａ内に形成された部分の上層側をエッチングして、残存する誘電体層２３の厚さを調整する。誘電体層２３として、上述したように、ＳｒＴｉＯ_３、Ｔａ_２Ｏ_５、ＢａＴｉＯ_３などの高誘電材料を用いる。

なお、誘電体層２３は、絶縁性を有している。第２絶縁層３２上に成膜された誘電体層２３を除去せず、そのまま残しているのは、誘電体層２３を絶縁層として活用するためであり、これにより、誘電体層２３のパターニング工程の能率化を図っている。

（工程７）
次に、図３（Ｃ）に図示されるように、図３（Ｂ）に図示される中間体の上面全体、すなわち誘電体層２３上の全面、および誘電体層２３から露出する第１導体２５上および第２導体２６上にシード層６２を、スパッタ法などにより形成する。
（工程８）
そして、シード層６２を電流路として、電解めっきにより、図３（Ｄ）に図示される第３導体２８を形成するための導体素材層を成膜する。第３導体２８の導体素材層は、シード層６２上の全面に成膜されるが、フォトリソグラフィ技術を用いてエッチングすることにより図３（Ｄ）に図示されるようなパターンに形成する。フォトリソグラフィ技術に用いるフォトレジストは、ポジ型でもネガ型でもよい。第３導体２８は、第二電極２２および第２配線部２８ａを有する。第３導体２８の第二電極２２と第２配線部２８ａは、同一のめっき工程で形成されるため連続する一つながりの構造に形成される。

（工程９）
次に、図４（Ａ）に図示されるように、引き続いて、シード層６２を電流路として電解めっきにより柱状電極５１を形成する。柱状電極５１の形成は、図示はしないが、図３（Ｄ）に図示される中間体の全面にフォトレジストを成膜し、フォトリソグラフィ技術により柱状電極５１を形成する部分に開口部を形成し、この開口部内に電解めっきによるめっき成長により形成する。柱状電極５１は、すべて、ほぼ同一の厚さに形成されるが、キャパシタ２０上に形成される柱状電極５１ａの上面が、誘電体層２３および第３導体２８の第二電極２２の厚さの分、他の柱状電極５１の上面より高い位置に形成される。

（工程１０）
この後、図４（Ｂ）に図示されるように、柱状電極５１から露出するシード層６２をエッチングにより除去する。シード層６２のエッチングは、ウエットエッチングが好ましい。

（工程１１）
次に、図４（Ｃ）に図示されるように、図４（Ｂ）に図示される中間体の上面全体、すなわち、柱状電極５１上、第３導体２８および柱状電極５１から露出した誘電体層２３を、封止樹脂５２により封止する。封止樹脂５２は、樹脂印刷法または樹脂モールド法により、キャパシタ２０上に形成される、最も高い柱状電極５１ａの上面を覆う厚さに形成する。

（工程１２）
次に、図５（Ａ）に図示されるように、封止樹脂５２および柱状電極５１の上部側を研削または研磨して、すべての柱状電極５１を、所定の厚さにする。封止樹脂５２および柱状電極５１の上部側を研削または研磨することにより、すべての柱状電極５１の上面と封止樹脂５２の上面は面一となる。

（工程１３）
そして、図５（Ｂ）に図示されるように、各柱状電極５１の上面に、はんだボール５５を搭載する。はんだボール５５の形成は、各柱状電極５１の上面に印刷によりはんだ層を形成し、リフロー炉に投入して、はんだボールを形成するようにしてもよい。このようにして、図１に図示される半導体装置１００を得ることができる。

なお、上記実施形態では、半導体素子１０の表面絶縁層１２上に第１絶縁層３１を形成し、第１絶縁層３１上に第１、第２導体２５、２６を形成にする方法で例示した。しかし、表面絶縁層１２の保護機能の信頼性が高ければ、第１絶縁層３１を形成せず、表面絶縁層１２上に、直接、第１、第２導体２５、２６を形成するようにしてもよい。

上記第１の実施形態によれば、下記の効果を奏する。
（１）半導体装置１００の製造方法は、第一電極２１、第二電極２２および第一電極２１と第二電極２２との間に設けられた誘電体層２３を含むキャパシタ２０を有する半導体装置の製造方法であって、第１接続パッド１３ａおよび第２接続パッド１３ｂを有する半導体素子１０を準備することと、半導体素子１０上に、第１接続パッド１３ａに電気的に接続される第一電極２１を形成することと、第一電極２１上に誘電体層２３を形成することと、誘電体層２３上に第２接続パッド１３ｂに電気的に接続される第二電極２２を形成することと、を含む。

特許文献１に記載された製造方法は、一対の電極間に誘電体層を設けたキャパシタを予め作製しておき、このキャパシタを、接着剤により半導体素子に貼り付ける方法である。このため、キャパシタをピックアップ装置により把持して半導体素子の領域に正確に位置決めする必要がある。しかし、ピックアップ装置によりキャパシタを把持する際にキャパシタが位置ずれしたり、接着剤の流動性により接着時に位置ずれをしたりするため、この方法による位置決めは、精度が低く、実用レベルに達していない。これに対し、本実施形態では、第一電極２１、誘電体層２３、第二電極２２のそれぞれを、順次、半導体素子１０上に形成する方法であり、ピックアップ装置も接着剤も用いない。このため、第一電極２１、誘電体層２３および第二電極２２から構成されるキャパシタ２０を、半導体素子１０の所定の領域に高精度に形成することができる。

また、特許文献１に記載された製造方法は、接着剤を用いるため、接着剤からのガスの発生や溶剤の流動など、生産性に影響する課題が生じる。本実施形態によれば、これらの対処が必要なく、生産性を高めることができる。

（２）第一電極２１を形成することは、第１接続パッド１３ａに接続されるように第１導電層を成膜することと、第１導電層をパターニングして第一電極２１、および第一電極２１を第１接続パッド１３ａに接続する第一配線２５ａとして機能する第１導体２５を形成することとを含む。つまり、キャパシタ２０の第一電極２１は、第１導電層をパターニングして第１配線部２５ａと共に形成される。このため、第一電極２１と第１配線部２５ａとの位置決めは必要が無く、高精度かつ高能率に行うことができる。

（３）上記実施形態の半導体装置１００は、第一電極２１、第二電極２２、および第一電極２１と第二電極２２との間に設けられた誘電体層２３を含むキャパシタ２０を有する半導体装置１００であって、第１接続パッド１３ａおよび第２接続パッド１３ｂを有する半導体素子１０と、半導体素子１０上に形成され、第１接続パッド１３ａを露出する第１開口部３１ａおよび第２接続パッド１３ｂを露出する第２開口部３１ｂを有する第１絶縁層３１と、第１絶縁層３１上に形成された第一電極２１と、第一電極２１上に形成された誘電体層２３と、誘電体層２３上に形成された第二電極２２と、開口部３１ａを介して第１接続パッド１３ａおよび第一電極２１に接続された第１配線部２５ｂと、第２開口部３１ｂを介して第２接続パッド１３ｂおよび第二電極２２に接続された第２配線部２８ａとを備え、第一電極２１と第１配線部２５ａは、連続する一つながりの構造である。このため、第一電極２１と第１配線部２５ａとの接続に把持装置も接着剤も用いない。従って、キャパシタ２０を、半導体素子１０の所定の領域に高精度に形成することができる。

－第２の実施形態－
図６～図９を参照して、本発明の第２の実施形態を説明する。
図６は、本発明の半導体装置の第２の実施形態の断面図である。
第２の実施形態の半導体装置１００は、第１の実施形態に対し、第２絶縁層１３２と誘電体層１２３の上下が反転した構造を有する。すなわち、第１の実施形態では、半導体素子１０上に第１導体素材層が積層され、パターニングで第１電極２１と第１配線部２５ａを含む第１導体２５、および第２導体２６が形成され、この上に第２絶縁層３２が積層され、さらにその上に誘電体層２３が積層される工程である。一方、第２の実施形態では、半導体素子１０上に第１導体素材層が積層され、第１電極２１と第１配線部２５ａを含む第１導体２５、および第２導体２６が形成され、この上に誘電体層１２３が積層され、さらにその上に第２絶縁層１３２が積層される工程である。
以下、詳細に説明するが、以下の説明においては、主に第１の実施形態と相違する構成を説明し、同一の構成については、対応する構成に同一の符号を付し、適宜、説明を省略する。
半導体装置１００は、第１の実施形態と同様、半導体素子１０と、キャパシタ２０と、第１導体２５と、第２導体２６と、第３導体２８と、柱状電極５１、５１ａと、封止樹脂５２と、はんだボール５５とを備えている。
半導体素子１０は、第１の実施形態と同様、半導体基板１１と、表面絶縁層１２と、表面絶縁層１２の開口部１２ａ、１２ｂのそれぞれから露出する第１接続パッド１３ａおよび第２接続パッド１３ｂを有する。

キャパシタ２０は、第一電極２１と、誘電体層１２３と、第二電極２２により構成されている。第１導体２５の一部の領域が第一電極２１として機能する領域である。第３導体２８の一部の領域が第二電極２２として機能する領域である。すなわち、キャパシタ２０は、誘電体層１２３と、第１導体２５の誘電体層１２３と対向する領域である第一電極２１と、第３導体の誘電体層１２３と対向する領域である第二電極２２により構成されている。

表面絶縁層１２上には、第１絶縁層３１が形成されている。第１絶縁層３１には、表面絶縁層１２の開口部１２ａ、１２ｂに対応して、それぞれ、開口部３１ａ、３１ｂが形成されている。

第１絶縁層３１上には、第１導体２５と、第２導体２６が形成されている。第１導体２５は、第１接続パッド１３ａに接続されている。第２導体２６は、第２接続パッド１３ｂに接続されている。第１導体２５および第２導体２６は、銅系金属などの導電性のよい材料により形成されている。但し、銅系金属に限定されるものはなく、クロム、銀、金など、他の金属を用いることもできる。

第１導体２５は、キャパシタ２０の構成部材となる第一電極２１と、第１接続パッド１３ａと第一電極２１を接続する第１配線部２５ａとを有する。第１導体２５、すなわち、第一電極２１と第１配線部２５ａは、連続する一つながりの構造を有する。

第１導体２５上、第２導体２６上、および第１導体２５の開口と第２導体２６の開口から露出する第１絶縁層３１上には、誘電体層１２３が形成されている。誘電体層１２３は、第１導体２５の外周側面および第２導体２６の外周側面にも形成されている。

誘電体層１２３には、柱状電極５１が形成される領域に対応して開口部１２３ｂ（図８（Ａ）参照）が形成されている。また、誘電体層１２３には、第２導体２６の一部を露出する開口部１２３ｃ（図８（Ａ）参照）が形成されている。

誘電体層１２３上には、第２絶縁層１３２が形成されている。第２絶縁層１３２の第一電極２１に対応する部分には、誘電体層１２３を露出する開口部１３２ａ（図８（Ｂ）参照）が形成されている。第２絶縁層１３２の各柱状電極５１が形成される部分には、第１導体２５および第２導体２６を露出する開口部１３２ｂ（図８（Ｂ）参照）が形成されている。また、第２絶縁層１３２には、第２導体２６の一部を露出する開口部１３２ｃ（図８（Ｂ）参照）が形成されている。

第２絶縁層１３２の開口部１３２ａから露出された誘電体層１２３上には、第３導体２８が形成されている。第３導体２８は、第二電極２２、および第二電極２２と第２導体２６とを接続する第２配線部２８ａとを有する。半導体素子１０の第２接続パッド１３ｂは、第２導体２６、第３導体２８の第２配線部２８ａを介してキャパシタ２０を構成する第二電極２２に接続されている。

誘電体層１２３の、第一電極２１および第二電極２２に挟まれた領域が、キャパシタ２０の誘電体層を構成する。

柱状電極５１、封止樹脂５２およびはんだボール５５の構成は、第１の実施形態と同様である。
次に、第２の実施形態の半導体装置１００の製造方法を説明する。

図７（Ａ）～（Ｄ）は、図６に図示された半導体装置の製造方法を説明するための各工程１－４の断面図であり、図８（Ａ）～（Ｄ）は、図７に続く半導体装置の製造工程５－８を説明するための断面図であり、図９（Ａ）～（Ｄ）は、図８に続く半導体装置の製造工程９－１２を説明するための断面図ある。
図７（Ａ）～（Ｃ）に図示される工程１－４は、第１の実施形態の図２（Ａ）～（Ｃ）と同様である。
（工程１）
図７（Ａ）に図示されるように、半導体素子１０の表面絶縁層１２上に第１絶縁層３１を成膜し、第１絶縁層３１に第１接続パッド１３ａ、第２接続パッド１３ｂを露出する開口部３１ａ、３１ｂを形成する。
（工程２）
そして、図７（Ｂ）に図示されるように、第１絶縁層３１上の全面（第１、第２接続パッド１３ａ、１３ｂ上を含む）にシード層６１を、例えば、スパッタにより形成する。

（工程３）
次に、図７（Ｃ）に図示されるように、シード層６１上の全面に第１導体２５および第２導体２６を形成するための第１導体素材層（図示せず）を成膜する。そして、フォトリソグラフィ技術により第１導体素材層をパターニングして、第１導体２５および第２導体２６を形成する。

第一電極２１と第１配線部２５ａは、同一のめっき工程で形成されるため連続する一つながりの構造に形成されている。第１導体２５および第２導体２６を形成した後、第１導体２５および第２導体２６から露出するシード層６１をエッチングにより除去する。エッチングとしてはウエットエッチングが好ましい。

（工程４）
次に、図７（Ｄ）に図示されるように、第１導体２５上と第２導体２６上の全面、および第１導体２５と第２導体２６間から露出する第１絶縁層３１上に誘電体層１２３を成膜する。誘電体層１２３は、第１導体２５、第２導体２６の外周側面にも形成される。

（工程５）
そして、図８（Ａ）に図示されるように、誘電体層１２３をフォトリソグラフィ技術またはレーザによりパターニングする。また、誘電体層１２３の柱状電極５１が形成される部分をドライエッチング法などにより除去して、誘電体層１２３に開口部１２３ｂを形成する。誘電体層１２３の開口部１２３ｂからは第１導体２５および第２導体２６が露出する。また、誘電体層１２３に、第２導体２６の一部を露出する開口部１２３ｃを形成する。

（工程６）
次に、図８（Ｂ）に図示されるように、図８（Ａ）に図示された中間体の上面全体、すなわち、誘電体層１２３上の全面、誘電体層１２３の開口部１２３ｂ、１２３ｃから露出する第１導体２５上および第２導体２６上に、絶縁層１３２を成膜する。そして、第２絶縁層１３２の第一電極２１に対応する部分に、誘電体層１２３を露出する開口部１３２ａを形成する。また、第２絶縁層１３２のうち、誘電体層１２３の開口部１２３ｂ、１２３ｃに対応する部分に、開口部１３２ｂ、１３２ｃを形成する。第２絶縁層１３２の開口部１３２ｂ、１３２ｃからは第１導体２５および第２導体２６が露出する。

（工程７）
次に、図８（Ｃ）に図示されるように、第２絶縁層１３２上の全面、および第２絶縁層１３２の開口部１３２ａ～１３２ｃから露出する誘電体層１２３上にシード層６２を成膜する。そして、シード層６２を電流路として、電解めっきにより、図８（Ｃ）に図示される第３導体２８を形成するための導体素材層を成膜する。第３導体２８の導体素材層は、シード層６２上全面に成膜されるが、フォトリソグラフィ技術を用いてエッチングすることにより図８（Ｃ）に図示されるようなパターンに形成する。フォトリソグラフィ技術に用いるフォトレジストは、ポジ型でもネガ型でもよい。

第３導体２８は、第二電極２２として機能する導体領域、および第２配線部２８ａとして機能する導体領域を有する。第二電極２２は、キャパシタ２０の第二電極２２を構成する。第２配線部２８ａは、第二電極２２と、第２導体２６とを接続する。第３導体２８の第二電極２２と第２配線部２８ａは、同一のめっき工程で形成されるため連続する一つながりの構造に形成される。

誘電体層１２３のうち、第一電極２１および第二電極２２に挟まれた領域が、キャパシタ２０の誘電体層を構成する。
キャパシタ２０を構成する領域外の第１導体２５上および第２導体２６上に成膜された誘電体層１２３を除去せず、そのまま残しているのは、誘電体層１２３を絶縁層として活用するためであり、これにより、誘電体層１２３のパターニング工程の能率化を図っている。

以下、図８（Ｄ）～図９（Ｄ）の工程は、それぞれ、第１の実施形態の図４（Ａ）～図５（Ｂ）の工程と同様である。
（工程８）（工程９）
図８（Ｄ）に図示されるように、引き続いて、シード層６２を電流路として電解めっきにより柱状電極５１、５１ａを形成し、図９（Ａ）に図示されるように、柱状電極５１、５１ａから露出するシード層６２をエッチングにより除去する。エッチングとしてはウエットエッチングが好ましい。
（工程１０）
次に、図９（Ｂ）に図示されるように、柱状電極５１が形成された上部側を、封止樹脂５２により封止する。封止樹脂５２は、キャパシタ２０上に形成される、最も高い柱状電極５１ａの上面を覆う厚さに形成する。

（工程１１）
次に、図９（Ｃ）に図示されるように、封止樹脂５２および柱状電極５１の上部側を研削または研磨して、すべての柱状電極５１を、所定の厚さにする。
（工程１２）
そして、図９（Ｄ）に図示されるように、各柱状電極５１の上面に、はんだボール５５を搭載する。このようにして、図６に図示される第２の実施形態の半導体装置１００を得ることができる。

第２の実施形態における半導体装置１００の製造方法は、第一電極２１、第二電極２２、および第一電極２１と第二電極２２との間に設けられた誘電体層１２３を含むキャパシタ２０を有する半導体装置の製造方法であって、半導体素子１０上に、第１接続パッド１３ａに電気的に接続された第一電極２１を形成することと、第一電極２１上に誘電体層１２３を形成することと、誘電体層１２３上に第２接続パッド１３ｂに電気的に接続された第二電極２２を形成することと、を含む。
また、キャパシタ２０の第一電極２１は、第１導体２５をパターニングして第１配線部２５ａと共に形成される。
従って、第２の実施形態においても、第１の実施形態の効果（１）、（２）と同様な効果を奏する。

－第３の実施形態－
図１０～図１４を参照して、本発明の第３の実施形態を説明する。
図１０は、本発明の半導体装置の第３の実施形態の断面図である
第１の実施形態の半導体装置では、第一電極２１および第一配線部２５ａを連続する一つながりの構造の第１導体２５として形成し、第二電極２２および第二配線部２８ａを連続する一つながりの構造の第３導体２８として形成されている。
これに対して、第３の実施形態の半導体装置では、第一電極１２１と、第一配線１４１とをそれぞれ独立して形成し、両者は接続部１４２で接続されている。すなわち、第３の実施形態の半導体装置１００は、第一電極１２１をバリア層１２８と第一電極部１２７により形成した構造を有する。また、第３の実施形態の半導体装置１００では、第一電極１２１は、第１接続パッド１３ａに接続された第一配線１４１と連続する一つながりの構造を有しておらず、接続部１４２で接続されている。さらに、第３の実施形態の半導体装置１００は、第２導体１２６の第二電極１２２と、第２接続パッド１３ｂに接続される第２配線部１２６ａを有し、第二電極１２２と第２配線部１２６ａが連続する一つながりの構造とされている。
以下、さらに詳細に説明するが、以下の説明においては、主に第１の実施形態と相違する構成を説明し、同一の構成については、対応する構成に同一の符号を付し、適宜、説明を省略する。

半導体装置１００は、半導体素子１０と、キャパシタ２０と、第一配線１４１と、第２導体１２６と、柱状電極５１、５１ａと、封止樹脂５２と、はんだボール５５とを備えている。
半導体素子１０は、第１の実施形態と同様、半導体基板１１と、表面絶縁層１２と、表面絶縁層１２の開口部１２ａ、１２ｂそれぞれから露出する第１接続パッド１３ａおよび第２接続パッド１３ｂを有する。

キャパシタ２０は、第一電極１２１と、誘電体層２２３と、第二電極１２２により構成されている。第一電極１２１は、バリア層１２８と第一電極部１２７の多層構造を有している。第２導体１２６は、第二電極１２２、および第二電極１２２と第２接続パッド１３ｂとを接続する第２配線部１２６ａを有する。第２導体１２６、すなわち、第２電極１２２と第２配線部１２６ａは、連続する一つながりの構造を有する。

表面絶縁層１２上には、第１絶縁層３１が形成されている。第１絶縁層３１には、表面絶縁層１２の開口部１２ａ、１２ｂに対応して、それぞれ、開口部３１ａ、３１ｂが形成されている。

キャパシタ２０が形成された領域に対応する部分の第１絶縁層３１上には、バリア層１２８が形成され、バリア層１２８上には第一電極部１２７が積層されている。バリア層１２８と第一電極部１２７は、キャパシタ２０の第一電極１２１を構成する。第一電極部１２７上には誘電体層２２３が積層されている。

誘電体層２２３上、およびキャパシタ２０が形成された領域に対応する部分以外の部分の第１絶縁層３１上には、第一配線１４１および第２導体１２６を形成するためのシード層６３が形成されている。但し、第一配線１４１および第２導体１２６が分離される部分では、シード層６３は除去されている。

誘電体層２２３上に形成されたシード層６３上には、第２導体１２６が形成されている。第２導体１２６は、誘電体層２２３上に形成された第二電極１２２、および第二電極１２２と第２接続パッド１３ｂとを接続する第２配線部１２６ａを有する。第２導体１２６、換言すれば、第二電極１２２と第２配線部１２６ａは、連続する一つながりの構造を有する。

バリア層１２８に積層された第一電極部１２７の第一配線１４１側の端部には、誘電体層２２３が積層されていない接続部１４２が形成されている。つまり、第一配線１４１と、第一電極部１２７とは、接続部１４２で接続されている。

第２導体１２６の第２配線部１２６ａと、バリア層１２８および第一電極部１２７とは離間しており、この離間した部分には、誘電体層２２３が両部材の絶縁材として充填されている。

誘電体層２２３における第一電極１２１と第二電極１２２に挟まれた領域が、キャパシタ２０の誘電体層を構成する。

第一配線１４１および第２導体１２６上には、柱状電極５１、５１ａが形成されている。柱状電極５１、５１ａ、封止樹脂５２およびはんだボール５５の構成は、第１の実施形態と同様である。
次に、第３の実施形態の半導体装置１００の製造方法を説明する。

図１１（Ａ）～（Ｄ）は、図１０に図示された半導体装置の製造方法を説明するための各工程１～４の断面図であり、図１２（Ａ）～（Ｄ）は、図１１に続く半導体装置の製造工程５～８を説明するための断面図であり、図１３（Ａ）～（Ｃ）は、図１２に続く半導体装置の製造工程９～１１を説明するための断面図であり、図１４（Ａ）～（Ｂ）は、図１３に続く半導体装置の製造工程１２～１３を説明するための断面図である。
図１１（Ａ）に図示される工程は、第１の実施形態の図２（Ａ）と同様である。
（工程１）
図１１（Ａ）に図示されるように、半導体素子１０の表面絶縁層１２上に第１絶縁層３１を成膜し、第１絶縁層３１に第１接続パッド１３ａ、第２接続パッド１３ｂを露出する開口部１２ａ、１２ｂを形成する。

（工程２）
次に、図１１（Ｂ）に図示されるように、第１絶縁層３１上の全面（第１、第２接続パッド１３ａ、１３ｂ上を含む）に、パターニングにより形成されるバリア層１２８のバリア素材層１２８Ｍ、およびパターニングにより第一電極部１２７が形成される導体素材層１２７Ｍを、例えば、スパッタにより、この順で積層する。

（工程３）
次に、図１１（Ｃ）に図示されるように、図１０に図示される第一電極部１２７を残す領域上にマスク７１を形成する。
（工程４）
そして、図１１（Ｄ）に図示されるように、マスク７１から露出された導体素材層１２７Ｍおよびバリア素材層１２８Ｍのを、ウエットエッチングにより除去する。この後、マスク７１を除去する。

（工程５）
次に、図１２（Ａ）に図示されるように、パターニングにより誘電体素材層２２３Ｍを半導体素子１０の上部全面に成膜する。
（工程６）
そして、図１２（Ｂ）に図示されるように、フォトリソグラフィ技術を用いて、誘電体素材層２２３Ｍ上にマスク７２を形成する。
マスク７２は、誘電体素材層２２３Ｍの、第一電極部１２７とバリア層１２８の接続部１４２に対応する部分がマスク７２から露出するように形成する。また、マスク７２のうち、接続部１４２側と反対側の端部は、第２接続パッド１３ｂに達しない位置に設ける。

（工程７）
次に、図１２（Ｃ）に図示されるように、ドライエッチングなどにより、誘電体素材層２２３Ｍのマスク７２から露出した部分を除去し、誘電体層２２３を形成する。この後、マスク７２を除去する。
なお、図１１（Ｄ）に示す工程で、第一電極部１２７となる領域以外の導体素材層１２７Ｍとバリア層１２８となる領域以外のバリア素材層１２８Ｍを除去する方法で例示したが、図１２（Ｄ）に示す工程では、第一電極部１２７となる領域以外の導体素材層１２７Ｍのみを除去し、バリア層１２８となる領域以外のバリア素材層１２８Ｍは残してもよい。この方法の場合、図１２（Ｃ）の工程で、誘電体素材層２２３Ｍを除去した後、不要なバリア素材層１２８Ｍを、例えば、ウエットエッチングにより除去する。

（工程８）
次に、図１２（Ｄ）に図示されるように、半導体素子１０の上部全面に、シード層６３を、例えば、スパッタにより形成する。

次に、シード層６３を電流路として、シード層６３上に、第一配線１４１および第２導体１２６を形成するための導電素材層（図示せず）を、例えば、電解めっきにより成膜する。
（工程９）
そして、図１３（Ａ）に図示されるように、フォトリソグラフィ技術を用いて、導電素材層をパターニングし、第一配線１４１、他の配線１４１ａおよび第２導体１２６を形成する。この状態で、第一配線１４１は、シード層６３を介して第１接続パッド１３ａに接続されると共に、接続部１４２でバリア層１２８と第一電極部１２７に接続される。また、第２導体１２６は、シード層６３を介して第２接続パッド１３ｂに接続される。誘電体層２２３上に形成される第二電極１２２と、第二電極１２２と第２接続パッド１３ｂとを接続する第２配線部１２６ａは、同一の成膜工程で形成されるため、連続する一つながりの構造に形成される。
これにより、図１３（Ａ）に図示される中間体が得られる。

（工程１０）
引き続いて、シード層６３を電流路として、第一配線１４１上、他の配線１４１ａ上および第２導体１２６上に柱状電極５１、５１ａを形成する。そして、図１３（Ｂ）に図示されるように、第一配線１４１と他の配線１４１ａの間、および第２導体１２６と他の配線１４１ａの間から露出するシード層６３を除去する。
以下、図１３（Ｃ）～図１４（Ｂ）の工程は、それぞれ、第１の実施形態の図４（Ａ）～図５（Ｂ）と同様である。

（工程１１）
図１３（Ｃ）に図示されるように、柱状電極５１が形成された上部側を、封止樹脂５２により封止する。封止樹脂５２は、キャパシタ２０上に形成される、最も高い柱状電極５１ａの上面を覆う厚さに形成する。

（工程１２）
次に、図１４（Ａ）に図示されるように、封止樹脂５２および柱状電極５１の上部側を研削または研磨して、すべての柱状電極５１、５１ａを所定の厚さにする。
（工程１３）
そして、図１４（Ｂ）に図示されるように、各柱状電極５１の上面に、はんだボール５５を搭載する。このようにして、図１０に図示される第３実施形態の半導体装置１００を得ることができる。

第３の実施形態における半導体装置１００の製造方法は、第一電極１２１、第二電極１２２、および第一電極１２１と第二電極１２２との間に設けられた誘電体層２２３を含むキャパシタ２０を有する半導体装置の製造方法であって、半導体素子１０上に、第１接続パッド１３ａに電気的に接続された第一電極１２１を形成することと、誘電体層２２３を第一電極１２１上に形成することと、誘電体層２２３上に第２接続パッド１３ｂに電気的に接続された第二電極１２２を形成することと、を含む。
従って、第１の実施形態の効果（１）と同様な効果を奏する。

また、キャパシタ２０の第二電極１２２と、第二電極１２２と第２接続パッド１３ｂを接続する第２配線部１２６ａは、連続する一つながりの構造を有する第２導体１２６として成膜される。このため、第二電極１２２と第２配線部１２６ａとの位置決めを行う必要が無く、高精度かつ高能率に行うことができる。

第３の実施形態では、第一電極１２１をバリア層１２８と第一電極部１２７により形成した構造として例示した。しかし、バリア層１２８を設けず、第一電極１２１を第一電極部１２７のみの一層構造としてもよい。但し、その場合には、第一電極部１２７に第一配線１４１に接続される接続部１４２を設ける必要がある。

なお、上記各実施形態では、半導体素子１０上に、キャパシタ２０が１つ形成された半導体装置１００として例示した。しかし、本発明は、半導体素子１０上に、複数のキャパシタ２０が形成される半導体装置にも適用することが可能である。

第１、第２の実施形態では、誘電体層２３、１２３と、第２絶縁層３２、１３２とを積層して一層の絶縁層を構成する構造として例示した。しかし、第２絶縁層３２、１３２を設けずに、誘電体層２３、１２３のみで第２絶縁層を構成してもよい。逆に、キャパシタ２０を構成する領域以外の誘電体層２３、１２３を除去し、第２絶縁層３２、１３２のみの単層構造としてもよい。

第３の実施形態において、誘電体層２２３の、キャパシタ２０を構成する部分以外の部分を残しておいて、配線間の絶縁層として構成するようにしてもよい。

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。上記各実施形態を組み合わせたり、適宜、変形したりしてもよく、本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

１０ 半導体素子
１２ 表面絶縁層
１３ａ 第１接続パッド
１３ｂ 第２接続パッド
２０ キャパシタ
２１、１２１ 第一電極
２２、１２２ 第二電極
２３、１２３、２２３ 誘電体層
２５ 第１導体（第１導電層）
２５ａ 第１配線部（第一配線）
２６ 第２導体（第２導電層）
１２７ 第一電極部（第一電極）
２８ 第３導体（第２導電層）
３１ 第１絶縁層
３２、１３２ 第２絶縁層
５１、５１ａ 柱状電極
５２ 封止樹脂
５５ はんだボール
６１～６３ シード層
１００ 半導体装置
１２６ 第２導体（第２導電層）
１２６ａ 第２配線部（第２配線）
１２８ バリア層
１３２ 第２絶縁層
１４１ 第一配線
１４２ 接続部

Claims (8)

1. 第一電極、第二電極、および第一電極と第二電極との間に設けられた誘電体層からなるキャパシタを有する半導体装置の製造方法であって、
   第１接続パッドおよび第２接続パッドを有する半導体素子を準備することと、
   前記半導体素子上に、前記第１接続パッドに電気的に接続される前記第一電極を形成することと、
   前記第一電極上に前記誘電体層を形成することと、
   前記誘電体層上に、前記第２接続パッドに電気的に接続される前記第二電極を形成することと、を含み、
   前記第１接続パッドに電気的に接続される前記第一電極を形成することは、
   第１導電層を成膜することと、
   前記第１導電層をパターニングして前記第一電極を形成することと、
   前記第１接続パッドに接続されるように第２導電層を成膜することと、
   前記第２導電層をパターニングして、前記第一電極を前記第１接続パッドに接続する第一配線を形成することとを含む半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法であって、
   前記第二電極を形成することは、
   前記第２導電層をパターニングして、前記第二電極を形成することを含む半導体装置の製造方法。
3. 請求項２に記載の半導体装置の製造方法であって、
   前記第２導電層のパターニングにより、前記第二電極を前記第２接続パッドに接続する第二配線を形成する半導体装置の製造方法。
4. 請求項１に記載の半導体装置の製造方法であって、
   前記第２接続パッドに電気的に接続された前記第二電極を形成することは、
   前記第２導電層を前記第２接続パッドに接続されるように成膜し、
   前記第２導電層をパターニングして、前記第二電極、および前記第２接続パッドと前記第二電極とを接続する第二配線を形成することを含む半導体装置の製造方法。
5. 請求項１に記載の半導体装置の製造方法であって、
   前記第一電極および前記第二電極上に柱状電極をそれぞれ形成することを含む半導体装置の製造方法。
6. 第一電極、第二電極、および第一電極と第二電極との間に設けられた誘電体層を含むキャパシタを有する半導体装置であって、
   第１接続パッドおよび第２接続パッドを有する半導体素子と、
   前記半導体素子上に形成され、前記第１接続パッドを露出する第１開口部および前記第２接続パッドを露出する第２開口部を有する第１絶縁層と、
   前記第１絶縁層上に成膜された前記第一電極と、
   前記第一電極上に成膜された前記誘電体層と、
   前記誘電体層上に成膜された前記第二電極と、
   前記第１開口部を介して前記第１接続パッドおよび前記第一電極を接続する、前記第１絶縁層上に成膜された第一配線と、
   前記第２開口部を介して前記第２接続パッドおよび前記第二電極を接続する、前記第１絶縁層上に成膜された第二配線とを備え、
   前記第二電極と前記第二配線とは、連続する一つながりの構造を有する半導体装置。
7. 請求項６に記載の半導体装置であって、
   前記第一電極および前記第二電極上にそれぞれ形成された柱状電極を備える半導体装置。
8. 請求項６に記載の半導体装置であって、
   前記第一電極、前記第二電極前記第一配線、前記第二配線および前記半導体素子を封止する封止樹脂を備える半導体装置。

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