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JP7348842B2 - ＧａＮスペーサ厚の均一性改善のために選択及び非選択エッチング層を用いたエンハンスメントモードＧａＮトランジスタ - Google Patents

ＧａＮスペーサ厚の均一性改善のために選択及び非選択エッチング層を用いたエンハンスメントモードＧａＮトランジスタ Download PDF

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Description

本発明は、例えば窒化ガリウム（ＧａＮ）トランジスタ構造などのエンハンスメントモードトランジスタ構造の分野に関する。より具体的には、本発明は、例えばｐＧａＮの少なくとも１つのスペーサ層の上方に例えばｐＡｌＧａＮ又はｐＡｌＩｎＧａＮのエッチングストップｐ型Ａｌ含有ＩＩＩ－Ｖ族材料層を配置したＧａＮトランジスタゲート構造に関する。
窒化ガリウム（ＧａＮ）半導体デバイスは、大電流を担持し且つ高電圧に対応することができることにより、パワー半導体デバイスにとってますます望ましいものとなっている。これらのデバイスの開発は、概して、大電力／高周波用途に狙いを定めてきた。このような用途のために製造されるデバイスは、高い電子移動度を示す一般的なデバイス構造に基づいており、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、又は変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）のように様々に呼ばれている。
ＧａＮ ＨＥＭＴデバイスは、少なくとも２つの窒化物層を有する窒化物半導体を含んでいる。半導体上又はバッファ層上に形成された異なる材料は、それらの層に異なるバンドギャップを持たせる。隣接し合う窒化物層における異なる材料はまた、分極を生じさせ、これが、２つの層のジャンクション（接合）付近の、具体的には、狭い方のバンドギャップを有する層内の、導電性の２次元電子ガス（２ＤＥＧ）領域に寄与する。
分極を生じさせる窒化物層は典型的に、デバイス中を電荷が流れることを可能にするものである２ＤＥＧを含むＧａＮの層に隣接した、ＡｌＧａＮのバリア層を含む。このバリア層は、ドープされることもあるし、ドープされないこともある。２ＤＥＧ領域は、ゼロゲートバイアスにあるゲート下で存在するので、大抵の窒化物デバイスはノーマリーオンデバイスすなわちデプレッションモードデバイスである。ゼロの印加ゲートバイアスにあるゲートの下で２ＤＥＧ領域が空乏化すなわち除去される場合、そのデバイスはエンハンスメントモードデバイスであることができる。エンハンスメントモードデバイスは、ノーマリーオフであり、それが提供する追加の安全性のために、また、単純で低コストの駆動回路を用いて制御がよりいっそう容易であるために望ましいものである。エンハンスメントモードデバイスは、電流を導通するために、ゲートに正バイアスが印加されることを必要とする。
図１は、従来の電界効果トランジスタ（ＦＥＴ）１００の断面図を示しており、米国特許出願公開第２００６／０２７３３４７号（特許文献１）にもっと十分に記載されているものである。図１のＦＥＴ１００は、基板１０１と、基板１０１上に形成されたＡｌＮバッファ層１０２と、ＡｌＮバッファ層１０２上に形成されたＧａＮ層１０３と、ＧａＮ層１０３上に形成されたＡｌＧａＮバリア層１０４とを含んでいる。ＡｌＧａＮ層１０４の一部の上に形成されたｐ型ＧａＮ層１０５と、ｐ型ＧａＮ層１０５上に形成された高濃度ドープされたｐ型ＧａＮ層１０６とで、ゲートが形成されている。このデバイス／ＦＥＴ１００の短所は、ゲート（例えば、ｐ型ＧａＮ層１０５）がエッチングされるときにバリア層（ＡｌＧａＮ層１０４）が部分的にエッチングされてしまうことである。バリア層１０４にダメージを与えず、デバイスにわたって均一なバリア層を有するようにすることが望まれる。
図２は、典型的なエンハンスメントモードＧａＮ ＨＥＭＴデバイス２００ａの形成における従来ステップの断面図を示しており、米国特許第８４０４５０８号（特許文献２）にもっと十分に記載されているものである。図２のデバイス２００ａは、シリコン基板１１と、遷移層１２と、ＧａＮバッファ材料１３と、ＡｌＧａＮバリア材料／層１４と、ｐ型ＧａＮゲート層１５と、ゲートメタル１７とを含んでいる。単一のフォトマスクを使用して、ゲートメタル１７及びｐ型ＧａＮゲート層１５をパターニング及びエッチングすることで、図２に示す構造／デバイス２００ａが得られる。ゲートメタル１７及びｐ型ＧａＮゲート層１５が、例えばプラズマエッチングといった何らかの既知の技術によってエッチングされ、それにフォトレジスト剥離が続く。ｐ型ＧａＮゲート層１５がアンダーエッチングされることがあり、ゲート領域の外側で約０から約１０ｎｍのゲート材料が残され得る。ゲート層１５はまた、オーバーエッチングされることがあり、ゲート領域の外側で約０から約３ｎｍのバリア層１４が除去され得る。オーバーエッチングの場合、バリア層１４は、ゲート領域の外側で、ゲート領域内でよりも約０から約３ｎｍ薄い。デバイス２００ａは、（ｉ）ＥＰＩ成長からのゲート層１５の厚さが均一性を持たない、（ｉｉ）ゲート層１５に対するウエハ製造エッチングレートが、ウエハ内、ウエハ間、及びロット間で均一性を持たない、（ｉｉｉ）ゲート層１５の厚さにおける不均一性及びエッチングレート不均一性が、バリア層１４の上に一様でない量の層１５の残留材料を残すこと、又はウエハ上の他の所でのオーバーエッチング及びバリア層１４のダメージ、のいずれかにつながる、という幾つもの欠点を有する。やはり、均一なバリア層１４を有することが望まれる。
図３は、典型的なエンハンスメントモードＧａＮトランジスタデバイス８００の形成における従来ステップの断面図を示しており、米国特許第８９４６７７１号（特許文献３）にもっと十分に記載されているものである。図３のデバイス８００は、ＧａＮ層２０２と、ＧａＮ層２０２の上に位置するＡｌＧａＮ電子供給層２０４と、ＡｌＧａＮ電子供給層２０４の上に位置するＡｌＮエッチングストップ層２０６と、ＡｌＮエッチングストップ層２０６の上に位置するｐ型ＧａＮ層２０８と、ｐ型ＧａＮ層２０８の上に位置するチタンゲートメタル２１０とを含んでいる。パターニングされたフォトレジスト（Ｐ／Ｒ）層８０２が、ＧａＮデバイスのゲート構造を画成する基板の領域をマスクするよう、ゲート領域内のゲートメタル２１０を覆うことによって、ゲートメタル２１０の上に形成される。上述のように、薄いＡｌＮ層２０６が、ｐＧａＮ層２０８とＡｌＧａＮ層２０４（フロントバリア）との間に配置されている。ＡｌＮ層２０６は、ゲートｐＧａＮエッチングストップとして機能する。これは、ｐＧａＮのオーバーエッチングが、ゲート領域の外側でｐＧａＮを完全にエッチング除去することを可能にする。デバイス８００は、以下の欠点、すなわち、（ａ）ｐＧａＮ層２０８の下のＡｌＮ層２０６が閾値電圧Ｖｔｈを低下させ、デバイスがデプレッションモード（Ｄモード）に近付ける傾向がある、及び（ｂ）フロントバリア（ＡｌＧａＮ層２０４）がＧａＮキャップ層によって保護されていない、という欠点を有する。Ｖｔｈを低下させることのないゲートエッチングストップ層を有することが望まれる。また、ゲート領域の外側のフロントバリアの上にＧａＮキャップ層を有することも望まれる。
図４は、Ｓ．Ｈｅｉｋｍａｎ等の“Polarization effects in AlGaN/GaN and GaN/AlGaN/GaN heterostructures”（非特許文献１）に記載されているような従来のデプレッションモードＨＥＭＴ ＦＥＴ ４００の断面図を示している。図４のデバイス４００は、ＧａＮベース４０１を覆うフロントバリアＡｌＧａＮ４０２を含んでいる。薄いＧａＮキャップ層４０３がフロントバリアＡｌＧａＮ４０２の上を覆うが、ゲート領域内でのみである。この構成は、デプレッションモードＨＥＭＴ ＦＥＴ性能を改善する。しかしながら、デバイス／ＦＥＴ４００は、デプレッションモードＨＥＭＴ ＦＥＴで動作可能であるのみである。ゲート領域の外側にＧａＮキャップ層を有するエンハンスメントモードトランジスタデバイスを有することが望まれる。
故に、ゲートエッチング工程において下に位置するバリア層へのダメージを最小化又は排除するとともに、ＧａＮスペーサの厚さ均一性を向上させるエンハンスメントモードトランジスタ構造を提供することが望ましい。
米国特許出願公開第２００６／０２７３３４７号明細書 米国特許第８４０４５０８号明細書 米国特許第８９４６７７１号明細書
S.Heikman等，"Polarization effects in AlGaN/GaN and GaN/AlGaN/GaN heterostructures"，Journal of Applied Physics，Vol. 93，No. 12，2003年，pp.10114-10118
以下に記載する様々な実施形態において本発明は、フロントバリア層の近くに配置されたｐＡｌＧａＮ（又はｐＡｌＩｎＧａＮ）のエッチングストップ層を含み、該エッチングストップ層の下方及び上方のｐＧａＮ（又はｐＡｌＧａＮ又はｐＡｌＩｎＧａＮ）の第１及び第２の層と、バリア層の上に直接配置されたＧａＮスペーサ層とを備えた、エンハンスメントモードトランジスタゲート構造を提供することによって、上述の問題及びその他の問題を解決する。エッチングストップ層の上下の層は、エッチングストップ層よりも低いＡｌ含有量を持つ。エッチングストップ層及びその下に位置する薄いｐＧａＮ層をエッチングすることからの、ウエハにわたるバラつきは、厚いｐＧａＮ層をエッチングすることからのバラつきよりも遥かに小さい。本発明の方法は、故に、ウエハにわたって最小限のバラつきで、バリア層の上に薄いＧａＮの層を残す。
トランジスタ構造の製造において、このエッチングストップ層は、ゲートエッチング工程中にバリア層へのダメージを最小化又は排除するとともに、ＧａＮスペーサ層厚さの均一性を向上させる。
エンハンスメントモードトランジスタゲート構造、及びエンハンスメントモードトランジスタゲート構造を製造する方法に関する実施形態の更なる特徴、並びに更なる実施形態が、以下に記載される。
以下に記載される詳細な説明が、似通った参照符号は全体を通して対応し合うものである図面と併せて使用されることで、本開示の特徴、目的、及び利点がよりいっそう明らかになる。
従来のＦＥＴの断面図を示している。 典型的なエンハンスメントモードＧａＮ ＨＥＭＴデバイスの形成における従来の工程の断面図を示している。 典型的なエンハンスメントモードＧａＮトランジスタデバイスの形成における従来の工程の断面図を示している。 従来のｄモードＨＥＭＴ ＦＥＴの断面図を示している。 本発明の第１の実施形態に従って形成されるエンハンスメントモードトランジスタ構造の断面図を例示している。 本発明の第１の実施形態に従ったエンハンスメントモードトランジスタ構造を製造するための例示的なプロセスフローにおける開始ゲート構造の断面図を例示している。 本発明の第１の実施形態に従ったエンハンスメントモードトランジスタ構造を製造するためのプロセスにおける第１のエッチング後のゲート構造の断面図を例示している。 本発明の第１の実施形態に従ったエンハンスメントモードトランジスタ構造を製造するためのプロセスにおける第２のエッチング後のゲート構造の断面図を例示している。 本発明の第２の実施形態に従って形成されるエンハンスメントモードトランジスタ構造の断面図を例示している。 本発明の第３の実施形態に従って形成されるエンハンスメントモードトランジスタ構造の断面図を例示している。 本発明の第４の実施形態に従って形成されるエンハンスメントモードトランジスタ構造の断面図を例示している。 本発明の第５の実施形態に従って形成されるエンハンスメントモードトランジスタ構造の断面図を例示している。 本発明の第６の実施形態に従って形成されるエンハンスメントモードトランジスタ構造の断面図を例示している。
以下の詳細な説明においては、特定の実施形態を参照する。この詳細な説明は、本教示の好適な態様を実施するための更なる詳細を当業者に教示することを意図したものであり、請求項の範囲を限定することを意図したものではない。故に、以下の詳細な説明に開示される特徴の組み合わせは、最も広い意味で本教示を実施することには必要でないことがあり、代わりに、単に、本教示の特に代表的な例を説明するために教示されるものである。理解されるべきことには、その他の実施形態も用いられることができ、また、様々な構造的、論理的及び電気的な変更が為され得る。
本発明は、とりわけ、バリア層の上に配置されたＧａＮのゲートスペーサ層と、該ゲートスペーサ層の上に配置されたｐＧａＮ（又はｐＡｌＧａＮ）の第１の層と、該ｐＧａＮ層の上に配置された例えばｐＡｌＧａＮ又はｐＡｌＩｎＧａＮといったｐ型Ａｌ含有ＩＩＩ－Ｖ族材料のエッチングストップ層と、該エッチングストップ層の上に配置されたｐＧａＮ（又はｐＡｌＧａＮ）の第２の層とを含んだ、エンハンスメントモードトランジスタゲート構造に関する。ｐ型Ａｌ含有ＩＩＩ－Ｖ族材料層が、トランジスタ構造の製造においてエッチングストップとして機能し、それにより、ゲートエッチング工程中に下に位置するバリア層へのダメージが最小化又は排除されるとともに、ＧａＮスペーサ層厚さの均一性が向上される。
図５は、本発明の第１の実施形態に従って形成されるエンハンスメントモードトランジスタ構造５００の断面図を例示している。
図５を参照するに、好適な一実施形態において、本発明は、ＡｌＧａＮフロントバリア層５０４と、該バリア層の上に配置されたＧａＮスペーサ層５０５と、ＧａＮ層５０５の上に配置されたｐＧａＮ層５０６と、ｐＧａＮ層５０６の上に配置されたｐＡｌＧａＮエッチングストップ層５０７と、ｐＡｌＧａＮエッチングストップ層５０７の上に配置されたｐＧａＮ層５０８とを有した、エンハンスメントモードトランジスタゲート構造５００に関する。バリア層５０４は、１つ以上のバリア層を含み得る。
好適な一実施形態において、ｐＡｌＧａＮエッチングストップ層５０７は、０．５ｎｍから２ｎｍの厚さを持つ。ｐＧａＮ層５０６は、１ｎｍから３０ｎｍの厚さを持ち、２０ｎｍから１００ｎｍの厚さを持つものであるｐＧａＮ層５０８よりも薄い。ＧａＮゲートスペーサ層５０５は、１ｎｍから６ｎｍの厚さを持つとともに、エッチングストップ層５０７の下で、周囲領域においてよりも厚い。
ゲートスペーサ層５０５は、好ましくはＧａＮで形成されるが、アンドープ、Ｎ型、又は軽くドープされたｐ型のいずれかの任意のＩＩＩ－Ｖ族ゲート材料を有していてもよい。エッチングストップ層５０７の下及び上の層５０６及び５０８は、好ましくはｐＧａＮであるが、ＡｌＧａＮ又はＡｌＩｎＧａＮ（又は任意のｐ型若しくは補償ＩＩＩ－Ｖ族ゲート材料）であることもでき、それらのＡｌ含有量は、ｐＡｌＧａＮエッチングストップ層５０７（これは、Ａｌを含有する任意のｐ型ＩＩＩ－Ｖ族材料で形成されることができる）のＡｌ含有量よりも低い。
エッチングストップ層５０７は、上ではｐＡｌＧａＮであるように示されているが、第２の好適な一実施形態では、ｘ＋ｙ＋ｚ＝１であるｐＡｌｘＩｎｙＧａｚＮであってもよい。同様に、バリア層５０４は、ＡｌＧａＮ又はＡｌＩｎＧａＮであってもよい。
図６は、本発明の第１の実施形態に従ったエンハンスメントモードトランジスタ構造５００を製造するためのプロセスにおける開始構造６００の断面図を例示している。図６に示すように、デバイスのゲート構造が、ＡｌＧａＮフロントバリア層５０４の上にＧａＮスペーサ５０５が配置され、その上にｐＧａＮ層５０６が配置され、その上にｐＡｌＧａＮ層５０７が配置され、その上にｐＧａＮ層５０８が配置されることで形成される。ｐＧａＮ層５０６は、ｐＧａＮ層５０８よりも薄い。
図７は、本発明の第１の実施形態に従ったエンハンスメントモードトランジスタ構造５００を製造するためのプロセスにおける第１のエッチング工程後のゲート構造７００の断面図を例示している。ｐＧａＮ層５０８の上にゲートマスク５８８が位置付けられ、ｐＧａＮ層５０８（すなわち、ゲート／マスク領域の外側）の第１のプラズマゲートエッチングが、ｐＡｌＧａＮ層５０７に対して選択的であるエッチングレシピを用いて実行される。ｐＧａＮ層５０８のオーバーエッチングの間に、エッチングがｐＡｌＧａＮ層５０７上で停止する。この第１のエッチングで使用されるプラズマは、好ましくはＣｌ２＋Ｏ２である。
図８は、本発明の第１の実施形態に従ったエンハンスメントモードトランジスタ構造５００を製造するためのプロセスにおける第２のエッチング工程８００から得られるゲート構造８００の断面図を例示している。第２のプラズマゲートｐＧａＮエッチングレシピは、ｐＡｌＧａＮに対して選択的ではなく、ゲート／マスク領域の外側でｐＡｌＧａＮ層５０７及びｐＧａＮ層５０６を完全にエッチングするとともに、ゲート／マスク領域の外側でＧａＮスペーサ５０５を部分的にエッチングする（すなわち、エッチングがＧａＮスペーサ５０５の中で停止する）。第２のエッチングで使用されるプラズマは、Ｃｌ２又はＳｉＣｌ４である。本発明のダブルエッチング技術の利点は、薄いｐＡｌＧａＮエッチングストップ層とその下に位置する薄いｐＧａＮ層とをエッチングすることからの、ウエハにわたるバラつきが、厚いｐＧａＮ層をエッチングすることよりも遥かに小さいことである。本発明のアプローチは、故に、ウエハにわたって最小限のバラつきで、バリア層５０４の上に薄いＧａＮの層を残す。
図９は、本発明の第２の実施形態に従って形成されるエンハンスメントモードトランジスタ構造９００の断面図を例示している。この実施形態は、ゲート領域の外側にＧａＮスペーサ５０５の薄い部分が存在しない点で、第１の実施形態と異なる。ゲート領域の外側のＧａＮスペーサ５０５を除去する選択エッチングでの第３のプラズマゲートエッチングが使用されてもよい。
図１０は、本発明の第３の実施形態に従って形成されるエンハンスメントモードトランジスタ構造１０００の断面図を例示している。この実施形態は、ＧａＮスペーサ５０５が存在しない点で、第１の実施形態と異なる。
図１１は、本発明の第４の実施形態に従って形成されるエンハンスメントモードトランジスタ構造１１００の断面図を例示している。この実施形態は、ｐＧａＮ層５０６が存在しない点で、第１の実施形態と異なる。
図１２は、本発明の第５の実施形態に従って形成されるエンハンスメントモードトランジスタ構造１２００の断面図を例示している。この実施形態は、ｐＧａＮ層５０６及びｐＡｌＧａＮ層５０７がゲート領域の外側まで延在し、ＧａＮスペーサ５０５が、ゲート領域内（すなわち、ｐＡｌＧａＮ層５０７の下）及び周囲領域において均一な厚さのものである点で、第１の実施形態と異なる。この実施形態では、ｐ型Ａｌ含有ＩＩＩ－Ｖ族材料層５０７中でエッチングが行われない。
図１３は、本発明の第６の実施形態に従って形成されるエンハンスメントモードトランジスタ構造１３００の断面図を例示している。図１３の実施形態において、トランジスタゲート構造１３００は、更なるｐＡｌＧａＮ（又はｐＡｌＩｎＧａＮ）エッチングストップ層５２７及び５４７、並びにｐＡｌＧａＮ（又はｐＡｌＩｎＧａＮ）エッチングストップ層５２７と５４７との間に配置された更なるｐＧａＮ層５１０とを有している。頂部のｐＡｌＧａＮ（又はｐＡｌＩｎＧａＮ）エッチングストップ層５４７の上にゲートメタル５６０が配置されている。図１３はまた、ゲート領域から離間された、バリア層５０４のそれぞれの側のオーミックコンタクトメタル５０２、５０３を例示している。バリア層５０４の下にＧａＮチャネル層５０１が位置している。
先の実施形態においてのように、ｐＡｌＧａＮ（又はｐＡｌＩｎＧａＮ）エッチングストップ層５０７がＡｌＧａＮバリア層の近くに置かれ、図１３に示す、寸法ａ＜ｂである。エッチングストップ層５０７の上の材料５０８及びエッチングストップ層５０７の下の材料５０６は、ｐＧａＮ、ｐＡｌＧａＮ又はｐＡｌＩｎＧａＮとすることができ、それらのＡｌ含有量（存在する場合）は、エッチングストップ層５０７におけるＡｌ含有量よりも少ない。ゲートは、２つ以上のｐＡｌＧａＮ層を含むことができる。これらのｐＡｌＧａＮ層は、相異なるＡｌ濃度を有し得るとともに、相異なる厚さを有し得る。複数のエッチングストップ層の１つの利点は、この構造は、エッチングストップ層内で停止することを達成するのに、各エッチングストップにおいて、より低いＡｌ含有量を可能にすることである。
図７及び８に例示した上述のエッチング工程にかかわらず、図６又はそれ以降及び／又は図面のいずれかの他の実施形態に示される様々な層（ＡｌＧａＮバリア層５０４、ＧａＮスペーサ５０５、ｐＧａＮ層５０６、ｐＡｌＧａＮ層５０７、及びｐＧａＮ層５０８）は、上述の従来技術デバイスのいずれかを製造することに関して記載された既知のプロセスを用いて、又は他の従来プロセスを用いて、（エッチングの前に）堆積又は形成され得る。同様の従来の堆積又は形成プロセス（すなわち、エッチングの前）が、ここに開示される残りの層（例えば、図１４及び１５のＡｌＩｎＧａＮフロントバリア層５１４、図１３のｐＡｌＧａＮ層５２７、５４７、図１４及び１５のｐＡｌＩｎＧａＮ層５１７、及び図１５のｐＡｌＩｎＧａＮ層５３７、５５７）のいずれかに使用され得る。
ここに記載された実施形態のうちの何れの実施形態における方法ステップも、特定の順序で実行されることに限定されない。また、方法実施形態の何れかにおいて言及された構造が、デバイス実施形態の何れかにおいて言及された構造を利用してもよい。そのような構造は、デバイス実施形態に関してのみ詳細に説明されていることがあるが、方法実施形態の何れにも適用可能である。
本開示に記載された実施形態のうちの何れかの実施形態における特徴が、ここに記載された他の実施形態における特徴と組み合わせて使用されてもよく、そのような組み合わせは、本発明の精神及び範囲内にあると考えられる。
本開示において具体的に言及された企図される改変及び変形は、本発明の精神及び範囲内にあると考えられる。
以上の説明及び図面は単に、ここに記載された特徴及び利点を達成する特定の実施形態の例示と見なされるべきものである。具体的なプロセス条件には変更及び代用が為され得る。従って、本発明の実施形態は、以上の説明及び図面によって限定されるものとして見なされるものではない。
より一般的に、本開示及び例示的な実施形態が、添付の図面に従った例を参照して上述されているとしても、それらがそれに限定されないことが理解されるべきである。むしろ、当業者には明らかであることには、開示された実施形態は、ここでの開示の範囲から逸脱することなく、多様に変更されることができる。また、ここで使用される用語及び記述は、単に例示により記載されており、限定としての意味はない。当業者が認識することには、別段の指示がない限り全ての用語がそれらが取り得る最も広い意味で理解されるべき以下の請求項にて規定される本開示の精神及び範囲、並びにそれらの均等範囲の中で、数多くの変形が可能である。

Claims (8)

  1. トランジスタゲートを取り囲む領域内に均一なスペーサ層を有するトランジスタを形成する方法であって、
    以下によってトランジスタゲート構造を用意し、すなわち、
    バリア層の上に、ＩＩＩ－Ｖ族材料を有するスペーサ層を形成し、
    前記スペーサ層の上に、ｐ型ＩＩＩ－Ｖ族材料を有する第１の層を形成し、
    ｐ型ＩＩＩ－Ｖ族材料を有する前記第１の層の上に、ｐ型Ａｌ含有ＩＩＩ－Ｖ族材料を有するエッチングストップ層を形成し、
    前記エッチングストップ層の上に、ｐ型又は補償ＩＩＩ－Ｖ族材料を有する第２の層を形成し、ｐ型又は補償ＩＩＩ－Ｖ族材料を有する該第２の層は、ｐ型ＩＩＩ－Ｖ族材料を有する前記第１の層よりも厚い、
    ことによってトランジスタゲート構造を用意し、
    ｐ型又は補償ＩＩＩ－Ｖ族材料を有する前記第２の層のゲート領域の上にマスクを位置付け、
    エッチングが前記エッチングストップ層上で止まるよう、前記エッチングストップ層のｐ型Ａｌ含有ＩＩＩ－Ｖ族材料に対して選択的であるエッチングレシピを用いて、前記ゲート領域の外側の、ｐ型又は補償ＩＩＩ－Ｖ族材料を有する前記第２の層の第１のエッチングを実行し、
    前記マスクによって覆われた前記ゲート領域の外側で、前記エッチングストップ層と、ｐ型ＩＩＩ－Ｖ族材料を有する前記第１の層とが、完全にエッチングされるとともに、前記マスクによって覆われた前記ゲート領域の外側で、前記スペーサ層が部分的にエッチングされるように、前記エッチングストップ層のｐ型Ａｌ含有ＩＩＩ－Ｖ族材料に対して選択的でないエッチングレシピを用いて、前記マスクを通して第２のエッチングを実行し、それにより、前記スペーサ層が、前記エッチングストップ層の下で、周囲領域でよりも厚く、前記周囲領域内の前記スペーサ層の厚さが実質的に均一であるようにされる、
    ことを有する方法。
  2. 前記スペーサ層はＧａＮを有する、請求項１に記載の方法。
  3. 前記第１及び第２の層はｐＧａＮを有し、前記エッチングストップ層はｐＡｌＧａＮ又はｐＡｌＩｎＧａＮを有する、請求項２に記載の方法。
  4. 前記第１及び第２の層はｐＡｌＧａＮ又はｐＡｌＩｎＧａＮを有し、前記第１及び第２の層のＡｌ含有量は、前記エッチングストップ層のＡｌ含有量よりも少ない、請求項２に記載の方法。
  5. 前記スペーサ層は１ｎｍ－６ｎｍの厚さを有し、ｐ型ＩＩＩ－Ｖ族材料を有する前記第１の層は１ｎｍ－３０ｎｍの厚さを有し、前記エッチングストップ層は０．５ｎｍ－２ｎｍの厚さを有し、ｐ型又は補償ＩＩＩ－Ｖ族材料を有する前記第２の層は２０ｎｍ－１００ｎｍの厚さを有する、請求項１に記載の方法。
  6. 前記第２のエッチングは、前記スペーサ層が、前記ゲート領域の下で、前記ゲート領域の外側でよりも厚いことをもたらし、前記ゲート領域の外側の前記スペーサ層の厚さは実質的に均一である、請求項１に記載の方法。
  7. トランジスタゲートを取り囲む領域内に均一なスペーサ層を有するトランジスタを形成する方法であって、
    トランジスタゲート構造を用意し、当該トランジスタゲート構造は、
    バリア層と、
    前記バリア層の上に配置されたスペーサ層であり、ＩＩＩ－Ｖ族材料を有するスペーサ層と、
    前記スペーサ層の上に配置された、ｐ型又は補償ＩＩＩ－Ｖ族材料を有する第１の層と、
    前記スペーサ層とｐ型又は補償ＩＩＩ－Ｖ族材料を有する前記第１の層との上に配置された、ｐ型Ａｌ含有ＩＩＩ－Ｖ族材料を有するエッチングストップ層と、
    前記エッチングストップ層の上に位置付けられた、ｐ型又は補償ＩＩＩ－Ｖ族材料を有する第２の層であり、ｐ型又は補償ＩＩＩ－Ｖ族材料を有する前記第１の層よりも厚い第２の層と、
    を有し、
    ｐ型又は補償ＩＩＩ－Ｖ族材料を有する前記第２の層のゲート領域の上にマスクを位置付け、
    エッチングが前記エッチングストップ層上で止まるよう、前記エッチングストップ層のｐ型Ａｌ含有ＩＩＩ－Ｖ族材料に対して選択的であるエッチングレシピを用いて、前記ゲート領域の外側の、ｐ型又は補償ＩＩＩ－Ｖ族材料を有する前記第２の層の第１のエッチングを実行し、
    前記マスクによって覆われた前記ゲート領域の外側で、前記エッチングストップ層と、ｐ型又は補償ＩＩＩ－Ｖ族材料を有する前記第１の層とが、完全にエッチングされるとともに、前記マスクによって覆われた前記ゲート領域の外側で、前記スペーサ層が部分的にエッチングされるように、前記エッチングストップ層のｐ型Ａｌ含有ＩＩＩ－Ｖ族材料に対して選択的でないエッチングレシピを用いて、前記マスクを通して第２のエッチングを実行し、それにより、前記スペーサ層が、前記エッチングストップ層の下で、周囲領域でよりも厚く、前記周囲領域内の前記スペーサ層の厚さが実質的に均一であるようにされ、
    前記トランジスタゲート構造は更に、ｐ型又は補償ＩＩＩ－Ｖ族材料を有する前記第２の層の上に配置された更なるエッチングストップ層と、該更なるエッチングストップ層の上に配置された、ｐ型又は補償ＩＩＩ－Ｖ族材料の更なる層と、を更に有し、前記バリア層と前記エッチングストップ層との間の構造の厚さが、前記エッチングストップ層と前記更なるエッチングストップ層との間の構造の厚さよりも小さく、前記更なるエッチングストップ層に対して更なるエッチングが実行されて、段階的エッチングをもたらす、
    方法。
  8. 前記更なるエッチングストップ層は、前記エッチングストップ層とは異なるＡｌ濃度及び／又は異なる厚さを有する、請求項７に記載の方法。
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