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WO2014188715A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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WO2014188715A1
WO2014188715A1 PCT/JP2014/002655 JP2014002655W WO2014188715A1 WO 2014188715 A1 WO2014188715 A1 WO 2014188715A1 JP 2014002655 W JP2014002655 W JP 2014002655W WO 2014188715 A1 WO2014188715 A1 WO 2014188715A1
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WO
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layer
semiconductor device
semiconductor layer
type
diffusion suppression
Prior art date
Application number
PCT/JP2014/002655
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English (en)
French (fr)
Inventor
雄介 木下
田村　聡之
上田　哲三
Original Assignee
パナソニックＩｐマネジメント株式会社
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Publication date
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Definitions

  • the present disclosure relates to a semiconductor device and a manufacturing method thereof.
  • FETs field effect transistors
  • GaN gallium nitride
  • heterojunctions can be formed in the same way as conventional arsenic semiconductor materials such as gallium arsenide (GaAs). Can be formed.
  • a heterojunction made of a nitride semiconductor has a feature that a high concentration of carriers generated by spontaneous polarization or piezo-polarization is generated at the interface of the heterojunction even without doping.
  • the FET is likely to be a depletion type (normally on type), and therefore it is difficult to obtain an enhancement type (normally off type) characteristic.
  • most devices currently used in the power electronics market are normally-off type, and normally-off type is strongly demanded for GaN-based nitride semiconductor devices.
  • JFET junction field effect transistor
  • the piezoelectric polarization generated at the first hetero interface between the channel layer made of GaN and the barrier layer made of AlGaN is caused by the second polarization between the barrier layer made of AlGaN and the p-type GaN layer thereon. It is canceled out by other piezo polarization generated at the heterointerface.
  • the two-dimensional electron gas concentration (2DEG: Two Dimensional Electron Gas) immediately below the gate formation region where the p-type GaN layer is formed can be selectively reduced, so that the JFET can realize normally-off characteristics.
  • the JFET shown in FIGS. 1 and 2 includes a GaN layer 901, an AlGaN barrier layer 902 formed on the GaN layer 901, and a source electrode 903 and a drain electrode made of Ti / Al formed on the AlGaN barrier layer 902. 904 (hereinafter, these may be referred to as Ti / Al electrodes).
  • the AlGaN represents ternary mixed crystal Al u Ga 1-u N (where u is a certain value, where 0 ⁇ u ⁇ 1).
  • the multi-element mixed crystal may be abbreviated by an arrangement of respective constituent element symbols, for example, InAlGaN, GaN, or the like.
  • a nitride semiconductor In x Al y Ga 1-xy N (x and y are certain values, where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) is abbreviated as InAlGaN.
  • the JFET shown in FIG. 1 is manufactured by forming a Ti / Al electrode on an AlGaN / GaN epitaxial growth layer.
  • the JFET shown in FIG. 2 is manufactured by selectively removing only the p-type GaN layer 905 by dry etching from the p-type GaN / AlGaN / GaN epitaxial growth layer, and then forming a Ti / Al electrode. It is. That is, FIG. 1 is a cross-sectional view showing a process flow of a JFET not using dry etching, and FIG. 2 is a cross-sectional view showing a process flow of a JFET using dry etching. The final structure is the same for both.
  • FIG. 3 is a graph showing the contact resistivity of each of the two types of samples shown in FIGS. As shown in the figure, the contact resistance of the sample grown with the p-type GaN layer 905 (sample with dry etching) is higher than the contact resistance of the sample without growth of the p-type GaN layer 905 (sample without dry etching). Is getting bigger.
  • the AlGaN barrier layer 902 containing Mg becomes p-type, the contact resistance and the sheet resistance are deteriorated.
  • an Al-based material such as Ti / Al often used for the source electrode 903 and the drain electrode 904 is a metal material having a small work function for an n-type GaN-based nitride semiconductor
  • the AlGaN barrier layer 902 is made p-type. The contact resistance deteriorates.
  • the AlGaN barrier layer 902 is p-type, the carrier resistance of the two-dimensional electron gas is reduced as compared with the i-type and n-type, so that the sheet resistance is deteriorated.
  • the diffusion of the p-type dopant doped in the p-type GaN layer 905 may cause deterioration of device performance.
  • the technology in the present disclosure has been proposed to solve such problems, and an object thereof is to provide a semiconductor device that can improve contact resistance and sheet resistance, and a method for manufacturing the same.
  • a semiconductor device includes a first device including In p Al q Ga 1-pq N (0 ⁇ p + q ⁇ 1, 0 ⁇ p, 0 ⁇ q).
  • the fourth semiconductor layer Even if the p-type dopant is diffused during the growth of the p-type dopant, the amount of the p-type dopant diffused into the second semiconductor layer can be reduced. For this reason, p-type of the second semiconductor layer can be suppressed, and deterioration of contact resistance and sheet resistance can be suppressed.
  • a method for manufacturing a semiconductor device includes a first semiconductor layer formed of In p Al q Ga 1-pq N (0 ⁇ p + q ⁇ 1, 0 ⁇ p, 0 ⁇ q).
  • forming a fourth semiconductor layer comprising y) forming a gate electrode on the fourth semiconductor layer, and the fourth After the step of forming the semiconductor layer, and removing the area other than the area corresponding to the gate electrode of the third semiconductor layer and said fourth semiconductor layer.
  • a semiconductor device capable of improving contact resistance and sheet resistance can be manufactured.
  • the contact resistance and the sheet resistance can be improved.
  • FIG. 1 is a cross-sectional view showing a process flow of a JFET that does not use dry etching.
  • FIG. 2 is a cross-sectional view showing a process flow of JFET using dry etching.
  • FIG. 3 is a graph showing the contact resistivity of each of the two types of samples shown in FIGS. 1 and 2.
  • FIG. 4 is a cross-sectional view showing the configuration of the nitride semiconductor device according to the first embodiment.
  • FIGS. 5A to 5E are views showing a manufacturing process of the nitride semiconductor device according to the first embodiment.
  • FIG. 6 is a cross-sectional view illustrating a configuration of a nitride semiconductor device according to Modification 1 of the first embodiment.
  • FIG. 7 is a cross-sectional view illustrating a configuration of a nitride semiconductor device according to Modification 2 of the first embodiment.
  • FIG. 8 is a cross-sectional view illustrating a configuration of a nitride semiconductor device according to Modification 3 of the first embodiment.
  • FIG. 9 is a cross-sectional view illustrating a configuration of a nitride semiconductor device according to Modification 4 of the first embodiment.
  • FIG. 10 is a cross-sectional view illustrating a configuration of a nitride semiconductor device according to Modification 5 of the first embodiment.
  • FIG. 11 is a cross-sectional view showing the configuration of the nitride semiconductor device according to the second embodiment.
  • FIG. 12 is a cross-sectional view showing the configuration of the nitride semiconductor device according to the third embodiment.
  • FIG. 13 is a cross-sectional view showing the configuration of the nitride semiconductor device according to the fourth embodiment.
  • FIG. 4 is a cross-sectional view illustrating a configuration of the nitride semiconductor device 100 according to the first embodiment of the present disclosure.
  • the nitride semiconductor device 100 is an example of a semiconductor device according to the present disclosure, and is, for example, a field effect transistor.
  • the nitride semiconductor device 100 includes, for example, a Si substrate 101 having a (111) plane as a main surface, a buffer layer 102 made of AlN provided on the (111) plane of the Si substrate 101, and a buffer layer 102.
  • the barrier layer 104 has a larger band gap than the channel layer 103.
  • a two-dimensional electron gas is generated at the interface between the barrier layer 104 and the channel layer 103.
  • the band gap and the lattice constant of the second semiconductor layer can be changed by changing the combination of the In and Al compositions of the barrier layer 104 in the above structure, but the channel layer 103 and the barrier layer 104 can be changed.
  • the band gap of the barrier layer 104 needs to be larger than the band gap of the channel layer 103 so that electrons accumulate at the interface with the channel layer 103.
  • the channel layer 103, the barrier layer 104, the diffusion suppression layer 105, and the p-type conductive layer 106 are in this order, the first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor. It is an example of a layer.
  • the buffer layer 102 has a thickness of 100 nm
  • the channel layer 103 has a thickness of 2 ⁇ m
  • the barrier layer 104 has a thickness of 30 nm
  • the diffusion suppression layer 105 has a thickness of 25 nm
  • the p-type conductive layer 106 has a thickness of 200 nm. is there.
  • a gate electrode 107 made of nickel (Ni) is formed on the p-type conductive layer 106.
  • a source electrode 108 and a drain electrode 109 made of titanium (Ti) / aluminum (Al) are formed on both sides of the gate electrode 107 so as to be in contact with the barrier layer 104.
  • the p-type conductive layer 106 is doped with, for example, 5 ⁇ 10 19 / cm 3 Mg. That is, in the p-type conductive layer 106, Mg is a p-type dopant.
  • the diffusion suppression layer 105 suppresses Mg diffusion from the p-type conductive layer 106 to the barrier layer 104. Since the diffusion suppression layer 105 contains Mg diffused from the p-type conductive layer 106, the amount of change in the Mg concentration per length in the film thickness direction is greater in the diffusion suppression layer 105 than in the p-type conductive layer 106. Is big.
  • the Mg concentration of the diffusion suppression layer 105 is 1 ⁇ 10 19 / cm 3 or less at the portion in contact with the barrier layer 104.
  • the barrier layer 104 has a Mg concentration of 1 ⁇ 10 19 / cm 3 or less at a portion in contact with the diffusion suppression layer 105. Thereby, the p-type of the barrier layer 104 can be suppressed. As a result, deterioration of sheet resistance is reduced, ohmic contact with the source electrode 108 and the drain electrode 109 is obtained, and good on-resistance can be obtained.
  • the film thickness of the diffusion suppressing layer 105 may be set to such a film thickness that the Mg concentration is 1 ⁇ 10 19 / cm 3 or less in a portion in contact with the barrier layer 104.
  • the barrier layer 104 by suppressing the p-type of the barrier layer 104, a decrease in the carrier density of the two-dimensional electron gas generated at the interface between the channel layer 103 and the barrier layer 104 can be suppressed. Therefore, deterioration of sheet resistance can be suppressed.
  • the barrier layer 104 by suppressing the p-type of the barrier layer 104, it is possible to suppress deterioration of the contact resistance of the source electrode 108 and the drain electrode 109 made of an Al-based material. More specifically, since the Al-based material such as Ti / Al constituting the source electrode 108 and the drain electrode 109 is a metal material having a low work function for an n-type GaN-based nitride semiconductor, the barrier layer 104 is formed of p. When the mold is made, the contact resistance deteriorates. On the other hand, in this embodiment, since the diffusion suppression layer 105 is provided, it is possible to suppress the p-type of the barrier layer 104, and thus it is possible to suppress deterioration of contact resistance.
  • the barrier layer 104 in contact with the source electrode 108 and the drain electrode 109 is not made p-type, deterioration of contact resistance and sheet resistance can be suppressed.
  • Mg or Zn is selected as a p-type dopant, but these are known to have a low activation rate due to deep impurity levels.
  • hydrogen atoms generated by decomposition of hydrogen used for the carrier gas form Mg—H combined with magnesium, and Mg is inactive Turn into. Hydrogen can be removed to some extent by performing high-temperature annealing at about 800 ° C.
  • the activation rate of Mg in nitrides is generally estimated to be about 10%, and considering the presence of a high concentration of hydrogen in each semiconductor layer, the Mg concentration is 1 ⁇ 10 19 (/ cm 3 ) or less. If so, the barrier layer 104 is difficult to be p-type, and if it is 1 ⁇ 10 18 (/ cm 3 ) or less, it can be said that the barrier layer 104 is not p-type.
  • the barrier layer 104 has a Mg concentration of 1 ⁇ 10 18 (/ cm 3 ) or less in a portion in contact with the diffusion suppression layer 105, the barrier layer 104 in contact with the source electrode 108 and the drain electrode 109 becomes p-type. Therefore, deterioration of contact resistance and sheet resistance can be suppressed.
  • the Mg concentration of the barrier layer 104 is 1 ⁇ 10 19 (/ cm 3 ) or less, the diffusion suppression layer 105 In the portion in contact with the barrier layer 104, the Mg concentration is 1 ⁇ 10 19 (/ cm 3 ) or less.
  • the Al concentration in the barrier layer 104 is high, Mg is difficult to diffuse and easily accumulate, and therefore the Mg concentration may be high in a portion other than the portion in contact with the diffusion suppression layer 105 of the barrier layer 104.
  • the Mg concentration on the side of the diffusion suppression layer 105 in contact with the p-type conductive layer 106 outside the gate electrode formation region where the gate electrode 107 is formed is arbitrary. That is, in the manufacturing process of the nitride semiconductor device 100, the concentration of Mg in the diffusion suppression layer 105 in an area removed by, for example, plasma dry etching is arbitrary.
  • 5A to 5E are views showing a manufacturing process of the nitride semiconductor device 100 according to this embodiment.
  • the buffer layer 102, the channel layer 103, and the barrier layer 104 are formed on the Si substrate 101 in this order by the MOCVD method. Thereby, as shown to (a) of FIG. 5, Si substrate 101, the buffer layer 102, the channel layer 103, and the barrier layer 104 are formed. With this stacked structure, a two-dimensional electron gas is generated at the interface between the channel layer 103 and the barrier layer 104.
  • the diffusion suppression layer 105 is formed by the MOCVD method
  • the p-type conductive layer 106 is formed by the MOCVD method.
  • the gate electrode layer 107a to be formed is formed using a vacuum evaporation method or a sputtering method.
  • a source electrode 108 and a drain electrode 109 made of Ti / Al are formed on the barrier layer 104 by using a vacuum evaporation method or a sputtering method.
  • the nitride semiconductor device 100 is manufactured through the above steps.
  • the gate electrode 107 is formed by removing a region other than the gate electrode formation region of the gate electrode layer 107a, but the manufacturing process of the nitride semiconductor device 100 is not limited to this.
  • the diffusion suppression layer 105 and the p-type conductive layer 106 other than the gate electrode formation region are removed by the plasma dry etching method, and then the gate is formed by the lift-off method.
  • the electrode 107 may be formed.
  • the p-type conductive layer 106 is formed after the diffusion suppression layer 105 is formed. Therefore, when the p-type conductive layer 106 is formed, it is possible to suppress the diffusion of Mg as the p-type dopant from the p-type conductive layer 106 to the barrier layer 104. That is, the nitride semiconductor device 100 that can improve the contact resistance and the sheet resistance can be manufactured.
  • the diffusion suppression layer 105 and the p-type conductive layer 106 other than the gate electrode formation region can be formed using plasma dry etching at the time of manufacturing. It becomes easy to remove. Specifically, the lattice constant difference between InN, GaN, and AlN is larger than the lattice constant difference between AlN and GaN. Therefore, In t Al u Ga 1- tu N (0 ⁇ t + u ⁇ 1) in which the non-miscibility of the diffusion suppression layer 105 and the p-type conductive layer 106 can be manufactured, plasma dry etching is facilitated. Note that In does not have to be added to each of the diffusion suppression layer 105 and the p-type conductive layer 106.
  • Layer 106 is provided.
  • the nitride semiconductor device according to the present modification is an example of the semiconductor device according to the present disclosure and is substantially the same as the nitride semiconductor device 100 according to the first embodiment, but In is not added to the diffusion suppression layer. The point is different.
  • FIG. 6 is a cross-sectional view showing a configuration of a nitride semiconductor device 150 according to Modification 1 of the first embodiment.
  • “undoped” means that impurities are not intentionally introduced.
  • the film thickness of the diffusion suppression layer 110 is 25 nm.
  • the diffusion suppression layer 110 improves the immiscibility and grows a semiconductor with few crystal defects compared to the diffusion suppression layer 105 of the nitride semiconductor device 100 according to the first embodiment. Can be made.
  • the reliability of the nitride semiconductor device 150 can be improved, for example, electrostatic breakdown caused by crystal defects can be suppressed.
  • the manufacturing process of the nitride semiconductor device 150 according to the present modification is substantially the same as the manufacturing process of the nitride semiconductor device 100 according to the first embodiment, but after the barrier layer 104 is formed, the diffusion suppressing layer 105 is formed. Instead, the diffusion suppression layer 110 is formed, and the gate electrode layer 107a, the p-type conductive layer 106, and the diffusion suppression layer 110 other than the gate electrode formation region are removed by plasma dry etching. Thereby, the nitride semiconductor device 150 is manufactured.
  • the nitride semiconductor device according to the present modification is an example of the semiconductor device according to the present disclosure and is substantially the same as the nitride semiconductor device 100 according to the first embodiment, but In and Al are added to the diffusion suppression layer. Not different.
  • FIG. 7 is a cross-sectional view showing a configuration of a nitride semiconductor device 160 according to Modification 2 of the first embodiment.
  • the film thickness of the diffusion suppressing layer 111A is 25 nm.
  • In and Al are not added as compared with the diffusion suppression layer 105 in the first embodiment. That is, Al is not added as compared with the diffusion suppression layer 110 in the first modification of the first embodiment.
  • the nitride semiconductor device 160 according to this modification has the following effects.
  • the nitride semiconductor device 160 according to the second modification of the first embodiment includes the diffusion suppression layer 111A represented by undoped GaN.
  • the diffusion suppression layer 111A in the present modification is not added with Al as compared with the diffusion suppression layer 110 in Modification 1 of the first embodiment, the diffusion suppression layer with respect to the barrier layer 104 containing Al. It becomes easy to increase the selective ratio of selective etching of 111A. Therefore, the etching amount of the barrier layer 104 can be further suppressed. Therefore, a decrease in the two-dimensional electron gas concentration generated at the interface between the channel layer 103 and the barrier layer 104 can be suppressed. That is, the manufacturing yield can be improved.
  • the manufacturing process of the nitride semiconductor device 160 according to this modification is substantially the same as the manufacturing process of the nitride semiconductor device 100 according to the first embodiment, but after the barrier layer 104 is formed, the diffusion suppressing layer 105 is formed. Instead, the diffusion suppressing layer 111A is formed and the gate electrode layer 107a, the p-type conductive layer 106, and the diffusion suppressing layer 111A other than the gate electrode forming region are removed by plasma dry etching. Thereby, the nitride semiconductor device 160 is manufactured.
  • the nitride semiconductor device according to the present modification is an example of the semiconductor device according to the present disclosure and is substantially the same as the nitride semiconductor device 100 according to the second modification of the first embodiment, but the diffusion suppression layer is an n-type. Is different.
  • FIG. 8 is a cross-sectional view showing a configuration of a nitride semiconductor device 170 according to Modification 3 of the first embodiment.
  • the nitride semiconductor device 170 according to this modification has a structure in which the diffusion suppression layer 111A represented by undoped GaN shown in FIG. 8 is replaced with a diffusion suppression layer 111B represented by n-type GaN.
  • the film thickness of the diffusion suppression layer 111B is 25 nm, and the Si concentration is 1 ⁇ 10 18 / cm 3 .
  • the diffusion suppression layer 111B is n-type by being doped with Si, which is an n-type dopant, as compared with the diffusion suppression layer 111A in Modification 2 of the first embodiment.
  • Mg which is a p-type dopant diffused from the p-type conductive layer 106 can be compensated. Therefore, it becomes difficult for the barrier layer 104 to be p-type.
  • the diffusion suppression layer 111B can be removed even if the diffusion suppression layer 111B cannot be completely removed. Since Si added to 111B compensates for p-type formation by Mg, it is possible to easily obtain a low contact resistance from the diffusion suppression layer 111B, and to improve the manufacturing yield.
  • the diffusion suppression layer 111B cannot be completely removed by plasma dry etching, and the lower layer remains in the diffusion suppression layer 111B, a subsequent step of forming the source electrode 108 and the drain electrode 109 (FIG. 5).
  • the source electrode 108 and the drain electrode 109 are formed on the remaining diffusion suppression layer 111B.
  • the diffusion suppression layer 111B that remains without being removed by the plasma dry etching becomes i-type or remains n-type by compensating for Mg diffused from the p-type conductive layer 106. Therefore, the source electrode 108 and the drain electrode 109 can obtain a low contact resistance from the diffusion suppression layer 111B, and can improve the manufacturing yield.
  • the nitride semiconductor device 170 according to the third modification of the first embodiment includes the n-type diffusion suppression layer 111B having a Si concentration of 1 ⁇ 10 18 (/ cm 3 ) or more.
  • the diffusion suppression layer 111B in the present modification is n-type compared to the diffusion suppression layer 111A in Modification 2 of the first embodiment, so that Mg diffused from the p-type conductive layer 106 can be reduced. Can be compensated. Therefore, since the barrier layer 104 can be further prevented from being p-type, a low contact resistance can be obtained. Furthermore, even when the diffusion suppression layer 111B cannot be completely removed by plasma dry etching, a low contact resistance can be obtained and the manufacturing yield can be improved.
  • the manufacturing process of the nitride semiconductor device 170 according to this modification is substantially the same as the manufacturing process of the nitride semiconductor device 100 according to the first embodiment, but after the barrier layer 104 is formed, the diffusion suppressing layer 105 is formed. Instead, the diffusion suppression layer 111B is formed and the gate electrode layer 107a, the p-type conductive layer 106, and the diffusion suppression layer 111B other than the gate electrode formation region are removed by plasma dry etching. Thereby, the nitride semiconductor device 170 is manufactured.
  • the nitride semiconductor device according to the present modification is an example of the semiconductor device according to the present disclosure and is substantially the same as the nitride semiconductor device 160 according to the second modification of the first embodiment, but the channel layer is made of undoped GaN.
  • the barrier layer is made of undoped AlGaN, and the p-type conductive layer is made of p-type GaN.
  • FIG. 9 is a cross-sectional view showing a configuration of a nitride semiconductor device 180 according to Modification 4 of the first embodiment.
  • the film thickness of the diffusion suppressing layer 111A is 25 nm
  • the film thickness of the barrier layer 113 is 10 nm
  • the film thickness of the p-type conductive layer 114 is 200 nm.
  • the nitride semiconductor device 180 according to this modification has the following effects.
  • the p-type conductive layer 114 is grown without being limited to the critical film thickness due to lattice distortion caused by the addition of Al.
  • the p-type conductive layer 114 with few crystal defects can be obtained. Accordingly, variation in contact resistance with the gate electrode 107 can be suppressed, and yield can be improved.
  • the p-type conductive layer 114 and the diffusion suppression layer 111A do not contain Al, since the p-type conductive layer 114 and the diffusion suppression layer 111A do not contain Al, the p-type conductive layer 114 and The diffusion suppression layer 111 ⁇ / b> A has a plasma dry etching rate higher than that of the barrier layer 113 and can be selectively removed. As a result, the etching amount of the barrier layer 113 can be suppressed, and a decrease in the two-dimensional electron gas concentration generated at the interface between the barrier layer 113 and the channel layer 112 can be suppressed.
  • the channel layer 112 in this modification example is not added with In and Al as compared with the channel layer 103 in the modification example 2 of the first embodiment, and the barrier layer 113 in this modification example has the first structure In comparison with the barrier layer 104 in the second modification of the embodiment, In is not added.
  • the nitride semiconductor device 180 according to this modification has the following effects.
  • the nitride semiconductor device 180 according to the fourth modification of the first embodiment includes the p-type conductive layer 114 represented by p-type GaN.
  • the nitride semiconductor device 180 according to the present modification is limited to the critical film thickness due to lattice distortion caused by the addition of Al.
  • the p-type conductive layer 114 can be grown without any defects, and the p-type conductive layer 114 with few crystal defects can be obtained. Accordingly, variation in contact resistance with the gate electrode 107 can be suppressed, and yield can be improved.
  • the manufacturing process of the nitride semiconductor device 180 according to this modification is substantially the same as the manufacturing process of the nitride semiconductor device 100 according to the first embodiment.
  • the buffer layer 102, the channel layer 112, the barrier layer 113, the diffusion suppressing layer 111A, and the p-type conductive layer 114 are formed in this order on the Si substrate 101 by metal organic chemical vapor deposition (MOCVD: Metal Organic Chemical Vapor Deposition). ) Method.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the gate electrode layer 107a is formed using a vacuum deposition method or a sputtering method, and the gate electrode layer 107a, the p-type conductive layer 114, and the diffusion suppression layer 111A other than the gate electrode formation region are removed.
  • the source electrode 108 and the drain electrode 109 are formed on the barrier layer 113 by using a vacuum evaporation method or a sputtering method. Thereby, the nitride semiconductor device 180 is manufactured.
  • the nitride semiconductor device according to this modification is an example of a semiconductor device, and is substantially the same as the nitride semiconductor device 100 according to the first embodiment, but the diffusion suppression layer is an n-type Al u Ga 1-u.
  • FIG. 10 is a cross-sectional view showing a configuration of a nitride semiconductor device 190 according to Modification 5 of the first embodiment.
  • the thickness of the diffusion suppression layer 115 made of n-type AlGaN is 5 nm, the Si concentration is 1 ⁇ 10 18 / cm 3 , and the thickness of the diffusion suppression layer 116 made of undoped AlGaN is 20 nm. Since Mg is less likely to diffuse in AlGaN than in GaN, the barrier layer is formed by the presence of the diffusion suppression layer 115 made of n-type AlGaN and the diffusion suppression layer 116 made of undoped AlGaN, compared to the case where Al is not added. Mg diffusion to 104 can be suppressed.
  • the diffusion suppression layer 115 is n-type by being doped with Si that is an n-type dopant.
  • Mg which is a p-type dopant diffused from the p-type conductive layer 106 through the diffusion suppression layer 116 made of undoped AlGaN can be compensated. Therefore, it becomes difficult for the barrier layer 104 to be p-type.
  • a diffusion suppression layer made of n-type AlGaN Even if 115 cannot be completely removed, Si added to the diffusion suppression layer 115 compensates for p-type formation by Mg, so that a low contact resistance can be easily obtained from the diffusion suppression layer 115, and the manufacturing yield can be increased. Can be improved.
  • the diffusion suppression layer 115 cannot be completely removed by plasma dry etching, and the lower layer remains in the diffusion suppression layer 115, a process of forming the subsequent source electrode 108 and drain electrode 109 (FIG. 5).
  • the source electrode 108 and the drain electrode 109 are formed on the remaining diffusion suppression layer 115.
  • the diffusion suppression layer 115 that remains without being removed by plasma dry etching becomes i-type by compensating for Mg diffused from the p-type conductive layer 106 through the diffusion suppression layer 116, or n-type. Remains. Therefore, the source electrode 108 and the drain electrode 109 can obtain a low contact resistance from the diffusion suppression layer 115, and can improve the manufacturing yield.
  • the diffusion suppression layer 115 may not be n-type. Even in such a configuration, diffusion of Mg from the p-type conductive layer 106 to the barrier layer 104 is further suppressed by adding Al to the diffusion suppression layer 115 as compared to the case where Al is not added. can do. Therefore, low contact resistance can be obtained.
  • the diffusion suppression layer 116 may be a semiconductor layer made of GaN, and the diffusion suppression layer 116 made of GaN may have a Si concentration of 1 ⁇ 10 18 (/ cm 3 ) or more.
  • the diffusion suppression layer 116 becomes n-type, Si in the diffusion suppression layer 116 compensates for p-type conversion by Mg even when the diffusion suppression layer 116 cannot be completely removed by plasma dry etching. Therefore, it is possible to easily obtain a low contact resistance from the diffusion suppressing layer 116, and to improve the manufacturing yield.
  • the manufacturing process of the nitride semiconductor device 190 according to the present modification is substantially the same as the manufacturing process of the nitride semiconductor device 100 according to the first embodiment. However, after the barrier layer 104 is formed, the diffusion suppressing layer 105 is formed. Instead, the diffusion suppression layer 115 and the diffusion suppression layer 116 are formed, and the gate electrode layer 107a, the p-type conductive layer 106, the diffusion suppression layer 115, and the diffusion suppression layer 116 other than the gate electrode formation region are removed by plasma dry etching. Is different. Thereby, the nitride semiconductor device 190 is manufactured.
  • the second embodiment will be described below with reference to FIG.
  • the nitride semiconductor device according to the present embodiment is an example of a semiconductor device, and is substantially the same as the nitride semiconductor device 100 according to the first embodiment, but further includes a cap layer formed on the barrier layer 104. The point is different.
  • components that are substantially the same as those in the first embodiment may be denoted by the same reference numerals and description thereof may be omitted.
  • FIG. 11 is a cross-sectional view illustrating a configuration of a nitride semiconductor device 200 according to the second embodiment of the present disclosure.
  • the buffer layer has a thickness of 100 nm
  • the channel layer 103 has a thickness of 2 ⁇ m
  • the barrier layer 104 has a thickness of 30 nm
  • the n-type AlGaN cap layer has a thickness of 5 nm
  • the diffusion suppression layer 105 has a thickness of 25 nm.
  • the film thickness of the p-type conductive layer 106 is 200 nm.
  • a gate electrode 107 made of nickel (Ni) is formed on the p-type conductive layer 106.
  • a source electrode 108 and a drain electrode 109 made of titanium (Ti) / aluminum (Al) are formed so as to be in contact with the cap layer 201 made of n-type AlGaN.
  • Si contained in the cap layer 201 made of n-type AlGaN can compensate for p-type conversion by Mg. As a result, deterioration of sheet resistance is reduced, ohmic contact with the source electrode 108 and the drain electrode 109 is obtained, and good on-resistance can be obtained.
  • the nitride semiconductor device 200 according to the present embodiment further includes a cap made of n-type AlGaN formed on the barrier layer 104 as compared with the nitride semiconductor device 100 according to the first embodiment.
  • Layer 201 is provided.
  • the nitride semiconductor device 200 according to the present embodiment includes a layer not doped with Si formed on the side in contact with the barrier layer 104 and a 1 ⁇ side formed on the side in contact with the source electrode 108 and the drain electrode 109.
  • the stacked structure of the barrier layer 104 and the cap layer 201 in this embodiment is an example of a second semiconductor layer.
  • the cap layer 201 which is an n-type layer is in contact with the source electrode 108 and the drain electrode 109, the contact resistance can be reduced.
  • the entire semiconductor layer (second semiconductor layer) between the channel layer 103 and the diffusion suppression layer 105 is not n-type, leakage current is suppressed and withstand voltage compared to a configuration in which the entire semiconductor layer is n-type. Can be improved.
  • the nitride semiconductor device according to the present embodiment is an example of a semiconductor device and is substantially the same as the nitride semiconductor device 100 according to the first embodiment, but further includes a diffusion suppression layer 105, a p-type conductive layer 106, and the like. And p-type conductive layers made of p-type AlGaN.
  • FIG. 12 is a cross-sectional view illustrating a configuration of a nitride semiconductor device 300 according to the third embodiment of the present disclosure.
  • the nitride semiconductor device 300 includes, for example, a Si substrate 101 having a (111) plane as a main surface, a buffer layer 102 made of AlN provided on the (111) plane of the Si substrate 101, and a buffer layer 102.
  • a gate electrode 107 made of nickel (Ni) is formed on the p-type conductive layer 106.
  • a source electrode 108 and a drain electrode 109 made of titanium (Ti) / aluminum (Al) are formed on both sides of the gate electrode 107 so as to be in contact with the barrier layer 104.
  • the p-type conductive layer 301 made of p-type AlGaN and the p-type conductive layer 106 made of p-type InAlGaN are doped with, for example, 5 ⁇ 10 19 / cm 3 Mg.
  • the diffusion suppression layer 105 includes Mg diffused from the p-type conductive layer 301 made of p-type AlGaN and the p-type conductive layer 106 made of p-type InAlGaN, but the concentration is 1 ⁇ in the portion in contact with the barrier layer 104. 10 19 / cm 3 or less.
  • the barrier layer 104 has a Mg concentration of 1 ⁇ 10 19 / cm 3 or less at a portion in contact with the diffusion suppression layer 105. Thereby, the p-type of the barrier layer 104 can be suppressed. As a result, deterioration of sheet resistance is reduced, ohmic contact with the source electrode 108 and the drain electrode 109 is obtained, and good on-resistance can be obtained.
  • the nitride semiconductor device 300 since the nitride semiconductor device 300 according to the present embodiment includes the p-type conductive layer 301 made of p-type AlGaN, compared to the case where only the p-type GaN layer is formed as the p-type semiconductor layer. Since a large built-in potential can be obtained, the threshold voltage of the gate is increased, the normally-off is facilitated, and the manufacturing yield is improved. In addition, the carrier density of the two-dimensional electron gas can be increased within a range in which normally-off can be maintained as long as the threshold voltage of the gate increases, and sheet resistance can be reduced. Resistance can be reduced.
  • the nitride semiconductor device 300 further includes the diffusion suppression layer 105 and the p-type conductive layer made of p-type InAlGaN, as compared with the nitride semiconductor device 100 according to the first embodiment.
  • a p-type conductive layer 301 made of p-type AlGaN is provided. Note that the stacked structure of the p-type conductive layer 301 and the p-type conductive layer 106 in this embodiment is an example of a fourth semiconductor layer.
  • the nitride semiconductor device 300 according to the present embodiment is compared with the nitride semiconductor device 100 according to the first embodiment.
  • Normally-off becomes easy. Specifically, since the band gap of the p-type conductive layer 301 made of p-type AlGaN is large, the position of the Fermi level can be greatly changed accordingly. In other words, the Fermi level can be made closer to the valence band. Then, since a large built-in potential is obtained, the threshold voltage of the gate is increased, and normally-off is facilitated.
  • a semiconductor layer made of GaN may be used instead of the p-type conductive layer 106 made of p-type InAlGaN. That is, as an example of the fourth semiconductor layer, the p-type conductive layer 301 made of Al z Ga 1-z N (0 ⁇ z ⁇ 1) formed on the side in contact with the diffusion suppression layer 105 is in contact with the gate electrode 107. You may provide the laminated structure with the p-type semiconductor layer which consists of GaN formed in the side.
  • the manufacturing process of the nitride semiconductor device 300 according to the present embodiment is substantially the same as the manufacturing process of the nitride semiconductor device 100 according to the first embodiment, but after forming the diffusion suppression layer 105 and p-type.
  • the p-type conductive layer 301 made of p-type AlGaN is formed by the MOCVD method, and the gate electrode layer 107a other than the gate electrode formation region and the p-type conductive layer 106 are formed by the plasma dry etching method.
  • the p-type conductive layer 301 and the diffusion suppression layer 105 are removed. Thereby, the nitride semiconductor device 300 is manufactured.
  • the nitride semiconductor device according to this embodiment is an example of a semiconductor device, and is substantially the same as the nitride semiconductor device 100 according to the first embodiment, but the upper surface of the barrier layer is formed below the gate electrode 107. The difference is that the diffusion suppression layer is formed so as to be buried in the recess.
  • FIG. 8 is a cross-sectional view illustrating a configuration of a nitride semiconductor device 400 according to the fourth embodiment of the present disclosure.
  • the nitride semiconductor device 400 includes, for example, a Si substrate 101 having a (111) plane as a main surface, a buffer layer 102 made of AlN provided on the (111) plane of the Si substrate 101, and a buffer layer 102.
  • a recess In x Al
  • a gate electrode 107 made of nickel (Ni) is formed on the p-type conductive layer 406.
  • a source electrode 108 and a drain electrode 109 made of titanium (Ti) / aluminum (Al) are formed on both sides of the gate electrode 107 so as to be in contact with the barrier layer 404.
  • the p-type conductive layer 406 is doped with 5 ⁇ 10 19 / cm 3 Mg.
  • the diffusion suppressing layer 405 includes Mg diffused from the p-type conductive layer 406, but the concentration thereof is 1 ⁇ 10 19 / cm 3 or less in a portion in contact with the barrier layer 404.
  • the barrier layer 404 has a Mg concentration of 1 ⁇ 10 19 / cm 3 or less at a portion in contact with the diffusion suppression layer 405. Thereby, the p-type of the barrier layer 404 can be suppressed. As a result, deterioration of sheet resistance is reduced, ohmic contact with the source electrode 108 and the drain electrode 109 is obtained, and good on-resistance can be obtained.
  • the recess 404a relaxes the electric field concentrated on the drain side end of the gate electrode 107 and the drain side end of the p-type conductive layer 406, thereby suppressing current collapse caused by the electric field concentration and preventing electrostatic breakdown of the device. Can be suppressed.
  • the composition and film thickness of the entire barrier layer 104 are limited in order to realize the normally-off of the device.
  • the recess 404a is formed as in the barrier layer 404 in the present embodiment, the composition and film thickness of the barrier layer 404 below the recess 404a are limited to the range in which normally-off is realized.
  • the composition and film thickness of the barrier layer 404 other than those below 404a can be set arbitrarily.
  • the sheet resistance is reduced by designing the composition and film thickness of the barrier layer 404 other than below the recess 404a so that the carrier density of the two-dimensional electron gas increases.
  • On-resistance can be reduced.
  • the composition of the barrier layer 404 other than the lower portion of the recess 404a is set to a composition that increases the band gap, or other than the lower portion of the recess 404a.
  • the thickness of the barrier layer 404 may be increased.
  • the composition and film thickness of the barrier layer 404 below the gate electrode 107 are limited to the composition and film thickness that can make the nitride semiconductor device 400 normally-off type.
  • the decrease in the carrier density of the two-dimensional electron gas causes the sheet resistance to deteriorate.
  • the recess 404a is formed in the barrier layer 404, and the lower portions of the diffusion suppression layer 405 and the p-type conductive layer 406 are embedded in the recess 404a, thereby improving the sheet resistance.
  • a normally-off type is realized.
  • the barrier layer 404 has the concave portion 404a formed on the upper surface as compared with the nitride semiconductor device 100 according to the first embodiment.
  • a diffusion suppression layer 405 is formed so as to fill 404a.
  • the nitride semiconductor device 400 according to the present embodiment has the following effects. Specifically, the electric field concentrated on the drain side end of the gate electrode 107 and the drain side end of the p-type conductive layer 406 can be reduced. Therefore, current collapse due to electric field concentration can be suppressed, and breakdown of nitride semiconductor device 400 due to electric field concentration can be prevented.
  • the composition and film thickness of the barrier layer 104 are limited in order to realize normally-off of the nitride semiconductor device 100.
  • the recess 404a is formed like the barrier layer 404 in the present embodiment, the barrier layer 404 in the region where the recess 404a is formed when the nitride semiconductor device 400 is viewed from the stacking direction.
  • the composition and film thickness are limited by the range in which normally-off of the nitride semiconductor device 400 is realized, the composition and film thickness of the barrier layer 404 other than the recess 404a can be arbitrarily set. Therefore, the nitride semiconductor device 400 according to this embodiment can reduce the sheet resistance by designing the composition and film thickness of the barrier layer 404 other than the recess 404a so that the carrier density of the two-dimensional electron gas increases. it can.
  • the diffusion suppression layer 405 may be formed so that at least a part of the recess 404a is filled when the nitride semiconductor device 400 is viewed from the stacking direction.
  • the concave portions 404a are formed so as to be filled. That is, it is more preferable that the gate electrode 107 is formed so as to cover the recess 404a when the nitride semiconductor device 400 is viewed from the stacking direction.
  • the sheet resistance is high under the concave portion 404a because the carrier density of the two-dimensional electron gas is lower than that under the concave portion 404a.
  • carriers can be induced by the gate voltage applied to the gate electrode 107, so the sheet resistance of the two-dimensional electron gas is lower than when no gate voltage is applied. It is possible to make resistance.
  • the carrier density of the two-dimensional electron gas cannot be adjusted because it is determined by the structure of the epitaxial growth layer (the channel layer 103, the barrier layer 404, the diffusion suppression layer 405, and the p-type conductive layer 406). . Accordingly, by covering the entire recess 404a with the gate electrode 107, the recess 404a is compared with the case where the entire recess 404a is not covered with the gate electrode 107, that is, compared with the case where a part of the recess 404a is covered with the gate electrode 107. The carrier density of the lower two-dimensional electron gas can be increased, and the sheet resistance can be reduced.
  • the lower portion of the p-type conductive layer 406 is embedded in the recess 404a.
  • the lower portion of the p-type conductive layer 406 may not be embedded in the recess 404a. That is, below the gate electrode 107, the distance between the interface between the channel layer 103 and the barrier layer 404 and the interface between the diffusion suppression layer 405 and the p-type conductive layer 406 is ensured as much as possible to realize the normally-off type of the nitride semiconductor device 400. It only has to be done.
  • the manufacturing process of the nitride semiconductor device 400 according to the present embodiment is substantially the same as the manufacturing process of the nitride semiconductor device 100 according to the first embodiment, but after the formation of the barrier layer 404 and the diffusion suppression layer. Before forming 405, a difference is that a recess 404 a is formed on the upper surface of the barrier layer 404 by dry etching. Thereby, the nitride semiconductor device 400 is manufactured.
  • the diffusion suppression layer 405 may have a structure in which a layer made of Al a Ga 1-a N (0 ⁇ a ⁇ 1) and a layer made of GaN are stacked. .
  • the Al a Ga 1-a N layer (0 ⁇ a ⁇ 1) of the diffusion suppression layer 405 remains in addition to the barrier layer 404 after the selective dry etching. Therefore, when the recess 404a is formed, the barrier layer 404 is etched to a depth exceeding the film thickness that is a boundary condition between normally-on and normally-off, and the diffusion is suppressed so that the film thickness satisfies the boundary condition between the normally-on and normally-off.
  • the layer 405 the carrier density of the two-dimensional electron gas in the region other than the recess 404a can be increased, so that the sheet resistance can be reduced.
  • Al a Ga 1-a N may have a Si concentration of 1 ⁇ 10 18 (/ cm 3 ) or more.
  • the layer made of GaN is 1 ⁇ 10 6. You may have Si density
  • the source electrode 108 and the drain electrode 109 can easily obtain a low contact resistance from the diffusion suppression layer 405, and the manufacturing yield can be improved.
  • the barrier layers 104, 113, and 404 may have a Si concentration of 1 ⁇ 10 18 (/ cm 3 ) or more.
  • each of the p-type conductive layers 106, 114, and 406 may be Al z Ga 1-z N (0 ⁇ z ⁇ 1).
  • the position of the Fermi level is increased accordingly. Can be changed. In other words, the Fermi level can be made closer to the valence band. Then, since a large built-in potential is obtained, the threshold voltage of the gate is increased, and normally-off is facilitated. Further, the carrier density of the two-dimensional electron gas can be increased in a range in which normally-off can be maintained corresponding to the increase in the gate threshold voltage, and the sheet resistance can be reduced. In order to increase the carrier density of the two-dimensional electron gas, the band gaps of the barrier layers 104, 113, and 404 may be increased or the film thickness may be increased.
  • the gate electrode 107 is not limited to a configuration made of Ni, and may be a metal electrode containing another metal (for example, Ti). Moreover, conductors other than metals, such as a polysilicon, may be sufficient.
  • the semiconductor device according to the present disclosure is useful as a power device such as a field effect transistor used in a power circuit of a consumer device such as a television.

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Abstract

半導体装置は、ＩｎｐＡｌｑＧａ１－ｐ－ｑＮ（０≦ｐ＋ｑ≦１、０≦ｐ、０≦ｑ）からなるチャネル層と、チャネル層上に形成され、チャネル層よりバンドギャップの大きなＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（０≦ｒ＋ｓ≦１、０≦ｒ）からなるバリア層と、バリア層の上に選択的に形成され、ＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（０≦ｔ＋ｕ≦１、０≦ｔ、ｓ＞ｕ）からなる拡散抑制層と、拡散抑制層の上に形成され、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０≦ｘ＋ｙ≦１、０≦ｘ、０≦ｙ）からなるｐ型導電層と、ｐ型導電層の上に形成されたゲート電極とを備える。

Description

半導体装置及びその製造方法
　本開示は、半導体装置及びその製造方法に関する。
　近年、パワーデバイスとして窒化ガリウム（ＧａＮ）系の化合物半導体材料を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の研究が活発に行なわれている。
　ＧａＮ等の窒化物半導体材料は、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）等の種々の混晶を作製できるため、従来のガリウム砒素（ＧａＡｓ）等の砒素系半導体材料と同様にヘテロ接合を形成することができる。特に、窒化物半導体によるヘテロ接合には、ドーピングをしない状態でも、そのヘテロ接合の界面において自発分極又はピエゾ分極によって生じる高濃度のキャリアが発生するという特徴がある。その結果、ＦＥＴを作製した場合には、該ＦＥＴがデプレッション型（ノーマリオン型）になり易く、従って、エンハンスメント型（ノーマリオフ型）の特性を得ることは難しい。しかしながら、現在、パワーエレクトロニクス市場で使用されているデバイスのほとんどがノーマリオフ型であり、ＧａＮ系の窒化物半導体装置についてもノーマリオフ型が強く求められている。
　ノーマリオフ型のトランジスタには、ゲート形成領域を掘り込むことにより、ゲートの閾値電圧を正の値にシフトさせる構造（例えば、非特許文献１を参照）や、サファイアからなる基板における結晶面の面方位である（１０－１２）面の上にＦＥＴを作製して、窒化物半導体の結晶成長の方向に分極電界を生じないようにすることにより、ノーマリオフ型を実現する方法等がある（例えば、非特許文献２を参照）。ここで、面方位におけるミラー指数に付した負符号「－」は、該負符号に続く一の指数の反転を便宜的に表わしている。
　また、ノーマリオフ型のＦＥＴを実現する有望な構造として、ゲート形成領域にｐ型ＧａＮ層を設けた接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が提案されている（例えば、特許文献１を参照）。
　ＪＦＥＴにおいて、ＧａＮからなるチャネル層とＡｌＧａＮからなるバリア層との間の第１のヘテロ界面に発生するピエゾ分極は、ＡｌＧａＮからなるバリア層とその上のｐ型ＧａＮ層との間の第２のヘテロ界面に発生する他のピエゾ分極によって打ち消される。これにより、ｐ型ＧａＮ層が形成されたゲート形成領域の直下の２次元電子ガス濃度（２ＤＥＧ：Ｔｗｏ　Ｄｉｍｅｎｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｇａｓ）を選択的に小さくすることができるため、ＪＦＥＴはノーマリオフ特性を実現できる。また、ｐｎ接合として、金属と半導体との接合であるショットキー接合よりもビルトインポテンシャルが大きいｐｎ接合をゲート電極に用いることにより、ゲートの立ち上がり電圧を大きくすることができる。このため、正のゲート電圧を印加してもゲートリーク電流を小さくすることができるという利点がある。
特開２００５－２４４０７２号公報
Ｔ．　Ｋａｗａｓａｋｉ　ｅｔ　ａｌ，　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ　２００５　ｔｅｃｈ．　ｄｉｇｅｓｔ　ｐｐ．２０６－２０７ Ｍ．　Ｋｕｒｏｄａ　ｅｔ　ａｌ，　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ　２００５　ｔｅｃｈ．　ｄｉｇｅｓｔ　ｐｐ．４７０－４７１
　図１及び図２はプロセスフローの異なるＪＦＥＴの試料断面図である。
　これら図１及び図２に示すＪＦＥＴは、ＧａＮ層９０１と、ＧａＮ層９０１上に形成されたＡｌＧａＮバリア層９０２と、ＡｌＧａＮバリア層９０２上に形成されたＴｉ／Ａｌからなるソース電極９０３及びドレイン電極９０４（以下、これらをＴｉ／Ａｌ電極と記載する場合あり）とを備える。
　ここで、上記ＡｌＧａＮとは、３元混晶ＡｌｕＧａ１－ｕＮ（ｕはある値、但し０≦ｕ≦１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＩｎＡｌＧａＮ、ＧａＮ等でもって略記される場合がある。例えば、窒化物半導体ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（ｘ、ｙはある値、但し０≦ｘ≦１、０≦ｙ≦１）はＩｎＡｌＧａＮと略記される。
　図１に示すＪＦＥＴは、ＡｌＧａＮ／ＧａＮエピタキシャル成長層にＴｉ／Ａｌ電極を形成することにより製造したものである。一方、図２に示すＪＦＥＴは、ｐ型ＧａＮ／ＡｌＧａＮ／ＧａＮエピタキシャル成長層に対してｐ型ＧａＮ層９０５だけをドライエッチングで選択的に除去した後、Ｔｉ／Ａｌ電極を形成することにより製造したものである。つまり、図１はドライエッチングを利用しないＪＦＥＴのプロセスフローを示す断面図であり、図２はドライエッチングを利用したＪＦＥＴのプロセスフローを示す断面図である。最終的な構造はどちらも同じである。
　図３は図１及び図２に示した２種類の試料のそれぞれのコンタクト抵抗率を示すグラフである。同図に示すように、ｐ型ＧａＮ層９０５を成長していない試料（ドライエッチング無の試料）のコンタクト抵抗に比べ、ｐ型ＧａＮ層９０５を成長した試料（ドライエッチング有の試料）のコンタクト抵抗が大きくなっている。
　図２に示した試料の二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）法を用いた分析結果から、ＡｌＧａＮバリア層９０２中にｐ型ドーパントであるＭｇが存在していることが分かった。ＡｌＧａＮバリア層９０２へＭｇのドーピングを行っていないにも関わらずＭｇが検出されたということは、ｐ型ＧａＮ層９０５の成長中にＭｇがＡｌＧａＮバリア層９０２へ拡散したと考えられる。通常、ＧａＮ系窒化物半導体の成長温度は１０００℃以上になるため、このＭｇの拡散を防ぐことは難しい。
　Ｍｇを含んだＡｌＧａＮバリア層９０２はｐ型化するため、コンタクト抵抗及びシート抵抗の悪化を引き起こす。ソース電極９０３及びドレイン電極９０４によく用いられるＴｉ／ＡｌなどのＡｌ系材料は、ｎ型ＧａＮ系窒化物半導体用の仕事関数が小さい金属材料であるため、ＡｌＧａＮバリア層９０２がｐ型化した場合はコンタクト抵抗が悪化する。また、ＡｌＧａＮバリア層９０２がｐ型化した場合は、ｉ型やｎ型の場合に比べて２次元電子ガスのキャリア密度が減少するため、シート抵抗が悪化する。
　以上より、ＪＦＥＴ型デバイスを作製するためにｐ型ＧａＮ層９０５を成長すると、このｐ型ＧａＮ層９０５にドープされたｐ型ドーパントの拡散がデバイス性能の悪化を引き起こす原因となる場合がある。
　本開示における技術はこのような問題点を解決するために提案されたものであり、コンタクト抵抗及びシート抵抗を改善できる半導体装置及びその製造方法を提供することを目的とする。
　上記課題を解決するために、本開示の一態様に係る半導体装置は、ＩｎｐＡｌｑＧａ１－ｐ－ｑＮ（０≦ｐ＋ｑ≦１、０≦ｐ、０≦ｑ）からなる第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりバンドギャップの大きなＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（０≦ｒ＋ｓ≦１、０≦ｒ）からなる第２の半導体層と、前記第２の半導体層の上に選択的に形成され、ＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（０≦ｔ＋ｕ≦１、０≦ｔ、ｓ＞ｕ）からなる第３の半導体層と、前記第３の半導体層の上に形成され、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０≦ｘ＋ｙ≦１、０≦ｘ、０≦ｙ）からなる第４の半導体層と、前記第４の半導体層の上に形成されたゲート電極とを備える。
　この構成によれば、半導体装置のバリア層である第２の半導体層とｐ型の導電性を有する第４の半導体層との間に第３の半導体層が存在するため、第４の半導体層の成長中にｐ型ドーパントが拡散しても、第２の半導体層へ拡散するｐ型ドーパントの量を低減することができる。このため、第２の半導体層のｐ型化を抑制することができコンタクト抵抗及びシート抵抗の悪化を抑制することができる。
　また、本開示の一態様に係る半導体装置の製造方法は、ＩｎｐＡｌｑＧａ１－ｐ－ｑＮ（０≦ｐ＋ｑ≦１、０≦ｐ、０≦ｑ）からなる第１の半導体層を形成する工程と、前記第１の半導体層上に、前記第１の半導体層よりバンドギャップの大きなＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（０≦ｒ＋ｓ≦１、０≦ｒ）からなる第２の半導体層を形成する工程と、前記第２の半導体層の上に、ＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（０≦ｔ＋ｕ≦１、０≦ｔ、ｓ＞ｕ）からなる第３の半導体層を形成する工程と、前記第３の半導体層の上に、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０≦ｘ＋ｙ≦１、０≦ｘ、０≦ｙ）からなる第４の半導体層を形成する工程と、前記第４の半導体層の上にゲート電極を形成する工程と、前記第４の半導体層を形成する工程の後、前記第３の半導体層および前記第４の半導体層のうち前記ゲート電極に対応する領域以外を除去する工程とを含む。
　この方法によれば、コンタクト抵抗及びシート抵抗を改善できる半導体装置を製造できる。
　本開示に係る半導体装置によれば、コンタクト抵抗及びシート抵抗を改善できる。
図１は、ドライエッチングを利用しないＪＦＥＴのプロセスフローを示す断面図である。 図２は、ドライエッチングを利用したＪＦＥＴのプロセスフローを示す断面図である。 図３は、図１及び図２に示した２種類の試料のそれぞれのコンタクト抵抗率を示すグラフである。 図４は、第１の実施形態に係る窒化物半導体装置の構成を示す断面図である。 図５（ａ）～（ｅ）は、第１の実施形態に係る窒化物半導体装置の製造工程を示す図である。 図６は、第１の実施形態の変形例１に係る窒化物半導体装置の構成を示す断面図である。 図７は、第１の実施形態の変形例２に係る窒化物半導体装置の構成を示す断面図である。 図８は、第１の実施形態の変形例３に係る窒化物半導体装置の構成を示す断面図である。 図９は、第１の実施形態の変形例４に係る窒化物半導体装置の構成を示す断面図である。 図１０は、第１の実施形態の変形例５に係る窒化物半導体装置の構成を示す断面図である。 図１１は、第２の実施形態に係る窒化物半導体装置の構成を示す断面図である。 図１２は、第３の実施形態に係る窒化物半導体装置の構成を示す断面図である。 図１３は、第４の実施形態に係る窒化物半導体装置の構成を示す断面図である。
　以下、本開示の実施形態について、図面を参照しながら説明する。但し、詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　なお、添付図面および以下の説明は当業者が本開示を十分に理解するためのものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　なお、以下で説明する実施形態は、いずれも本開示の一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（第１の実施形態）
　以下、第１の実施形態に係る半導体装置について、図４、５を参照しながら説明する。
　＜構成＞
　図４は、本開示の第１の実施形態に係る窒化物半導体装置１００の構成を示す断面図である。この窒化物半導体装置１００は、本開示における半導体装置の一例であり、例えば電界効果トランジスタである。
　窒化物半導体装置１００は、例えば（１１１）面を主面とするＳｉ基板１０１と、Ｓｉ基板１０１の（１１１）面上に設けられたＡｌＮからなるバッファ層１０２と、バッファ層１０２の上に設けられたＩｎｐＡｌｑＧａ１－ｐ－ｑＮ（ｐ＝０．０５，ｑ＝０．０２）で表されるチャネル層１０３と、チャネル層１０３の上に設けられたＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４と、バリア層１０４の上に部分的に設けられたＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５と、拡散抑制層１０５の上に設けられたｐ型の導電性を有するＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（ｘ＝０．０５，ｙ＝０．０５）で表されるｐ型導電層１０６とを備えている。
　ここで、バリア層１０４は、チャネル層１０３よりバンドギャップが大きい。これにより、窒化物半導体装置１００は、バリア層１０４とチャネル層１０３との界面に、２次元電子ガスが発生する。言い換えると、上記構成においてバリア層１０４のＩｎ及びＡｌのそれぞれの組成の組み合わせを変えることにより第２の半導体層のバンドギャップと格子定数とを変化させることができるが、チャネル層１０３とバリア層１０４との界面に電子が蓄積するように、バリア層１０４のバンドギャップはチャネル層１０３のバンドギャップより大きくする必要がある。
　なお、チャネル層１０３、バリア層１０４、拡散抑制層１０５、及び、ｐ型導電層１０６はこの順に、第１の半導体層、第２の半導体層、第３の半導体層、及び、第４の半導体層の一例である。
　例えば、バッファ層１０２の膜厚は１００ｎｍ、チャネル層１０３の膜厚は２μｍ、バリア層１０４の膜厚は３０ｎｍ、拡散抑制層１０５の膜厚は２５ｎｍ、ｐ型導電層１０６の膜厚は２００ｎｍである。
　ｐ型導電層１０６の上にはニッケル（Ｎｉ）からなるゲート電極１０７が形成されている。
　ゲート電極１０７の両側には、バリア層１０４と接触するように、それぞれチタン（Ｔｉ）／アルミニウム（Ａｌ）からなるソース電極１０８及びドレイン電極１０９が形成されている。
　ｐ型導電層１０６には、例えば５×１０１９／ｃｍ３のＭｇがドーピングされている。すなわち、ｐ型導電層１０６においてＭｇはｐ型ドーパントである。
　拡散抑制層１０５は、ｐ型導電層１０６からバリア層１０４へのＭｇの拡散を抑制する。拡散抑制層１０５には、ｐ型導電層１０６から拡散してきたＭｇが含まれるため、膜厚方向の長さあたりのＭｇ濃度の変化量は、p型導電層１０６よりも拡散抑制層１０５の方が大きい。拡散抑制層１０５のＭｇ濃度は、バリア層１０４と接する部分において１×１０１９／ｃｍ３以下となっている。バリア層１０４は、拡散抑制層１０５と接する部分においてＭｇ濃度は１×１０１９／ｃｍ３以下となっている。これにより、バリア層１０４のｐ型化を抑制できる。その結果、シート抵抗の悪化を低減し、ソース電極１０８及びドレイン電極１０９とオーミック接触が得られ、良好なオン抵抗を得ることができる。
　ここで、拡散抑制層１０５の膜厚は、バリア層１０４と接する部分においてＭｇ濃度が１×１０１９／ｃｍ３以下となるような膜厚に設定すればよい。
　以上のように、本実施形態に係る窒化物半導体装置１００は、バリア層１０４とｐ型導電層１０６との間に形成された拡散抑制層１０５を備える。このような構成により、ｐ型導電層１０６の成長中に、このｐ型導電層１０６からｐ型ドーパントであるＭｇが拡散しても、バリア層１０４へ拡散するＭｇの量を低減することができる。よって、バリア層１０４のｐ型化を抑制することができるので、コンタクト抵抗及びシート抵抗の悪化を抑制できる。
　具体的には、バリア層１０４のｐ型化を抑制することにより、チャネル層１０３とバリア層１０４との界面で発生している２次元電子ガスのキャリア密度の低下を抑制できる。よって、シート抵抗の悪化を抑制することができる。
　また、バリア層１０４のｐ型化を抑制することにより、Ａｌ系材料からなるソース電極１０８及びドレイン電極１０９のコンタクト抵抗の悪化を抑制できる。より具体的には、ソース電極１０８及びドレイン電極１０９を構成するＴｉ／ＡｌなどのＡｌ系材料は、ｎ型ＧａＮ系窒化物半導体用の仕事関数が小さい金属材料であるため、バリア層１０４がｐ型化した場合はコンタクト抵抗が悪化してしまう。これに対し、本実施形態では、拡散抑制層１０５を設けることによりバリア層１０４のｐ型化を抑制できるので、コンタクト抵抗の悪化を抑制できる。
　また、本実施形態に係る窒化物半導体装置１００は、ＩｎｐＡｌｑＧａ１－ｐ－ｑＮ（ｐ＝０．０５，ｑ＝０．０２）で表されるチャネル層１０３を備える。このようにチャネル層１０３にＩｎが添加されていることにより、チャネル層１０３とバリア層１０４との界面に発生する２次元電子ガスのキャリア移動度を増加することができる。また、チャネル層１０３にＡｌが添加されていることにより、絶縁破壊電圧を大きくすることができる。このチャネル層１０３に添加されているＡｌ組成が大きい程、絶縁破壊電圧は大きくなる。なお、チャネル層１０３には、Ｉｎ及びＡｌの少なくとも一方が添加されていなくてもよい。
　また、本実施形態において、ｐ型導電層１０６のｐ型ドーパントはＭｇであり、バリア層１０４は、拡散抑制層１０５と接する部分において、１×１０１９（／ｃｍ３）以下のＭｇ濃度を有し、拡散抑制層１０５は、バリア層１０４と接する部分において、１×１０１９（／ｃｍ３）以下のＭｇ濃度を有する。
　この構成によれば、ソース電極１０８及びドレイン電極１０９と接するバリア層１０４がｐ型化しないため、コンタクト抵抗及びシート抵抗の悪化を抑制することができる。具体的には、窒化ガリウム系ではｐ型ドーパントとしてＭｇやＺｎが選ばれるが、これらは不純物準位が深いために活性化率が低いことで知られている。加えて、窒化ガリウム系の結晶成長に用いられるＭＯＣＶＤ法による結晶成長においては、キャリアガスに用いる水素などが分解して生じる水素原子が、マグネシウムと結合したＭｇ－Ｈを形成し、Ｍｇを不活性化する。水素は、結晶成長後に真空中や不活性ガスの雰囲気中で８００℃程度の高温アニール処理を施すことである程度まで除去可能であるが、通常は１×１０１８～１０１９（／ｃｍ３）の高い濃度で残存する。窒化物におけるＭｇの活性化率は一般的に大きく見積もって１割程度であり各半導体層中に高濃度の水素が存在することを考えるとＭｇの濃度が１×１０１９（／ｃｍ３）以下であればバリア層１０４はｐ型化しにくく、１×１０１８（／ｃｍ３）以下であればバリア層１０４はｐ型化しないといえる。
　よって、バリア層１０４が、拡散抑制層１０５と接する部分において、１×１０１８（／ｃｍ３）以下のＭｇ濃度を有することにより、ソース電極１０８及びドレイン電極１０９と接するバリア層１０４がｐ型化しないため、コンタクト抵抗及びシート抵抗の悪化を抑制することができる。
　ｐ型半導体層であるｐ型導電層１０６からのＭｇの拡散は連続的に起こるため、バリア層１０４のＭｇ濃度が１×１０１９（／ｃｍ３）以下の場合には、拡散抑制層１０５のバリア層１０４と接する部分ではＭｇ濃度は１×１０１９（／ｃｍ３）以下となる。ただし、バリア層１０４中のＡｌ濃度が高いと、Ｍｇは拡散しづらく蓄積し易いため、バリア層１０４の拡散抑制層１０５と接する部分以外の部分ではＭｇ濃度が高くなる場合がある。
　また、ゲート電極１０７が形成される領域であるゲート電極形成領域以外における拡散抑制層１０５のｐ型導電層１０６と接する側のＭｇ濃度は任意である。すなわち、窒化物半導体装置１００の製造工程において、例えばプラズマドライエッチングによって除去される範囲における拡散抑制層１０５のＭｇの濃度は任意である。
　＜製造方法＞
　次に、本実施形態に係る窒化物半導体装置の製造方法について説明する。図５の（ａ）～（ｅ）は、本実施形態に係る窒化物半導体装置１００の製造工程を示す図である。
　まず、Ｓｉ基板１０１に対して、バッファ層１０２、チャネル層１０３、及び、バリア層１０４を、この順にＭＯＣＶＤ法により形成する。これにより、図５の（ａ）に示すように、Ｓｉ基板１０１、バッファ層１０２、チャネル層１０３、及び、バリア層１０４が形成される。この積層構造により、チャネル層１０３とバリア層１０４との界面には２次元電子ガスが発生する。
　次に、図５の（ｂ）に示すように拡散抑制層１０５をＭＯＣＶＤ法により形成し、さらに、図５の（ｃ）に示すようにｐ型導電層１０６をＭＯＣＶＤ法により形成し、Ｎｉからなるゲート電極層１０７ａを真空蒸着法あるいはスパッタリング法を用いて形成する。
　次に、図５の（ｄ）に示すように、ゲート電極形成領域以外のゲート電極層１０７ａを例えばＡｒ系ガスによるプラズマを用いたプラズマドライエッチング法によって除去し、続いて、拡散抑制層１０５及びｐ型導電層１０６を、Ｆ系ガスやＣｌ系ガスに酸素を添加したガスによるプラズマを用いたプラズマドライエッチング法によって除去する。
　ここで、ＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４のＡｌ組成とＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５のＡｌ組成との関係は、ｓ＞ｕである。このようにバリア層１０４のＡｌ組成が拡散抑制層１０５のＡｌ組成より高いことにより、Ｆ系ガスやＣｌ系ガスに酸素を添加したプラズマドライエッチングにおいて、バリア層１０４のエッチングレートが拡散抑制層１０５のエッチングレートより遅くなるので、拡散抑制層１０５を選択的に除去することができる。その結果、バリア層１０４の被エッチング量を抑制することができ、バリア層１０４とチャネル層１０３との界面に発生する２次元電子ガス濃度の減少を抑制することができる。
　次に、図５の（ｅ）に示すように、バリア層１０４の上に、Ｔｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９を真空蒸着法あるいはスパッタリング法を用いて形成する。
　以上の工程により、窒化物半導体装置１００が製造される。なお、上記製造工程では、ゲート電極層１０７ａのゲート電極形成領域以外の領域を除去することによりゲート電極１０７を形成したが、窒化物半導体装置１００の製造工程はこれに限らない。例えば、ｐ型導電層１０６をＭＯＣＶＤ法により形成した工程の後で、プラズマドライエッチング法によって、ゲート電極形成領域以外の拡散抑制層１０５及びｐ型導電層１０６を除去し、その後、リフトオフ法によりゲート電極１０７を形成してもよい。
　このように、本実施形態に係る窒化物半導体装置１００の製造方法では、拡散抑制層１０５を形成した後にｐ型導電層１０６を形成する。したがって、ｐ型導電層１０６を形成する際に、ｐ型ドーパントであるＭｇがｐ型導電層１０６からバリア層１０４へ拡散するのを抑制できる。つまり、コンタクト抵抗及びシート抵抗を改善できる窒化物半導体装置１００を製造できる。
　また、本実施形態に係る窒化物半導体装置１００は、ＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５と、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（ｘ＝０．０５，０．０５）で表されるｐ型導電層１０６とを備える。
　このように、拡散抑制層１０５及びｐ型導電層１０６にＩｎが添加されていることにより、製造時にプラズマドライエッチングを用いて、ゲート電極形成領域以外の拡散抑制層１０５及びｐ型導電層１０６を除去することが容易になる。具体的には、ＡｌＮとＧａＮとの格子定数差に比べてＩｎＮとＧａＮ及びＡｌＮとの格子定数差は大きい。よって、拡散抑制層１０５及びｐ型導電層１０６の非混和性が高くなるＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（０≦ｔ＋ｕ≦１）を作製できるので、プラズマドライエッチングが容易になる。なお、拡散抑制層１０５及びｐ型導電層１０６のそれぞれにＩｎが添加されていなくてもよい。
　また、本実施形態に係る窒化物半導体装置１００は、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（ｘ＝０．０５，０．０５）で表されるｐ型導電層１０６を備える。
　このように、ｐ型導電層１０６にＩｎ及びＡｌが添加されていることにより、ｐ型導電層１０６の成長中（図５の（ｃ））にｐ型ドーパントであるＭｇが拡散するのを抑制することができる。なお、ｐ型導電層１０６にＩｎ及びＡｌが添加されていなくてもよい。
　（第１の実施形態の変形例１）
　以下、第１の実施形態の変形例１について、図６を参照しながら説明する。
　本変形例に係る窒化物半導体装置は、本開示における半導体装置の一例であり、第１の実施形態に係る窒化物半導体装置１００とほぼ同じであるが、拡散抑制層にＩｎが添加されていない点が異なる。
　図６は、第１の実施形態の変形例１に係る窒化物半導体装置１５０の構成を示す断面図である。
　本変形例に係る窒化物半導体装置１５０は、図４に示した第１の実施形態に係る窒化物半導体装置１００のＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５を、アンドープＡｌｕＧａ１－ｕＮ（ｕ＝０．０３）で表される拡散抑制層１１０に置き換えた構造である。ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味するものとする。
　拡散抑制層１１０の膜厚は２５ｎｍである。この拡散抑制層１１０は、第１の実施形態に係る窒化物半導体装置１００の拡散抑制層１０５と比較して、Ｉｎが添加されていないことで非混和性を改善し結晶欠陥の少ない半導体を成長させることができる。これにより結晶欠陥起因の静電破壊を抑制できるなど、窒化物半導体装置１５０の信頼性を高めることができる。
　また、ゲート電極形成領域以外のｐ型導電層１０６と拡散抑制層１１０とを除去する工程において、ＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４に対してＡｌＧａＮで表される拡散抑制層１１０のＡｌ組成が低いため、Ｆ系ガスやＣｌ系ガスに酸素を添加したプラズマドライエッチングにおいてＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（ｒ＝０．０９，ｓ＝０．３２）バリア層１０４に対してＡｌＧａＮで表される拡散抑制層１１０のエッチングレートを遅くしＡｌＧａＮで表される拡散抑制層１１０を選択的にエッチングすることができる。
　つまり、ＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４のＡｌ組成とＡｌｕＧａ１－ｕＮ（ｕ＝０．０３）で表される拡散抑制層１１０のＡｌ組成との関係は、ｓ＞ｕである。よって、本実施形態に係る窒化物半導体装置１５０は実施形態１と同様の効果を奏する。すなわち、バリア層１０４のＡｌ組成が拡散抑制層１１０のＡｌ組成より高いことにより、Ｆ系ガスやＣｌ系ガスに酸素を添加したプラズマドライエッチングにおいてＡｌＧａＮで表される拡散抑制層１１０を選択的にエッチングすることができるので、２次元電子ガス濃度の減少を抑制することができる。
　以上のように、第１の実施形態の変形例１に係る窒化物半導体装置１５０は、アンドープＡｌｕＧａ１－ｕＮ（ｕ＝０．０３）で表される拡散抑制層１１０を備える。このように拡散抑制層１１０にＩｎが添加されていないことにより、本変形例に係る窒化物半導体装置１５０は、第１の実施形態に係る窒化物半導体装置１００と比較して信頼性を高めることができる。
　本変形例に係る窒化物半導体装置１５０の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、バリア層１０４を形成した後、拡散抑制層１０５に代わり拡散抑制層１１０を形成する点と、プラズマドライエッチングによってゲート電極形成領域以外のゲート電極層１０７ａ、ｐ型導電層１０６及び拡散抑制層１１０を除去する点とが異なる。これにより、窒化物半導体装置１５０が製造される。
　（第１の実施形態の変形例２）
　次に、第１の実施形態の変形例２について説明する。本変形例に係る窒化物半導体装置は、本開示における半導体装置の一例であり、第１の実施形態に係る窒化物半導体装置１００とほぼ同じであるが、拡散抑制層にＩｎ及びＡｌが添加されていない点が異なる。
　図７は第１の実施形態の変形例２に係る窒化物半導体装置１６０の構成を示す断面図である。
　本変形例に係る窒化物半導体装置１６０は、図４に示した第１の実施形態に係る窒化物半導体装置１００のＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５を、アンドープＧａＮで表される拡散抑制層１１１Ａに置き換えた構造である。
　拡散抑制層１１１Ａの膜厚は２５ｎｍである。この拡散抑制層１１１Ａは、第１の実施形態における拡散抑制層１０５と比較して、Ｉｎ及びＡｌが添加されていない。つまり、第１の実施形態の変形例１における拡散抑制層１１０と比較してＡｌが添加されていない。これにより、本変形例に係る窒化物半導体装置１６０は次のような効果を奏する。
　具体的には、ゲート電極形成領域以外のｐ型導電層１０６と拡散抑制層１１１Ａとを除去する工程において、拡散抑制層１１１ＡがＡｌを含まないため、拡散抑制層１１１Ａはバリア層１０４に比べてプラズマドライエッチングレートが速く選択的に除去可能である。これによりバリア層１０４の被エッチング量を抑制することができ、バリア層１０４とチャネル層１０３との界面に発生する２次元電子ガス濃度の減少を抑制することができる。
　以上のように、第１の実施形態の変形例２に係る窒化物半導体装置１６０は、アンドープＧａＮで表される拡散抑制層１１１Ａを備える。このように、本変形例における拡散抑制層１１１Ａは、第１の実施形態の変形例１における拡散抑制層１１０と比較してＡｌが添加されていないため、Ａｌを含むバリア層１０４に対する拡散抑制層１１１Ａの選択エッチングの選択比を大きくとることが容易となる。よって、バリア層１０４の被エッチング量を一層抑制することができる。したがって、チャネル層１０３とバリア層１０４との界面に発生する２次元電子ガス濃度の減少を抑制することができる。つまり、製造歩留まりを向上させることができる。
　本変形例に係る窒化物半導体装置１６０の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、バリア層１０４を形成した後、拡散抑制層１０５に代わり拡散抑制層１１１Ａを形成する点と、プラズマドライエッチングによってゲート電極形成領域以外のゲート電極層１０７ａ、ｐ型導電層１０６及び拡散抑制層１１１Ａを除去する点とが異なる。これにより、窒化物半導体装置１６０が製造される。
　（第１の実施形態の変形例３）
　次に、第１の実施形態の変形例３について説明する。本変形例に係る窒化物半導体装置は、本開示における半導体装置の一例であり、第１の実施形態の変形例２に係る窒化物半導体装置１００とほぼ同じであるが、拡散抑制層がｎ型である点が異なる。
　図８は第１の実施形態の変形例３に係る窒化物半導体装置１７０の構成を示す断面図である。
　本変形例に係る窒化物半導体装置１７０は、図８に示したアンドープＧａＮで表される拡散抑制層１１１Ａをｎ型ＧａＮで表される拡散抑制層１１１Ｂに置き換えた構造である。
　拡散抑制層１１１Ｂの膜厚は２５ｎｍ、Ｓｉ濃度は１×１０１８／ｃｍ３となっている。このように、拡散抑制層１１１Ｂは、第１の実施形態の変形例２における拡散抑制層１１１Ａと比較して、ｎ型ドーパントであるＳｉがドープされることによりｎ型となっている。これにより、ｐ型導電層１０６から拡散してきたｐ型ドーパントであるＭｇを補償できる。よって、バリア層１０４がｐ型化されにくくなる。
　また、ゲート電極形成領域以外のｐ型導電層１０６と拡散抑制層１１１Ｂとを除去する工程（図５の（ｄ））において、拡散抑制層１１１Ｂを完全に除去できなかった場合も、拡散抑制層１１１Ｂに添加されたＳｉがＭｇによるｐ型化を補償するため、拡散抑制層１１１Ｂから低コンタクト抵抗を得やすくすることができ、製造歩留まりを向上することができる。
　つまり、プラズマドライエッチングによって拡散抑制層１１１Ｂを完全に除去することができず、拡散抑制層１１１Ｂのうち下層が残ってしまった場合、その後のソース電極１０８及びドレイン電極１０９を形成する工程（図５の（ｅ））では、残った拡散抑制層１１１Ｂ上にソース電極１０８及びドレイン電極１０９が形成される。ここで、プラズマドライエッチングによって除去されずに残っている拡散抑制層１１１Ｂは、ｐ型導電層１０６から拡散してきたＭｇを補償することによりｉ型となる、あるいはｎ型のままである。よって、ソース電極１０８及びドレイン電極１０９は、拡散抑制層１１１Ｂから低コンタクト抵抗を得ることができ、製造歩留まりを向上することができる。
　以上のように、第１の実施形態の変形例３に係る窒化物半導体装置１７０は、１×１０１８（／ｃｍ３）以上のＳｉ濃度を有するｎ型の拡散抑制層１１１Ｂを備える。このように、本変形例における拡散抑制層１１１Ｂは、第１の実施形態の変形例２における拡散抑制層１１１Ａと比較してｎ型であることにより、ｐ型導電層１０６から拡散してきたＭｇを補償することができる。よって、バリア層１０４のｐ型化を一層抑制できるので、低コンタクト抵抗を得ることができる。さらに、プラズマドライエッチングによって拡散抑制層１１１Ｂを完全に除去することができない場合にも、低コンタクト抵抗を得ることができ、製造歩留まりを向上することができる。つまり、プラズマドライエッチングによって拡散抑制層１１１Ｂを完全に除去できる場合、及び、できない場合のいずれにおいても、低コンタクト抵抗を得ることができ、製造歩留まりを向上することができる。よって、高精度なエッチング精度を必要としないので、作製が容易となる。
　本変形例に係る窒化物半導体装置１７０の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、バリア層１０４を形成した後、拡散抑制層１０５に代わり拡散抑制層１１１Ｂを形成する点と、プラズマドライエッチングによってゲート電極形成領域以外のゲート電極層１０７ａ、ｐ型導電層１０６及び拡散抑制層１１１Ｂを除去する点とが異なる。これにより、窒化物半導体装置１７０が製造される。
　（第１の実施形態の変形例４）
　次に、第１の実施形態の変形例４について説明する。本変形例に係る窒化物半導体装置は、本開示における半導体装置の一例であり、第１の実施形態の変形例２に係る窒化物半導体装置１６０とほぼ同じであるが、チャネル層がアンドープＧａＮからなり、バリア層がアンドープＡｌＧａＮからなり、ｐ型導電層がｐ型ＧａＮからなる点が異なる。
　図９は第１の実施形態の変形例４に係る窒化物半導体装置１８０の構成を示す断面図である。
　本変形例に係る窒化物半導体装置１８０は、図７に示した第１の実施形態の変形例２に係る窒化物半導体装置１６０のＩｎｐＡｌｑＧａ１－ｐ－ｑＮ（ｐ＝０．０５，ｑ＝０．０２）で表されるチャネル層１０３をアンドープＧａＮで表されるチャネル層１１２に、ＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４をアンドープＡｌｓＧａ１－ｓＮ（ｓ＝０．３）で表されるバリア層１１３に、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（ｘ＝０．０５，０．０５）で表されるｐ型導電層１０６をｐ型ＧａＮで表されるｐ型導電層１１４に、それぞれ置き換えた構造である。拡散抑制層１１１Ａの膜厚は２５ｎｍ、バリア層１１３の膜厚は１０ｎｍ、ｐ型導電層１１４の膜厚は２００ｎｍである。
　このように、本変形例におけるｐ型導電層１１４は、第１の実施形態の変形例２におけるｐ型導電層１０６と比較してＡｌが添加されていない。これにより、本変形例に係る窒化物半導体装置１８０は次のような効果を奏する。
　具体的には、ｐ型導電層１１４にＡｌが添加されていないことにより、Ａｌが添加されることに起因する格子ひずみによる臨界膜厚に制限されることなくｐ型導電層１１４を成長させることができ、結晶欠陥の少ないｐ型導電層１１４を得ることができる。これにより、ゲート電極１０７とのコンタクト抵抗のばらつきを抑制することができ、歩留まりを向上させることができる。
　また、ゲート電極形成領域以外のｐ型導電層１１４と拡散抑制層１１１Ａとを除去する工程において、ｐ型導電層１１４と拡散抑制層１１１ＡとがそれぞれＡｌを含まないため、ｐ型導電層１１４と拡散抑制層１１１Ａとはバリア層１１３に比べてプラズマドライエッチングレートが速く選択的に除去可能である。これによりバリア層１１３の被エッチング量を抑制することができ、バリア層１１３とチャネル層１１２との界面に発生する２次元電子ガス濃度の減少を抑制することができる。
　また、本変形例におけるチャネル層１１２は、第１の実施形態の変形例２におけるチャネル層１０３と比較してＩｎおよびＡｌが添加されておらず、本変形例におけるバリア層１１３は、第１の実施形態の変形例２におけるバリア層１０４と比較してＩｎが添加されていない。これにより、本変形例に係る窒化物半導体装置１８０は次のような効果を奏する。
　具体的には、チャネル層１１２はＩｎおよびＡｌが添加されていないため、結晶欠陥を抑制することができ製造歩留まりを向上することができる。さらに、バリア層１１３にＩｎが添加されていないため、結晶欠陥を抑制することができ製造歩留まりを向上することができる。
　以上のように、第１の実施形態の変形例４に係る窒化物半導体装置１８０は、ｐ型ＧａＮで表されるｐ型導電層１１４を備える。このように、ｐ型導電層１１４にＡｌが添加されていないことにより、本変形例に係る窒化物半導体装置１８０は、Ａｌが添加されることに起因する格子ひずみによる臨界膜厚に制限されることなくｐ型導電層１１４を成長させることができ、結晶欠陥の少ないｐ型導電層１１４を得ることができる。これにより、ゲート電極１０７とのコンタクト抵抗のばらつきを抑制することができ、歩留まりを向上させることができる。
　本変形例に係る窒化物半導体装置１８０の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様である。すなわち、Ｓｉ基板１０１に対して、バッファ層１０２、チャネル層１１２、バリア層１１３、拡散抑制層１１１Ａ、及び、ｐ型導電層１１４を、この順に有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。その後、ゲート電極層１０７ａを真空蒸着法あるいはスパッタリング法を用いて形成し、さらに、ゲート電極形成領域以外のゲート電極層１０７ａ、ｐ型導電層１１４及び拡散抑制層１１１Ａを除去する。その後、バリア層１１３の上に、ソース電極１０８及びドレイン電極１０９を真空蒸着法あるいはスパッタリング法を用いて形成する。これにより、窒化物半導体装置１８０が製造される。
　（第１の実施形態の変形例５）
　次に、第１の実施形態の変形例５について説明する。本変形例に係る窒化物半導体装置は、半導体装置の一例であり、第１の実施形態に係る窒化物半導体装置１００とほぼ同じであるが、拡散抑制層が、ｎ型ＡｌｕＧａ１－ｕＮ（ｕ＝０．０３）で表される半導体層と、アンドープＡｌａＧａ１－ａＮで表される半導体層との積層構造である点が異なる。
　図１０は第１の実施形態の変形例５に係る窒化物半導体装置１９０の構成を示す断面図である。
　本変形例に係る窒化物半導体装置１９０は、図４に示した第１の実施形態に係る窒化物半導体装置１００のＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５を、ｎ型ＡｌｕＧａ１－ｕＮ（ｕ＝０．０３）で表される拡散抑制層１１５とアンドープＡｌａＧａ１－ａＮ（ａ＝０．０３）で表される拡散抑制層１１６との積層構造に置き換えた構造である。
　ｎ型ＡｌＧａＮからなる拡散抑制層１１５の膜厚は５ｎｍ、Ｓｉ濃度は１×１０１８／ｃｍ３で、アンドープＡｌＧａＮからなる拡散抑制層１１６の膜厚は２０ｎｍとなっている。ＧａＮ中に比べてＡｌＧａＮ中ではＭｇが拡散しづらくなるため、Ａｌが添加されていない場合と比べて、ｎ型ＡｌＧａＮからなる拡散抑制層１１５およびアンドープＡｌＧａＮからなる拡散抑制層１１６の存在によりバリア層１０４へのＭｇの拡散を抑制することができる。
　また、拡散抑制層１１５は、ｎ型ドーパントであるＳｉがドープされることによりｎ型となっている。これにより、ｐ型導電層１０６からアンドープＡｌＧａＮからなる拡散抑制層１１６を介して拡散してきたｐ型ドーパントであるＭｇを補償できる。よって、バリア層１０４がｐ型化されにくくなる。
　また、ゲート電極形成領域以外の、ｐ型導電層１０６と、ｎ型ＡｌＧａＮからなる拡散抑制層１１５と、アンドープＡｌＧａＮからなる拡散抑制層１１６とを除去する工程において、ｎ型ＡｌＧａＮからなる拡散抑制層１１５が完全に除去できなかった場合も、拡散抑制層１１５に添加されたＳｉがＭｇによるｐ型化を補償するため、拡散抑制層１１５から低コンタクト抵抗を得やすくすることができ、製造歩留まりを向上することができる。
　つまり、プラズマドライエッチングによって拡散抑制層１１５を完全に除去することができず、拡散抑制層１１５のうち下層が残ってしまった場合、その後のソース電極１０８及びドレイン電極１０９を形成する工程（図５の（ｅ））では、残った拡散抑制層１１５上にソース電極１０８及びドレイン電極１０９が形成される。ここで、プラズマドライエッチングによって除去されずに残っている拡散抑制層１１５は、ｐ型導電層１０６から拡散抑制層１１６を介して拡散してきたＭｇを補償することによりｉ型となる、あるいはｎ型のままである。よって、ソース電極１０８及びドレイン電極１０９は、拡散抑制層１１５から低コンタクト抵抗を得ることができ、製造歩留まりを向上することができる。
　以上のように、第１の実施形態の変形例５に係る窒化物半導体装置１９０は、第３の半導体層の一例として、１×１０１８（／ｃｍ３）以上のＳｉ濃度を有するｎ型ＡｌＧａＮからなる拡散抑制層１１５と、アンドープＡｌＧａＮからなる拡散抑制層１１６との積層構造を備える。このように、拡散抑制層１１５及び拡散抑制層１１６にＡｌが添加されていることにより、Ａｌが添加されていない場合と比較して、ｐ型導電層１０６からバリア層１０４へのＭｇの拡散を一層抑制することができる。よって、低コンタクト抵抗を得ることができる。
　また、拡散抑制層１１５がｎ型であることにより、ｐ型導電層１０６から拡散抑制層１１６を介して拡散してきたＭｇを補償することができる。よって、バリア層１０４のｐ型化を一層抑制できるので、低コンタクト抵抗を得ることができる。さらに、プラズマドライエッチングによって拡散抑制層１１５を完全に除去することができない場合にも、低コンタクト抵抗を得ることができ、製造歩留まりを向上することができる。つまり、プラズマドライエッチングによって拡散抑制層１１５を完全に除去できる場合、及び、できない場合のいずれにおいても、低コンタクト抵抗を得ることができ、製造歩留まりを向上することができる。よって、高精度なエッチング精度を必要としないので、デバイスの作製が容易となる。
　なお、拡散抑制層１１５はｎ型でなくてもよい。このような構成においても、拡散抑制層１１５にＡｌが添加されていることにより、Ａｌが添加されていない場合と比較して、ｐ型導電層１０６からバリア層１０４へのＭｇの拡散を一層抑制することができる。よって、低コンタクト抵抗を得ることができる。
　また、拡散抑制層１１６はＧａＮからなる半導体層であってもよく、このＧａＮからなる拡散抑制層１１６は１×１０１８（／ｃｍ３）以上のＳｉ濃度を有してもよい。
　これにより、拡散抑制層１１６がｎ型となるので、プラズマドライエッチングによって拡散抑制層１１６を完全に除去することができない場合にも、拡散抑制層１１６のＳｉがＭｇによるｐ型化を補償するため、拡散抑制層１１６から低コンタクト抵抗を得やすくすることができ、製造歩留まりを向上することができる。
　本変形例に係る窒化物半導体装置１９０の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、バリア層１０４を形成した後、拡散抑制層１０５に代わり拡散抑制層１１５及び拡散抑制層１１６を形成する点と、プラズマドライエッチングによってゲート電極形成領域以外のゲート電極層１０７ａ、ｐ型導電層１０６、拡散抑制層１１５及び拡散抑制層１１６を除去する点とが異なる。これにより、窒化物半導体装置１９０が製造される。
　（第２の実施形態）
　以下、第２の実施形態について、図１１を参照しながら説明する。本実施形態に係る窒化物半導体装置は、半導体装置の一例であり、第１の実施形態に係る窒化物半導体装置１００とほぼ同じであるが、さらにバリア層１０４上に形成されたキャップ層を備える点が異なる。なお、以下に示す各実施形態において、上記第１の実施形態と実質的に同一の構成要素には同一の符号を付して、その説明を省略する場合がある。
　図１１は、本開示の第２の実施形態に係る窒化物半導体装置２００の構成を示す断面図である。
　窒化物半導体装置２００は、例えば（１１１）面を主面とするＳｉ基板１０１と、Ｓｉ基板１０１の（１１１）面上に設けられたＡｌＮからなるバッファ層１０２と、バッファ層１０２の上に設けられたＩｎｐＡｌｑＧａ１－ｐ－ｑＮ（ｐ＝０．０５，ｑ＝０．０２）で表されるチャネル層１０３と、チャネル層１０３の上に設けられたＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４と、バリア層１０４の上に設けられたｎ型ＡｌＧａＮ（Ａｌ組成２０％）で表されるキャップ層２０１と、キャップ層２０１の上に部分的に設けられたＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５と、拡散抑制層１０５の上に設けられたｐ型の導電性を有するＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（ｘ＝０．０５，０．０５）で表されるｐ型導電層１０６とを備えている。
　例えば、バッファ層の膜厚は１００ｎｍ、チャネル層１０３の膜厚は２μｍ、バリア層１０４の膜厚は３０ｎｍ、ｎ型ＡｌＧａＮからなるキャップ層の膜厚は５ｎｍ、拡散抑制層１０５の膜厚は２５ｎｍ、ｐ型導電層１０６の膜厚は２００ｎｍである。
　ｐ型導電層１０６の上にはニッケル（Ｎｉ）からなるゲート電極１０７が形成されている。ゲート電極１０７の両側には、ｎ型ＡｌＧａＮからなるキャップ層２０１と接触するように、それぞれチタン（Ｔｉ）／アルミニウム（Ａｌ）からなるソース電極１０８及びドレイン電極１０９が形成されている。
　ｐ型層であるｐ型導電層１０６には、例えば５×１０１９／ｃｍ３のＭｇがドーピングされている。拡散抑制層１０５には、ｐ型導電層１０６から拡散したＭｇが含まれるが、その濃度はｎ型ＡｌＧａＮキャップからなる層２０１と接する部分において１×１０１９／ｃｍ３以下となっている。ｎ型ＡｌＧａＮからなるキャップ層２０１は、拡散抑制層１０５と接する部分においてＭｇ濃度は１×１０１９／ｃｍ３以下となっている。これにより、ｎ型ＡｌＧａＮ層からなるキャップ層２０１のｐ型化を抑制できる。また、ｎ型ＡｌＧａＮからなるキャップ層２０１中に含まれるＳｉがＭｇによるｐ型化を補償することができる。その結果、シート抵抗の悪化を低減し、ソース電極１０８及びドレイン電極１０９とオーミック接触が得られ、良好なオン抵抗を得ることができる。
　以上のように、本実施形態に係る窒化物半導体装置２００は、第１の実施形態に係る窒化物半導体装置１００と比較して、さらに、バリア層１０４上に形成されたｎ型ＡｌＧａＮからなるキャップ層２０１を備える。言い換えると、本実施形態に係る窒化物半導体装置２００は、バリア層１０４と接する側に形成されたＳｉをドーピングしていない層と、ソース電極１０８及びドレイン電極１０９と接する側に形成された１×１０１８（／ｃｍ３）以上のＳｉ濃度を有する層とが積層された構造を備える。なお、本実施形態におけるバリア層１０４とキャップ層２０１との積層構造は、第２の半導体層の一例である。
　この構成によれば、ｎ型化した層であるキャップ層２０１がソース電極１０８及びドレイン電極１０９と接するためコンタクト抵抗を低減することができる。また、チャネル層１０３と拡散抑制層１０５との間の半導体層（第２の半導体層）全体はｎ型にならないため、当該半導体層全体がｎ型である構成に比べてリーク電流を抑制し耐圧を向上させることができる。
　このように、バリア層１０４上にｎ型の半導体層であるキャップ層２０１が形成されていることにより、ｐ型導電層１０６から拡散抑制層１０５を介して拡散してきたｐ型ドーパントであるＭｇを補償できる。本実施形態において、ソース電極１０８及びドレイン電極１０９はキャップ層２０１上に形成されるので、本実施形態に係る窒化物半導体装置２００は、第１の実施形態に係る窒化物半導体装置１００と比較してコンタクト抵抗及びシート抵抗の悪化を一層抑制することができる。
　本実施形態に係る窒化物半導体装置２００の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、バリア層１０４を形成した後、かつ、拡散抑制層１０５を形成する前に、キャップ層２０１をＭＯＣＶＤ法により形成する点が異なる。これにより、窒化物半導体装置２００が製造される。
　（第３の実施形態）
　次に、第３の実施形態について、図１２を参照しながら説明する。本実施形態に係る窒化物半導体装置は、半導体装置の一例であり、第１の実施形態に係る窒化物半導体装置１００とほぼ同じであるが、さらに、拡散抑制層１０５とｐ型導電層１０６との間に形成されたｐ型ＡｌＧａＮからなるｐ型導電層を備える点が異なる。
　図１２は、本開示の第３の実施形態に係る窒化物半導体装置３００の構成を示す断面図である。
　窒化物半導体装置３００は、例えば（１１１）面を主面とするＳｉ基板１０１と、Ｓｉ基板１０１の（１１１）面上に設けられたＡｌＮからなるバッファ層１０２と、バッファ層１０２の上に設けられたＩｎｐＡｌｑＧａ１－ｐ－ｑＮ（ｐ＝０．０５，ｑ＝０．０２）で表されるチャネル層１０３と、チャネル層１０３の上に設けられたＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４と、バリア層１０４の上に部分的に設けられたＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５と、拡散抑制層１０５の上に設けられたＡｌａＧａ１－ａＮ（ａ＝０．２）で表されるｐ型の導電性をもつ半導体層であるｐ型導電層３０１と、ｐ型導電層３０１の上に設けられたｐ型の導電性を有するＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（ｘ＝０．０５，ｙ＝０．０５）で表されるｐ型導電層１０６とを備えている。
　例えば、バッファ層の膜厚は１００ｎｍ、チャネル層１０３の膜厚は２μｍ、バリア層１０４の膜厚は３０ｎｍ、拡散抑制層１０５の膜厚は２５ｎｍ、ｐ型ＡｌＧａＮからなるｐ型導電層３０１の膜厚は１５ｎｍ、ｐ型導電層１０６の膜厚は２００ｎｍである。
　ｐ型導電層１０６の上にはニッケル（Ｎｉ）からなるゲート電極１０７が形成されている。
　ゲート電極１０７の両側には、バリア層１０４と接触するように、それぞれチタン（Ｔｉ）／アルミニウム（Ａｌ）からなるソース電極１０８及びドレイン電極１０９が形成されている。
　ｐ型ＡｌＧａＮからなるｐ型導電層３０１、及び、ｐ型ＩｎＡｌＧａＮからなるｐ型導電層１０６にはそれぞれ、例えば５×１０１９／ｃｍ３のＭｇがドーピングされている。
　拡散抑制層１０５には、ｐ型ＡｌＧａＮからなるｐ型導電層３０１とｐ型ＩｎＡｌＧａＮからなるｐ型導電層１０６とから拡散したＭｇが含まれるが、その濃度はバリア層１０４と接する部分において１×１０１９／ｃｍ３以下となっている。バリア層１０４は、拡散抑制層１０５と接する部分においてＭｇ濃度は１×１０１９／ｃｍ３以下となっている。これにより、バリア層１０４のｐ型化を抑制できる。その結果、シート抵抗の悪化を低減し、ソース電極１０８及びドレイン電極１０９とオーミック接触が得られ、良好なオン抵抗を得ることができる。
　また、本実施形態に係る窒化物半導体装置３００には、ｐ型ＡｌＧａＮからなるｐ型導電層３０１が存在するため、ｐ型の半導体層としてｐ型ＧａＮ層のみが形成されている場合に比べて大きなビルトインポテンシャルが得られるため、ゲートのしきい値電圧が大きくなり、ノーマリオフ化が容易となり製造歩留まりが向上する。また、ゲートのしきい値電圧が大きくなった分に対応するだけ、ノーマリオフを保つことができる範囲で２次元電子ガスのキャリア密度を大きくすることができ、シート抵抗を低減することができるためオン抵抗を低減することができる。
　以上のように、本実施形態に係る窒化物半導体装置３００は、第１の実施形態に係る窒化物半導体装置１００と比較して、さらに、拡散抑制層１０５とｐ型ＩｎＡｌＧａＮからなるｐ型導電層１０６との間に形成されたｐ型ＡｌＧａＮからなるｐ型導電層３０１を備える。なお、本実施形態におけるｐ型導電層３０１とｐ型導電層１０６との積層構造は、第４の半導体層の一例である。
　このように、ｐ型ＡｌＧａＮからなるｐ型導電層３０１が形成されていることにより、本実施形態に係る窒化物半導体装置３００は、第１の実施形態に係る窒化物半導体装置１００と比較して、ノーマリオフ化が容易となる。具体的には、ｐ型ＡｌＧａＮからなるｐ型導電層３０１のバンドギャップが大きいため、その分だけフェルミ準位の位置を大きく変化させることができる。言い換えれば、フェルミ準位をより価電子帯に近づけることができる。すると、大きなビルトインポテンシャルが得られるため、ゲートのしきい値電圧が大きくなり、ノーマリオフ化が容易となる。また、ゲートのしきい値電圧が大きくなった分に対応して、ノーマリオフを保つことができる範囲で２次元電子ガスのキャリア密度を大きくすることができ、シート抵抗を低減することができる。２次元電子ガスのキャリア密度を大きくするには、バリア層１０４のバンドギャップを大きくしたり、膜厚を厚くしたりすればよい。
　なお、本実施形態において、ｐ型ＩｎＡｌＧａＮからなるｐ型導電層１０６に代わり、ＧａＮからなる半導体層を用いてもよい。つまり、第４の半導体層の一例として、拡散抑制層１０５と接する側に形成されたＡｌｚＧａ１－ｚＮ（０＜ｚ≦１）からなるｐ型導電層３０１と、ゲート電極１０７と接する側に形成されたＧａＮからなるｐ型の半導体層との積層構造を備えてもよい。
　この構成によれば、ＡｌＧａＮからなるｐ型導電層３０１がビルトインポテンシャルを大きくできるため、ノーマリオフのまま２次元電子ガス密度を大きくしてシート抵抗を低減することができる。また、このＡｌＧａＮからなるｐ型導電層３０１の上に、格子ひずみによる臨界膜厚に制限されることなくＧａＮからなるｐ型の半導体層を成長させることができる。よって、ＡｌＧａＮからなるｐ型導電層３０１とＧａＮからなるｐ型の半導体層との積層構造として、結晶欠陥の少ないｐ型の半導体層を得ることができる。これにより、ゲート電極１０７とのコンタクト抵抗のばらつきを抑制することができ、歩留まりを向上させることができる。
　本実施形態に係る窒化物半導体装置３００の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、拡散抑制層１０５を形成した後、かつ、ｐ型導電層１０６を形成する前に、ｐ型ＡｌＧａＮからなるｐ型導電層３０１をＭＯＣＶＤ法により形成する点と、プラズマドライエッチング法によって、ゲート電極形成領域以外のゲート電極層１０７ａ、ｐ型導電層１０６、ｐ型導電層３０１及び拡散抑制層１０５を除去する点が異なる。これにより、窒化物半導体装置３００が製造される。
　（第４の実施形態）
　次に、第４の実施形態について、図１３を参照しながら説明する。本実施形態に係る窒化物半導体装置は、半導体装置の一例であり、第１の実施形態に係る窒化物半導体装置１００とほぼ同じであるが、バリア層の上面がゲート電極１０７の下方に形成された凹部を有し、拡散抑制層が凹部に埋まるように形成されている点が異なる。
　図８は、本開示の第４の実施形態に係る窒化物半導体装置４００の構成を示す断面図である。
　窒化物半導体装置４００は、例えば（１１１）面を主面とするＳｉ基板１０１と、Ｓｉ基板１０１の（１１１）面上に設けられたＡｌＮからなるバッファ層１０２と、バッファ層１０２の上に設けられたＩｎｐＡｌｑＧａ１－ｐ－ｑＮ（ｐ＝０．０５，ｑ＝０．０２）で表されるチャネル層１０３と、チャネル層１０３の上に設けられたＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層４０４と、バリア層４０４の上に部分的に設けられたＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層４０５と、拡散抑制層４０５の上に設けられたｐ型の導電性を有するＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（ｘ＝０．０５，ｙ＝０．０５）で表されるｐ型導電層４０６とを備える。また、バリア層４０４の上面には、拡散抑制層４０５及びｐ型導電層４０６の下部を埋め込む凹部４０４ａが形成されている。
　バッファ層１０２の膜厚は１００ｎｍ、チャネル層１０３の膜厚は２μｍ、凹部４０４ａ以外におけるバリア層４０４の膜厚は５０ｎｍ、拡散抑制層４０５の膜厚は２５ｎｍ、ｐ型導電層４０６の膜厚は２００ｎｍである。
　ｐ型導電層４０６の上にはニッケル（Ｎｉ）からなるゲート電極１０７が形成されている。
　ゲート電極１０７の両側には、バリア層４０４と接触するように、それぞれチタン（Ｔｉ）／アルミニウム（Ａｌ）からなるソース電極１０８及びドレイン電極１０９が形成されている。
　ｐ型導電層４０６には５×１０１９／ｃｍ３のＭｇがドーピングされている。
　拡散抑制層４０５には、ｐ型導電層４０６から拡散したＭｇが含まれるが、その濃度はバリア層４０４と接する部分において１×１０１９／ｃｍ３以下となっている。バリア層４０４は、拡散抑制層４０５と接する部分においてＭｇ濃度は１×１０１９／ｃｍ３以下となっている。これにより、バリア層４０４のｐ型化を抑制できる。その結果、シート抵抗の悪化を低減し、ソース電極１０８及びドレイン電極１０９とオーミック接触が得られ、良好なオン抵抗を得ることができる。
　また、凹部４０４ａにより、ゲート電極１０７のドレイン側端や、ｐ型導電層４０６のドレイン側端に集中する電界を緩和させ、電界集中に起因する電流コラプスを抑制したり、デバイスの静電破壊を抑制することができる。
　また、第１の実施形態におけるバリア層１０４のように凹部が形成されていない場合は、デバイスのノーマリオフを実現するためにバリア層１０４全体の組成及び膜厚が制限される。これに対し、本実施形態におけるバリア層４０４のように凹部４０４ａが形成されている場合は、凹部４０４ａの下方のバリア層４０４の組成及び膜厚はノーマリオフを実現する範囲に制限を受けるが、凹部４０４ａの下方以外のバリア層４０４の組成及び膜厚は任意に設定できる。このため、本実施形態に係る窒化物半導体装置４００では、凹部４０４ａの下方以外のバリア層４０４の組成及び膜厚を２次元電子ガスのキャリア密度が増加するように設計してシート抵抗を低減することができオン抵抗を低減することができる。例えば、凹部４０４ａの下方以外で２次元電子ガスのキャリア密度を大きくするには、凹部４０４ａの下方以外のバリア層４０４の組成をバンドギャップが大きくなるような組成としたり、凹部４０４ａの下方以外のバリア層４０４の膜厚を厚くしたりすればよい。
　つまり、窒化物半導体装置４００をノーマリオフ型とするためには、ゲート電極１０７下方では２次元電子ガスのキャリア密度を小さくすることが必要である。すなわち、ゲート電極１０７の下方において、チャネル層１０３とバリア層４０４との界面に発生するピエゾ分極を、拡散抑制層４０５とｐ型導電層４０６との界面に発生するピエゾ分極によって打ち消すことが必要である。よって、ゲート電極１０７下方におけるバリア層４０４の組成及び膜厚は、窒化物半導体装置４００をノーマリオフ型にできる組成及び膜厚に制限される。しかしながら、２次元電子ガスのキャリア密度の減少はシート抵抗の悪化を引き起こす。
　そこで、本実施形態に係る窒化物半導体装置４００は、バリア層４０４に凹部４０４ａを形成し、この凹部４０４ａに拡散抑制層４０５及びｐ型導電層４０６の下部を埋め込むことにより、シート抵抗の良好なノーマリオフ型を実現している。
　以上のように、本実施形態に係る窒化物半導体装置４００は、第１の実施形態に係る窒化物半導体装置１００と比較して、バリア層４０４は上面に形成された凹部４０４ａを有し、凹部４０４ａが埋まるように拡散抑制層４０５が形成されている。
　このように、ゲート電極１０７下方においてバリア層４０４に凹部４０４ａを形成することにより、本実施形態に係る窒化物半導体装置４００は次のような効果を奏する。具体的にはゲート電極１０７のドレイン側端や、ｐ型導電層４０６のドレイン側端に集中する電界を緩和させることができる。よって、電界集中に起因する電流コラプスを抑制したり、電界集中に起因する窒化物半導体装置４００の破壊を防いだりすることができる。
　また、第１の実施形態におけるバリア層１０４のように凹部が形成されていない場合は、窒化物半導体装置１００のノーマリオフを実現するためにバリア層１０４の組成及び膜厚が制限される。これに対し、本実施形態におけるバリア層４０４のように、凹部４０４ａが形成されている場合は、窒化物半導体装置４００を積層方向から見た場合に凹部４０４ａが形成された領域のバリア層４０４の組成及び膜厚は窒化物半導体装置４００のノーマリオフを実現する範囲に制限を受けるが、凹部４０４ａ以外のバリア層４０４の組成及び膜厚は任意に設定できる。このため、本実施形態に係る窒化物半導体装置４００は、凹部４０４ａ以外のバリア層４０４の組成及び膜厚を２次元電子ガスのキャリア密度が増加するように設計してシート抵抗を低減することができる。
　なお、本実施形態において、拡散抑制層４０５は、窒化物半導体装置４００を積層方向から見て、凹部４０４ａの少なくとも一部が埋まるように形成されていればよい。ただし、凹部４０４ａの全てが埋まるように形成されていることがより好ましい。つまり、窒化物半導体装置４００を積層方向から見て、ゲート電極１０７が凹部４０４ａを覆うように形成されていることがより好ましい。
　このようにゲート電極１０７が凹部４０４ａを覆うことにより、以下に述べる理由からプロセス要因によるオン抵抗のバラツキを抑制し、歩留まりを向上することができる。すなわち、凹部４０４ａ下方では、凹部４０４ａ下方以外に比べて、２次元電子ガスのキャリア密度が小さいため、シート抵抗が高抵抗である。しかし、ゲート電極１０７直下の２次元電子ガスにおいてはゲート電極１０７に印加されるゲート電圧によりキャリアを誘起することができるため、ゲート電圧を印加しない場合に比べて２次元電子ガスのシート抵抗を低抵抗化することが可能である。一方、ゲート電極１０７直下以外では、２次元電子ガスのキャリア密度はエピタキシャル成長層（チャネル層１０３、バリア層４０４、拡散抑制層４０５、及び、ｐ型導電層４０６）の構造により決定されるため調整できない。よって、凹部４０４ａを全てゲート電極１０７で覆うことにより、凹部４０４ａの全てがゲート電極１０７で覆われていない場合、つまり凹部４０４ａの一部がゲート電極１０７で覆われている場合に比べて凹部４０４ａ下方の２次元電子ガスのキャリア密度を増加させることができ、シート抵抗を低抵抗化することができる。
　また、本実施形態では、凹部４０４ａにｐ型導電層４０６の下部が埋め込まれていたが、ｐ型導電層４０６の下部は凹部４０４ａに埋め込まれていなくてもよい。すなわち、ゲート電極１０７下方において、チャネル層１０３とバリア層４０４との界面と、拡散抑制層４０５とｐ型導電層４０６との界面との距離が、窒化物半導体装置４００のノーマリオフ型を実現できるだけ確保されていればよい。
　本実施形態に係る窒化物半導体装置４００の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、バリア層４０４を形成した後、かつ、拡散抑制層４０５を形成する前に、ドライエッチングによってバリア層４０４上面に凹部４０４ａを形成する点が異なる。これにより、窒化物半導体装置４００が製造される。
　以上のように、本開示における技術の例示として、実施の形態およびその変形例を説明した。そのために、添付図面および詳細な説明を提供した。
　したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
　また、上述の実施形態及び変形例は、本開示における技術を例示するためのものであるから、必ずしも記載した内容に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態及び変形例に施したものや、異なる実施形態及び変形例における構成要素を組み合わせて構築される形態も、本開示の一つまたは複数の態様の範囲内に含まれてもよい。
　例えば、上記第４の実施形態において、拡散抑制層４０５は、ＡｌａＧａ１－ａＮ（０＜ａ≦１）からなる層と、ＧａＮからなる層とが積層された構造であってもよい。
　この構成によれば、凹部４０４ａ以外の領域において、バリア層４０４に加えて拡散抑制層４０５のＡｌａＧａ１－ａＮ層（０＜ａ≦１）が、選択ドライエッチング後も残る。よって、凹部４０４ａ形成時に、バリア層４０４を、ノーマリオンとノーマリオフとの境界条件となる膜厚を超えた深さにエッチングし、ノーマリオンとノーマリオフとの境界条件の膜厚になるように拡散抑制層４０５を形成することで、凹部４０４ａ以外の領域の２次元電子ガスのキャリア密度を大きくすることができるため、シート抵抗を低減することができる。
　また、例えば、上述したＡｌａＧａ１－ａＮ（０＜ａ≦１）からなる層とＧａＮからなる層との積層構造により構成された拡散抑制層４０５において、ＡｌａＧａ１－ａＮ（０＜ａ≦１）からなる層は、１×１０１８（／ｃｍ３）以上のＳｉ濃度を有してもよい。
　この構成によれば、拡散抑制層４０５がｎ型ドーパントであるＳｉ濃度を１×１０１８（／ｃｍ３）以上含むため、低コンタクト抵抗を得ることができる。また、ｐ型導電層４０６から拡散してきたＭｇを補償できる。よって、バリア層４０４がｐ型化されにくくなるので低コンタクト抵抗を得やすくすることができ、製造歩留まりを向上することができる。
　また、例えば、上述したＡｌａＧａ１－ａＮ（０＜ａ≦１）からなる層とＧａＮからなる層との積層構造により構成された拡散抑制層４０５において、ＧａＮからなる層は１×１０１８（／ｃｍ３）以上のＳｉ濃度を有してもよい。
　この構成によれば、ゲート電極形成領域以外でのバリア層４０４と拡散抑制層４０５との選択エッチングにおいて拡散抑制層４０５中のＧａＮ層が完全に除去できなかった場合も、拡散抑制層４０５中のＧａＮ層のＳｉがＭｇによるｐ型化を補償するため、ソース電極１０８及びドレイン電極１０９が拡散抑制層４０５から低コンタクト抵抗を得やすくすることができ、製造歩留まりを向上することができる。
　また、例えば、上記各実施形態及び変形例において、バリア層１０４、１１３、４０４は、１×１０１８（／ｃｍ３）以上のＳｉ濃度を有してもよい。
　この構成によれば、バリア層１０４、１１３、４０４がｎ型ドーパントであるＳｉ濃度を１×１０１８（／ｃｍ３）以上含むため、ｎ型化される。このため、コンタクト抵抗を低減することができる。
　また、例えば、上記各実施形態及び変形例において、ｐ型導電層１０６、１１４、４０６のそれぞれは、ＡｌｚＧａ１－ｚＮ（０＜ｚ≦１）であってもよい。
　この構成によれば、ｐ型導電層１０６、１１４、４０６をＧａＮで構成する場合に比べてｐ型導電層１０６、１１４、４０６のバンドギャップが大きいため、その分だけフェルミ準位の位置を大きく変化させることができる。言い換えれば、フェルミ準位をより価電子帯に近づけることができる。すると、大きなビルトインポテンシャルが得られるため、ゲートのしきい値電圧が大きくなり、ノーマリオフ化が容易となる。また、ゲートのしきい値電圧が大きくなった分に対応して、ノーマリオフを保つことができる範囲で２次元電子ガスのキャリア密度を大きくすることができ、シート抵抗を低減することができる。２次元電子ガスのキャリア密度を大きくするには、バリア層１０４、１１３、４０４のバンドギャップを大きくしたり、膜厚を厚くしたりすればよい。
　また、ゲート電極１０７は、Ｎｉからなる構成に限らず、他の金属（例えばＴｉ）を含む金属電極であってもよい。また、ポリシリコンなどの金属以外の導電体であってもよい。
　本開示に係る半導体装置は、テレビ他の民生機器の電源回路等で用いられる、例えば電界効果トランジスタ等のパワーデバイスとして有用である。
１００，１５０，１６０，１７０，１８０，１９０，２００，３００，４００　　窒化物半導体装置（半導体装置）
１０１　　Ｓｉ基板
１０２　　バッファ層
１０３，１１２　　チャネル層（第１の半導体層）
１０４，１１３，４０４　　バリア層（第２の半導体層）
１０５，１１０，１１１Ａ，１１１Ｂ，１１５，１１６，４０５　　拡散抑制層（第３の半導体層）
１０６，１１４，３０１，４０６　　ｐ型導電層（第４の半導体層）
１０７　　ゲート電極
１０７ａ　　ゲート電極層
１０８，９０３　　ソース電極
１０９，９０４　　ドレイン電極
４０４ａ　　凹部
９０１　　ＧａＮ層
９０２　　ＡｌＧａＮバリア層
９０５　　ｐ型ＧａＮ層

Claims (16)

  1. 　ＩｎｐＡｌｑＧａ１－ｐ－ｑＮ（０≦ｐ＋ｑ≦１、０≦ｐ、０≦ｑ）からなる第１の半導体層と、
    　前記第１の半導体層上に形成され、前記第１の半導体層よりバンドギャップの大きなＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（０≦ｒ＋ｓ≦１、０≦ｒ）からなる第２の半導体層と、
    　前記第２の半導体層の上に選択的に形成され、ＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（０≦ｔ＋ｕ≦１、０≦ｔ、ｓ＞ｕ）からなる第３の半導体層と、
    　前記第３の半導体層の上に形成され、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０≦ｘ＋ｙ≦１、０≦ｘ、０≦ｙ）からなる第４の半導体層と、
    　前記第４の半導体層の上に形成されたゲート電極とを備える
    　半導体装置。
  2. 　前記第３の半導体層は、膜厚方向の長さあたりのp型ドーパント量の変化量が第４の半導体層における変化量よりも小さい
    　請求項１に記載の半導体装置。
  3. 　前記第２の半導体層は、上面に形成された凹部を有し、
    　前記第３の半導体層は、積層方向から見て前記凹部の少なくとも一部が埋まるように形成されている
    　請求項１と２のいずれか１項に記載の半導体装置。
  4. 　前記第３の半導体層は、積層方向から見て前記凹部が埋まるように形成されている
    　請求項３に記載の半導体装置。
  5. 　前記第４の半導体層のｐ型ドーパントはＭｇであり、
    　前記第２の半導体層は、前記第３の半導体層と接する部分において、１×１０１９（／ｃｍ３）以下のＭｇ濃度を有し、
    　前記第３の半導体層は、前記第２の半導体層と接する部分において、１×１０１９（／ｃｍ３）以下のＭｇ濃度を有する
    　請求項１と２のいずれか１項に記載の半導体装置。
  6. 　前記第３の半導体層がＧａＮである
    　請求項１と２のいずれか１項に記載の半導体装置。
  7. 　前記第３の半導体層が１×１０１８（／ｃｍ３）以上のＳｉ濃度を有する
    　請求項１と２のいずれか１項に記載の半導体装置。
  8. 　前記第３の半導体層は、ＡｌａＧａ１－ａＮ（０＜ａ≦１）からなる層と、ＧａＮからなる層とが積層された構造である
    　請求項３に記載の半導体装置。
  9. 　前記第３の半導体層のＡｌａＧａ１－ａＮ（０＜ａ≦１）からなる層が１×１０１８（／ｃｍ３）以上のＳｉ濃度を有する
    　請求項８に記載の半導体装置。
  10. 　前記第３の半導体層のＧａＮからなる層が１×１０１８（／ｃｍ３）以上のＳｉ濃度を有する
    　請求項８に記載の半導体装置。
  11. 　前記第２の半導体層が１×１０１８（／ｃｍ３）以上のＳｉ濃度を有する
    　請求項１と２のいずれか１項に記載の半導体装置。
  12. 　前記第２の半導体層は、前記第１の半導体層と接する側に形成されたＳｉをドーピングしていない層と、ソース電極及びドレイン電極と接する側に形成された１×１０１８（／ｃｍ３）以上のＳｉ濃度を有する層とが積層された構造である
    　請求項１と２のいずれか１項に記載の半導体装置。
  13. 　前記第４の半導体層がＧａＮである
    　請求項１と２のいずれか１項に記載の半導体装置。
  14. 　前記第４の半導体層がＡｌｚＧａ１－ｚＮ（０＜ｚ≦１）である
    　請求項１と２のいずれか１項に記載の半導体装置。
  15. 　前記第４の半導体層は、前記第３の半導体層と接する側に形成されたＡｌｚＧａ１－ｚＮ（０＜ｚ≦１）からなる層と、ゲート電極と接する側に形成されたＧａＮからなる層とが積層された構造である
    　請求項１と２のいずれか１項に記載の半導体装置。
  16. 　ＩｎｐＡｌｑＧａ１－ｐ－ｑＮ（０≦ｐ＋ｑ≦１、０≦ｐ、０≦ｑ）からなる第１の半導体層を形成する工程と、
    　前記第１の半導体層上に、前記第１の半導体層よりバンドギャップの大きなＩｎｒＡｌｓＧａ１－ｒ－ｓＮ（０≦ｒ＋ｓ≦１、０≦ｒ）からなる第２の半導体層を形成する工程と、
    　前記第２の半導体層の上に、ＩｎｔＡｌｕＧａ１－ｔ－ｕＮ（０≦ｔ＋ｕ≦１、０≦ｔ、ｓ＞ｕ）からなる第３の半導体層を形成する工程と、
    　前記第３の半導体層の上に、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０≦ｘ＋ｙ≦１、０≦ｘ、０≦ｙ）からなる第４の半導体層を形成する工程と、
    　前記第４の半導体層の上にゲート電極を形成する工程と、
    　前記第４の半導体層を形成する工程の後、前記第３の半導体層および前記第４の半導体層のうち前記ゲート電極に対応する領域以外を除去する工程とを含む
    　半導体装置の製造方法。
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