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JP7098768B2 - Semiconductor device - Google Patents

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JP7098768B2 JP2021020148A JP2021020148A JP7098768B2 JP 7098768 B2 JP7098768 B2 JP 7098768B2 JP 2021020148 A JP2021020148 A JP 2021020148A JP 2021020148 A JP2021020148 A JP 2021020148A JP 7098768 B2 JP7098768 B2 JP 7098768B2
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Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来、コレクタ－エミッタ間の飽和電圧ＶＣＥ（ｓａｔ）および短絡耐量の高いトレンチ型ＩＧＢＴは、ｐ型フローティング領域を有している。ｐ型フローティング領域は、一般的に、トレンチゲートに接するように、ドリフト層内に拡散して形成されている。このドリフト層は、エピタキシャルウエハか、またはそれと同程度の抵抗値を有する引き上げウエハである。 Conventionally, a trench-type IGBT having a high saturation voltage VCE (sat) between a collector and an emitter and a high short-circuit tolerance has a p-type floating region. The p-type floating region is generally formed by diffusing into the drift layer so as to be in contact with the trench gate. This drift layer is an epitaxial wafer or a pull-up wafer having a resistance value similar to that of the epitaxial wafer.

町田悟、杉山隆英、石子雅康、保田智史、斎藤順、濱田公守、「ＩＧＢＴのスイッチング損失と素子容量の関連解析」、電気学会電子材料研究会資料（ＥＦＭ－０９，１６－２６，２８－２９）、ｐ．５５－５９Satoru Machida, Takahide Sugiyama, Masayasu Ishiko, Satoshi Yasuda, Jun Saito, Kimimori Hamada, "Analysis of Relationship between Switching Loss of IGBT and Element Capacity", Institute of Electrical Engineers of Japan Electronic Materials Study Group Materials (EFM-09, 16-26, 28- 29), p. 55-59 渡邉聡、森睦宏、新井大夏、石橋亨介、豊田靖、織田哲男、原田卓、齊藤克明、「フローティングｐ層をゲートから分離した低損失、低ノイズ、高信頼な１．７ｋＶトレンチＩＧＢＴ」、電気学会電子デバイス研究会資料（ＥＤＤ－１１，６６－８３）、ｐ．６７－７１Satoshi Watanabe, Mutshiro Mori, Daxia Arai, Tosuke Ishibashi, Yasushi Toyoda, Tetsuo Oda, Taku Harada, Katsuaki Saito, "Low loss, low noise, highly reliable 1.7kV trench IGBT with floating p-layer separated from the gate" , Institute of Electrical Engineers of Japan Electronic Device Study Group Materials (EDD-11,66-83), p. 67-71 特許第４７８５３３４号公報Japanese Patent No. 4785334

本発明の一実施形態は、スイッチング損失および共振ノイズの発生を低減できる半導体装置を提供する。 One embodiment of the present invention provides a semiconductor device capable of reducing the generation of switching loss and resonance noise.

本発明の一実施形態は、アクティブ領域を有する半導体層と、前記アクティブ領域に配列された複数のゲート構造と、前記半導体層の上に配置され、外部から制御信号が付与されるパッド部、前記半導体層の上に引き回され、複数の前記ゲート構造に電気的に接続された配線部、および、前記配線部の少なくとも一部を前記パッド部から分離する除去領域を含む表面ゲート電極と、前記表面ゲート電極よりも高い抵抗値を有し、平面視において前記除去領域を横切って前記パッド部および前記配線部に電気的に接続された接続配線と、を含む、半導体装置を提供する。 In one embodiment of the present invention, a semiconductor layer having an active region, a plurality of gate structures arranged in the active region, a pad portion arranged on the semiconductor layer and to which a control signal is applied from the outside, said. A surface gate electrode including a wiring portion routed over a semiconductor layer and electrically connected to the gate structure, and a removal region for separating at least a part of the wiring portion from the pad portion, and the above. Provided is a semiconductor device having a resistance value higher than that of a surface gate electrode and including a connection wiring electrically connected to the pad portion and the wiring portion across the removal region in a plan view.

図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。FIG. 1 is a schematic plan view of a semiconductor device according to the first embodiment of the present invention. 図２Ａは、図１に示す半導体装置の模式的な断面図である。FIG. 2A is a schematic cross-sectional view of the semiconductor device shown in FIG. 図２Ｂは、図１に示す半導体装置のトレンチの一端部を示す模式的な断面図である。FIG. 2B is a schematic cross-sectional view showing one end of a trench of the semiconductor device shown in FIG. 図３は、参考例に係る半導体装置の模式的な断面図である。FIG. 3 is a schematic cross-sectional view of the semiconductor device according to the reference example. 図４は、図１に示す半導体装置および参考例に係る半導体装置の各定常損失を比較するためのグラフである。FIG. 4 is a graph for comparing the steady-state losses of the semiconductor device shown in FIG. 1 and the semiconductor device according to the reference example. 図５は、図１に示す半導体装置および参考例に係る半導体装置の各キャリア密度を比較するためのグラフである。FIG. 5 is a graph for comparing the carrier densities of the semiconductor device shown in FIG. 1 and the semiconductor device according to the reference example. 図６Ａは、図１の半導体装置の製造工程の一例を説明するための断面図である。FIG. 6A is a cross-sectional view for explaining an example of the manufacturing process of the semiconductor device of FIG. 図６Ｂは、図６Ａの次の製造工程を示す図である。FIG. 6B is a diagram showing the next manufacturing process of FIG. 6A. 図６Ｃは、図６Ｂの次の製造工程を示す図である。FIG. 6C is a diagram showing the next manufacturing process of FIG. 6B. 図６Ｄは、図６Ｃの次の製造工程を示す図である。FIG. 6D is a diagram showing the next manufacturing process of FIG. 6C. 図６Ｅは、図６Ｄの次の製造工程を示す図である。FIG. 6E is a diagram showing the next manufacturing process of FIG. 6D. 図６Ｆは、図６Ｅの次の製造工程を示す図である。FIG. 6F is a diagram showing the next manufacturing process of FIG. 6E. 図６Ｇは、図６Ｆの次の製造工程を示す図である。FIG. 6G is a diagram showing the next manufacturing process of FIG. 6F. 図６Ｈは、図６Ｇの次の製造工程を示す図である。FIG. 6H is a diagram showing the next manufacturing process of FIG. 6G. 図６Ｉは、図６Ｈの次の製造工程を示す図である。FIG. 6I is a diagram showing the next manufacturing process of FIG. 6H. 図６Ｊは、図６Ｉの次の製造工程を示す図である。FIG. 6J is a diagram showing the next manufacturing process of FIG. 6I. 図６Ｋは、図６Ｊの次の製造工程を示す図である。FIG. 6K is a diagram showing the next manufacturing process of FIG. 6J. 図７は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。FIG. 7 is a schematic cross-sectional view of the semiconductor device according to the second embodiment of the present invention. 図８は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。FIG. 8 is a schematic cross-sectional view of the semiconductor device according to the third embodiment of the present invention. 図９は、本発明の第４実施形態に係る半導体装置の模式的な断面図である。FIG. 9 is a schematic cross-sectional view of the semiconductor device according to the fourth embodiment of the present invention. 図１０は、本発明の第５実施形態に係る半導体装置の模式的な平面図である。FIG. 10 is a schematic plan view of the semiconductor device according to the fifth embodiment of the present invention. 図１１は、図１０に示す半導体装置の引き回し配線を説明するための模式的な平面図である。FIG. 11 is a schematic plan view for explaining the routing wiring of the semiconductor device shown in FIG. 図１２は、図１０に示す半導体装置の引き回し配線の拡大平面図である。FIG. 12 is an enlarged plan view of the routing wiring of the semiconductor device shown in FIG. 図１３Ａは、図１２に示す切断面線XIIIA－XIIIAから見た断面図である。FIG. 13A is a cross-sectional view seen from the cut plane line XIIIA-XIIIA shown in FIG. 図１３Ｂは、図１０に示す半導体装置の電気的構造を説明するための電気回路図である。FIG. 13B is an electric circuit diagram for explaining the electrical structure of the semiconductor device shown in FIG. 図１４Ａは、図１０に示す半導体装置のスイッチング特性を示すグラフである。FIG. 14A is a graph showing the switching characteristics of the semiconductor device shown in FIG. 図１４Ｂは、図１０に示す半導体装置のスイッチング特性を示すグラフである。FIG. 14B is a graph showing the switching characteristics of the semiconductor device shown in FIG. 図１４Ｃは、図１０に示す半導体装置のスイッチング特性を示すグラフである。FIG. 14C is a graph showing the switching characteristics of the semiconductor device shown in FIG. 図１５は、本発明の第６実施形態に係る半導体装置の模式的な平面図である。FIG. 15 is a schematic plan view of the semiconductor device according to the sixth embodiment of the present invention. 図１６は、図１５に示す半導体装置の引き回し配線を説明するための模式的な平面図である。FIG. 16 is a schematic plan view for explaining the routing wiring of the semiconductor device shown in FIG. 図１７は、前記第１実施形態に係る半導体装置の変形例を示す模式的な断面図である。FIG. 17 is a schematic cross-sectional view showing a modified example of the semiconductor device according to the first embodiment. 図１８は、前記第１～第４実施形態に係る半導体装置が適用されるインバータ回路を説明するための回路図である。FIG. 18 is a circuit diagram for explaining an inverter circuit to which the semiconductor device according to the first to fourth embodiments is applied. 図１９は、前記第５および第６実施形態に係る半導体装置の変形例を示す模式的な断面図である。FIG. 19 is a schematic cross-sectional view showing a modification of the semiconductor device according to the fifth and sixth embodiments. 図２０は、前記第５および第６実施形態に係る半導体装置が適用されるインバータ回路を説明するための回路図である。FIG. 20 is a circuit diagram for explaining an inverter circuit to which the semiconductor device according to the fifth and sixth embodiments is applied.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、その表面の法線方向から見た平面視（以下、単に「平面視」と言う。）正方形状に形成されており、その表面周縁部には、ゲートフィンガー２と、ゲートパッド３とが形成されている。ゲートフィンガー２は、平面視において、半導体装置１の周縁部に沿って略四角環状に形成されている。ゲートフィンガー２に取り囲まれた領域には、アクティブ領域４が形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic plan view of the semiconductor device 1 according to the first embodiment of the present invention.
The semiconductor device 1 is formed in a square shape in a plan view (hereinafter, simply referred to as “plan view”) viewed from the normal direction of the surface thereof, and a gate finger 2 and a gate pad are formed on the peripheral portion of the surface thereof. 3 and are formed. The gate finger 2 is formed in a substantially square ring shape along the peripheral edge portion of the semiconductor device 1 in a plan view. An active region 4 is formed in a region surrounded by the gate finger 2.

ゲートフィンガー２の一辺に沿う領域の長手方向中央部には、平面視略四角形状のゲートパッド３が設けられている。ゲートパッド３は、ゲートフィンガー２と一体的に連なるように形成されている。ゲートパッド３には、ボンディングワイヤ（図示せず）が接続され、これにより、半導体装置１に電力が供給される。ゲートフィンガー２およびゲートパッド３は、たとえば、Ａｌを主成分として含む金属材料からなる。なお、この実施形態では、半導体装置１の一辺に沿う領域の長手方向中央部にゲートパッド３が設けられた例について説明するが、ゲートフィンガー２の一つの角部にゲートパッド３が形成されていてもよい。 A gate pad 3 having a substantially square shape in a plan view is provided in the central portion in the longitudinal direction of the region along one side of the gate finger 2. The gate pad 3 is formed so as to be integrally connected to the gate finger 2. A bonding wire (not shown) is connected to the gate pad 3, whereby power is supplied to the semiconductor device 1. The gate finger 2 and the gate pad 3 are made of, for example, a metal material containing Al as a main component. In this embodiment, an example in which the gate pad 3 is provided at the central portion in the longitudinal direction of the region along one side of the semiconductor device 1 will be described, but the gate pad 3 is formed at one corner of the gate finger 2. You may.

ゲートフィンガー２およびゲートパッド３に取り囲まれた領域内には、ゲートフィンガー２およびゲートパッド３と、エミッタ電極６とが接触することを防止するための除去領域５が形成されている。除去領域５は、ゲートフィンガー２およびゲートパッド３に沿うように、平面視凹環状に形成されている。エミッタ電極６は、除去領域５に取り囲まれた領域を覆うように、平面視において一部が選択的に凹んだ凹状に形成されている。ゲートパッド３は、エミッタ電極６の凹んだ領域に配置されている。エミッタ電極６は、たとえば、ゲートフィンガー２およびゲートパッド３と同じ金属材料からなる。 In the region surrounded by the gate finger 2 and the gate pad 3, a removal region 5 for preventing the gate finger 2 and the gate pad 3 from coming into contact with the emitter electrode 6 is formed. The removal region 5 is formed in a planar annular shape along the gate finger 2 and the gate pad 3. The emitter electrode 6 is formed in a concave shape in which a part of the emitter electrode 6 is selectively recessed in a plan view so as to cover the region surrounded by the removal region 5. The gate pad 3 is arranged in a recessed region of the emitter electrode 6. The emitter electrode 6 is made of, for example, the same metal material as the gate finger 2 and the gate pad 3.

アクティブ領域４には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）の単位セル７を形成するＦＥＴ構造８が、ストライプ状に複数形成されている。複数のＦＥＴ構造８の間には一定幅の領域が設けられており、この領域に環状トレンチ１０が１つずつ形成されている。これにより、アクティブ領域４においてＦＥＴ構造８と環状トレンチ１０とが、交互に形成された構成となっている。 In the active region 4, a plurality of FET structures 8 forming unit cells 7 of IGBTs (Insulated Gate Bipolar Transistors) are formed in a striped pattern. A region having a constant width is provided between the plurality of FET structures 8, and an annular trench 10 is formed in this region one by one. As a result, the FET structure 8 and the annular trench 10 are alternately formed in the active region 4.

環状トレンチ１０は、前記ストライプ方向に沿って長手な長方形環状に形成された閉曲線構造に形成されている。環状トレンチ１０の内方領域には、ｐ型フローティング領域９（図１の破線で示す領域）が形成されている。
なお、環状トレンチ１０の形状は、平面視長方形環状に限定されず、環状に形成されていればどのような形状であってもよい。たとえば、平面視楕円環状の環状トレンチ１０が形成されていてもよい。 The annular trench 10 is formed in a closed curve structure formed in a rectangular annular shape long along the stripe direction. A p-type floating region 9 (region shown by a broken line in FIG. 1) is formed in the inner region of the annular trench 10.
The shape of the annular trench 10 is not limited to the rectangular annular shape in a plan view, and may be any shape as long as it is formed in an annular shape. For example, the annular trench 10 having an elliptical annular shape in a plan view may be formed.

環状トレンチ１０の長手方向両端部には、それぞれ、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２が形成されている。ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２は、環状トレンチ１０の各端部から互いに反対向きに、外方および内方に引き出されている。
ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２は、いずれも、平面視において環状トレンチ１０と一体的に連なるアーチ状に形成されている。より具体的に、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２は、いずれも、環状トレンチ１０の短辺上に架かるアーチ状（この実施形態では、互いに対向する一対の柱部と、当該一対の柱部を連設する梁部とを含む角アーチ状）に形成されている。そして、各環状トレンチ１０に形成されたゲート用コンタクトトレンチ１１を（具体的には、ゲート用コンタクトトレンチ１１の梁部を覆って）横切るようにゲートフィンガー２が配置されている。 A contact trench 11 for a gate and a contact trench 12 for an emitter are formed at both ends of the annular trench 10 in the longitudinal direction, respectively. The gate contact trench 11 and the emitter contact trench 12 are drawn outward and inward from each end of the annular trench 10 in opposite directions.
Both the gate contact trench 11 and the emitter contact trench 12 are formed in an arch shape integrally connected to the annular trench 10 in a plan view. More specifically, the gate contact trench 11 and the emitter contact trench 12 are both arched on the short side of the annular trench 10 (in this embodiment, a pair of pillars facing each other and a pair of columns). It is formed in a square arch shape including a beam portion that connects columns. Then, the gate finger 2 is arranged so as to cross the gate contact trench 11 formed in each annular trench 10 (specifically, covering the beam portion of the gate contact trench 11).

次に、図２Ａおよび図２Ｂを参照して、半導体装置１の断面図について説明する。図２Ａは、図１に示す半導体装置１の模式的な断面図である。図２Ｂは、図１に示す半導体装置１の環状トレンチ１０の一端部を示す模式的な断面図である。図２Ａは、環状トレンチ１０のストライプ方向に垂直な方向に半導体装置１を切断したときの断面図である。図２Ｂは、環状トレンチ１０の短辺、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２を横切る方向に半導体装置１を切断したときの断面図である。 Next, a cross-sectional view of the semiconductor device 1 will be described with reference to FIGS. 2A and 2B. FIG. 2A is a schematic cross-sectional view of the semiconductor device 1 shown in FIG. FIG. 2B is a schematic cross-sectional view showing one end of the annular trench 10 of the semiconductor device 1 shown in FIG. FIG. 2A is a cross-sectional view when the semiconductor device 1 is cut in a direction perpendicular to the stripe direction of the annular trench 10. FIG. 2B is a cross-sectional view when the semiconductor device 1 is cut in a direction crossing the short side of the annular trench 10, the contact trench 11 for the gate, and the contact trench 12 for the emitter.

図２Ａおよび図２Ｂに示すように、半導体装置１は、本発明の半導体層の一例としての半導体基板１５を含む。半導体基板１５は、たとえば、ｎ－型シリコン基板であり、その裏面側から順にｐ＋型コレクタ領域１６と、ｎ－型ドレイン領域１７とが形成された構造を有している。ｐ＋型コレクタ領域１６が半導体基板１５の裏面全体に露出し、ｎ－型ドレイン領域１７が半導体基板１５の表面に露出している。 As shown in FIGS. 2A and 2B, the semiconductor device 1 includes a semiconductor substrate 15 as an example of the semiconductor layer of the present invention. The semiconductor substrate 15 is, for example, an n - type silicon substrate, and has a structure in which a p + type collector region 16 and an n - type drain region 17 are formed in order from the back surface side thereof. The p + type collector region 16 is exposed on the entire back surface of the semiconductor substrate 15, and the n − type drain region 17 is exposed on the front surface of the semiconductor substrate 15.

ｐ＋型コレクタ領域１６のドーパント濃度は、たとえば、１×１０１５ｃｍ－３～２×１０１９ｃｍ－３である。ｐ型のドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。一方、ｎ－型ドレイン領域１７のドーパント濃度は、たとえば、１×１０１５ｃｍ－３～５×１０１７ｃｍ－３である。またｎ－型のドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。 The dopant concentration of the p + type collector region 16 is, for example, 1 × 10 15 cm -3 to 2 × 10 19 cm -3 . As the p-type dopant, for example, B (boron), Al (aluminum) and the like can be used (hereinafter, the same applies). On the other hand, the dopant concentration of the n - type drain region 17 is, for example, 1 × 10 15 cm -3 to 5 × 10 17 cm -3 . Further, as the n - type dopant, for example, N (nitrogen), P (phosphorus), As (arsenic) and the like can be used (hereinafter, the same applies).

半導体基板１５には、半導体基板１５の表面を厚さ方向に掘り下げた環状トレンチ１０が形成されている。環状トレンチ１０は、一定の幅で形成されている。環状トレンチ１０の側面は、半導体基板１５の表面に対して略垂直に形成されている。環状トレンチ１０の底部は、環状トレンチ１０の側面から丸みを帯びるように形成されている。環状トレンチ１０に区画された内方領域に、ｐ型フローティング領域９が形成されている。 The semiconductor substrate 15 is formed with an annular trench 10 in which the surface of the semiconductor substrate 15 is dug down in the thickness direction. The annular trench 10 is formed with a constant width. The side surface of the annular trench 10 is formed substantially perpendicular to the surface of the semiconductor substrate 15. The bottom of the annular trench 10 is formed to be rounded from the side surface of the annular trench 10. A p-type floating region 9 is formed in the inner region partitioned by the annular trench 10.

ｐ型フローティング領域９は、電気的にフローティング状態が保たれた半導体領域である。ｐ型フローティング領域９は、この実施形態では、環状トレンチ１０の下方において外側へ回り込むように形成されていて、その底部が環状トレンチ１０の底部よりも深いところに位置している。具体的には、ｐ型フローティング領域９の底部における外周縁は、後述する中央絶縁膜２１の下方に位置している。これにより、後述するエミッタ接合部２０の下方にはｐ型フローティング領域９が形成されているが、ゲート接合部１９の下方には形成されていない。ｐ型フローティング領域９のドーパント濃度は、たとえば、５×１０１５ｃｍ－３～１×１０１８ｃｍ－３である。 The p-type floating region 9 is a semiconductor region in which an electrically floating state is maintained. In this embodiment, the p-shaped floating region 9 is formed so as to wrap around to the outside below the annular trench 10, and the bottom thereof is located deeper than the bottom of the annular trench 10. Specifically, the outer peripheral edge at the bottom of the p-type floating region 9 is located below the central insulating film 21 described later. As a result, the p-type floating region 9 is formed below the emitter junction 20 described later, but not below the gate junction 19. The dopant concentration of the p-type floating region 9 is, for example, 5 × 10 15 cm -3 to 1 × 10 18 cm -3 .

隣り合う環状トレンチ１０の間の領域（環状トレンチ１０の外方領域）には、環状トレンチ１０の深さ方向にｐ型ベース領域２８を挟んで互いに対向するｎ＋型エミッタ領域３１およびｎ－型ドレイン領域１７を含むＦＥＴ構造８（単位セル７）が形成されている。
ｐ型ベース領域２８は、互いに隣り合う一方の環状トレンチ１０と他方の環状トレンチ１０によって共有されている。ｐ型ベース領域２８は、各環状トレンチ１０の側面側から内方に向かうに従って徐々に深くなるように形成されている。また、この実施形態では、ｐ型ベース領域２８とｎ－型ドレイン領域１７との界面が環状トレンチ１０の深さ方向中央部、もしくは中央部よりも上部に設定されていて、ｐ型ベース領域２８は、半導体基板１５の比較的浅くに拡散形成されている。ｐ型ベース領域２８のドーパント濃度は、たとえば、１×１０１６ｃｍ－３～１×１０１８ｃｍ－３である。 In the region between the adjacent annular trenches 10 (the outer region of the annular trench 10), the n + type emitter region 31 and the n − type facing each other with the p-type base region 28 sandwiched in the depth direction of the annular trench 10 The FET structure 8 (unit cell 7) including the drain region 17 is formed.
The p-type base region 28 is shared by one annular trench 10 and the other annular trench 10 adjacent to each other. The p-type base region 28 is formed so as to gradually become deeper from the side surface side of each annular trench 10 toward the inside. Further, in this embodiment, the interface between the p-type base region 28 and the n - type drain region 17 is set at the central portion in the depth direction of the annular trench 10 or above the central portion, and the p-type base region 28 is set. Is diffusely formed relatively shallowly in the semiconductor substrate 15. The dopant concentration of the p-type base region 28 is, for example, 1 × 10 16 cm -3 to 1 × 10 18 cm -3 .

ｐ型ベース領域２８には、半導体基板１５の表面から掘り下がったコンタクト用トレンチ２９が形成されている。コンタクト用トレンチ２９は、ｐ型ベース領域２８の底部に対して半導体基板１５の表面側に位置している。コンタクト用トレンチ２９は、環状トレンチ１０の長手方向に沿って一定の幅で形成されている。コンタクト用トレンチ２９の底部には、ｐ＋型ベースコンタクト領域３０が形成されている。ｐ＋型ベースコンタクト領域３０のドーパント濃度は、たとえば、５×１０１８ｃｍ－３～１×１０２０ｃｍ－３である。 In the p-type base region 28, a contact trench 29 dug down from the surface of the semiconductor substrate 15 is formed. The contact trench 29 is located on the surface side of the semiconductor substrate 15 with respect to the bottom of the p-type base region 28. The contact trench 29 is formed with a constant width along the longitudinal direction of the annular trench 10. A p + type base contact region 30 is formed at the bottom of the contact trench 29. The dopant concentration of the p + type base contact region 30 is, for example, 5 × 10 18 cm -3 to 1 × 10 20 cm -3 .

ｐ型ベース領域２８の表面には、コンタクト用トレンチ２９と、各環状トレンチ１０との間においてｎ＋型エミッタ領域３１が形成されている。ｎ＋型エミッタ領域３１は、コンタクト用トレンチ２９の両側に一つずつ設けられ、それぞれがコンタクト用トレンチ２９の側面に露出している。この構造において、コンタクト用トレンチ２９の底部は、ｐ型ベース領域２８の底部およびｎ＋型エミッタ領域３１の底部の間の領域に位置している。 On the surface of the p-type base region 28, an n + type emitter region 31 is formed between the contact trench 29 and each annular trench 10. One n + type emitter region 31 is provided on each side of the contact trench 29, and each is exposed on the side surface of the contact trench 29. In this structure, the bottom of the contact trench 29 is located in the region between the bottom of the p-type base region 28 and the bottom of the n + -type emitter region 31.

ｎ＋型エミッタ領域３１のドーパント濃度は、１×１０１９ｃｍ－３～５×１０２０ｃｍ－３である。ｎ＋型エミッタ領域３１は、各環状トレンチ１０の側面側から内方に向かうに従って徐々に浅くなるように形成されている。各環状トレンチ１０の側面側におけるｐ型ベース領域２８の底部およびｎ＋型エミッタ領域３１の底部の間の距離は、ｐ型ベース領域２８の内方におけるｐ型ベース領域２８の底部およびｎ＋型エミッタ領域３１の底部の間の距離よりも小さい。 The dopant concentration of the n + type emitter region 31 is 1 × 10 19 cm -3 to 5 × 10 20 cm -3 . The n + type emitter region 31 is formed so as to gradually become shallower inward from the side surface side of each annular trench 10. The distance between the bottom of the p-type base region 28 and the bottom of the n + type emitter region 31 on the side surface side of each annular trench 10 is the bottom of the p-type base region 28 and the n + type inside the p-type base region 28. It is less than the distance between the bottoms of the emitter region 31.

この構造において、ｐ＋型ベースコンタクト領域３０は、コンタクト用トレンチ２９の側面からｐ型ベース領域２８が露出するようにｎ＋型エミッタ領域３１の底部からコンタクト用トレンチ２９の底部側に間隔を空けてコンタクト用トレンチ２９の底部を被覆している。また、ｐ＋型ベースコンタクト領域３０は、半導体基板１５の厚さ方向にｐ型ベース領域２８の一部を挟んでｎ＋型エミッタ領域３１に対向するようにコンタクト用トレンチ２９の底部を被覆する部分から半導体基板１５の表面に沿う方向に張り出している。 In this structure, the p + type base contact region 30 is spaced from the bottom of the n + type emitter region 31 to the bottom side of the contact trench 29 so that the p-type base region 28 is exposed from the side surface of the contact trench 29. Covers the bottom of the contact trench 29. Further, the p + type base contact region 30 covers the bottom of the contact trench 29 so as to face the n + type emitter region 31 with a part of the p-type base region 28 sandwiched in the thickness direction of the semiconductor substrate 15. It projects from the portion along the surface of the semiconductor substrate 15.

図２Ａおよび図２Ｂに示すように、半導体基板１５の表面および各環状トレンチ１０の内面（側面および底部）には、たとえばシリコン酸化膜からなる絶縁膜１８が形成されている。そして、環状トレンチ１０には、絶縁膜１８の内側にゲート接合部１９とエミッタ接合部２０とが形成されている。ゲート接合部１９およびエミッタ接合部２０は、間隔を空けて環状トレンチ１０内に形成されており、互いに絶縁分離されている。 As shown in FIGS. 2A and 2B, an insulating film 18 made of, for example, a silicon oxide film is formed on the surface of the semiconductor substrate 15 and the inner surface (side surface and bottom) of each annular trench 10. Then, in the annular trench 10, a gate junction 19 and an emitter junction 20 are formed inside the insulating film 18. The gate junction 19 and the emitter junction 20 are formed in the annular trench 10 at intervals, and are isolated from each other by insulation.

より具体的には、ゲート接合部１９およびエミッタ接合部２０は、それぞれ、図２Ａおよび図２Ｂに示す断面において、環状トレンチ１０の内側の側面および外側の側面に沿う膜状に形成されている。これにより、環状トレンチ１０の幅方向中央には、ゲート接合部１９およびエミッタ接合部２０の各背面（環状トレンチ１０との接触面の反対面）によって区画された空間が形成されている。そして、この空間が環状トレンチ１０の開口端まで中央絶縁膜２１で完全に埋め戻されることによって、ゲート接合部１９およびエミッタ接合部２０は互いに絶縁分離されている。 More specifically, the gate junction 19 and the emitter junction 20 are formed in a film shape along the inner side surface and the outer side surface of the annular trench 10 in the cross sections shown in FIGS. 2A and 2B, respectively. As a result, a space is formed in the center of the annular trench 10 in the width direction, which is partitioned by the back surfaces of the gate junction 19 and the emitter junction 20 (opposite the contact surface with the annular trench 10). The space is completely backfilled with the central insulating film 21 up to the open end of the annular trench 10, so that the gate junction 19 and the emitter junction 20 are insulated and separated from each other.

ゲート接合部１９は、エミッタ接合部２０を取り囲むように、平面視略四角環状に形成されている。つまり、ゲート接合部１９は、環状トレンチ１０の外方領域側に形成されており、絶縁膜１８を介してＦＥＴ構造８と接合されている。つまり、ゲート接合部１９は、絶縁膜１８を挟んでｐ型ベース領域２８およびｎ＋型エミッタ領域３１に対向している。ゲート接合部１９は、たとえば、ポリシリコン等の電極材料により形成されている。 The gate junction 19 is formed in a substantially square ring shape in a plan view so as to surround the emitter junction 20. That is, the gate joining portion 19 is formed on the outer region side of the annular trench 10 and is joined to the FET structure 8 via the insulating film 18. That is, the gate junction 19 faces the p-type base region 28 and the n + -type emitter region 31 with the insulating film 18 interposed therebetween. The gate joint 19 is formed of, for example, an electrode material such as polysilicon.

エミッタ接合部２０は、環状トレンチ１０の内方領域側に平面視略四角環状に形成されている。つまり、エミッタ接合部２０は、絶縁膜１８を介してｐ型フローティング領域９と接合されている。エミッタ接合部２０は、ゲート接合部１９と同一の材料で形成されている。
図２Ｂに示すように、環状トレンチ１０の長手方向一端部には、ゲート用コンタクトトレンチ１１とエミッタ用コンタクトトレンチ１２とが、環状トレンチ１０の幅Ｗ１よりも狭い幅Ｗ２で形成されている。環状トレンチ１０の幅Ｗ１は、たとえば１．５μｍ～３．０μｍであるのに対して、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２の幅Ｗ２は、たとえば０．７μｍ～１．２μｍである。なお、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２は、この数値の範囲内において、互いに異なる幅で形成されていてもよい。 The emitter junction 20 is formed in a substantially square annular shape in a plan view on the inner region side of the annular trench 10. That is, the emitter bonding portion 20 is bonded to the p-type floating region 9 via the insulating film 18. The emitter junction 20 is made of the same material as the gate junction 19.
As shown in FIG. 2B, at one end of the annular trench 10 in the longitudinal direction, the gate contact trench 11 and the emitter contact trench 12 are formed with a width W 2 narrower than the width W 1 of the annular trench 10. .. The width W 1 of the annular trench 10 is, for example, 1.5 μm to 3.0 μm, whereas the width W 2 of the gate contact trench 11 and the emitter contact trench 12 is, for example, 0.7 μm to 1.2 μm. be. The gate contact trench 11 and the emitter contact trench 12 may be formed with different widths within the range of this numerical value.

各コンタクトトレンチ１１，１２の内面には、前述の環状トレンチ１０と同様に絶縁膜１８が形成されている。ゲート用コンタクトトレンチ１１には、絶縁膜１８を介して埋め込みゲート電極２４が形成されている。埋め込みゲート電極２４は、環状トレンチ１０に形成されたゲート接合部１９と一体的に連なるように形成されている。一方、エミッタ用コンタクトトレンチ１２には、絶縁膜１８を介して埋め込みエミッタ電極２５が形成されている。埋め込みエミッタ電極２５は、環状トレンチ１０に形成されたエミッタ接合部２０と一体的に連なるように形成されている。 An insulating film 18 is formed on the inner surface of each of the contact trenches 11 and 12 in the same manner as the above-mentioned annular trench 10. An embedded gate electrode 24 is formed in the gate contact trench 11 via an insulating film 18. The embedded gate electrode 24 is formed so as to be integrally connected to the gate joint portion 19 formed in the annular trench 10. On the other hand, an embedded emitter electrode 25 is formed in the emitter contact trench 12 via an insulating film 18. The embedded emitter electrode 25 is formed so as to be integrally connected to the emitter junction 20 formed in the annular trench 10.

各コンタクトトレンチ１１，１２が、それぞれ、各埋め込み電極２４，２５によって完全に埋め戻されているため、各コンタクトトレンチ１１，１２を深さ方向上方から見たときのポリシリコン（電極材料）の面積が少なくとも各コンタクトトレンチ１１，１２の径（幅）と同等になる。その結果、各埋め込み電極２４，２５に対するコンタクトを容易にとることができる。 Since the contact trenches 11 and 12 are completely backfilled by the embedded electrodes 24 and 25, respectively, the area of the polysilicon (electrode material) when the contact trenches 11 and 12 are viewed from above in the depth direction. Is at least equal to the diameter (width) of each of the contact trenches 11 and 12. As a result, contact with each of the embedded electrodes 24 and 25 can be easily made.

半導体基板１５の表面には、図２Ａおよび図２Ｂに示すように、層間膜３４が積層されている。層間膜３４には、コンタクト用トレンチ２９と一体的に連なるコンタクトホール３５が形成されている。また、層間膜３４には、図２Ｂに示すように、埋め込みエミッタ電極２５を選択的に露出させるエミッタ用コンタクトホール３６と、埋め込みゲート電極２４を選択的に露出させるゲート用コンタクトホール３７とが形成されている。層間膜３４は、たとえば、オルトケイ酸テトラエチル（ＴＥＯＳ）、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる。 As shown in FIGS. 2A and 2B, an interlayer film 34 is laminated on the surface of the semiconductor substrate 15. The interlayer film 34 is formed with a contact hole 35 that is integrally connected to the contact trench 29. Further, as shown in FIG. 2B, the interlayer film 34 is formed with an emitter contact hole 36 that selectively exposes the embedded emitter electrode 25 and a gate contact hole 37 that selectively exposes the embedded gate electrode 24. Has been done. The interlayer film 34 is made of an insulating material such as tetraethyl orthosilicate (TEOS), boron phosphate silicate glass (BPSG), or silicon oxide (SiO 2 ).

層間膜３４上には、エミッタ電極６と、ゲートフィンガー２と、ゲートパッド３（図１参照）とが形成されている。
エミッタ電極６は、コンタクトホール３５を介してコンタクト用トレンチ２９に入り込み、コンタクト用トレンチ２９の側面においてｎ＋型エミッタ領域３１およびｐ型ベース領域２８に接続されている。また、エミッタ電極６は、コンタクト用トレンチ２９の底部において、ｐ＋型ベースコンタクト領域３０を介してｐ型ベース領域２８に接続されている。 An emitter electrode 6, a gate finger 2, and a gate pad 3 (see FIG. 1) are formed on the interlayer film 34.
The emitter electrode 6 enters the contact trench 29 through the contact hole 35 and is connected to the n + type emitter region 31 and the p-type base region 28 on the side surface of the contact trench 29. Further, the emitter electrode 6 is connected to the p-type base region 28 via the p + type base contact region 30 at the bottom of the contact trench 29.

さらに、エミッタ電極６は、エミッタ用コンタクトホール３６に入り込み、埋め込みエミッタ電極２５と接続されている。これにより、エミッタ電極６からの電力は、埋め込みエミッタ電極２５を介してエミッタ接合部２０に供給される。
一方、ゲートフィンガー２は、ゲート用コンタクトホール３７に入り込み、埋め込みゲート電極２４と接続される。これにより、ゲートフィンガー２（ゲートパッド３）からの電力は、埋め込みゲート電極２４を介してゲート接合部１９に供給される。 Further, the emitter electrode 6 enters the emitter contact hole 36 and is connected to the embedded emitter electrode 25. As a result, the electric power from the emitter electrode 6 is supplied to the emitter junction 20 via the embedded emitter electrode 25.
On the other hand, the gate finger 2 enters the gate contact hole 37 and is connected to the embedded gate electrode 24. As a result, the electric power from the gate finger 2 (gate pad 3) is supplied to the gate joint portion 19 via the embedded gate electrode 24.

以上のように、半導体装置１によれば、図２Ａに示すように、ｐ型フローティング領域９が環状トレンチ１０の内方領域に配置されているため、ｐ型フローティング領域９に対しては、環状トレンチ１０の内方領域側に形成されたエミッタ接合部２０が対向している。逆に言えば、環状トレンチ１０の外方領域側に形成されたゲート接合部１９は、エミッタ接合部２０および中央絶縁膜２１を介してｐ型フローティング領域９から隔てられている。 As described above, according to the semiconductor device 1, as shown in FIG. 2A, since the p-type floating region 9 is arranged in the inner region of the annular trench 10, the p-type floating region 9 is annular with respect to the p-type floating region 9. Emitter junctions 20 formed on the inner region side of the trench 10 face each other. Conversely, the gate junction 19 formed on the outer region side of the annular trench 10 is separated from the p-type floating region 9 via the emitter junction 20 and the central insulating film 21.

そのため、環状トレンチ１０とｐ型フローティング領域９との接触による容量成分を、コレクタ－エミッタ接合部間の容量にすることができる。一方、ゲート接合部１９はｐ型フローティング領域９と接していないので、当該ゲート接合部１９がｐ型フローティング領域９と接触することによる容量の影響を受けることを防止することができる。その結果、スイッチング損失を効果的に低減することができる。 Therefore, the capacitance component due to the contact between the annular trench 10 and the p-type floating region 9 can be set to the capacitance between the collector-emitter junction. On the other hand, since the gate joint portion 19 is not in contact with the p-type floating region 9, it is possible to prevent the gate joint portion 19 from being affected by the capacitance due to contact with the p-type floating region 9. As a result, switching loss can be effectively reduced.

また、ゲート接合部１９が絶縁膜１８を介して対向するｎ－型ドレイン領域１７は、ｐ＋型コレクタ領域１６と共に接地されるものである。そのため、スイッチング動作時に、ゲート接合部１９とｎ－型ドレイン領域１７との間の容量変化が安定するので、ノイズが発生し難い。その結果、スイッチング動作時のノイズの発生を低減することができる。
また、半導体装置１の特性と、図３に示す参考例に係る半導体装置４１の特性とをシミュレーションにより調べたところ、図４に示すグラフおよび図５に示すグラフを得ることができた。以下、図３の参考例に係る半導体装置４１の構成を説明した後、図３～図５を参照しながら、半導体装置１の特性を説明する。 Further, the n - type drain region 17 with the gate junction 19 facing the insulating film 18 is grounded together with the p + type collector region 16. Therefore, during the switching operation, the capacitance change between the gate junction 19 and the n - type drain region 17 is stable, and noise is unlikely to occur. As a result, it is possible to reduce the generation of noise during the switching operation.
Further, when the characteristics of the semiconductor device 1 and the characteristics of the semiconductor device 41 according to the reference example shown in FIG. 3 were examined by simulation, the graph shown in FIG. 4 and the graph shown in FIG. 5 could be obtained. Hereinafter, the configuration of the semiconductor device 41 according to the reference example of FIG. 3 will be described, and then the characteristics of the semiconductor device 1 will be described with reference to FIGS. 3 to 5.

図３は、参考例に係る半導体装置４１の模式的な断面図である。図３において、前述の図２Ａに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
参考例に係る半導体装置４１は、互いに隣り合うトレンチゲート４２の間に複数のトレンチエミッタ４３を形成し、当該トレンチエミッタ４３とｐ型フローティング領域９とを接合させる構造のＩＧＢＴを備えた半導体装置である。なお、図３では、互いに隣り合うトレンチゲート４２の間に２つのトレンチエミッタ４３が形成された例を示している。 FIG. 3 is a schematic cross-sectional view of the semiconductor device 41 according to the reference example. In FIG. 3, the same reference numerals are given to the parts corresponding to the parts shown in FIG. 2A, and the description thereof will be omitted.
The semiconductor device 41 according to the reference example is a semiconductor device provided with an IGBT having a structure in which a plurality of trench emitters 43 are formed between trench gates 42 adjacent to each other and the trench emitter 43 and the p-type floating region 9 are joined to each other. be. Note that FIG. 3 shows an example in which two trench emitters 43 are formed between trench gates 42 adjacent to each other.

トレンチゲート４２は、絶縁膜１８を介してトレンチ４４に埋め込まれたゲート電極４５を含み、トレンチエミッタ４３は、絶縁膜１８を介してトレンチ４４に埋め込まれたエミッタ電極４６を含む。そして、トレンチゲート４２とトレンチエミッタ４３との間の各領域にＦＥＴ構造８が形成されている。つまり、参考例に係る半導体装置４１では、トレンチゲート４２とｐ型フローティング領域９との接合領域がなく、かつ各ＦＥＴ構造８が形成された領域に対応して、コンタクト用トレンチ２９とコンタクトホール３５とが形成されている。 The trench gate 42 includes a gate electrode 45 embedded in the trench 44 via the insulating film 18, and the trench emitter 43 includes an emitter electrode 46 embedded in the trench 44 via the insulating film 18. The FET structure 8 is formed in each region between the trench gate 42 and the trench emitter 43. That is, in the semiconductor device 41 according to the reference example, the contact trench 29 and the contact hole 35 correspond to the region where the trench gate 42 and the p-type floating region 9 do not have a junction region and each FET structure 8 is formed. And are formed.

図４は、図１に示す半導体装置１および参考例に係る半導体装置４１の各定常損失を比較するためのグラフである。図５は、図１に示す半導体装置１および参考例に係る半導体装置４１の各キャリア密度を比較するためのグラフである。
図４のグラフは、コレクタ電流ＩＣ（Ａ）とコレクタ－エミッタ間の電圧ＶＣＥ（Ｖ）との関係を示し、図５のグラフは、キャリア密度（１／ｃｍ３）と半導体基板１５の表面からの位置（μｍ）との関係を示している。図４および図５の各グラフにおいて、半導体装置１の特性を実線で示し、参考例に係る半導体装置４１の特性を破線で示している。 FIG. 4 is a graph for comparing the steady-state losses of the semiconductor device 1 shown in FIG. 1 and the semiconductor device 41 according to the reference example. FIG. 5 is a graph for comparing the carrier densities of the semiconductor device 1 shown in FIG. 1 and the semiconductor device 41 according to the reference example.
The graph of FIG. 4 shows the relationship between the collector current IC ( A ) and the voltage VCE (V) between the collector and the emitter, and the graph of FIG. 5 shows the carrier density (1 / cm 3 ) and the semiconductor substrate 15. The relationship with the position (μm) from the surface is shown. In each of the graphs of FIGS. 4 and 5, the characteristics of the semiconductor device 1 are shown by solid lines, and the characteristics of the semiconductor device 41 according to the reference example are shown by broken lines.

図４を参照すると、参考例に係る半導体装置４１のコレクタ電流ＩＣは、その立ち上がりから飽和領域に至るまでの領域がなだらかであり、比較的に高いコレクタ－エミッタ間の電圧ＶＣＥの状態で、飽和領域に達していることが確認できる。
これに対して、半導体装置１のコレクタ電流ＩＣは、その立ち上がりから飽和領域に至るまでの領域が急峻であり、比較的に低いコレクタ－エミッタ間の電圧ＶＣＥの状態で、飽和領域に達していることが確認できる。 Referring to FIG. 4, the collector current IC of the semiconductor device 41 according to the reference example has a gentle region from its rising edge to the saturation region, and is in a state of a relatively high collector - emitter voltage VCE . , It can be confirmed that the saturation region has been reached.
On the other hand, the collector current IC of the semiconductor device 1 has a steep region from its rising edge to the saturation region, and reaches the saturation region in the state of the relatively low collector - emitter voltage VCE . It can be confirmed that it is.

また、半導体装置１のオン電圧は、参考例に係る半導体装置４１のオン電圧よりも低いことが確認できる。したがって、半導体装置１の定常損失は、参考例に係る半導体装置４１の定常損失よりも低いと言える。なお、オン電圧とは、ゲート－エミッタ間にオン状態に必要な電圧を印加した状態（ＶＧＥを印加した状態）で、定格電流を流すために必要なコレクタ－エミッタ間の電圧ＶＣＥで定義される。 Further, it can be confirmed that the on-voltage of the semiconductor device 1 is lower than the on-voltage of the semiconductor device 41 according to the reference example. Therefore, it can be said that the steady loss of the semiconductor device 1 is lower than the steady loss of the semiconductor device 41 according to the reference example. The on-voltage is defined as the voltage VCE between the collector and the emitter required to pass the rated current in the state where the voltage required for the on state is applied between the gate and the emitter (the state where the VGE is applied). Will be done.

次に、図５を参照して、半導体装置１のキャリア密度と参考例に係る半導体装置４１のキャリア密度とを比較すると、半導体装置１は、半導体基板１５の表面から裏面の全域に亘って、参考例に係る半導体装置４１のキャリア密度よりも高いキャリア密度を有していることが分かる。
参考例に係る半導体装置４１の構成によれば、図３に示すように、トレンチゲート４２とｐ型フローティング領域９との接合領域がないため、ゲート接合部１９がコレクタ－ゲート接合部間の容量の影響を受けることがなく、スイッチング損失およびスイッチングノイズの問題の改善が見込める。しかしながら、このような構造の場合、ＦＥＴ構造８がトレンチゲート４２とトレンチエミッタ４３とで挟み込まれており、隣り合うトレンチゲート４２で挟み込まれていない。そのため、トレンチゲート４２によるキャリア蓄積効果が減少し、それに伴い、図５に示すように、半導体基板１５中のキャリア密度が減少するので、ｎ－型ドレイン領域１７におけるドリフト抵抗が増加する。その結果、図４に示すように、ＩＧＢＴのオン電圧が比較的に高くなる。 Next, comparing the carrier density of the semiconductor device 1 with the carrier density of the semiconductor device 41 according to the reference example with reference to FIG. 5, the semiconductor device 1 covers the entire surface from the front surface to the back surface of the semiconductor substrate 15. It can be seen that the carrier density is higher than that of the semiconductor device 41 according to the reference example.
According to the configuration of the semiconductor device 41 according to the reference example, as shown in FIG. 3, since there is no junction region between the trench gate 42 and the p-type floating region 9, the gate junction 19 has a capacitance between the collector and the gate junction. It is expected that the problems of switching loss and switching noise will be improved without being affected by the above. However, in the case of such a structure, the FET structure 8 is sandwiched between the trench gate 42 and the trench emitter 43, and is not sandwiched between the adjacent trench gates 42. Therefore, the carrier accumulation effect of the trench gate 42 decreases, and as shown in FIG. 5, the carrier density in the semiconductor substrate 15 decreases , so that the drift resistance in the n− type drain region 17 increases. As a result, as shown in FIG. 4, the on voltage of the IGBT becomes relatively high.

これに対して、半導体装置１の構成によれば、図２Ａに示すように、ＦＥＴ構造８が隣り合うゲート接合部１９によって挟み込まれているので、ゲート接合部１９によるキャリア蓄積効果を高めることができる。これにより、図５に示すように、半導体基板１５中のキャリア密度が増加するので、ｎ－型ドレイン領域１７におけるドリフト抵抗を減少させることができる。その結果、図４に示すように、ＩＧＢＴのオン電圧を低減させることができる。 On the other hand, according to the configuration of the semiconductor device 1, as shown in FIG. 2A, the FET structure 8 is sandwiched by the adjacent gate junctions 19, so that the carrier accumulation effect of the gate junctions 19 can be enhanced. can. As a result, as shown in FIG. 5, the carrier density in the semiconductor substrate 15 increases, so that the drift resistance in the n − type drain region 17 can be reduced. As a result, as shown in FIG. 4, the on voltage of the IGBT can be reduced.

また、図示はしないが、半導体装置１および参考例に係る半導体装置４１の構造それぞれに関して、スイッチングノイズがどの程度発生するかをシミュレーションしたところ、半導体装置１の構造のノイズが参考例に係る半導体装置４１の構造に比べて顕著に小さいことを確認した。
さらに、半導体装置１の構成によれば、参考例に係る半導体装置４１と異なり、同一の環状トレンチ１０内にゲート接合部１９とエミッタ接合部２０とが設けられているので、トレンチゲート４２およびトレンチエミッタ４３を形成する必要がない。したがって、形成されるべきＦＥＴ構造８の数が少なくて済む。つまり、ＦＥＴ構造８を接続するためのコンタクト用トレンチ２９（コンタクトホール３５）の数が少なくて済む。これにより、コンタクト開口率を小さくできるので、ＩＧＢＴの短絡耐量が低下することを効果的に抑制することができる。 Further, although not shown, when a simulation of how much switching noise is generated for each of the structures of the semiconductor device 1 and the semiconductor device 41 according to the reference example, the noise of the structure of the semiconductor device 1 is the semiconductor device according to the reference example. It was confirmed that it was remarkably smaller than the structure of 41.
Further, according to the configuration of the semiconductor device 1, unlike the semiconductor device 41 according to the reference example, the gate junction 19 and the emitter junction 20 are provided in the same annular trench 10, so that the trench gate 42 and the trench are provided. It is not necessary to form the emitter 43. Therefore, the number of FET structures 8 to be formed can be reduced. That is, the number of contact trenches 29 (contact holes 35) for connecting the FET structure 8 can be reduced. As a result, the contact aperture ratio can be reduced, so that it is possible to effectively suppress a decrease in the short-circuit tolerance of the IGBT.

次に、図６Ａ～図６Ｋを参照して、半導体装置１の製造工程について説明する。図６Ａ～図６Ｋは、図１の半導体装置１の製造工程の一例を説明するための断面図である。なお、図６Ａ～図６Ｋは、それぞれ図２Ａに対応している。
半導体装置１を製造するために、まず、図６Ａに示すように、裏面側にｐ＋型コレクタ領域１６が形成されていない状態の半導体基板１５が用意される。次に、ｐ型フローティング領域９が形成されるべき領域に選択的に開口を有するイオン注入マスク５０が半導体基板１５上に形成される。そして、イオン注入マスク５０を介してｐ型ドーパントが半導体基板１５に注入される。これにより、イオン注入領域５６が形成される。イオン注入領域５６の形成後、イオン注入マスク５０は除去される。 Next, the manufacturing process of the semiconductor device 1 will be described with reference to FIGS. 6A to 6K. 6A to 6K are cross-sectional views for explaining an example of the manufacturing process of the semiconductor device 1 of FIG. 6A to 6K correspond to FIGS. 2A, respectively.
In order to manufacture the semiconductor device 1, first, as shown in FIG. 6A, a semiconductor substrate 15 in a state where the p + type collector region 16 is not formed on the back surface side is prepared. Next, an ion implantation mask 50 having an opening selectively in the region where the p-type floating region 9 should be formed is formed on the semiconductor substrate 15. Then, the p-type dopant is implanted into the semiconductor substrate 15 via the ion implantation mask 50. As a result, the ion implantation region 56 is formed. After the formation of the ion implantation region 56, the ion implantation mask 50 is removed.

次に、図６Ｂに示すように、環状トレンチ１０と、ゲート用コンタクトトレンチ１１と、エミッタ用コンタクトトレンチ１２（図２Ｂ参照）とを形成すべき領域に選択的に開口を有するハードマスク５１が半導体基板１５上に形成される。そして、ハードマスク５１を介して半導体基板１５にエッチング処理が施されて、各トレンチ１０，１１，１２が同時に形成される。トレンチ１０，１１，１２の形成後、ハードマスク５１は除去される。 Next, as shown in FIG. 6B, the hard mask 51 having an opening selectively in the region where the annular trench 10, the contact trench 11 for the gate, and the contact trench 12 for the emitter (see FIG. 2B) should be formed is a semiconductor. It is formed on the substrate 15. Then, the semiconductor substrate 15 is etched via the hard mask 51 to form the trenches 10, 11 and 12 at the same time. After forming the trenches 10, 11 and 12, the hard mask 51 is removed.

次に、図６Ｃに示すように、半導体基板１５の表面に熱酸化処理が施される。これにより、各トレンチ１０，１１，１２の内面（底面および側面）を含む半導体基板１５の表面にシリコン酸化膜からなる犠牲酸化膜５７が形成される。
次に、図６Ｄに示すように、犠牲酸化膜５７で覆われた半導体基板１５をアニール処理することによって、イオン注入領域５６中のｐ型ドーパントが拡散する（ドライブイン）。このアニール処理は、ｐ型ドーパントが環状トレンチ１０の下方に回り込む条件で行われる。このとき、ドライブイン処理に先立って、環状トレンチ１０の内面に犠牲酸化膜５７を形成しているので、当該内面からのイオン抜けを防止することができる。これにより、ｐ型ドーパントを効率よく拡散させることができ、その結果、環状トレンチ１０の下方に回り込むｐ型フローティング領域９が形成される。 Next, as shown in FIG. 6C, the surface of the semiconductor substrate 15 is subjected to thermal oxidation treatment. As a result, a sacrificial oxide film 57 made of a silicon oxide film is formed on the surface of the semiconductor substrate 15 including the inner surfaces (bottom surface and side surfaces) of the trenches 10, 11 and 12.
Next, as shown in FIG. 6D, the p-type dopant in the ion implantation region 56 is diffused (drive-in) by annealing the semiconductor substrate 15 covered with the sacrificial oxide film 57. This annealing treatment is performed under the condition that the p-type dopant wraps around below the annular trench 10. At this time, since the sacrificial oxide film 57 is formed on the inner surface of the annular trench 10 prior to the drive-in treatment, it is possible to prevent ion escape from the inner surface. As a result, the p-type dopant can be efficiently diffused, and as a result, the p-type floating region 9 that wraps around below the annular trench 10 is formed.

次に、図６Ｅに示すように、犠牲酸化膜５７が剥離された後、半導体基板１５の表面に熱酸化処理が施されることによって絶縁膜１８が形成される。次に、たとえばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、半導体基板１５の表面にポリシリコンを堆積させてポリシリコン堆積層５２を形成する。この際、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２の幅Ｗ２が環状トレンチ１０の幅Ｗ１よりも狭い（Ｗ２＜Ｗ１ 図２参照）。そのため、幅Ｗ１の環状トレンチ１０には、図６Ｅに示すように、その内面の形状に倣ってポリシリコン堆積層５２が形成される一方、幅Ｗ２の各コンタクトトレンチ１１，１２においては、その一方および他方の側面に堆積したポリシリコン堆積層５２同士が各コンタクトトレンチ１１，１２の内側で一体化する。これにより、図２Ｂに示すように、各コンタクトトレンチ１１，１２をポリシリコン堆積層５２によって完全に埋め戻すことができ、各コンタクトトレンチ１１，１２に埋め込まれた埋め込みゲート電極２４および埋め込みエミッタ電極２５を得ることができる。次に、ポリシリコン堆積層５２の表面を酸化させて薄いポリシリコン酸化膜５３を形成する。 Next, as shown in FIG. 6E, after the sacrificial oxide film 57 is peeled off, the surface of the semiconductor substrate 15 is subjected to thermal oxidation treatment to form the insulating film 18. Next, for example, by a CVD (Chemical Vapor Deposition) method, polysilicon is deposited on the surface of the semiconductor substrate 15 to form the polysilicon deposit layer 52. At this time, the width W 2 of the gate contact trench 11 and the emitter contact trench 12 is narrower than the width W 1 of the annular trench 10 (W 2 <W 1 see FIG. 2). Therefore, as shown in FIG. 6E, the polysilicon deposit layer 52 is formed in the annular trench 10 having a width W 1 so as to follow the shape of the inner surface thereof, while the contact trenches 11 and 12 having a width W 2 have each contact trench 11 and 12. Polysilicon deposit layers 52 deposited on one and the other side surface are integrated inside the contact trenches 11 and 12. As a result, as shown in FIG. 2B, the contact trenches 11 and 12 can be completely backfilled by the polysilicon deposit layer 52, and the embedded gate electrode 24 and the embedded emitter electrode 25 embedded in the contact trenches 11 and 12 can be completely backfilled. Can be obtained. Next, the surface of the polysilicon deposit layer 52 is oxidized to form a thin polysilicon oxide film 53.

次に、図６Ｆに示すように、たとえばＲＩＥ（Reactive Ion Etching）法等の異方性エッチングにより、環状トレンチ１０の側面に形成されたポリシリコン堆積層５２を残すように、半導体基板１５の表面と環状トレンチ１０の底部とに形成されたポリシリコン堆積層５２を選択的に除去する。これにより、ゲート接合部１９およびエミッタ接合部２０が同時に形成される。 Next, as shown in FIG. 6F, the surface of the semiconductor substrate 15 is left so as to leave the polysilicon deposit layer 52 formed on the side surface of the annular trench 10 by anisotropic etching such as the RIE (Reactive Ion Etching) method. And the bottom of the annular trench 10, the polysilicon deposit layer 52 is selectively removed. As a result, the gate junction 19 and the emitter junction 20 are formed at the same time.

次に、図６Ｇに示すように、たとえばＨＤＰ－ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法等により、ＳｉＯ２が環状トレンチ１０（より具体的には、ゲート接合部１９およびエミッタ接合部２０の間との領域）を埋め戻すように、半導体基板１５の表面に堆積される。これにより、ＳｉＯ２膜５４が形成される。
次に、図６Ｈに示すように、ＳｉＯ２膜５４の表面が半導体基板１５の表面と略面一になるように、たとえばドライエッチング等によりエッチバックされる。これにより、ゲート接合部１９およびエミッタ接合部２０の間に介在する中央絶縁膜２１が形成される。 Next, as shown in FIG. 6G, for example, by the HDP-CVD (High Density Plasma CVD) method or the like, SiO 2 is formed into an annular trench 10 (more specifically, a gate junction 19 and an emitter junction 19). It is deposited on the surface of the semiconductor substrate 15 so as to backfill the area between 20 and 20). As a result, the SiO 2 film 54 is formed.
Next, as shown in FIG. 6H, the surface of the SiO 2 film 54 is etched back so as to be substantially flush with the surface of the semiconductor substrate 15, for example, by dry etching or the like. As a result, the central insulating film 21 interposed between the gate junction 19 and the emitter junction 20 is formed.

次に、図６Ｉに示すように、ｐ型ベース領域２８とｎ＋型エミッタ領域３１とが形成されるべき領域に選択的に開口を有するイオン注入マスク５５が形成される。そして、イオン注入マスク５５を介してｐ型ドーパントとｎ型ドーパントとが選択的に半導体基板１５に注入される。これにより、ｐ型ベース領域２８とｎ＋型エミッタ領域３１とを含むＦＥＴ構造８が形成される。ｐ型ベース領域２８およびｎ＋型エミッタ領域３１が形成された後、イオン注入マスク５５は除去される。 Next, as shown in FIG. 6I, an ion implantation mask 55 having an opening selectively in the region where the p-type base region 28 and the n + -type emitter region 31 should be formed is formed. Then, the p-type dopant and the n-type dopant are selectively implanted into the semiconductor substrate 15 via the ion implantation mask 55. As a result, the FET structure 8 including the p-type base region 28 and the n + type emitter region 31 is formed. After the p-type base region 28 and the n + -type emitter region 31 are formed, the ion implantation mask 55 is removed.

次に、図６Ｊに示すように、たとえばＬＰ－ＣＶＤ（Low Pressure CVD：減圧ＣＶＤ）法等により、半導体基板１５上にＴＥＯＳが堆積されて、層間膜３４が形成される。次に、コンタクトホール３５と、エミッタ用コンタクトホール３６およびゲート用コンタクトホール３７（図２Ｂ参照）とを形成すべき領域に選択的に開口を有するハードマスク（図示せず）が層間膜３４上に形成される。 Next, as shown in FIG. 6J, TEOS is deposited on the semiconductor substrate 15 by, for example, LP-CVD (Low Pressure CVD) method or the like, and the interlayer film 34 is formed. Next, a hard mask (not shown) having an opening selectively in the region where the contact hole 35 and the contact hole 36 for the emitter and the contact hole 37 for the gate (see FIG. 2B) should be formed is placed on the interlayer film 34. It is formed.

そして、当該ハードマスクを介して層間膜３４にエッチング処理を施すことにより、各コンタクトホール３５，３６，３７が形成される。また、各コンタクトホール３５，３６，３７が形成されるのと同時に、ｐ型ベース領域２８には、半導体基板１５の表面から掘り下がったコンタクト用トレンチ２９が形成される。コンタクト用トレンチ２９が形成された後、ハードマスクは除去される。次に、コンタクト用トレンチ２９を介してｐ型ドーパントがｐ型ベース領域２８に注入されて、ｐ＋型ベースコンタクト領域３０が形成される。 Then, by etching the interlayer film 34 via the hard mask, the contact holes 35, 36, and 37 are formed. At the same time that the contact holes 35, 36, and 37 are formed, the contact trench 29 dug down from the surface of the semiconductor substrate 15 is formed in the p-type base region 28. After the contact trench 29 is formed, the hard mask is removed. Next, the p-type dopant is injected into the p-type base region 28 via the contact trench 29 to form the p + type base contact region 30.

次に、図６Ｋに示すように、エミッタ電極６およびゲートフィンガー２（ゲートパッド３）の材料が層間膜３４上に堆積される。次に、当該材料がパターニングされることによって、エミッタ電極６およびゲートフィンガー２（ゲートパッド３）が同時に形成される。次に、半導体基板１５の裏面にｐ型のドーパントが選択的に注入されてｐ＋型コレクタ領域１６が形成される。これにより、半導体基板１５は、その裏面側から順に、ｐ＋型コレクタ領域１６とｎ－型ドレイン領域１７とが形成された構造となる。以上の工程を経て、半導体装置１が製造される。 Next, as shown in FIG. 6K, the materials of the emitter electrode 6 and the gate finger 2 (gate pad 3) are deposited on the interlayer film 34. Next, by patterning the material, the emitter electrode 6 and the gate finger 2 (gate pad 3) are formed at the same time. Next, the p-type dopant is selectively injected into the back surface of the semiconductor substrate 15 to form the p + type collector region 16. As a result, the semiconductor substrate 15 has a structure in which a p + type collector region 16 and an n − type drain region 17 are formed in order from the back surface side thereof. Through the above steps, the semiconductor device 1 is manufactured.

図７は、本発明の第２実施形態に係る半導体装置６１の模式的な断面図である。第２実施形態に係る半導体装置６１が、前述の第１実施形態に係る半導体装置１と異なる点は、ｐ型フローティング領域９に代えて、比較的に浅く形成されたｐ型フローティング領域６２が形成されている点、および、複数のエミッタ用トレンチ６３が環状トレンチ１０に囲まれた領域内に形成されている点である。その他の構成は、前述の第１実施形態に係る半導体装置１と同様である。図７において、前述の図２Ａに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。 FIG. 7 is a schematic cross-sectional view of the semiconductor device 61 according to the second embodiment of the present invention. The difference between the semiconductor device 61 according to the second embodiment and the semiconductor device 1 according to the first embodiment described above is that a relatively shallow p-type floating region 62 is formed instead of the p-type floating region 9. A point and a point where a plurality of emitter trenches 63 are formed in a region surrounded by an annular trench 10. Other configurations are the same as those of the semiconductor device 1 according to the first embodiment described above. In FIG. 7, the same reference numerals are given to the parts corresponding to the parts shown in FIG. 2A, and the description thereof will be omitted.

ｐ型フローティング領域６２は、この実施形態では、ｐ型ベース領域２８と同じ深さで形成されている。そして、環状トレンチ１０に囲まれた領域内に本発明の第２トレンチとしての複数のエミッタ用トレンチ６３が、ｐ型フローティング領域６２を貫通するように形成されている。この実施形態では、環状トレンチ１０に囲まれた領域内に２つのエミッタ用トレンチ６３が形成されている例を示しているが、２つ以上のエミッタ用トレンチ６３が形成されている構成であってもよい。また、環状トレンチ１０に囲まれた領域内に１つのエミッタ用トレンチ６３が形成されている構成であってもよい。 In this embodiment, the p-type floating region 62 is formed at the same depth as the p-type base region 28. A plurality of emitter trenches 63 as the second trench of the present invention are formed in the region surrounded by the annular trench 10 so as to penetrate the p-type floating region 62. In this embodiment, an example in which two emitter trenches 63 are formed in a region surrounded by the annular trench 10 is shown, but the configuration is such that two or more emitter trenches 63 are formed. May be good. Further, one emitter trench 63 may be formed in the region surrounded by the annular trench 10.

エミッタ用トレンチ６３は、環状トレンチ１０と一体的に連なるように形成されている。より具体的に、エミッタ用トレンチ６３は、環状トレンチ１０に囲まれた領域において、環状トレンチ１０の長手方向に平面視ストライプ状に形成され、環状トレンチ１０の各短辺において環状トレンチ１０に連なっている。エミッタ用トレンチ６３は、環状トレンチ１０と同一の断面形状で形成されている。つまり、エミッタ用トレンチ６３の幅Ｗ３は、環状トレンチ１０の幅Ｗ１と同じ幅である。また、エミッタ用トレンチ６３は、環状トレンチ１０と同一の深さで形成されている。 The emitter trench 63 is formed so as to be integrally connected to the annular trench 10. More specifically, the emitter trench 63 is formed in a plan view stripe shape in the longitudinal direction of the annular trench 10 in the region surrounded by the annular trench 10, and is connected to the annular trench 10 on each short side of the annular trench 10. There is. The emitter trench 63 has the same cross-sectional shape as the annular trench 10. That is, the width W 3 of the emitter trench 63 is the same as the width W 1 of the annular trench 10. Further, the emitter trench 63 is formed at the same depth as the annular trench 10.

エミッタ用トレンチ６３には、絶縁膜１８を介して一対の第２エミッタ接合部６４が平面視ストライプ状に形成されている。一対の第２エミッタ接合部６４は、前述の第１実施形態におけるゲート接合部１９および第２エミッタ接合部２０と同様の構成で形成されている。つまり、一対の第２エミッタ接合部６４は、間隔を空けてエミッタ用トレンチ６３内に形成されていて、互いに絶縁分離されている。 In the emitter trench 63, a pair of second emitter junctions 64 are formed in a plan view stripe shape via an insulating film 18. The pair of second emitter junctions 64 are formed in the same configuration as the gate junction 19 and the second emitter junction 20 in the first embodiment described above. That is, the pair of second emitter junctions 64 are formed in the emitter trench 63 at intervals, and are isolated from each other by insulation.

より具体的には、一対の第２エミッタ接合部６４は、それぞれ、図７に示す断面において、エミッタ用トレンチ６３の一方および他方の側面に沿う膜状に、互いに分離して形成されている。これにより、エミッタ用トレンチ６３の幅方向中央には、一対の第２エミッタ接合部６４の各背面（エミッタ用トレンチ６３との接触面の反対面）によって区画された空間が形成されている。そして、この空間がエミッタ用トレンチ６３の開口端まで中央絶縁膜２１で完全に埋め戻されることによって、一対の第２エミッタ接合部は互いに絶縁分離されている。 More specifically, the pair of second emitter junctions 64 are formed separately from each other in a film shape along one and the other side surfaces of the emitter trench 63 in the cross section shown in FIG. 7, respectively. As a result, a space is formed in the center of the emitter trench 63 in the width direction, which is partitioned by the back surfaces of the pair of second emitter junctions 64 (opposite surfaces of the contact surface with the emitter trench 63). The space is completely backfilled with the central insulating film 21 up to the open end of the emitter trench 63, so that the pair of second emitter junctions are insulated and separated from each other.

一対の第２エミッタ接合部６４は、それぞれ、絶縁膜１８を介してｐ型フローティング領域６２と接続されている。また、一対の第２エミッタ接合部６４は、環状トレンチ１０の各短辺においてエミッタ接合部２０と一体的に連なるように形成されている。これにより、エミッタ電極６からエミッタ接合部２０を介して第２エミッタ接合部６４に電力が供給される。一対の第２エミッタ接合部６４は、ゲート接合部１９およびエミッタ接合部２０と同一の材料で形成されている。 The pair of second emitter junctions 64 are each connected to the p-type floating region 62 via the insulating film 18. Further, the pair of second emitter junctions 64 are formed so as to be integrally connected to the emitter junction 20 on each short side of the annular trench 10. As a result, electric power is supplied from the emitter electrode 6 to the second emitter junction 64 via the emitter junction 20. The pair of second emitter junctions 64 are made of the same material as the gate junction 19 and the emitter junction 20.

このような半導体装置６１を形成するには、たとえば、前述の図６Ｂにおける環状トレンチ１０を形成する工程において、エミッタ用トレンチ６３を形成するようにハードマスク５１のレイアウトを変更すれば良い。その後、ゲート接合部１９およびエミッタ接合部２０を形成する工程と同一の工程（図６Ｅ～図６Ｈ参照）を経て、第２エミッタ接合部６４を形成することができる。 In order to form such a semiconductor device 61, for example, in the step of forming the annular trench 10 in FIG. 6B described above, the layout of the hard mask 51 may be changed so as to form the emitter trench 63. After that, the second emitter junction 64 can be formed through the same steps as the process of forming the gate junction 19 and the emitter junction 20 (see FIGS. 6E to 6H).

以上のように、第２実施形態に係る半導体装置６１の構成によっても、前述の第１実施形態に係る半導体装置１と同様の効果を奏することができる。
図８は、本発明の第３実施形態に係る半導体装置８１の模式的な断面図である。第３実施形態に係る半導体装置８１が前述の第２実施形態に係る半導体装置６１と異なる点は、環状トレンチ１０に対して相対的に幅狭のエミッタ用トレンチ８３が形成されている点である。その他の構成は、前述の第２実施形態に係る半導体装置６１と同様である。図８において、前述の図７に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。 As described above, the same effect as that of the semiconductor device 1 according to the first embodiment can be obtained by the configuration of the semiconductor device 61 according to the second embodiment.
FIG. 8 is a schematic cross-sectional view of the semiconductor device 81 according to the third embodiment of the present invention. The difference between the semiconductor device 81 according to the third embodiment and the semiconductor device 61 according to the second embodiment is that the emitter trench 83 having a width relatively narrow with respect to the annular trench 10 is formed. .. Other configurations are the same as those of the semiconductor device 61 according to the second embodiment described above. In FIG. 8, the same reference numerals are given to the parts corresponding to the parts shown in FIG. 7, and the description thereof will be omitted.

エミッタ用トレンチ８３は、環状トレンチ１０に囲まれた領域内において、環状トレンチ１０の幅Ｗ１よりも幅狭に複数形成されている。エミッタ用トレンチ８３の幅Ｗ４は、たとえば前述のゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２の幅Ｗ２（図２Ｂ参照）と同じ幅で形成されていて、０．７μｍ～１．２μｍである。なお、この実施形態では、３つのエミッタ用トレンチ８３が形成されている例を示しているが、１つ、または２つのエミッタ用トレンチ８３が形成されている構成であってもよい。また、３つ以上のエミッタ用トレンチ８３が形成されている構成であってもよい。 A plurality of emitter trenches 83 are formed in a region surrounded by the annular trench 10 so as to be narrower than the width W1 of the annular trench 10. The width W 4 of the emitter trench 83 is formed, for example, with the same width as the width W 2 (see FIG. 2B) of the gate contact trench 11 and the emitter contact trench 12 described above, and is 0.7 μm to 1.2 μm. be. In this embodiment, an example in which three emitter trenches 83 are formed is shown, but one or two emitter trenches 83 may be formed. Further, the configuration may be such that three or more emitter trenches 83 are formed.

エミッタ用トレンチ８３内には、前述の第２実施形態と異なり、一対の第２エミッタ接合部６４が形成されておらず、一体物として埋め込まれた第２エミッタ接合部８４が形成されている。
以上のように、半導体装置８１によっても、前述の第２実施形態において説明した効果と同様の効果を奏することができる。また、エミッタ用トレンチ８３の幅Ｗ４は、環状トレンチ１０の幅Ｗ１よりも狭く形成されている。したがって、前述の図６Ｅの工程において、相対的に幅の狭い各コンタクトトレンチ１１，１２がポリシリコン堆積層５２で完全に埋め戻された原理と同じ原理によって、環状トレンチ１０よりも狭い幅Ｗ４のエミッタ用トレンチ８３をポリシリコン堆積層５２で完全に埋め戻すことができ、エミッタ用トレンチ８３に埋め込まれた第２エミッタ接合部８４を得ることができる。 Unlike the second embodiment described above, the pair of second emitter junctions 64 are not formed in the emitter trench 83, but the second emitter junction 84 embedded as an integral body is formed.
As described above, the semiconductor device 81 can also exert the same effect as the effect described in the above-mentioned second embodiment. Further, the width W 4 of the emitter trench 83 is formed to be narrower than the width W 1 of the annular trench 10. Therefore, in the step of FIG. 6E described above, the width W4 narrower than that of the annular trench 10 is based on the same principle that the relatively narrow contact trenches 11 and 12 are completely backfilled with the polysilicon deposit layer 52. The emitter trench 83 of the above can be completely backfilled with the polysilicon deposit layer 52, and the second emitter junction 84 embedded in the emitter trench 83 can be obtained.

図９は、本発明の第４実施形態に係る半導体装置９１の模式的な断面図である。第４実施形態に係る半導体装置９１が前述の第１実施形態に係る半導体装置１と異なる点は、半導体基板１５が、ｎ－型バッファ領域９２を含む点、および、コンタクト用トレンチ２９が形成されていない点、ならびに、それに伴ってｐ＋型ベースコンタクト領域３０およびｎ＋型エミッタ領域３１の一部が半導体基板１５の表面から露出している点である。その他の構成は、前述の第１実施形態に係る半導体装置１と同様である。図９において、前述の図２Ａに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。 FIG. 9 is a schematic cross-sectional view of the semiconductor device 91 according to the fourth embodiment of the present invention. The semiconductor device 91 according to the fourth embodiment is different from the semiconductor device 1 according to the first embodiment described above in that the semiconductor substrate 15 includes an n - type buffer region 92 and a contact trench 29 is formed. The point is that the p + type base contact region 30 and a part of the n + type emitter region 31 are exposed from the surface of the semiconductor substrate 15. Other configurations are the same as those of the semiconductor device 1 according to the first embodiment described above. In FIG. 9, the same reference numerals are given to the parts corresponding to the parts shown in FIG. 2A, and the description thereof will be omitted.

半導体装置９１に係る半導体基板１５は、ｐ＋型コレクタ領域１６とｎ－型ドレイン領域１７との間に介在するｎ－型バッファ領域９２を含む。ｎ－型バッファ領域９２のドーパント濃度は、たとえば、１×１０１５ｃｍ－３～５×１０１７ｃｍ－３である。
このようなｎ－型バッファ領域９２は、前述の図６Ｋで示した工程において、ｐ＋型コレクタ領域１６の形成工程に先立って、ｎ型のドーパントを半導体基板１５の裏面側に選択的に注入することにより形成することができる。 The semiconductor substrate 15 according to the semiconductor device 91 includes an n - type buffer region 92 interposed between the p + type collector region 16 and the n - type drain region 17. The dopant concentration in the n - type buffer region 92 is, for example, 1 × 10 15 cm -3 to 5 × 10 17 cm -3 .
In such an n - type buffer region 92, an n-type dopant is selectively injected into the back surface side of the semiconductor substrate 15 prior to the step of forming the p + type collector region 16 in the above-mentioned step shown in FIG. 6K. It can be formed by doing.

半導体装置９１に係る各コンタクトホール３５には、タングステンを含むタングステンコンタクト９３が形成されている。タングステンコンタクト９３は、半導体基板１５の表面においてｐ＋型ベースコンタクト領域３０とｎ＋型エミッタ領域３１の一部とに接続されている。また、エミッタ電極６は、タングステンコンタクト９３を介してｐ＋型ベースコンタクト領域３０および埋め込みエミッタ電極２５と接続されている。一方、ゲートフィンガー２は、タングステンコンタクト９３を介して埋め込みゲート電極２４と接続されている。 A tungsten contact 93 containing tungsten is formed in each contact hole 35 according to the semiconductor device 91. The tungsten contact 93 is connected to a part of the p + type base contact region 30 and the n + type emitter region 31 on the surface of the semiconductor substrate 15. Further, the emitter electrode 6 is connected to the p + type base contact region 30 and the embedded emitter electrode 25 via the tungsten contact 93. On the other hand, the gate finger 2 is connected to the embedded gate electrode 24 via the tungsten contact 93.

以上のように、半導体装置９１によれば、各コンタクトホール３５にタングステンコンタクト９３が形成されているので、良好なコンタクトを得ることができる。したがって、図６Ｊで示した工程において、コンタクト用トレンチ２９を別途形成しなくてもよい。また、図６Ｋで示した工程において、エミッタ電極６およびゲートフィンガー２を形成する際に、各コンタクトホール３５にタングステンを埋め込めば良いので、製造工程が煩雑化することもない。このように、半導体装置９１の構成によっても、前述の第１実施形態で説明した効果と同様の効果を奏することができる。 As described above, according to the semiconductor device 91, since the tungsten contact 93 is formed in each contact hole 35, good contact can be obtained. Therefore, in the process shown in FIG. 6J, it is not necessary to separately form the contact trench 29. Further, in the process shown in FIG. 6K, when the emitter electrode 6 and the gate finger 2 are formed, tungsten may be embedded in each contact hole 35, so that the manufacturing process is not complicated. As described above, the same effect as that described in the above-described first embodiment can be obtained depending on the configuration of the semiconductor device 91.

図１０は、本発明の第５実施形態に係る半導体装置１０１の模式的な平面図である。
図１０に示すように、半導体装置１０１は、たとえば、半導体装置１０１の表面を法線方向から見た平面視（以下、単に「平面視」と言う。）において、四角形のチップ状に形成されている。半導体装置１０１には、アクティブ領域１０２およびアクティブ領域１０２を取り囲む終端領域１１３が設定されている。アクティブ領域１０２は、半導体装置１０１の内方領域において平面視略四角形状に形成されている。また、アクティブ領域１０２には、複数のゲート用トレンチ１３７がストライプ状に形成されている。 FIG. 10 is a schematic plan view of the semiconductor device 101 according to the fifth embodiment of the present invention.
As shown in FIG. 10, the semiconductor device 101 is formed in the shape of a quadrangular chip, for example, in a plan view (hereinafter, simply referred to as “plan view”) when the surface of the semiconductor device 101 is viewed from the normal direction. There is. The semiconductor device 101 is set with an active region 102 and a terminal region 113 surrounding the active region 102. The active region 102 is formed in a substantially square shape in a plan view in the inner region of the semiconductor device 101. Further, in the active region 102, a plurality of gate trenches 137 are formed in a striped shape.

半導体装置１０１の表面には、アクティブ領域１０２を選択的に取り囲む表面ゲートメタルの一例としてのゲートメタル１０３と、アクティブ領域１０２を選択的に覆うエミッタ電極１０４とが形成されている。図１０では、明瞭化のためにゲートメタル１０３およびエミッタ電極１０４にクロスハッチングを付している。ゲートメタル１０３は、さらにパッド部の一例としてのゲートパッド１０５と、ゲートフィンガー１０６およびパッド周辺部１０７からなる配線部１６７とを含む。 On the surface of the semiconductor device 101, a gate metal 103 as an example of a surface gate metal that selectively surrounds the active region 102 and an emitter electrode 104 that selectively covers the active region 102 are formed. In FIG. 10, the gate metal 103 and the emitter electrode 104 are cross-hatched for clarity. The gate metal 103 further includes a gate pad 105 as an example of the pad portion, and a wiring portion 167 including a gate finger 106 and a pad peripheral portion 107.

ゲートパッド１０５は、半導体装置１０１の一辺１０１ａに沿う領域の長手方向中央部に平面視略四角形状に形成されている。ゲートパッド１０５には、ボンディングワイヤ１０８が接続されることによって外部から電力（制御信号）が供給される。ゲートパッド１０５は、たとえば、Ａｌ（アルミニウム）を主成分として含む金属材料からなる。
ゲートフィンガー１０６は、半導体装置１０１のアクティブ領域１０２を囲むようにライン状に形成されている。より具体的には、ゲートフィンガー１０６は、平面視において、ゲートパッド１０５の側方からゲート用トレンチ１３７のストライプ方向（つまり、半導体装置１０１の一辺１０１ａに沿う方向）に延び、さらに当該一辺１０１ａに直角に交わる前記ストライプ方向の直交方向（つまり、他辺１０１ｂおよび当該他辺１０１ｂと対向する辺１０１ｃに沿う方向）に延びて形成されている。ゲートパッド１０５の周囲には、第１除去領域１１０を挟んでパッド周辺部１０７が形成されている。 The gate pad 105 is formed in a substantially square shape in a plan view at the central portion in the longitudinal direction of a region along one side 101a of the semiconductor device 101. Electric power (control signal) is supplied to the gate pad 105 from the outside by connecting the bonding wire 108. The gate pad 105 is made of, for example, a metal material containing Al (aluminum) as a main component.
The gate finger 106 is formed in a line shape so as to surround the active region 102 of the semiconductor device 101. More specifically, the gate finger 106 extends from the side of the gate pad 105 in the stripe direction of the gate trench 137 (that is, the direction along one side 101a of the semiconductor device 101) in a plan view, and further extends to the one side 101a. It is formed so as to extend in a direction orthogonal to the stripe direction intersecting at right angles (that is, a direction along the other side 101b and the side 101c facing the other side 101b). A pad peripheral portion 107 is formed around the gate pad 105 with the first removal region 110 interposed therebetween.

なお、第５実施形態では、半導体装置１０１の一辺１０１ａに沿う領域の長手方向中央部にゲートパッド１０５が設けられた例について説明するが、半導体装置１０１の一つの角部にゲートパッド１０５が形成されていてもよい。また、第５実施形態では、半導体装置１０１の一辺１０１ａと対向する辺１０１ｄにゲートフィンガー１０６が形成されていない例を示しているが、半導体装置１０１の周囲を全周に亘ってゲートフィンガー１０６が形成されていてもよい。 In the fifth embodiment, an example in which the gate pad 105 is provided at the central portion in the longitudinal direction of the region along one side 101a of the semiconductor device 101 will be described, but the gate pad 105 is formed at one corner of the semiconductor device 101. It may have been. Further, in the fifth embodiment, an example is shown in which the gate finger 106 is not formed on the side 101d facing the side 101a of the semiconductor device 101, but the gate finger 106 covers the entire circumference of the semiconductor device 101. It may be formed.

第１除去領域１１０は、ゲートパッド１０５の周囲を囲むように平面視略四角環状に形成されている。第１除去領域１１０は、金属材料が取り除かれた領域であり、これにより、ゲートパッド１０５とパッド周辺部１０７とが互いに接触しないように形成されている。なお、第５実施形態では、第１除去領域１１０が、ゲートパッド１０５の周囲を全周に亘って囲む環状に形成されている例について説明するが、第１除去領域１１０が、ゲートパッド１０５の周囲の一部を選択的に囲んでいる構成であってもよい。 The first removal region 110 is formed in a substantially square ring shape in a plan view so as to surround the periphery of the gate pad 105. The first removal region 110 is a region from which the metal material has been removed, whereby the gate pad 105 and the pad peripheral portion 107 are formed so as not to come into contact with each other. In the fifth embodiment, an example in which the first removal region 110 is formed in an annular shape surrounding the gate pad 105 over the entire circumference will be described. However, the first removal region 110 is the gate pad 105. It may be configured to selectively surround a part of the surroundings.

パッド周辺部１０７は、平面視において、ゲートパッド１０５の周囲を全周に亘って囲むように略四角環状に形成されている。パッド周辺部１０７は、ゲートパッド１０５の側方の領域において、ゲートフィンガー１０６と一体的に連なるように形成されている。パッド周辺部１０７には、第１除去領域１１０の周囲を選択的に囲む第２除去領域１１１が形成されており、これにより、パッド周辺部１０７は、第１除去領域１１０および第２除去領域１１１に挟まれた内方領域１０７ａと、内方領域１０７ａを取り囲む外方領域１０７ｂとに区画されている。 The pad peripheral portion 107 is formed in a substantially square ring shape so as to surround the periphery of the gate pad 105 over the entire circumference in a plan view. The pad peripheral portion 107 is formed so as to be integrally connected to the gate finger 106 in the lateral region of the gate pad 105. The pad peripheral portion 107 is formed with a second removal region 111 that selectively surrounds the periphery of the first removal region 110, whereby the pad peripheral portion 107 has the first removal region 110 and the second removal region 111. It is divided into an inner region 107a sandwiched between the two and an outer region 107b surrounding the inner region 107a.

ゲートメタル１０３に区画された半導体装置１０１の内方領域には、第３除去領域１１２を挟んでエミッタ電極１０４が形成されている。第３除去領域１１２は、ゲートメタル１０３に沿ってライン状に形成されている。エミッタ電極１０４は、アクティブ領域１０２を覆うように形成されている。ゲートメタル１０３およびエミッタ電極１０４の下方の領域には、層間絶縁膜１４５（図１３Ａ参照）を介して第１引き回し配線１１５、ゲートフィンガー用引き回し配線１１６および第２引き回し配線１１７が形成されている。 An emitter electrode 104 is formed in the inner region of the semiconductor device 101 partitioned by the gate metal 103 with a third removal region 112 interposed therebetween. The third removal region 112 is formed in a line shape along the gate metal 103. The emitter electrode 104 is formed so as to cover the active region 102. In the region below the gate metal 103 and the emitter electrode 104, a first routing wiring 115, a routing wiring 116 for a gate finger, and a second routing wiring 117 are formed via an interlayer insulating film 145 (see FIG. 13A).

図１１は、図１０に示す半導体装置１０１の第１引き回し配線１１５、ゲートフィンガー用引き回し配線１１６および第２引き回し配線１１７を説明するための模式的な平面図である。図１２は、図１０に示す半導体装置１０１の第１引き回し配線１１５、ゲートフィンガー用引き回し配線１１６および第２引き回し配線１１７の拡大平面図である。
図１１に示すように、第１引き回し配線１１５は、ゲートパッド１０５の下方領域においてゲートパッド１０５およびパッド周辺部１０７に跨るように、平面視閉曲構造に形成されている。より具体的に、第１引き回し配線１１５は、ゲートパッド１０５から第１除去領域１１０を横切ってパッド周辺部１０７の内方領域１０７ａに至るように四角環状に形成されている。第１引き回し配線１１５は、ゲートメタル１０３よりも抵抗値の高い材料からなり、たとえば、ポリシリコン等の電極材料からなることが好ましい。 FIG. 11 is a schematic plan view for explaining the first routing wiring 115, the routing wiring 116 for gate fingers, and the second routing wiring 117 of the semiconductor device 101 shown in FIG. FIG. 12 is an enlarged plan view of the first routing wiring 115, the routing wiring 116 for gate fingers, and the second routing wiring 117 of the semiconductor device 101 shown in FIG.
As shown in FIG. 11, the first routing wiring 115 is formed in a planar view closed structure so as to straddle the gate pad 105 and the pad peripheral portion 107 in the lower region of the gate pad 105. More specifically, the first routing wiring 115 is formed in a square ring shape from the gate pad 105 across the first removal region 110 to the inner region 107a of the pad peripheral portion 107. The first routing wiring 115 is made of a material having a higher resistance value than the gate metal 103, and is preferably made of an electrode material such as polysilicon.

第１引き回し配線１１５は、図１２に示すように、ゲートパッド用コンタクト１１８を介してゲートパッド１０５に、また第１パッド周辺部用コンタクト１１９を介してパッド周辺部１０７に、それぞれ電気的に接続されている。ゲートパッド用コンタクト１１８は、ゲートパッド１０５において、ゲートパッド１０５を取り囲む平面視四角環状に形成されている。一方、第１パッド周辺部用コンタクト１１９は、パッド周辺部１０７の内方領域１０７ａにおいて、第１除去領域１１０を取り囲む平面視四角環状に形成されている。このようにゲートパッド１０５は、第１引き回し配線１１５を介してパッド周辺部１０７およびゲートフィンガー１０６と電気的に接続されている。 As shown in FIG. 12, the first routing wiring 115 is electrically connected to the gate pad 105 via the contact 118 for the gate pad and to the peripheral portion 107 of the pad via the contact 119 for the peripheral portion of the first pad. Has been done. The gate pad contact 118 is formed in the gate pad 105 in a square ring in a plan view surrounding the gate pad 105. On the other hand, the contact 119 for the peripheral portion of the first pad is formed in a square ring in a plan view surrounding the first removal region 110 in the inner region 107a of the peripheral portion 107 of the pad. In this way, the gate pad 105 is electrically connected to the pad peripheral portion 107 and the gate finger 106 via the first routing wiring 115.

ゲートフィンガー用引き回し配線１１６は、ゲートフィンガー１０６の下方領域に形成されている。ゲートフィンガー用引き回し配線１１６は、ゲートフィンガー１０６よりも幅狭に形成されていて、ゲートフィンガー１０６に完全に覆われている。ゲートフィンガー用引き回し配線１１６は、第１引き回し配線１１５と同じ電極材料で形成されている。ゲートフィンガー用引き回し配線１１６は、図１２に示すように、ゲートフィンガー用コンタクト１２０を介してゲートフィンガー１０６に電気的に接続されている。 The routing wiring 116 for the gate finger is formed in the lower region of the gate finger 106. The route wiring 116 for the gate finger is formed narrower than the gate finger 106 and is completely covered by the gate finger 106. The routing wiring 116 for the gate finger is made of the same electrode material as the first routing wiring 115. As shown in FIG. 12, the gate finger routing wiring 116 is electrically connected to the gate finger 106 via the gate finger contact 120.

第２引き回し配線１１７は、第１引き回し配線１１５の周囲を選択的に囲むように、第１引き回し配線１１５から所定の間隔を空けて形成されている。第２引き回し配線１１７は、パッド周辺部１０７およびアクティブ領域１０２に跨るように形成されている。より具体的に、第２引き回し配線１１７は、パッド周辺部１０７の内方領域１０７ａから、第２除去領域１１１、パッド周辺部１０７の外方領域１０７ｂ、および第３除去領域１１２を横切るように形成されている。そして、第２引き回し配線１１７は、ゲートパッド１０５が形成された領域の側方において、ゲートフィンガー用引き回し配線１１６と一体的に連なっている。第２引き回し配線１１７は、第１引き回し配線１１５と同じ電極材料で形成されている。 The second routing wiring 117 is formed at a predetermined distance from the first routing wiring 115 so as to selectively surround the periphery of the first routing wiring 115. The second routing wiring 117 is formed so as to straddle the pad peripheral portion 107 and the active region 102. More specifically, the second routing wiring 117 is formed so as to cross the second removal region 111, the outer region 107b of the pad peripheral portion 107, and the third removal region 112 from the inner region 107a of the pad peripheral portion 107. Has been done. The second routing wiring 117 is integrally connected to the gate finger routing wiring 116 on the side of the region where the gate pad 105 is formed. The second routing wiring 117 is made of the same electrode material as the first routing wiring 115.

第２引き回し配線１１７は、図１２に示すように、第２パッド周辺部用コンタクト１２１を介してパッド周辺部１０７の内方領域１０７ａに、また第３パッド周辺部用コンタクト１２２を介してパッド周辺部１０７の外方領域１０７ｂに、それぞれ電気的に接続されている。第２パッド周辺部用コンタクト１２１は、パッド周辺部１０７の内方領域１０７ａにおいて、第１パッド周辺部用コンタクト１１９を選択的に取り囲むライン状に形成されている。 As shown in FIG. 12, the second routing wiring 117 is provided in the inner region 107a of the pad peripheral portion 107 via the contact 121 for the peripheral portion of the second pad, and around the pad via the contact 122 for the peripheral portion of the third pad. Each is electrically connected to the outer region 107b of the portion 107. The second pad peripheral portion contact 121 is formed in a line shape that selectively surrounds the first pad peripheral portion contact 119 in the inner region 107a of the pad peripheral portion 107.

一方、第３パッド周辺部用コンタクト１２２は、パッド周辺部１０７の外方領域１０７ｂにおいて、第２除去領域１１１を取り囲むライン状に形成されていて、ゲートパッド１０５が形成された領域の側方において、ゲートフィンガー用コンタクト１２０と一体的に連なっている。このようにパッド周辺部１０７は、第２引き回し配線１１７を介してもゲートフィンガー１０６と電気的に接続されている。 On the other hand, the contact 122 for the peripheral portion of the third pad is formed in a line shape surrounding the second removal region 111 in the outer region 107b of the peripheral portion 107 of the pad, and is formed on the side of the region where the gate pad 105 is formed. , Is integrally connected to the gate finger contact 120. In this way, the pad peripheral portion 107 is electrically connected to the gate finger 106 even via the second routing wiring 117.

次に、図１３Ａを参照して、半導体装置１０１の部分的な断面の構成について説明する。図１３Ａは、図１２に示す切断面線XIIIA－XIIIAから見た断面図である。
図１３Ａに示すように、半導体装置１０１は、半導体層の一例としての半導体基板１２５を含む。半導体基板１２５は、たとえば、ｎ－型シリコン基板であり、その裏面側から順にｐ＋型コレクタ領域１２６と、ｎ－型ドレイン領域１２７とが積層された構造を有している。ｐ＋型コレクタ領域１２６が半導体基板１２５の裏面全体に露出し、ｎ－型ドレイン領域１２７が半導体基板１２５の表面に露出している。 Next, with reference to FIG. 13A, the configuration of a partial cross section of the semiconductor device 101 will be described. FIG. 13A is a cross-sectional view seen from the cut plane line XIIIA-XIIIA shown in FIG.
As shown in FIG. 13A, the semiconductor device 101 includes a semiconductor substrate 125 as an example of a semiconductor layer. The semiconductor substrate 125 is, for example, an n - type silicon substrate, and has a structure in which a p + type collector region 126 and an n - type drain region 127 are laminated in order from the back surface side thereof. The p + type collector region 126 is exposed on the entire back surface of the semiconductor substrate 125, and the n − type drain region 127 is exposed on the front surface of the semiconductor substrate 125.

ｐ＋型コレクタ領域１２６のドーパント濃度は、たとえば、５×１０１５ｃｍ－３～２×１０１９ｃｍ－３である。ｐ型のドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。一方、ｎ－型ドレイン領域１２７のドーパント濃度は、たとえば、５×１０１３ｃｍ－３～１×１０１５ｃｍ－３である。またｎ－型のドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。 The dopant concentration of the p + type collector region 126 is, for example, 5 × 10 15 cm -3 to 2 × 10 19 cm -3 . As the p-type dopant, for example, B (boron), Al (aluminum) and the like can be used (hereinafter, the same applies). On the other hand, the dopant concentration of the n - type drain region 127 is, for example, 5 × 10 13 cm -3 to 1 × 10 15 cm -3 . Further, as the n - type dopant, for example, N (nitrogen), P (phosphorus), As (arsenic) and the like can be used (hereinafter, the same applies).

半導体基板１２５のアクティブ領域１０２には、複数のゲート用トレンチ１３７がストライプ状に形成されている。複数のゲート用トレンチ１３７の間には一定幅の領域が設けられており、この領域にＩＧＢＴの単位セル１３６が１つずつ形成されている。
ゲート用トレンチ１３７は、半導体基板１２５の表面を掘り下げるように形成されている。より具体的には、ゲート用トレンチ１３７は、一定の幅で形成されていて、半導体基板１２５の表面に対してほぼ垂直に形成された側面と、半導体基板１２５の表面と面一になるように形成された底部とを含む。 A plurality of gate trenches 137 are formed in stripes in the active region 102 of the semiconductor substrate 125. A region having a certain width is provided between the plurality of gate trenches 137, and one IGBT unit cell 136 is formed in this region.
The gate trench 137 is formed so as to dig into the surface of the semiconductor substrate 125. More specifically, the gate trench 137 is formed with a constant width so that the side surface formed substantially perpendicular to the surface of the semiconductor substrate 125 is flush with the surface of the semiconductor substrate 125. Includes the formed bottom.

単位セル１３６は、ゲート用トレンチ１３７のストライプ方向に沿って形成されていて、ｐ型ベース領域１４０と、ｐ型ベース領域１４０の内方領域に形成されたｐ＋型ベースコンタクト領域１４１およびｎ＋型エミッタ領域１４２とを含む。
ｐ型ベース領域１４０は、互いに隣り合う一方のゲート用トレンチ１３７と他方のゲート用トレンチ１３７とによって共有されている。ｐ型ベース領域１４０の底部は、ゲート用トレンチ１３７の底部よりも半導体基板１２５の表面側に位置している。ｐ型ベース領域１４０のドーパント濃度は、たとえば、１×１０１６ｃｍ－３～１×１０１８ｃｍ－３である。 The unit cell 136 is formed along the stripe direction of the gate trench 137, and is formed in the p-type base region 140 and the p-type base contact regions 141 and n + formed in the inner region of the p-type base region 140 . Includes a type emitter region 142.
The p-type base region 140 is shared by one gate trench 137 and the other gate trench 137 adjacent to each other. The bottom of the p-type base region 140 is located closer to the surface of the semiconductor substrate 125 than the bottom of the gate trench 137. The dopant concentration of the p-type base region 140 is, for example, 1 × 10 16 cm -3 to 1 × 10 18 cm -3 .

ｎ＋型エミッタ領域１４２は、半導体基板１２５の表面に形成されている。ｎ＋型エミッタ領域１４２は、ゲート用トレンチ１３７の側面両側に一つずつ設けられ、それぞれがゲート用トレンチ１３７の側面に露出している。ｎ＋型エミッタ領域１４２のドーパント濃度は、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。一方、ｐ＋型ベースコンタクト領域１４１は、各ｎ＋型エミッタ領域１４２の間の領域に、挟まれるように形成されている。ｐ＋型ベースコンタクト領域１４１のドーパント濃度は、たとえば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。 The n + type emitter region 142 is formed on the surface of the semiconductor substrate 125. One n + type emitter region 142 is provided on each side of the side surface of the gate trench 137, and each is exposed on the side surface of the gate trench 137. The dopant concentration of the n + type emitter region 142 is 1 × 10 19 cm -3 to 1 × 10 21 cm -3 . On the other hand, the p + type base contact region 141 is formed so as to be sandwiched between the regions between each n + type emitter region 142. The dopant concentration of the p + type base contact region 141 is, for example, 1 × 10 19 cm -3 to 1 × 10 21 cm -3 .

半導体基板１２５の表面およびゲート用トレンチ１３７の内面（側面および底部）には、絶縁膜１３４が形成されている。絶縁膜１３４は、たとえば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム(Ａｌ２Ｏ３)等の絶縁材料からなる。そして、絶縁膜１３４を介してゲート用トレンチ１３７にゲート電極１３８が埋め込まれている。 An insulating film 134 is formed on the surface of the semiconductor substrate 125 and the inner surface (side surface and bottom) of the gate trench 137. The insulating film 134 is made of an insulating material such as silicon oxide (SiO 2 ), silicon nitride (SiN), and aluminum oxide (Al 2 O 3 ). Then, the gate electrode 138 is embedded in the gate trench 137 via the insulating film 134.

ゲート電極１３８は、ゲート用トレンチ１３７から露出するゲート電極１３８の表面が、半導体基板１２５の表面と面一になるようにゲート用トレンチ１３７に埋め込まれている。ゲート電極１３８の電極材料は、たとえば前述の第１および第２引き回し配線１１５，１１７と同一の電極材料からなることが好ましい。この場合、ゲート電極１３８と同じ工程で第１および第２引き回し配線１１５，１１７を形成することができるので、製造工程を簡略化することができる。 The gate electrode 138 is embedded in the gate trench 137 so that the surface of the gate electrode 138 exposed from the gate trench 137 is flush with the surface of the semiconductor substrate 125. The electrode material of the gate electrode 138 is preferably made of the same electrode material as, for example, the above-mentioned first and second routing wires 115 and 117. In this case, since the first and second routing wires 115 and 117 can be formed in the same process as the gate electrode 138, the manufacturing process can be simplified.

半導体基板１２５の表面には、絶縁膜１３４を介して、前述の第１および第２引き回し配線１１５，１１７、ならびにゲートフィンガー用引き回し配線１１６（図１１参照）が形成されている。つまり、前述の第１および第２引き回し配線１１５，１１７は、絶縁膜１３４の上に配置され、層間絶縁膜１４５によって被覆されている。第１引き回し配線１１５は、半導体基板１２５の上において半導体基板１２５の表面に沿う方向にパッド部１０５に対向するようにゲートパッド１０５から間隔を空けてゲートパッド１０５と同じ高さ位置に配置されている。第２引き回し配線１１７は、ストライプを横切る方向に沿ってアクティブ領域１０２に引き出された引き出し部１１７ａを含む。 On the surface of the semiconductor substrate 125, the above-mentioned first and second routing wires 115 and 117 and the gate finger routing wiring 116 (see FIG. 11) are formed via the insulating film 134. That is, the above-mentioned first and second routing wires 115 and 117 are arranged on the insulating film 134 and covered with the interlayer insulating film 145. The first routing wiring 115 is arranged on the semiconductor substrate 125 at the same height as the gate pad 105 at a distance from the gate pad 105 so as to face the pad portion 105 in the direction along the surface of the semiconductor substrate 125. There is. The second routing wiring 117 includes a drawing portion 117a drawn out to the active region 102 along a direction across the stripe.

また、ゲート電極１３８は、図１３Ａに示すように、引き出し部１１７ａに電気的に接続されている。これにより、ゲート電極１３８は、引き出し部１１７ａを介してパッド周辺部１０７に電気的に接続されている。なお、第２引き回し配線１１７はストライプ方向に沿ってアクティブ領域１０２に引き出された引き出し部１１７ａ（図１１，１２参照）を有していてもよく、これにより、パッド周辺部１０７に電気的に接続されていてもよい。 Further, as shown in FIG. 13A, the gate electrode 138 is electrically connected to the drawer portion 117a. As a result, the gate electrode 138 is electrically connected to the pad peripheral portion 107 via the drawer portion 117a. The second routing wiring 117 may have a drawer portion 117a (see FIGS. 11 and 12) drawn out to the active region 102 along the stripe direction, thereby electrically connecting to the pad peripheral portion 107. It may have been done.

半導体基板１２５の表面には、層間絶縁膜１４５が形成されている。アクティブ領域１０２における層間絶縁膜１４５には、ｐ＋型ベースコンタクト領域１４１と、ｎ＋型エミッタ領域１４２の一部とを選択的に露出させるエミッタ用コンタクトホール１４７が形成されている。また、終端領域１１３における層間絶縁膜１４５には、前述のゲートパッド用コンタクト１１８、第１パッド周辺部用コンタクト１１９、ゲートフィンガー用コンタクト１２０（図１２参照）、第２パッド周辺部用コンタクト１２１、および第３パッド周辺部用コンタクト１２２がそれぞれ形成されている。層間絶縁膜１４５は、たとえば、オルトケイ酸テトラエチル（ＴＥＯＳ）、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる。 An interlayer insulating film 145 is formed on the surface of the semiconductor substrate 125. The interlayer insulating film 145 in the active region 102 is formed with an emitter contact hole 147 that selectively exposes the p + type base contact region 141 and a part of the n + type emitter region 142. Further, the interlayer insulating film 145 in the terminal region 113 includes the above-mentioned gate pad contact 118, first pad peripheral portion contact 119, gate finger contact 120 (see FIG. 12), second pad peripheral portion contact 121, and the like. And the contact 122 for the peripheral portion of the third pad is formed, respectively. The interlayer insulating film 145 is made of an insulating material such as tetraethyl orthosilicate (TEOS), boron phosphosilicate glass (BPSG), or silicon oxide (SiO 2 ).

層間絶縁膜１４５上には、ゲートメタル１０３と、エミッタ電極１０４とが形成されている。エミッタ電極１０４は、エミッタ用コンタクトホール１４７を介して、ｐ＋型ベースコンタクト領域１４１と、ｎ＋型エミッタ領域１４２の一部と電気的に接続されている。
一方、ゲートメタル１０３は、前述のように、各コンタクト１１８，１１９，１２１，１２２を介して第１および第２引き回し配線１１５，１１７と電気的に接続されている。これにより、ゲートメタル１０３は、第１および第２引き回し配線１１５，１１７ならびに第２引き回し配線１１７の引き出し部１１７ａを介してゲート電極１３８と電気的に接続され、表面電流をゲートパッド１０５からゲート電極１３８へと導く電流経路が形成されている。
また、ゲートメタル１０３のうちのゲートパッド１０５は、絶縁膜１３４の上に配置された部分を含む。また、ゲートパッド１０５は、絶縁膜１３４の上から層間絶縁膜１４５の上に引き出され、ゲートパッド用コンタクト１１８を介して第１引き回し配線１１５に接続された部分を含む。つまり、第１引き回し配線１１５は、絶縁膜１３４の表面に沿う方向にゲートパッド１０５に対向するようにゲートパッド１０５から間隔を空けて絶縁膜１３４の上に配置されている。また、第１引き回し配線１１５は、層間絶縁膜１４５を挟んでゲートパッド１０５に対向する部分を含む。 A gate metal 103 and an emitter electrode 104 are formed on the interlayer insulating film 145. The emitter electrode 104 is electrically connected to the p + type base contact region 141 and a part of the n + type emitter region 142 via the emitter contact hole 147.
On the other hand, as described above, the gate metal 103 is electrically connected to the first and second routing wires 115 and 117 via the contacts 118, 119, 121 and 122, respectively. As a result, the gate metal 103 is electrically connected to the gate electrode 138 via the lead-out portion 117a of the first and second routing wires 115, 117 and the second routing wiring 117, and the surface current is transferred from the gate pad 105 to the gate electrode. A current path leading to 138 is formed.
Further, the gate pad 105 of the gate metal 103 includes a portion arranged on the insulating film 134. Further, the gate pad 105 includes a portion drawn from above the insulating film 134 onto the interlayer insulating film 145 and connected to the first routing wiring 115 via the gate pad contact 118. That is, the first routing wiring 115 is arranged on the insulating film 134 at a distance from the gate pad 105 so as to face the gate pad 105 in the direction along the surface of the insulating film 134. Further, the first routing wiring 115 includes a portion facing the gate pad 105 with the interlayer insulating film 145 interposed therebetween.

そして、ゲートパッド１０５とエミッタ電極１０４との間の領域を選択的に覆うように表面保護膜１４６が層間絶縁膜１４５上に形成されている。表面保護膜１４６は、たとえば樹脂からなる。
半導体装置１０１は、図１３Ｂに示す電気回路図で表される。図１３Ｂは、図１０に示す半導体装置１０１の電気的構造を説明するための電気回路図である。 A surface protective film 146 is formed on the interlayer insulating film 145 so as to selectively cover the region between the gate pad 105 and the emitter electrode 104. The surface protective film 146 is made of, for example, a resin.
The semiconductor device 101 is represented by the electric circuit diagram shown in FIG. 13B. FIG. 13B is an electric circuit diagram for explaining the electric structure of the semiconductor device 101 shown in FIG.

図１３Ｂに示すように、半導体装置１０１は、ゲートパッド１０５と、ゲート電極１３８との間に介装された電流制限部１３９を含む。電流制限部１３９は、ゲートパッド１０５に対して直列に接続された第１引き回し配線１１５の抵抗成分、ゲートフィンガー用引き回し配線１１６の抵抗成分、および第２引き回し配線１１７の抵抗成分を含む。ゲートパッド１０５に電圧が印加されると、電流制限部１３９を介してゲート電極１３８に電流が流れる。 As shown in FIG. 13B, the semiconductor device 101 includes a current limiting unit 139 interposed between the gate pad 105 and the gate electrode 138. The current limiting unit 139 includes a resistance component of the first routing wiring 115 connected in series to the gate pad 105, a resistance component of the routing wiring 116 for the gate finger, and a resistance component of the second routing wiring 117. When a voltage is applied to the gate pad 105, a current flows through the gate electrode 138 via the current limiting unit 139.

以上のように、半導体装置１０１の構成によれば、図１２、図１３Ａおよび図１３Ｂに示すように、ゲートパッド１０５からパッド周辺部１０７およびゲートフィンガー１０６に電流が流れる際に第１および第２引き回し配線１１５，１１７（電流制限部１３９）を経由することになるので、表面電流によるパッド周辺部１０７およびゲートフィンガー１０６への電流の流れ込みを、ゲートパッド１０５に近い位置で制限できる。 As described above, according to the configuration of the semiconductor device 101, as shown in FIGS. 12, 13A and 13B, when a current flows from the gate pad 105 to the pad peripheral portion 107 and the gate finger 106, the first and second currents flow. Since it passes through the routing wirings 115 and 117 (current limiting unit 139), the current flow to the pad peripheral portion 107 and the gate finger 106 due to the surface current can be restricted at a position close to the gate pad 105.

これにより、ゲートパッド１０５に近い位置（特に、パッド周辺部１０７を経由して電気的に接続されるゲートパッド１０５の周辺部）におけるＭＩＳゲート構造１３２のゲート電極１３８に対して局所的に突入電流（ｄｉ／ｄｔ）が流れ、当該ＭＩＳゲート構造１３２が局所的にオンすることを抑制できる。その結果、ゲートパッド１０５から遠い近いに係らず、複数のＭＩＳゲート構造１３２間での印加電流のばらつきを抑制できる。 As a result, the inrush current is locally applied to the gate electrode 138 of the MIS gate structure 132 at a position close to the gate pad 105 (particularly, the peripheral portion of the gate pad 105 electrically connected via the pad peripheral portion 107). (Di / dt) flows, and it is possible to suppress that the MIS gate structure 132 is locally turned on. As a result, it is possible to suppress variations in the applied current among the plurality of MIS gate structures 132 regardless of whether they are far or near from the gate pad 105.

また、ゲートパッド１０５からパッド周辺部１０７の内方領域１０７ａに突入電流が流れても、その後は、第２引き回し配線１１７を経由するか、もしくは第３除去領域１１２を迂回してパッド周辺部１０７の外方領域１０７ｂに流れることとなる。すなわち、ゲートパッド１０５の周辺部のゲート電極１３８への電流の流れ込みを二重で制限することができる。 Further, even if an inrush current flows from the gate pad 105 to the inner region 107a of the pad peripheral portion 107, after that, the pad peripheral portion 107 passes through the second routing wiring 117 or bypasses the third removal region 112. It will flow to the outer region 107b of. That is, it is possible to double-limit the flow of current to the gate electrode 138 in the peripheral portion of the gate pad 105.

したがって、ゲートパッド１０５の近傍に配置されたＭＩＳゲート構造１３２のゲート電極１３８に流れ込む突入電流を効果的に制限することができる。一方、ゲートフィンガー１０６は、ゲートパッド１０５から比較的に遠い位置でＭＩＳゲート構造１３２のゲート電極１３８とコンタクトしているので、これにより突入電流を制限することができる。
また、半導体装置１０１のスイッチング特性を調べてみたところ、図１４Ａ～図１４Ｃに示すグラフを得ることができた。 Therefore, the inrush current flowing into the gate electrode 138 of the MIS gate structure 132 arranged in the vicinity of the gate pad 105 can be effectively limited. On the other hand, since the gate finger 106 is in contact with the gate electrode 138 of the MIS gate structure 132 at a position relatively far from the gate pad 105, the inrush current can be limited by this.
Further, when the switching characteristics of the semiconductor device 101 were examined, the graphs shown in FIGS. 14A to 14C could be obtained.

図１４Ａ～図１４Ｃは、図１０に示す半導体装置１０１のスイッチング特性を示すグラフである。
図１４Ａは、半導体装置１０１のゲート－エミッタ間の電圧ＶＧＥ（Ｖ）と時間（ｎｓｅｃ）との関係を示し、図１４Ｂは、半導体装置１０１のコレクタ－エミッタ間の電圧ＶＣＥ（Ｖ）と時間（ｎｓｅｃ）との関係を示し、図１４Ｃは、半導体装置１０１のコレクタ電流ＩＣ（Ａ）と時間（ｎｓｅｃ）との関係を示している。図１４Ａ～図１４Ｃにおいて、半導体装置１０１の特性を実線で、また、参考例に係る半導体装置１４８のスイッチング特性を破線で示している。参考例に係る半導体装置１４８とは、第１および第２引き回し配線１１５，１１７が形成されていない半導体装置である。 14A to 14C are graphs showing the switching characteristics of the semiconductor device 101 shown in FIG.
FIG. 14A shows the relationship between the gate-emitter voltage VGE (V) of the semiconductor device 101 and the time (nsec), and FIG. 14B shows the relationship between the collector-emitter voltage VCE (V) of the semiconductor device 101. The relationship with time (nsec) is shown, and FIG. 14C shows the relationship between the collector current IC (A) of the semiconductor device 101 and time (nsec). In FIGS. 14A to 14C, the characteristics of the semiconductor device 101 are shown by a solid line, and the switching characteristics of the semiconductor device 148 according to the reference example are shown by a broken line. The semiconductor device 148 according to the reference example is a semiconductor device in which the first and second routing wires 115 and 117 are not formed.

図１４Ａを参照すれば、参考例に係る半導体装置１４８では、ターンオン時間ｔｏｎにおいて、ゲート－エミッタ間の電圧ＶＧＥにノイズが発生していることが確認できる。これに対して、半導体装置１０１では、参考例に係る半導体装置１４８のようなノイズは確認できない。なお、ターンオン時間ｔｏｎとは、ＩＧＢＴのターンオン時にゲート－エミッタ間の電圧ＶＧＥの立ち上がりからコレクタ－エミッタ間の電圧ＶＣＥが最大値の１０％に下降するまでに要する時間で定義される。 With reference to FIG. 14A, it can be confirmed that in the semiconductor device 148 according to the reference example, noise is generated in the voltage VGE between the gate and the emitter at the turn- on time ton. On the other hand, in the semiconductor device 101, noise like the semiconductor device 148 according to the reference example cannot be confirmed. The turn-on time ton is defined as the time required from the rise of the voltage VGE between the gate and the emitter to the decrease of the voltage VCE between the collector and the emitter to 10% of the maximum value at the time of turning on the IGBT.

また、図１４Ｂを参照すれば、参考例に係る半導体装置１４８では、上昇時間ｔｒにおいて、コレクタ－エミッタ間の電圧ＶＣＥにノイズが発生していることが確認できる。これに対して、半導体装置１０１では、参考例に係る半導体装置１４８のようなノイズは確認できない。なお、上昇時間ｔｒとは、ＩＧＢＴのターンオン時にコレクタ電流ＩＣが最大値の１０％に上昇した時点からコレクタ－エミッタ間の電圧ＶＣＥが最大値の１０％に下降するまでに要する時間で定義される。 Further, with reference to FIG. 14B, it can be confirmed that in the semiconductor device 148 according to the reference example, noise is generated in the voltage VCE between the collector and the emitter during the rise time tr . On the other hand, in the semiconductor device 101, noise like the semiconductor device 148 according to the reference example cannot be confirmed. The rise time tr is the time required from the time when the collector current IC rises to 10% of the maximum value at the time of turning on the IGBT until the voltage VCE between the collector and the emitter falls to 10% of the maximum value . Defined.

また、図１４Ｃを参照すれば、参考例に係る半導体装置１４８では、逆回復時間ｔｒｒにおいて、コレクタ電流ＩＣにノイズが発生していることが確認できる。これに対して、半導体装置１０１では、参考例に係る半導体装置１４８のようなノイズは確認できない。なお、逆回復時間ｔｒｒとは、内蔵ダイオードの逆回復電流が消滅するまでに要する時間で定義される。また、半導体装置１０１では、逆回復時間ｔｒｒにおいて、参考例に係る半導体装置１４８のピーク電流の値よりも低いピーク電流の値となりつつも、実効電流の値は殆ど変わっていないことが確認できる。これは、実効電流として検出される電流以外の電流、すなわち、ゲートメタル１０３に流れる表面電流（突入電流）が、第１および第２引き回し配線１１５，１１７を介してゲート電極１３８に流れるためである。 Further, referring to FIG. 14C , it can be confirmed that in the semiconductor device 148 according to the reference example, noise is generated in the collector current IC at the reverse recovery time trr . On the other hand, in the semiconductor device 101, noise like the semiconductor device 148 according to the reference example cannot be confirmed. The reverse recovery time trr is defined as the time required for the reverse recovery current of the built-in diode to disappear. Further, in the semiconductor device 101, it can be confirmed that the value of the effective current has hardly changed even though the peak current value is lower than the peak current value of the semiconductor device 148 according to the reference example in the reverse recovery time trr . .. This is because a current other than the current detected as the effective current, that is, the surface current (inrush current) flowing through the gate metal 103 flows to the gate electrode 138 via the first and second routing wires 115 and 117. ..

図１４Ａ～図１４Ｃにおいて、参考例に係る半導体装置１４８のノイズの発生は次のように説明される。すなわち、ＭＩＳゲート構造１３２の周辺に形成されたゲートパッド１０５、ならびにパッド周辺部１０７およびゲートフィンガー１０６には、通常、寄生インダクタンスや寄生容量によるＬＣ共振回路が構成される。そのため、表面電流が流れると、ＭＩＳゲート構造１３２のスイッチングがトリガとなって共振ノイズが発生する。参考例に係る半導体装置１４８では、第１および第２引き回し配線１１５，１１７が形成されていないので、このような表面電流を制限することができない。したがって、参考例に係る半導体装置１４８では、図１４Ａ～図１４Ｃのグラフに示すように、共振ノイズの波形が検出されている。 In FIGS. 14A to 14C, the generation of noise in the semiconductor device 148 according to the reference example is described as follows. That is, the gate pad 105 formed around the MIS gate structure 132, and the pad peripheral portion 107 and the gate finger 106 are usually configured with an LC resonance circuit due to parasitic inductance and parasitic capacitance. Therefore, when a surface current flows, resonance noise is generated triggered by switching of the MIS gate structure 132. In the semiconductor device 148 according to the reference example, since the first and second routing wires 115 and 117 are not formed, such a surface current cannot be limited. Therefore, in the semiconductor device 148 according to the reference example, the waveform of the resonance noise is detected as shown in the graphs of FIGS. 14A to 14C.

これに対して、半導体装置１０１の構成によれば、表面電流によるパッド周辺部１０７およびゲートフィンガー１０６への電流の流れ込みを制限できるので、ＭＩＳゲート構造１３２が局所的にオンすることを抑制できる。そのため、ＭＩＳゲート構造１３２のスイッチングがトリガとなって共振ノイズが発生することを抑制できる。よって、スイッチングオン動作時において、共振ノイズを原因とするスイッチング損失を低減することができる。 On the other hand, according to the configuration of the semiconductor device 101, the current flow to the pad peripheral portion 107 and the gate finger 106 due to the surface current can be restricted, so that the MIS gate structure 132 can be suppressed to be locally turned on. Therefore, it is possible to suppress the generation of resonance noise triggered by the switching of the MIS gate structure 132. Therefore, it is possible to reduce the switching loss caused by the resonance noise during the switching on operation.

以上により、突入電流を効果的に制限することができ、スイッチング損失および共振ノイズの発生を低減することができる半導体装置１０１を提供することができる。
図１５は、本発明の第６実施形態に係る半導体装置１５１の模式的な平面図である。図１６は、第６実施形態に係る半導体装置１５１の第１および第２引き回し配線１６０，１６１を説明するための模式的な平面図である。第６実施形態に係る半導体装置１５１が、前述の第５実施形態に係る半導体装置１０１と異なる点は、ゲートメタル１０３に代えて、ゲートメタル１５２が形成されている点である。 As described above, it is possible to provide the semiconductor device 101 capable of effectively limiting the inrush current and reducing the generation of switching loss and resonance noise.
FIG. 15 is a schematic plan view of the semiconductor device 151 according to the sixth embodiment of the present invention. FIG. 16 is a schematic plan view for explaining the first and second routing wires 160 and 161 of the semiconductor device 151 according to the sixth embodiment. The semiconductor device 151 according to the sixth embodiment is different from the semiconductor device 101 according to the fifth embodiment in that the gate metal 152 is formed instead of the gate metal 103.

その他の構成は、第５実施形態に係る半導体装置１０１と同等である。図１５および図１６において、前述の図１０～図１３Ａに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。なお、半導体装置１５１は、前述の第５実施形態と同様に、平面視四角形のチップ状に形成されていて、アクティブ領域１０２には、複数のゲート用トレンチ１３７がストライプ状に形成されている。 Other configurations are the same as those of the semiconductor device 101 according to the fifth embodiment. In FIGS. 15 and 16, the parts corresponding to the parts shown in FIGS. 10 to 13A are designated by the same reference numerals, and the description thereof will be omitted. The semiconductor device 151 is formed in the shape of a chip having a rectangular shape in a plan view, as in the fifth embodiment described above, and a plurality of gate trenches 137 are formed in a striped shape in the active region 102.

図１５に示すように、半導体装置１５１の終端領域１１３には、アクティブ領域１０２を選択的に取り囲むように、表面ゲートメタルの一例としてのゲートメタル１５２が形成されている。ゲートメタル１５２は、さらにパッド部の一例としてのゲートパッド１５３と、第１ゲートフィンガー１５４、第２ゲートフィンガー１５５、およびパッド周辺部１５６からなる配線部１６８とを含む。 As shown in FIG. 15, in the terminal region 113 of the semiconductor device 151, a gate metal 152 as an example of the surface gate metal is formed so as to selectively surround the active region 102. The gate metal 152 further includes a gate pad 153 as an example of the pad portion, and a wiring portion 168 including a first gate finger 154, a second gate finger 155, and a pad peripheral portion 156.

ゲートパッド１５３は、第６実施形態では、半導体装置１５１の一つの角部に形成されている。ゲートパッド１５３は、ボンディングワイヤ１０８が接続されることによって外部から電力が供給される。
第１ゲートフィンガー１５４、第２ゲートフィンガー１５５、およびパッド周辺部１５６は、半導体装置１５１のアクティブ領域１０２を囲むようにライン状に形成されている。 In the sixth embodiment, the gate pad 153 is formed at one corner of the semiconductor device 151. Power is supplied to the gate pad 153 from the outside by connecting the bonding wire 108.
The first gate finger 154, the second gate finger 155, and the pad peripheral portion 156 are formed in a line shape so as to surround the active region 102 of the semiconductor device 151.

第１ゲートフィンガー１５４は、ゲートパッド１５３と一体的に連なるように形成されている。より具体的には、第１ゲートフィンガー１５４は、ゲートパッド１５３からゲート用トレンチ１３７のストライプ方向（つまり、半導体装置１５１の一辺１５１ａに沿う方向）に延び、さらに当該一辺１５１ａに直角に交わる前記ストライプ方向の直交方向（つまり、他辺１５１ｂに沿う方向）に延びて形成されている。第１ゲートフィンガー１５４は、半導体装置１５１の辺１５１ｂに沿う領域において、ゲート用トレンチ１３７の長手方向の一端を横切るように形成されている。 The first gate finger 154 is formed so as to be integrally connected to the gate pad 153. More specifically, the first gate finger 154 extends from the gate pad 153 in the stripe direction of the gate trench 137 (that is, a direction along one side 151a of the semiconductor device 151), and further intersects the one side 151a at a right angle. It is formed so as to extend in a direction orthogonal to the direction (that is, a direction along the other side 151b). The first gate finger 154 is formed so as to cross one end in the longitudinal direction of the gate trench 137 in the region along the side 151b of the semiconductor device 151.

パッド周辺部１５６は、除去領域１５７を挟んで、ゲートパッド１５３の内側の周囲を選択的に囲むように形成されている。除去領域１５７は、ゲートパッド１５３の周囲に沿ってライン状に形成されている。つまり、パッド周辺部１５６は、この除去領域１５７により、ゲートパッド１５３および第１ゲートフィンガー１５４のいずれからも分離して形成されている。 The pad peripheral portion 156 is formed so as to selectively surround the inner periphery of the gate pad 153 with the removal region 157 interposed therebetween. The removal region 157 is formed in a line along the periphery of the gate pad 153. That is, the pad peripheral portion 156 is formed separately from both the gate pad 153 and the first gate finger 154 by the removal region 157.

第２ゲートフィンガー１５５は、半導体装置１５１の他辺１５１ｂに対向する辺１５１ｃに沿って形成されている。より具体的には、ゲートパッド１５３からゲート用トレンチ１３７の長手方向の他端を横切るように形成されていて、パッド周辺部１５６の一端部１５６ａと一体的に連なるように形成されている。すなわち、第２ゲートフィンガー１５５も、ゲートパッド１５３および第１ゲートフィンガー１５４のいずれからも分離して形成されている。 The second gate finger 155 is formed along the side 151c facing the other side 151b of the semiconductor device 151. More specifically, it is formed so as to cross the other end of the gate trench 137 in the longitudinal direction from the gate pad 153, and is integrally connected to one end portion 156a of the pad peripheral portion 156. That is, the second gate finger 155 is also formed separately from both the gate pad 153 and the first gate finger 154.

ゲートメタル１５２の下方の領域には、図１６に示すように、第１引き回し配線１６０と、第２引き回し配線１６１とが形成されている。
第１引き回し配線１６０は、第１ゲートフィンガー１５４と、第２ゲートフィンガー１５５とを跨ぐように形成されている。より具体的には、第１引き回し配線１６０は、除去領域１５７が形成された領域を横切って、第１ゲートフィンガー１５４、ゲートパッド１５３、および第２ゲートフィンガー１５５が形成された領域に沿って形成されている。第１引き回し配線１６０は、第１ゲートフィンガー１５４および第２ゲートフィンガー１５５よりも幅広に形成されている。第１引き回し配線１６０は、ゲートメタル１５２よりも抵抗値の高い材料からなり、たとえば、ポリシリコン等の電極材料からなることが好ましい。 As shown in FIG. 16, a first routing wiring 160 and a second routing wiring 161 are formed in the region below the gate metal 152.
The first routing wiring 160 is formed so as to straddle the first gate finger 154 and the second gate finger 155. More specifically, the first routing wiring 160 is formed across the region where the removal region 157 is formed and along the region where the first gate finger 154, the gate pad 153, and the second gate finger 155 are formed. Has been done. The first routing wiring 160 is formed wider than the first gate finger 154 and the second gate finger 155. The first routing wiring 160 is made of a material having a higher resistance value than that of the gate metal 152, and is preferably made of an electrode material such as polysilicon.

第２引き回し配線１６１は、パッド周辺部１５６が形成された領域に沿って形成されている。第２引き回し配線１６１は、パッド周辺部１５６よりも幅広に形成されている。第２引き回し配線１６１は、第２ゲートフィンガー１５５が形成されている領域側において、第１引き回し配線１６０と一体的に連なるように形成されている。第２引き回し配線１６１のゲートパッド１５３側の端部１６１ａは、除去領域１５７を横切ってゲートパッド１５３に至るように形成されている。 The second routing wiring 161 is formed along the region where the pad peripheral portion 156 is formed. The second routing wiring 161 is formed wider than the pad peripheral portion 156. The second routing wiring 161 is formed so as to be integrally connected to the first routing wiring 160 on the region side where the second gate finger 155 is formed. The end portion 161a of the second routing wiring 161 on the gate pad 153 side is formed so as to cross the removal region 157 and reach the gate pad 153.

図１５および図１６に示すように、ゲートパッド１５３および第１ゲートフィンガー１５４は、ゲートパッド１５３および第１ゲートフィンガー１５４に沿って形成された第１コンタクト１６２を介して、第１引き回し配線１６０と電気的に接続されている。
一方、パッド周辺部１５６および第２ゲートフィンガー１５５は、第２ゲートフィンガー１５５に沿って形成された第２コンタクト１６３を介して第１引き回し配線１６０と電気的に接続されている。つまり、ゲートパッド１５３は、第１引き回し配線１６０を介して、パッド周辺部１５６および第２ゲートフィンガー１５５と電気的に接続されている。 As shown in FIGS. 15 and 16, the gate pad 153 and the first gate finger 154 are connected to the first routing wire 160 via the first contact 162 formed along the gate pad 153 and the first gate finger 154. It is electrically connected.
On the other hand, the pad peripheral portion 156 and the second gate finger 155 are electrically connected to the first routing wiring 160 via the second contact 163 formed along the second gate finger 155. That is, the gate pad 153 is electrically connected to the pad peripheral portion 156 and the second gate finger 155 via the first routing wiring 160.

第１および第２引き回し配線１６０，１６１は、前述の第５実施形態と同様に、ゲート用トレンチ１３７に埋め込まれたゲート電極１３８と電気的に接続されている。これにより、ゲートメタル１５２は、第１および第２引き回し配線１６０，１６１を介してゲート電極１３８と電気的に接続され、表面電流をゲートパッド１５３からゲート電極１３８へと導く電流経路が形成されている。 The first and second routing wires 160 and 161 are electrically connected to the gate electrode 138 embedded in the gate trench 137, as in the fifth embodiment described above. As a result, the gate metal 152 is electrically connected to the gate electrode 138 via the first and second routing wires 160 and 161 to form a current path for guiding the surface current from the gate pad 153 to the gate electrode 138. There is.

以上のように、半導体装置１５１では、第１ゲートフィンガー１５４は、角部のゲートパッド１５３から隣り合う角部までＭＩＳゲート構造１３２に沿って延びる部分においてはゲート電極１３８とコンタクトされず、ゲートパッド１５３の反対側の辺においてゲート電極１３８とコンタクトされている。つまり、ゲートパッド１５３から比較的に遠い位置でＭＩＳゲート構造１３２のゲート電極１３８とコンタクトしているので、これにより突入電流を制限することができる。 As described above, in the semiconductor device 151, the first gate finger 154 is not in contact with the gate electrode 138 at the portion extending from the gate pad 153 at the corner portion to the adjacent corner portion along the MIS gate structure 132, and the gate pad is not contacted. It is in contact with the gate electrode 138 on the opposite side of 153. That is, since it is in contact with the gate electrode 138 of the MIS gate structure 132 at a position relatively far from the gate pad 153, the inrush current can be limited by this.

一方、第２ゲートフィンガー１５５およびパッド周辺部１５６は、ゲートパッド１５３から比較的に近い位置でＭＩＳゲート構造１３２のゲート電極１３８とコンタクトしているが、第２ゲートフィンガー１５５は当該ゲートパッド１５３と分離して配置されている。しかも、第２ゲートフィンガー１５５およびパッド周辺部１５６は、第１および第２引き回し配線１６０，１６１を介してゲートパッド１５３と電気的に接続されているので、ゲートパッド１５３に突入電流が流れたとしても、当該突入電流を制限することができる。よって、前述の第５実施形態において説明した効果と同様の効果を奏することができる。 On the other hand, the second gate finger 155 and the pad peripheral portion 156 are in contact with the gate electrode 138 of the MIS gate structure 132 at a position relatively close to the gate pad 153, but the second gate finger 155 is in contact with the gate pad 153. They are arranged separately. Moreover, since the second gate finger 155 and the pad peripheral portion 156 are electrically connected to the gate pad 153 via the first and second routing wires 160 and 161, it is assumed that an inrush current flows through the gate pad 153. Also, the inrush current can be limited. Therefore, it is possible to obtain the same effect as the effect described in the above-mentioned fifth embodiment.

以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の第２および第３実施形態では、環状トレンチ１０の長手方向にストライプ状にエミッタ用トレンチ６３，８３が形成された例について説明したが、エミッタ用トレンチ６３，８３は、平面視において、環状トレンチ１０の短手方向にストライプ状に形成されていてもよい。また、エミッタ用トレンチ６３，８３は、環状トレンチ１０の内方領域においてメッシュ状に形成されていてもよい。 Although the embodiments of the present invention have been described above, the present invention can also be implemented in other embodiments.
For example, in the above-mentioned second and third embodiments, an example in which the emitter trenches 63 and 83 are formed in stripes in the longitudinal direction of the annular trench 10 has been described, but the emitter trenches 63 and 83 are viewed in plan view. , May be formed in a striped shape in the lateral direction of the annular trench 10. Further, the emitter trenches 63 and 83 may be formed in a mesh shape in the inner region of the annular trench 10.

また、前述の各実施形態では、ゲート用コンタクトトレンチ１１およびエミッタ用コンタクトトレンチ１２が平面視角アーチ状に形成されている例について説明したが、たとえば、円アーチ状、三角アーチ状等の他の閉曲線構造であってもよい。
また、前述の各実施形態では、各トレンチ１０，１１，１２，６３，８３の底部が、その側面から丸みを帯びるように形成されている例について説明したが、各トレンチ１０，１１，１２，６３，８３の底部は、半導体基板１５の表面と並行に形成されていてもよい。 Further, in each of the above-described embodiments, an example in which the contact trench 11 for the gate and the contact trench 12 for the emitter are formed in a plane viewing angle arch shape has been described, but other closed curves such as a circular arch shape and a triangular arch shape have been described. It may be a structure.
Further, in each of the above-described embodiments, an example in which the bottom of each of the trenches 10, 11, 12, 63, and 83 is formed so as to be rounded from the side surface thereof has been described. The bottoms of 63 and 83 may be formed in parallel with the surface of the semiconductor substrate 15.

また、前述の各実施形態では、アクティブ領域４にＩＧＢＴが形成された例について説明したが、ＩＧＢＴの他、ＣＭＯＳ（Complementary MOS）が形成されていてもよい。たとえば、ＭＯＳ構造を含む構成として、図１７に示す例を採用してもよい。
図１７は、前記第１実施形態に係る半導体装置１の変形例を示す模式的な断面図である。図１７において、半導体装置１と共通する主たる構成については同一の符号を付して説明を省略する。 Further, in each of the above-described embodiments, an example in which the IGBT is formed in the active region 4 has been described, but in addition to the IGBT, CMOS (Complementary MOS) may be formed. For example, the example shown in FIG. 17 may be adopted as a configuration including a MOS structure.
FIG. 17 is a schematic cross-sectional view showing a modified example of the semiconductor device 1 according to the first embodiment. In FIG. 17, the main configurations common to the semiconductor device 1 are designated by the same reference numerals and description thereof will be omitted.

図１７に示すように、この変形例では、ｐ＋型コレクタ領域１６に代えてｎ＋型ドレイン領域９５を採用した半導体装置９４が形成されている。つまり、半導体装置９４では、ＩＧＢＴに代えて、ＭＯＳＦＥＴが形成されている。この場合、ＩＧＢＴのエミッタ電極６（ｎ＋型エミッタ領域３１）が半導体装置９４のソース電極９６（ｎ＋型ソース領域９７）に対応する。むろん、前記第２～第４実施形態に係る各半導体装置６１，８１，９１においても、ｐ＋型コレクタ領域１６に代えてｎ＋型ドレイン領域９５を採用し、ＭＯＳＦＥＴ構造を形成してもよい。 As shown in FIG. 17, in this modification, a semiconductor device 94 that employs an n + type drain region 95 instead of the p + type collector region 16 is formed. That is, in the semiconductor device 94, a MOSFET is formed instead of the IGBT. In this case, the emitter electrode 6 (n + type emitter region 31) of the IGBT corresponds to the source electrode 96 (n + type source region 97) of the semiconductor device 94. Of course, in each of the semiconductor devices 61, 81, 91 according to the second to fourth embodiments, an n + type drain region 95 may be adopted instead of the p + type collector region 16 to form a MOSFET structure. ..

また、前述の各実施形態では、アクティブ領域４にＩＧＢＴが形成された例について説明したが、ＩＧＢＴの他、ＢＪＴ（Bipolar Junction Transistor），ＪＦＥＴ（Junction Field Effect Transistor），コンデンサ、抵抗等の各種半導体素子および回路素子が形成されていてもよい。さらに、これらの半導体素子および回路素子等の組み合わせによって、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路を構成していてもよい。 Further, in each of the above-described embodiments, an example in which the IGBT is formed in the active region 4 has been described, but in addition to the IGBT, various semiconductors such as BJT (Bipolar Junction Transistor), JFET (Junction Field Effect Transistor), capacitor, and resistor have been described. Elements and circuit elements may be formed. Further, depending on the combination of these semiconductor elements and circuit elements, LSI (Large Scale Integration), SSI (Small Scale Integration), MSI (Medium Scale Integration), VLSI (Very Large Scale Integration), ULSI (Ultra-Very Large Scale) An integrated circuit such as Integration) may be configured.

また、前述の各実施形態において、ｐ型フローティング領域９、ｐ＋型コレクタ領域１６、ｎ－型ドレイン領域１７等の各半導体領域の導電型を反転させた構成であってもよい。したがって、この場合、ｐ型フローティング領域９はｎ型のフローティング領域となり、ｐ＋型コレクタ領域１６はｎ＋型のコレクタ領域となり、ｎ－型ドレイン領域１７はｐ型のドレイン領域となる。むろん、他の半導体領域の導電型も反転された構成となる。 Further, in each of the above-described embodiments, the conductive type of each semiconductor region such as the p-type floating region 9, the p + type collector region 16, and the n − type drain region 17 may be inverted. Therefore, in this case, the p-type floating region 9 becomes an n-type floating region, the p + type collector region 16 becomes an n + type collector region, and the n − type drain region 17 becomes a p-type drain region. Of course, the conductive type of other semiconductor regions also has an inverted configuration.

また、第１～第４実施形態に係る半導体装置１，６１，８１，９１は、図１８に示すように、インバータ回路に適用することができる。
図１８は、第１～第４実施形態に係る半導体装置１，６１，８１，９１が適用されるインバータ回路２０１を説明するための回路図である。
インバータ回路２０１は、負荷として三相モータ２０２に接続される三相インバータ回路である。インバータ回路２０１は、直流電源２０３およびスイッチ部２０４を含む。 Further, the semiconductor devices 1, 61, 81, 91 according to the first to fourth embodiments can be applied to an inverter circuit as shown in FIG.
FIG. 18 is a circuit diagram for explaining an inverter circuit 201 to which the semiconductor devices 1, 61, 81, 91 according to the first to fourth embodiments are applied.
The inverter circuit 201 is a three-phase inverter circuit connected to the three-phase motor 202 as a load. The inverter circuit 201 includes a DC power supply 203 and a switch unit 204.

直流電源２０３は、たとえば７００Ｖである。直流電源２０３には、その高圧側に高圧側配線２０５が接続され、その低圧側に低圧側配線２０６が接続されている。スイッチ部２０４は、三相モータ２０２のＵ相２０２Ｕ、Ｖ相２０２Ｖ、およびＷ相２０２Ｗのそれぞれの相に対応する３つのアーム２０７～２０９を備えている。
アーム２０７～２０９は、高圧側配線２０５と低圧側配線２０６との間に並列に接続されている。アーム２０７～２０９は、それぞれ高圧側のハイサイドトランジスタ２１０Ｈ～２１２Ｈ（半導体装置１，６１，８１，９１）と、低圧側のローサイドトランジスタ２１０Ｌ～２１２Ｌ（半導体装置１，６１，８１，９１）とを備えている。各トランジスタ２１０Ｈ～２１２Ｈおよび２１０Ｌ～２１２Ｌには、それぞれ回生ダイオード２１３Ｈ～２１５Ｈおよび２１３Ｌ～２１５Ｌが、低圧側から高圧側に順方向電流が流れるような向きで並列で接続されている。 The DC power supply 203 is, for example, 700V. A high-voltage side wiring 205 is connected to the high-voltage side of the DC power supply 203, and a low-voltage side wiring 206 is connected to the low-voltage side thereof. The switch unit 204 includes three arms 207 to 209 corresponding to the U-phase 202U, the V-phase 202V, and the W-phase 202W of the three-phase motor 202.
The arms 207 to 209 are connected in parallel between the high voltage side wiring 205 and the low voltage side wiring 206. The arms 207 to 209 include high-voltage side high-side transistors 210H to 212H (semiconductor devices 1,61,81,91) and low-voltage side low-side transistors 210L to 212L (semiconductor devices 1,61,81,91), respectively. I have. Regenerative diodes 213H to 215H and 213L to 215L are connected in parallel to the transistors 210H to 212H and 210L to 212L, respectively, in a direction in which a forward current flows from the low voltage side to the high voltage side.

インバータ回路２０１では、各アーム２０７～２０９のハイサイドトランジスタ２１０Ｈ～２１２Ｈおよびローサイドトランジスタ２１０Ｌ～２１２Ｌのオン／オフ制御を交互に切り替えることによって、つまり、一方のトランジスタがスイッチオンで他方のトランジスタがスイッチオフである状態を交互に切り替えることによって、三相モータ２０２に交流電流を流すことができる。一方、両方のトランジスタをスイッチオフの状態にすることによって、三相モータ２０２への通電を停止することができる。このようにして、三相モータ２０２のスイッチング動作を行う。 In the inverter circuit 201, the on / off control of the high-side transistors 210H to 212H and the low-side transistors 210L to 212L of each arm 207 to 209 is alternately switched, that is, one transistor is switched on and the other transistor is switched off. By alternately switching between these states, an alternating current can be passed through the three-phase motor 202. On the other hand, by switching off both transistors, the energization of the three-phase motor 202 can be stopped. In this way, the switching operation of the three-phase motor 202 is performed.

また、前述の第５実施形態では、１つの第１除去領域１１０が、ゲートパッド１０５の周囲を囲むように環状に形成されている例について説明したが（図１０参照）、複数の第１除去領域１１０が、ゲートパッド１０５の周囲を選択的に囲むように環状に形成されていてもよい。たとえば、図１０において、第１除去領域１１０がゲートパッド１０５に対してゲートパッド１０５の突出方向とは反対側に形成されていなくてもよい。 Further, in the above-mentioned fifth embodiment, an example in which one first removal region 110 is formed in a ring shape so as to surround the periphery of the gate pad 105 has been described (see FIG. 10), but a plurality of first removal regions have been described. The region 110 may be formed in an annular shape so as to selectively surround the gate pad 105. For example, in FIG. 10, the first removal region 110 may not be formed on the side opposite to the protruding direction of the gate pad 105 with respect to the gate pad 105.

この場合、パッド周辺部１０７およびゲートフィンガー１０６が共に、ゲートメタル１０３を構成する金属を介してゲートパッド１０５と電気的に接続されることになる。この場合でも、ゲートパッド１０５に供給された電流がパッド周辺部１０７に流れるには、ゲートパッド１０５の三方を取り囲む第１除去領域１１０を迂回しなければならないので、パッド周辺部１０７への突入電流を軽減できる。 In this case, both the pad peripheral portion 107 and the gate finger 106 are electrically connected to the gate pad 105 via the metal constituting the gate metal 103. Even in this case, in order for the current supplied to the gate pad 105 to flow to the pad peripheral portion 107, the first removal region 110 surrounding the three sides of the gate pad 105 must be bypassed, so that the inrush current to the pad peripheral portion 107 must be bypassed. Can be reduced.

また、前述の第５実施形態では、第２除去領域１１１が、ゲートパッド１０５の周囲の一部を選択的に囲んでいる例について説明したが（図１１参照）、第２除去領域１１１が、ゲートパッド１０５の周囲を全周に亘って囲んでいる構成であってもよい。
また、前述の第５実施形態では、第１引き回し配線１１５が、ゲートパッド１０５の下方領域において、平面視閉曲環状に形成されている例について説明したが、第１引き回し配線１１５は、ゲートパッド１０５がパッド周辺部１０７と電気的に接続される構成であれば、環状に形成されていなくてもよい。したがって、第１引き回し配線１１５は、ゲートパッド１０５の下方領域において、ライン状に形成されていてもよい。 Further, in the above-mentioned fifth embodiment, an example in which the second removal region 111 selectively surrounds a part around the gate pad 105 has been described (see FIG. 11), but the second removal region 111 has a second removal region 111. The gate pad 105 may be configured to surround the entire circumference of the gate pad 105.
Further, in the above-mentioned fifth embodiment, an example in which the first routing wiring 115 is formed in a curved ring in a plan view in the lower region of the gate pad 105 has been described, but the first routing wiring 115 is a gate pad. As long as the 105 is electrically connected to the pad peripheral portion 107, it does not have to be formed in an annular shape. Therefore, the first routing wiring 115 may be formed in a line shape in the lower region of the gate pad 105.

また、前述の第５実施形態では、ゲートフィンガー用引き回し配線１１６がゲートフィンガー１０６よりも幅狭に形成されている例について説明したが（図１１参照）、ゲートフィンガー用引き回し配線１１６は、ゲートフィンガー１０６よりも幅広に形成された構成であってもよい。
また、前述の第５実施形態では、第２引き回し配線１１７が、第１引き回し配線１１５の周囲を選択的に囲むように形成されている例について説明したが（図１１参照）、第２引き回し配線１１７は、第１引き回し配線１１５の周囲を全周に亘って囲むように形成されていてもよい。この場合において、第２パッド周辺部用コンタクト１２１（図１２参照）は、第１パッド周辺部用コンタクト１１９の周囲を全周に亘って取り囲むように、平面視四角環状に形成されていてもよい。 Further, in the above-mentioned fifth embodiment, an example in which the gate finger routing wiring 116 is formed to be narrower than the gate finger 106 has been described (see FIG. 11), but the gate finger routing wiring 116 is the gate finger. The configuration may be wider than 106.
Further, in the above-mentioned fifth embodiment, an example in which the second routing wiring 117 is formed so as to selectively surround the circumference of the first routing wiring 115 has been described (see FIG. 11), but the second routing wiring has been described. The 117 may be formed so as to surround the circumference of the first routing wiring 115 over the entire circumference. In this case, the contact 121 for the peripheral portion of the second pad (see FIG. 12) may be formed in a square annular shape in a plan view so as to surround the periphery of the contact 119 for the peripheral portion of the first pad over the entire circumference. ..

また、前述の第６実施形態では、ゲートパッド１５３の周囲に沿って除去領域１５７がライン状に形成されている例について説明したが（図１５参照）、除去領域１５７がゲートパッド１５３の周囲を全周に亘って形成されていてもよい。この場合、第１ゲートフィンガー１５４もゲートパッド１５３から分離して形成された構成となる。このような構成であっても、第１引き回し配線１６０がゲートパッド１５３と第１ゲートフィンガー１５４とを跨ぐように形成されているので、ゲートパッド１５３および第１ゲートフィンガー１５４を電気的に接続させることができる。したがって、ゲートパッド１５３の表面を流れる表面電流をゲートパッド１５３と第１ゲートフィンガー１５４との間においても制限することができる。 Further, in the above-mentioned sixth embodiment, an example in which the removal region 157 is formed in a line shape along the periphery of the gate pad 153 has been described (see FIG. 15), but the removal region 157 covers the periphery of the gate pad 153. It may be formed over the entire circumference. In this case, the first gate finger 154 is also formed separately from the gate pad 153. Even in such a configuration, since the first routing wiring 160 is formed so as to straddle the gate pad 153 and the first gate finger 154, the gate pad 153 and the first gate finger 154 are electrically connected. be able to. Therefore, the surface current flowing on the surface of the gate pad 153 can also be limited between the gate pad 153 and the first gate finger 154.

また、前述の第５および第６実施形態では、平面視ストライプ状のゲート用トレンチ１３７がアクティブ領域１０２に形成された例について説明したが、ゲート用トレンチ１３７は、平面視メッシュ状に形成されていてもよい。この場合、ＩＧＢＴの単位セル１３６は、当該メッシュ状のゲート用トレンチ１３７に取り囲まれた領域内に形成されることとなる。 Further, in the above-mentioned fifth and sixth embodiments, an example in which the gate trench 137 having a plan view stripe shape is formed in the active region 102 has been described, but the gate trench 137 is formed into a plan view mesh shape. You may. In this case, the unit cell 136 of the IGBT is formed in the region surrounded by the mesh-shaped gate trench 137.

また、前述の第５および第６実施形態では、アクティブ領域１０２にＩＧＢＴが形成された例について説明したが、図１９に示す例を採用してもよい。
図１９は、前記第５および第６実施形態に係る半導体装置１０１，１５１の変形例を示す模式的な断面図である。図１９において、半導体装置１０１，１５１と共通する主たる構成については同一の符号を付して説明を省略する。 Further, in the fifth and sixth embodiments described above, the example in which the IGBT is formed in the active region 102 has been described, but the example shown in FIG. 19 may be adopted.
FIG. 19 is a schematic cross-sectional view showing a modified example of the semiconductor devices 101 and 151 according to the fifth and sixth embodiments. In FIG. 19, the main configurations common to the semiconductor devices 101 and 151 are designated by the same reference numerals and description thereof will be omitted.

図１９に示すように、この変形例では、ｐ＋型コレクタ領域１２６に代えてｎ＋型ドレイン領域１９２を採用した半導体装置１９１が形成されている。つまり、半導体装置１９１では、ＩＧＢＴに代えて、ＭＯＳＦＥＴが形成されている。この場合、ＩＧＢＴのエミッタ電極１０４（ｎ＋型エミッタ領域１４２）がＭＯＳＦＥＴのソース電極１９３（ｎ＋型ソース領域１９４）に対応する。 As shown in FIG. 19, in this modification, a semiconductor device 191 that employs an n + type drain region 192 instead of the p + type collector region 126 is formed. That is, in the semiconductor device 191, a MOSFET is formed instead of the IGBT. In this case, the emitter electrode 104 (n + type emitter region 142) of the IGBT corresponds to the source electrode 193 (n + type source region 194) of the MOSFET.

このような構成であってもＭＯＳＦＥＴにおけるＭＩＳゲート構造１３２のゲート電極１３８が局所的にオンすることを抑制できるので、ＩＧＢＴの場合と同様の効果を奏することができる。また、半導体基板１２５にＳｉＣ（シリコンカーバイド）を採用して、ＳｉＣ－ＩＧＢＴを構成してもよいし、ＳｉＣ－ＭＯＳＦＥＴを構成してもよい。
また、前述の第５および第６実施形態では、アクティブ領域１０２にトレンチゲート型のＩＧＢＴが形成された例について説明したが、半導体基板１２５の表面に絶縁膜１３４を介してゲート電極が形成されたプレーナゲート型のＩＧＢＴを採用してもよい。むろん、プレーナゲート型のＩＧＢＴに代えてプレーナゲート型のＭＯＳＦＥＴを採用してもよい。 Even with such a configuration, since the gate electrode 138 of the MIS gate structure 132 in the MOSFET can be suppressed to be locally turned on, the same effect as in the case of the IGBT can be obtained. Further, SiC (silicon carbide) may be adopted for the semiconductor substrate 125 to form a SiC-IGBT, or a SiC- MOSFET may be formed.
Further, in the fifth and sixth embodiments described above, an example in which a trench gate type IGBT is formed in the active region 102 has been described, but a gate electrode is formed on the surface of the semiconductor substrate 125 via an insulating film 134. A planar gate type IGBT may be adopted. Of course, a planar gate type MOSFET may be adopted instead of the planar gate type IGBT.

また、前述の第５および第６実施形態では、ゲート用トレンチ１３７の底部が、半導体基板１２５の表面と並行に形成された例について説明したが、ゲート用トレンチ１３７の底部が、その側面から丸みを帯びるように形成されていてもよい。また、前述の第５および第６実施形態では、ゲート用トレンチ１３７の側面が半導体基板１２５の表面に対して直角に形成されている例について説明したが、ゲート用トレンチ１３７の側面は、その開口から底部に向けて幅が徐々に狭まるテーパ形状に形成されていてもよい。 Further, in the fifth and sixth embodiments described above, an example in which the bottom portion of the gate trench 137 is formed in parallel with the surface of the semiconductor substrate 125 has been described, but the bottom portion of the gate trench 137 is rounded from the side surface thereof. It may be formed so as to be tinged with. Further, in the fifth and sixth embodiments described above, an example in which the side surface of the gate trench 137 is formed at a right angle to the surface of the semiconductor substrate 125 has been described, but the side surface of the gate trench 137 is an opening thereof. It may be formed in a tapered shape in which the width gradually narrows from the bottom to the bottom.

また、前述の第５および第６実施形態では、アクティブ領域１０２にＩＧＢＴが形成された例について説明したが、ＩＧＢＴの他、ＣＭＯＳ（Complementary MOS），ＢＪＴ（Bipolar Junction Transistor），ＪＦＥＴ（Junction Field Effect Transistor），コンデンサ、抵抗等の各種半導体素子および回路素子が形成されていてもよい。さらに、これらの半導体素子および回路素子等の組み合わせによって、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路を構成していてもよい。 Further, in the fifth and sixth embodiments described above, an example in which an IGBT is formed in the active region 102 has been described, but in addition to the IGBT, CMOS (Complementary MOS), BJT (Bipolar Junction Transistor), and JFET (Junction Field Effect) have been described. Various semiconductor elements such as Transistor), capacitors, resistors, and circuit elements may be formed. Further, depending on the combination of these semiconductor elements and circuit elements, LSI (Large Scale Integration), SSI (Small Scale Integration), MSI (Medium Scale Integration), VLSI (Very Large Scale Integration), ULSI (Ultra-Very Large Scale) An integrated circuit such as Integration) may be configured.

また、前述の第５および第６実施形態において、ｐ＋型コレクタ領域１２６、ｎ－型ドレイン領域１２７、ｐ型ベース領域１４０、ｎ＋型エミッタ領域１４２の各半導体領域の導電型を反転させた構成であってもよい。
また、第５および第６実施形態に係る半導体装置１０１，１５１は、図２０に示すように、インバータ回路２２１に適用することができる。 Further, in the fifth and sixth embodiments described above, the conductive type of each semiconductor region of the p + type collector region 126, the n - type drain region 127, the p-type base region 140, and the n + type emitter region 142 was inverted. It may be a configuration.
Further, the semiconductor devices 101 and 151 according to the fifth and sixth embodiments can be applied to the inverter circuit 221 as shown in FIG.

図２０は、第５および第６実施形態に係る半導体装置１０１，１５１が適用されるインバータ回路２２１を説明するための回路図である。
インバータ回路２２１が、図１８に示すインバータ回路２０１と異なる点は、ハイサイドトランジスタ２１０Ｈ～２１２Ｈおよびローサイドトランジスタ２１０Ｌ～２１２Ｌに代えて、ハイサイドトランジスタ２２２Ｈ～２２４Ｈ（半導体装置１０１，１５１）およびローサイドトランジスタ２２２Ｌ～２２４Ｌ（半導体装置１０１，１５１）が接続されている点である。その他の構成は、図１８に示すインバータ回路２０１と同様である。 FIG. 20 is a circuit diagram for explaining an inverter circuit 221 to which the semiconductor devices 101 and 151 according to the fifth and sixth embodiments are applied.
The difference between the inverter circuit 221 and the inverter circuit 201 shown in FIG. 18 is that the high-side transistors 222H to 224H (semiconductor devices 101, 151) and the low-side transistors 222L are replaced with the high-side transistors 210H to 212H and the low-side transistors 210L to 212L. The point is that ~ 224L (semiconductor devices 101, 151) are connected. Other configurations are the same as those of the inverter circuit 201 shown in FIG.

図２０に示すように、ハイサイドトランジスタ２２２Ｈ～２２４Ｈおよびローサイドトランジスタ２２２Ｌ～２２４Ｌのそれぞれは、ゲートパッド１０５とゲート電極１３８との間に介装された電流制限部１３９を有している（図１３Ｂも併せて参照）。この電流制限部１３９により、スイッチングオン動作時において、共振ノイズを原因とするスイッチング損失を低減することができる。 As shown in FIG. 20, each of the high-side transistors 222H to 224H and the low-side transistors 222L to 224L has a current limiting unit 139 interposed between the gate pad 105 and the gate electrode 138 (FIG. 13B). See also). The current limiting unit 139 can reduce the switching loss caused by the resonance noise during the switching on operation.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面の記載から抽出される特徴を以下に示す。
［Ａ１］複数のＭＩＳゲート構造が配列されたアクティブ領域を有する半導体層と、前記半導体層上に配置された表面ゲートメタルであって、外部からの電力供給を受けるためのパッド部、および前記アクティブ領域の周囲に沿って延び、前記複数のＭＩＳゲート構造のゲートに電気的に接続された配線部を備え、前記パッド部と前記配線部とを少なくとも一部で分離するための除去領域が形成された表面ゲートメタルと、前記パッド部から前記除去領域を挟んで隣り合う前記配線部に引き回され、前記表面ゲートメタルよりも抵抗値の高い材料からなる引き回し配線とを含む、半導体装置。 In addition, various design changes can be made within the scope of the matters described in the claims. The features extracted from the description in this specification and drawings are shown below.
[A1] A semiconductor layer having an active region in which a plurality of MIS gate structures are arranged, a surface gate metal arranged on the semiconductor layer, a pad portion for receiving power supply from the outside, and the active. A wiring portion extending along the periphery of the region and electrically connected to the gate of the plurality of MIS gate structures is provided, and a removal region for separating the pad portion and the wiring portion at least in a part is formed. A semiconductor device including a surface gate metal and a routed wiring made of a material having a resistance value higher than that of the surface gate metal, which is routed from the pad portion to the adjacent wiring portion with the removal region interposed therebetween.

ゲートパッドを備える半導体装置において、当該ゲートパッドに電圧が印加されると、突入電流（ｄｉ／ｄｔ）が発生する問題が知られている。この突入電流は、ゲートパッドおよびゲートパッドに接続されたゲート金属配線の表面を流れる性質がある。そのため、ゲートパッドに近いゲート構造に突入電流が表面電流として流れ込み、その結果、ゲート構造が局所的にオンする虞がある。このような表面電流の発生は、複数のゲート構造間での印加電流のばらつきが生じるだけでなく、スイッチングオン動作時におけるスイッチング損失の原因の一つとなっている。 In a semiconductor device provided with a gate pad, there is known a problem that an inrush current (di / dt) is generated when a voltage is applied to the gate pad. This inrush current has the property of flowing on the surface of the gate pad and the gate metal wiring connected to the gate pad. Therefore, an inrush current may flow into the gate structure close to the gate pad as a surface current, and as a result, the gate structure may be locally turned on. The generation of such a surface current not only causes variation in the applied current among the plurality of gate structures, but is also one of the causes of switching loss during the switching on operation.

また、ゲート構造の周辺に形成されたゲートパッドおよびゲート金属配線には、通常、寄生インダクタンスや寄生容量によるＬＣ共振回路が構成されるため、表面電流が流れると、ゲート構造のスイッチングがトリガとなって共振ノイズが発生する。その結果、スイッチングオン動作時におけるスイッチング損失が増加してしまう。
そのため、突入電流を効果的に制限することができ、スイッチング損失および共振ノイズの発生を低減できる半導体装置が望まれる。 In addition, since the gate pad and gate metal wiring formed around the gate structure usually form an LC resonance circuit due to parasitic inductance and parasitic capacitance, switching of the gate structure becomes a trigger when a surface current flows. Resonance noise is generated. As a result, the switching loss during the switching on operation increases.
Therefore, a semiconductor device capable of effectively limiting the inrush current and reducing the generation of switching loss and resonance noise is desired.

Ａ１に記載の半導体装置によれば、パッド部から配線部に電流が流れる際に引き回し配線を経由することになるので、表面電流による配線部への電流の流れ込みを制限できる。これにより、パッド部に近い位置におけるＭＩＳゲート構造のゲートに対して局所的に突入電流（ｄｉ／ｄｔ）が流れ、当該ＭＩＳゲート構造が局所的にオンすることを抑制できる。その結果、パッド部から遠い近いに係らず、複数のＭＩＳゲート構造間での印加電流のばらつきを抑制できる。また、ＭＩＳゲート構造が局所的にオンすることを抑制できるので、ＭＩＳゲート構造のスイッチングがトリガとなって共振ノイズが発生することを抑制できる。よって、スイッチングオン動作時において、共振ノイズを原因とするスイッチング損失を低減することができる。 According to the semiconductor device according to A1, when a current flows from the pad portion to the wiring portion, the current flows through the routing wiring, so that the flow of the current to the wiring portion due to the surface current can be restricted. As a result, an inrush current (di / dt) locally flows through the gate of the MIS gate structure at a position close to the pad portion, and it is possible to suppress that the MIS gate structure is locally turned on. As a result, it is possible to suppress variations in the applied current among the plurality of MIS gate structures regardless of whether they are far or near from the pad portion. Further, since it is possible to suppress that the MIS gate structure is locally turned on, it is possible to suppress the generation of resonance noise triggered by the switching of the MIS gate structure. Therefore, it is possible to reduce the switching loss caused by the resonance noise during the switching on operation.

［Ａ２］前記除去領域は、前記パッド部を囲むように形成されている、Ａ１に記載の半導体装置。
この半導体装置によれば、パッド部に近い位置で表面電流を制限できるので、パッド部近傍のＭＩＳゲート構造への局所的な電流の流れ込みを、効果的に抑制できる。
［Ａ３］前記配線部は、前記アクティブ領域を囲むように延びるライン状のゲートフィンガーを含む、Ａ２に記載の半導体装置。 [A2] The semiconductor device according to A1, wherein the removal region is formed so as to surround the pad portion.
According to this semiconductor device, since the surface current can be limited at a position close to the pad portion, it is possible to effectively suppress the local current flow into the MIS gate structure in the vicinity of the pad portion.
[A3] The semiconductor device according to A2, wherein the wiring portion includes a line-shaped gate finger extending so as to surround the active region.

この半導体装置によれば、ゲートフィンガーには、表面電流が制限された電流が流れることになるので、ゲートフィンガーの長手方向に沿って電流のばらつきを抑制できる。
［Ａ４］前記配線部は、前記パッド部を囲む前記除去領域をさらに囲み、前記ゲートフィンガーと一体的に形成されたパッド周辺部を含む、Ａ３に記載の半導体装置。
この半導体装置によれば、ゲートフィンガーを介さないでＭＩＳゲート構造のゲートに流れ込む電流のばらつきを抑制できる。 According to this semiconductor device, since a current having a limited surface current flows through the gate finger, it is possible to suppress variation in the current along the longitudinal direction of the gate finger.
[A4] The semiconductor device according to A3, wherein the wiring portion further surrounds the removal region surrounding the pad portion, and includes a pad peripheral portion integrally formed with the gate finger.
According to this semiconductor device, it is possible to suppress variations in the current flowing into the gate of the MIS gate structure without going through the gate finger.

［Ａ５］前記複数のＭＩＳゲート構造は、前記半導体層の表面の法線方向から見た平面視においてストライプ状に形成されており、前記ゲートフィンガーは、前記ストライプ状のＭＩＳゲート構造を横切るように配置され、各前記ＭＩＳゲート構造の長手方向両端部において当該ＭＩＳゲート構造のゲートにコンタクトしている、Ａ３またはＡ４に記載の半導体装置。 [A5] The plurality of MIS gate structures are formed in a striped shape in a plan view seen from the normal direction of the surface of the semiconductor layer, and the gate fingers are formed so as to cross the striped MIS gate structure. The semiconductor device according to A3 or A4, which is arranged and is in contact with the gate of the MIS gate structure at both ends in the longitudinal direction of each of the MIS gate structures.

［Ａ６］前記パッド部は、前記ＭＩＳゲート構造のストライプ方向に沿う領域の途中部に形成されており、前記ゲートフィンガーは、前記パッド部から前記ストライプ方向に沿って両側に延び、さらに前記ストライプ状のＭＩＳゲート構造を横切るように形成されている、Ａ５に記載の半導体装置。
この半導体装置によれば、ゲートフィンガーがパッド部から比較的に遠い位置でＭＩＳゲート構造のゲートとコンタクトしているので、これにより突入電流を制限することができる。 [A6] The pad portion is formed in the middle of a region along the stripe direction of the MIS gate structure, and the gate finger extends from the pad portion to both sides along the stripe direction and further has a striped shape. The semiconductor device according to A5, which is formed so as to cross the MIS gate structure of the above.
According to this semiconductor device, since the gate finger is in contact with the gate of the MIS gate structure at a position relatively far from the pad portion, the inrush current can be limited by this.

［Ａ７］前記半導体層は、平面視四角形状に形成され、前記パッド部は、前記四角形状の半導体層の角部に形成されており、前記ゲートフィンガーは、前記パッド部と一体的に連なって形成され、前記ＭＩＳゲート構造のストライプ方向に沿って延びるように配置された第１ゲートフィンガーと、前記パッド部と前記除去領域を介して分離され、前記パッド部から前記ＭＩＳゲート構造を横切るように配置された第２ゲートフィンガーとを含む、Ａ５に記載の半導体装置。 [A7] The semiconductor layer is formed in a square shape in a plan view, the pad portion is formed at a corner portion of the square semiconductor layer, and the gate finger is integrally connected to the pad portion. A first gate finger formed and arranged so as to extend along the stripe direction of the MIS gate structure is separated via the pad portion and the removal region so as to cross the MIS gate structure from the pad portion. The semiconductor device according to A5, which includes an arranged second gate finger.

この半導体装置によれば、第１ゲートフィンガーは、パッド部から比較的に遠い位置でＭＩＳゲート構造のゲートとコンタクトしているので、これにより突入電流を制限することができる。一方、第２ゲートフィンガーは、パッド部から比較的に近い位置でＭＩＳゲート構造のゲートとコンタクトしているが、第２ゲートフィンガーは当該パッド部と分離して配置されている。しかも、第２ゲートフィンガーは、引き回し配線を介してパッド部と接続されるので、パッド部に突入電流が流れたとしても、当該突入電流を制限することができる。 According to this semiconductor device, since the first gate finger is in contact with the gate of the MIS gate structure at a position relatively far from the pad portion, the inrush current can be limited by this. On the other hand, the second gate finger is in contact with the gate of the MIS gate structure at a position relatively close to the pad portion, but the second gate finger is arranged separately from the pad portion. Moreover, since the second gate finger is connected to the pad portion via the routing wiring, even if an inrush current flows through the pad portion, the inrush current can be limited.

［Ａ８］前記除去領域は、前記パッド部の周囲の一部を選択的に囲んでいる、Ａ２～Ａ７のいずれか一つに記載の半導体装置。
［Ａ９］前記除去領域は、前記パッド部の周囲を全周に亘って囲んでいる、Ａ２～Ａ７のいずれか一つに記載の半導体装置。
この半導体装置によれば、パッド部の周囲の全周に亘って表面電流を制限できる。これにより、パッド部近傍のＭＩＳゲート構造への局所的な電流の流れ込みを、効果的に抑制できる。 [A8] The semiconductor device according to any one of A2 to A7, wherein the removal region selectively surrounds a part around the pad portion.
[A9] The semiconductor device according to any one of A2 to A7, wherein the removal region surrounds the pad portion over the entire circumference.
According to this semiconductor device, the surface current can be limited over the entire circumference around the pad portion. As a result, local current flow into the MIS gate structure in the vicinity of the pad portion can be effectively suppressed.

［Ａ１０］前記引き回し配線は、前記除去領域の下方部を経由して前記パッド部と前記配線部とを接続している、Ａ１～Ａ９のいずれか一つに記載の半導体装置。
この半導体装置によれば、ＭＩＳゲート構造のゲートと同じ工程で引き回し配線を形成することができる。そのため、製造工程を簡略化することができる。したがって、この場合、前記引き回し配線は、前記ＭＩＳゲート構造のゲートと同一材料で形成されていることが好ましい。 [A10] The semiconductor device according to any one of A1 to A9, wherein the routing wiring connects the pad portion and the wiring portion via a lower portion of the removal region.
According to this semiconductor device, wiring can be formed in the same process as a gate having a MIS gate structure. Therefore, the manufacturing process can be simplified. Therefore, in this case, it is preferable that the routing wiring is made of the same material as the gate of the MIS gate structure.

［Ａ１１］前記配線部は、Ａｌを主成分として含む金属材料からなり、前記引き回し配線および前記ＭＩＳゲート構造のゲートがポリシリコンからなる、Ａ１０に記載の半導体装置。
［Ａ１２］前記半導体層には、前記ＭＩＳゲート構造を一部に含むＩＧＢＴが形成されている、Ａ１～Ａ１１のいずれか一つに記載の半導体装置。 [A11] The semiconductor device according to A10, wherein the wiring portion is made of a metal material containing Al as a main component, and the routing wiring and the gate of the MIS gate structure are made of polysilicon.
[A12] The semiconductor device according to any one of A1 to A11, wherein an IGBT including the MIS gate structure is partially formed in the semiconductor layer.

［Ａ１３］前記ＩＧＢＴは、トレンチゲート型ＩＧＢＴを含む、Ａ１２に記載の半導体装置。
［Ｂ１］トレンチが形成された半導体層と、前記トレンチの側方に形成され、前記トレンチの深さ方向にベース領域を挟んで互いに対向するエミッタ領域およびドレイン領域を有するＦＥＴ構造と、前記トレンチを挟んで前記ＦＥＴ構造の反対側に形成されたフローティング領域と、同一の前記トレンチに設けられ、前記トレンチ内で互いに絶縁分離されたゲート接合部および前記エミッタ領域に電気的に接続されたエミッタ接合部とを含み、前記ゲート接合部および前記エミッタ接合部は、それぞれ、絶縁膜を介して前記ＦＥＴ構造および前記フローティング領域に対向している、半導体装置。 [A13] The semiconductor device according to A12, wherein the IGBT includes a trench gate type IGBT.
[B1] A semiconductor layer in which a trench is formed, an FET structure formed on the side of the trench and having an emitter region and a drain region facing each other across a base region in the depth direction of the trench, and the trench. A gate junction provided in the same trench as the floating region formed on the opposite side of the FET structure and isolated from each other in the trench, and an emitter junction electrically connected to the emitter region. A semiconductor device in which the gate junction and the emitter junction face each other of the FET structure and the floating region via an insulating film.

この構成によれば、トレンチとフローティング領域との接触による容量成分を、エミッタ接合部とフローティング領域との接合領域における容量成分（コレクタ－エミッタ接合部間の容量）にすることができる。これにより、ゲート接合部は、フローティング領域との接合による影響を受けない。したがって、フローティング領域とトレンチゲートとを接合させる従来の半導体装置よりも、スイッチング損失を低減することができる。一方、ゲート接合部が対向するＦＥＴ構造のドレイン領域をコレクタ領域と共に接地すれば、スイッチング動作時に、ゲート接合部とドレイン領域との間の容量変化を安定に保つことができる。その結果、スイッチングノイズの発生を抑制することができる。 According to this configuration, the capacitance component due to the contact between the trench and the floating region can be set as the capacitance component (capacity between the collector-emitter junction) in the junction region between the emitter junction and the floating region. As a result, the gate junction is not affected by the junction with the floating region. Therefore, the switching loss can be reduced as compared with the conventional semiconductor device for joining the floating region and the trench gate. On the other hand, if the drain region of the FET structure facing the gate junction is grounded together with the collector region, the capacitance change between the gate junction and the drain region can be stably maintained during the switching operation. As a result, the generation of switching noise can be suppressed.

一方、本願発明者らは、互いに隣り合うトレンチゲートの間に複数のトレンチエミッタを形成し、当該トレンチエミッタとフローティング領域とを電気的に接合させる構造のＩＧＢＴを含む半導体装置（以下、「参考例に係る半導体装置」と言う。）を検討した。この構造では、トレンチゲートとフローティング領域との接合領域がないため、前述のスイッチング損失およびスイッチングノイズの問題の改善が見込める。しかしながら、参考例に係る半導体装置の場合、トレンチゲートとトレンチエミッタとの間の各領域にＦＥＴ構造が形成される。したがって、トレンチゲートとトレンチエミッタがＦＥＴ構造を介して互いに対向する。そのため、ＦＥＴ構造をトレンチゲートで挟み込むことによるキャリア蓄積効果が減少し、それに伴い、半導体層中のキャリア密度も減少する。その結果、ドレイン領域におけるドリフト抵抗が増加し、オン電圧が増大しやすい。 On the other hand, the inventors of the present application form a semiconductor device including an IGBT having a structure in which a plurality of trench emitters are formed between trench gates adjacent to each other and the trench emitter and the floating region are electrically bonded (hereinafter, "reference example"). "Semiconductor device related to") was examined. In this structure, since there is no junction region between the trench gate and the floating region, the above-mentioned problems of switching loss and switching noise can be expected to be improved. However, in the case of the semiconductor device according to the reference example, the FET structure is formed in each region between the trench gate and the trench emitter. Therefore, the trench gate and the trench emitter face each other via the FET structure. Therefore, the carrier accumulation effect due to sandwiching the FET structure with the trench gate is reduced, and the carrier density in the semiconductor layer is also reduced accordingly. As a result, the drift resistance in the drain region increases, and the on-voltage tends to increase.

これに対して、本発明の構成によれば、絶縁膜およびＦＥＴ構造を介してゲート接合部を互いに対向させることができるので、ゲート接合部によるキャリア蓄積効果を高めることができる。これにより、半導体層中のキャリア密度が増加するので、ドレイン領域におけるドリフト抵抗を減少させることができる。これにより、半導体装置のオン電圧を低減させることができる。 On the other hand, according to the configuration of the present invention, since the gate junctions can face each other via the insulating film and the FET structure, the carrier accumulation effect of the gate junction can be enhanced. As a result, the carrier density in the semiconductor layer is increased, so that the drift resistance in the drain region can be reduced. This makes it possible to reduce the on-voltage of the semiconductor device.

さらに、本発明の構成によれば、参考例に係る半導体装置と異なり、同一のトレンチ内にゲート接合部とエミッタ接合部とが形成されているので、トレンチゲートとトレンチエミッタとを形成する必要がない。したがって、形成されるべきＦＥＴ構造の数が少なくて済む。つまり、ＦＥＴ構造を接続するためのコンタクト開口の数が少なくて済む。これにより、コンタクト開口率を小さくできるので、半導体装置の短絡耐量の低下を効果的に抑制することができる。 Further, according to the configuration of the present invention, unlike the semiconductor device according to the reference example, the gate junction and the emitter junction are formed in the same trench, so that it is necessary to form the trench gate and the trench emitter. do not have. Therefore, the number of FET structures to be formed is small. That is, the number of contact openings for connecting the FET structure is small. As a result, the contact aperture ratio can be reduced, so that a decrease in the short-circuit tolerance of the semiconductor device can be effectively suppressed.

［Ｂ２］前記ゲート接合部および前記エミッタ接合部は、それぞれ、前記トレンチの長手方向に垂直な断面において、前記トレンチの一方および他方の側面に近接して形成されており、前記半導体装置は、当該ゲート接合部およびエミッタ接合部の間に介在した中央絶縁膜を含む、Ｂ１に記載の半導体装置。
［Ｂ３］前記ゲート接合部および前記エミッタ接合部は、それぞれ、他方の接合部との関係において相対的に近接する前記トレンチの側面に沿う膜状に形成されている、Ｂ２に記載の半導体装置。 [B2] The gate junction and the emitter junction are formed in close proximity to one and the other side surface of the trench in a cross section perpendicular to the longitudinal direction of the trench, respectively, and the semiconductor device is the semiconductor device. The semiconductor device according to B1, which comprises a central insulating film interposed between a gate junction and an emitter junction.
[B3] The semiconductor device according to B2, wherein the gate junction and the emitter junction are each formed in a film shape along the side surface of the trench which is relatively close to each other in relation to the other junction.

［Ｂ４］前記半導体装置は、それぞれ前記半導体層に形成され、前記ゲート接合部に近接した前記トレンチの側面に連なるゲート用コンタクトトレンチと、前記エミッタ接合部に近接した前記トレンチの側面に連なるエミッタ用コンタクトトレンチとを含み、前記ゲート用コンタクトトレンチおよび前記エミッタ用コンタクトトレンチは、前記トレンチよりも狭い幅で形成されている、Ｂ２またはＢ３に記載の半導体装置。 [B4] The semiconductor device is formed in the semiconductor layer, and is for a gate contact trench connected to the side surface of the trench close to the gate junction and an emitter connected to the side surface of the trench close to the emitter junction. The semiconductor device according to B2 or B3, wherein the gate contact trench and the emitter contact trench are formed with a width narrower than that of the trench, including the contact trench.

この構成によれば、トレンチの一方および他方の側面にそれぞれ各接合部が近接した構成を得るため、トレンチの内面に沿ってゲート接合部およびエミッタ接合部の電極材料を堆積させたときに、トレンチよりも狭い幅のゲート用コンタクトトレンチおよびエミッタ用コンタクトトレンチにおいて、その一方および他方の側面に堆積した電極材料同士をトレンチの内側で一体化することができる。その結果、ゲート用コンタクトトレンチおよびエミッタ用コンタクトトレンチを、それぞれ、当該電極材料によって完全に埋め戻すことができる。これにより、各コンタクトトレンチを深さ方向上方から見たときの電極材料の面積が少なくとも各コンタクトトレンチの径（幅）と同等になるので、容易にコンタクトをとることができる。 According to this configuration, in order to obtain a configuration in which each junction is close to one side and the other side of the trench, when the electrode materials of the gate junction and the emitter junction are deposited along the inner surface of the trench, the trench is formed. In narrower gate contact trenches and emitter contact trenches, the electrode materials deposited on one and the other side surface can be integrated inside the trench. As a result, the contact trench for the gate and the contact trench for the emitter can be completely backfilled with the electrode material, respectively. As a result, the area of the electrode material when each contact trench is viewed from above in the depth direction becomes at least equal to the diameter (width) of each contact trench, so that contact can be easily made.

［Ｂ５］前記トレンチは、前記フローティング領域が配置された内方領域および前記ＦＥＴ構造が配置された外方領域を区画する環状に形成されており、前記ゲート用コンタクトトレンチは、前記環状のトレンチから前記外方領域に引き出されて形成されており、前記エミッタ用トレンチは、前記環状のトレンチから前記内方領域に引き出されて形成されている、Ｂ４に記載の半導体装置。 [B5] The trench is formed in an annular shape for partitioning an inner region in which the floating region is arranged and an outer region in which the FET structure is arranged, and the gate contact trench is formed from the annular trench. The semiconductor device according to B4, which is formed by being pulled out to the outer region, and the emitter trench is formed by being pulled out from the annular trench to the inner region.

［Ｂ６］前記ＦＥＴ構造は、前記半導体層の表面の法線方向から見た平面視において、ストライプ状に複数形成されており、前記環状のトレンチは、隣り合う前記ＦＥＴ構造の間の領域に配置され、当該領域に配置された前記環状のトレンチの前記ゲート用コンタクトトレンチおよび前記エミッタ用コンタクトトレンチは、それぞれ、前記ストライプの長手方向における前記環状のトレンチの一端部から互いに反対向きに、外方および内方に引き出されており、前記半導体装置は、前記ストライプ状のＦＥＴ構造が形成されたアクティブ領域の周囲において前記ゲート用コンタクトトレンチを横切るように形成され、前記ゲート接合部と電気的に接続されたゲートフィンガーと、前記ゲートフィンガーと間隔を空けて前記アクティブ領域の上方において前記エミッタ用コンタクトトレンチを覆うように形成され、前記エミッタ接合部と電気的に接続されたエミッタ電極とを含む、Ｂ５に記載の半導体装置。 [B6] The FET structure is formed in a plurality of stripes in a plan view of the surface of the semiconductor layer when viewed from the normal direction, and the annular trench is arranged in a region between adjacent FET structures. The gate contact trench and the emitter contact trench of the annular trench disposed in the region are outward and outward from one end of the annular trench in the longitudinal direction of the stripe, respectively. Drawn inward, the semiconductor device is formed to cross the gate contact trench around the active region in which the striped FET structure is formed and is electrically connected to the gate junction. In B5, the gate finger is formed to cover the emitter contact trench above the active region at a distance from the gate finger, and includes an emitter electrode electrically connected to the emitter junction. The semiconductor device described.

［Ｂ７］前記フローティング領域は、前記トレンチの下方に回り込むように形成されている、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置。
この構成によれば、トレンチの下方に回り込むようにフローティング領域が形成されているので、スイッチングオフ動作時にトレンチに負荷するコレクタ－エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を抑制することができる。これにより、半導体装置の短絡耐量を保持することができる。また、ベース領域よりも深いフローティング領域によって短絡耐量を向上できる一方、ベース領域は浅くてもよいので、ベース領域の深さを適切に設計することによってチャネル長を短くしてオン電圧の上昇を抑制することもできる。 [B7] The semiconductor device according to any one of B1 to B6, wherein the floating region is formed so as to wrap around below the trench.
According to this configuration, since the floating region is formed so as to wrap around below the trench, the collector-emitter voltage loaded on the trench during the switching off operation can be relaxed. Therefore, it is possible to suppress the destruction of the device against a steep voltage change (dv / dt). As a result, the short-circuit tolerance of the semiconductor device can be maintained. In addition, while the short-circuit tolerance can be improved by a floating region deeper than the base region, the base region may be shallow, so the channel length can be shortened by appropriately designing the depth of the base region to suppress the rise in on-voltage. You can also do it.

［Ｂ８］前記半導体装置は、前記半導体層において少なくとも前記フローティング領域に達するように形成された第２トレンチと、前記第２トレンチに絶縁膜を介して設けられ、前記エミッタ領域に電気的に接続された第２エミッタ接合部とをさらに含む、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置。
［Ｂ９］前記フローティング領域は、前記ベース領域と同じ深さで形成され、前記第２トレンチは、前記フローティング領域を貫通するように形成されている、Ｂ８に記載の半導体装置。 [B8] The semiconductor device is provided in a second trench formed in the semiconductor layer so as to reach at least the floating region, and the second trench is provided with an insulating film and is electrically connected to the emitter region. The semiconductor device according to any one of B1 to B6, further including a second emitter junction.
[B9] The semiconductor device according to B8, wherein the floating region is formed at the same depth as the base region, and the second trench is formed so as to penetrate the floating region.

［Ｂ１０］前記第２トレンチは、前記トレンチと同じ幅で形成されており、前記第２エミッタ接合部は、前記第２トレンチ内で互いに絶縁分離された一対の接合部を含む、Ｂ８またはＢ９に記載の半導体装置。
この構成によれば、マスクのレイアウトを変更するだけで、トレンチを形成する工程と同一の工程で第２トレンチを形成することができる。しかも、第２トレンチはトレンチと同じ幅で形成されているので、ゲート接合部およびエミッタ接合部を形成する工程と同一の工程で、第２エミッタ接合部を形成することができる。その結果、製造工程が煩雑化することなく、第２トレンチおよび第２エミッタ接合部を形成することができる。 [B10] The second trench is formed to have the same width as the trench, and the second emitter junction is formed in B8 or B9 including a pair of junctions isolated from each other in the second trench. The semiconductor device described.
According to this configuration, the second trench can be formed by the same process as the process of forming the trench only by changing the layout of the mask. Moreover, since the second trench is formed with the same width as the trench, the second emitter junction can be formed in the same step as the step of forming the gate junction and the emitter junction. As a result, the second trench and the second emitter junction can be formed without complicating the manufacturing process.

［Ｂ１１］前記第２トレンチは、前記トレンチよりも狭い幅で形成されており、前記第２エミッタ接合部は、前記第２トレンチに一体物で埋め込まれている、Ｂ８またはＢ９に記載の半導体装置。
このような構成によっても、ゲート接合部およびエミッタ接合部を形成する工程と同一の工程で、第２エミッタ接合部を形成することができる。 [B11] The semiconductor device according to B8 or B9, wherein the second trench is formed with a width narrower than that of the trench, and the second emitter junction is integrally embedded in the second trench. ..
Even with such a configuration, the second emitter junction can be formed in the same step as the step of forming the gate junction and the emitter junction.

［Ｃ１］表面および裏面を有する第１導電型の半導体層と、前記半導体層の前記裏面の表層部に形成された第２導電型のコレクタ領域と、外周面、内周面、ならびに、前記外周面および前記内周面を接続する底面をそれぞれ含み、前記外周面同士が互いに対向する態様で互いに間隔を空けて前記半導体層の前記表面に形成された複数の環状のトレンチと、各前記トレンチの内面に形成された絶縁膜と、各前記トレンチの前記外周面側に前記絶縁膜を挟んで埋設されたゲート接合部と、各前記トレンチの前記内周面側に前記ゲート接合部から離間して前記絶縁膜を挟んで埋設されたエミッタ接合部と、各前記トレンチ内において前記ゲート接合部および前記エミッタ接合部の間に介在する中央絶縁膜と、前記半導体層の前記表面の表層部において互いに隣り合う複数の前記トレンチの前記外周面の間の領域に形成され、前記半導体層の厚さ方向に関して前記トレンチの中央部または前記トレンチの中央部に対して前記半導体層の前記表面側に位置する底部を有する第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のエミッタ領域と、前記半導体層の前記表面の表層部において各前記トレンチの前記内周面に取り囲まれた領域内に電気的に浮遊状態に形成され、前記半導体層の厚さ方向に関して前記トレンチの前記底面に対して前記半導体層の前記裏面側に位置する底部を有する第２導電型のフローティング領域と、前記半導体層の前記表面を選択的に被覆する層間絶縁膜と、前記層間絶縁膜の上に形成され、前記ゲート接合部に電気的に接続された表面ゲート電極と、前記層間絶縁膜の上に形成され、前記エミッタ接合部および前記エミッタ領域に電気的に接続された表面エミッタ電極と、を含む、半導体装置。 [C1] A first conductive type semiconductor layer having a front surface and a back surface, a second conductive type collector region formed on the surface layer portion of the back surface of the semiconductor layer, an outer peripheral surface, an inner peripheral surface, and the outer peripheral surface. A plurality of annular trenches formed on the surface of the semiconductor layer at intervals from each other in such a manner that the outer peripheral surfaces face each other and include a surface and a bottom surface connecting the inner peripheral surfaces, and each of the trenches. The insulating film formed on the inner surface, the gate joint portion embedded with the insulating film sandwiched on the outer peripheral surface side of each of the trenches, and the gate joint portion separated from the gate joint portion on the inner peripheral surface side of each of the trenches. An emitter junction embedded with the insulating film interposed therebetween, a central insulating film interposed between the gate junction and the emitter junction in each trench, and adjacent to each other on the surface layer portion of the surface of the semiconductor layer. A bottom portion of the semiconductor layer formed in a region between the outer peripheral surfaces of the plurality of matching trenches and located on the surface side of the semiconductor layer with respect to the central portion of the trench or the central portion of the trench with respect to the thickness direction of the semiconductor layer. A second conductive type base region having a A second conductive floating region that is electrically formed in a floating state in the region and has a bottom portion located on the back surface side of the semiconductor layer with respect to the bottom surface of the trench in the thickness direction of the semiconductor layer. An interlayer insulating film that selectively covers the surface of the semiconductor layer, a surface gate electrode formed on the interlayer insulating film and electrically connected to the gate junction, and the interlayer insulating film. A semiconductor device comprising a surface emitter electrode formed on top of the emitter junction and electrically connected to the emitter region.

［Ｃ２］前記フローティング領域は、前記トレンチの前記底面を被覆している、Ｃ１に記載の半導体装置。
［Ｃ３］前記フローティング領域は、前記エミッタ接合部の下方に形成され、前記ゲート接合部の下方に形成されないように前記トレンチの前記底面を被覆している、Ｃ２に記載の半導体装置。 [C2] The semiconductor device according to C1, wherein the floating region covers the bottom surface of the trench.
[C3] The semiconductor device according to C2, wherein the floating region is formed below the emitter junction and covers the bottom surface of the trench so as not to be formed below the gate junction.

［Ｃ４］前記ゲート接合部は、前記エミッタ接合部および中央絶縁膜を介して前記フローティング領域から隔てられている、Ｃ１～Ｃ３のいずれか一つに記載の半導体装置。
［Ｃ５］複数の前記トレンチは、平面視において第１方向に沿って延びる長方形環状にそれぞれ形成され、前記第１方向に交差する第２方向に沿って間隔を空けて形成されている、Ｃ１～Ｃ４のいずれか一つに記載の半導体装置。 [C4] The semiconductor device according to any one of C1 to C3, wherein the gate junction is separated from the floating region via the emitter junction and the central insulating film.
[C5] The plurality of trenches are each formed in a rectangular annular shape extending along the first direction in a plan view, and are formed at intervals along a second direction intersecting the first direction. The semiconductor device according to any one of C4.

［Ｃ６］複数の前記トレンチは、前記第１方向に関して一方側の一端部および他方側の他端部をそれぞれ有し、前記表面ゲート電極は、各前記トレンチの前記一端部側の領域および前記他端部側の領域において前記ゲート接合部に電気的に接続されている、Ｃ５に記載の半導体装置。
［Ｃ７］前記表面ゲート電極は、前記層間絶縁膜の上に形成されたゲートパッド、および、前記ゲートパッドから前記層間絶縁膜の上に引き出され、前記ゲート接合部に電気的に接続されたゲートフィンガーを含む、Ｃ１～Ｃ６のいずれか一つに記載の半導体装置。 [C6] The plurality of trenches each have one end on one side and the other end on the other side with respect to the first direction, and the surface gate electrode is a region on the one end side of each of the trenches and the other. The semiconductor device according to C5, which is electrically connected to the gate junction in the region on the end side.
[C7] The surface gate electrode is a gate pad formed on the interlayer insulating film, and a gate drawn from the gate pad onto the interlayer insulating film and electrically connected to the gate junction. The semiconductor device according to any one of C1 to C6, which comprises a finger.

［Ｃ８］複数の前記トレンチは、平面視において前記ゲートパッドと重なる領域に形成された前記トレンチを含む、Ｃ７に記載の半導体装置。
［Ｃ９］前記ゲートフィンガーは、平面視において前記半導体層の内方領域を区画するように前記半導体層の周縁に沿って形成されており、複数の前記トレンチは、平面視において前記ゲートフィンガーによって区画された領域にそれぞれ形成されている、Ｃ７またはＣ８に記載の半導体装置。 [C8] The semiconductor device according to C7, wherein the plurality of trenches include the trench formed in a region overlapping the gate pad in a plan view.
[C9] The gate finger is formed along the peripheral edge of the semiconductor layer so as to partition the inner region of the semiconductor layer in a plan view, and the plurality of trenches are partitioned by the gate finger in a plan view. The semiconductor device according to C7 or C8, which is formed in each of the formed regions.

［Ｃ１０］前記層間絶縁膜は、前記エミッタ領域を露出させるコンタクトホールを有し、前記表面エミッタ電極は、前記コンタクトホールを介して前記エミッタ領域に電気的に接続されている、Ｃ１～Ｃ９のいずれか一つに記載の半導体装置。
［Ｃ１１］前記半導体層の前記表面において前記エミッタ領域を露出させるように互いに隣り合う複数の前記トレンチの前記外周面の間の領域に形成されたコンタクト用トレンチをさらに含み、前記コンタクトホールは、前記コンタクト用トレンチに連通し、前記表面エミッタ電極は、前記コンタクトホールおよび前記コンタクト用トレンチを介して前記エミッタ領域に電気的に接続されている、Ｃ１０に記載の半導体装置。 [C10] The interlayer insulating film has a contact hole that exposes the emitter region, and the surface emitter electrode is electrically connected to the emitter region via the contact hole, whichever is C1 to C9. The semiconductor device described in one.
[C11] Further includes a contact trench formed in a region between the outer peripheral surfaces of a plurality of trenches adjacent to each other so as to expose the emitter region on the surface of the semiconductor layer, and the contact hole is the contact hole. The semiconductor device according to C10, wherein the surface emitter electrode communicates with a contact trench and is electrically connected to the emitter region via the contact hole and the contact trench.

［Ｃ１２］前記コンタクト用トレンチは、前記ベース領域の底部に対して前記半導体層の前記表面側に位置している、Ｃ１１に記載の半導体装置。
［Ｃ１３］前記ベース領域の表層部において前記コンタクト用トレンチに沿う領域に形成された第２導電型のベースコンタクト領域をさらに含む、Ｃ１１またはＣ１２に記載の半導体装置。 [C12] The semiconductor device according to C11, wherein the contact trench is located on the surface side of the semiconductor layer with respect to the bottom of the base region.
[C13] The semiconductor device according to C11 or C12, further including a second conductive type base contact region formed in a region along the contact trench in the surface layer portion of the base region.

［Ｃ１４］前記コンタクトホールに埋め込まれ、前記エミッタ領域に電気的に接続されたコンタクトエミッタ電極をさらに含み、前記表面エミッタ電極は、前記コンタクトエミッタ電極を介して前記エミッタ領域に電気的に接続されている、Ｃ１１～Ｃ１３のいずれか一つに記載の半導体装置。
［Ｃ１５］前記表面エミッタ電極は、前記層間絶縁膜の上から前記コンタクトホールに入り込み、前記コンタクトエミッタ電極は、前記表面エミッタ電極において前記コンタクトホール内に位置する部分によって形成されている、Ｃ１４に記載の半導体装置。 [C14] Further includes a contact emitter electrode embedded in the contact hole and electrically connected to the emitter region, and the surface emitter electrode is electrically connected to the emitter region via the contact emitter electrode. The semiconductor device according to any one of C11 to C13.
[C15] The surface emitter electrode enters the contact hole from above the interlayer insulating film, and the contact emitter electrode is formed by a portion of the surface emitter electrode located in the contact hole, according to C14. Semiconductor equipment.

［Ｃ１６］前記表面エミッタ電極は、アルミニウムを含む、Ｃ１５に記載の半導体装置。
［Ｃ１７］前記コンタクトエミッタ電極は、前記表面エミッタ電極とは異なる導電材料を含む、Ｃ１４に記載の半導体装置。
［Ｃ１８］前記表面エミッタ電極は、アルミニウムを含み、前記コンタクトエミッタ電極は、タングステンを含む、Ｃ１７に記載の半導体装置。 [C16] The semiconductor device according to C15, wherein the surface emitter electrode contains aluminum.
[C17] The semiconductor device according to C14, wherein the contact emitter electrode contains a conductive material different from that of the surface emitter electrode.
[C18] The semiconductor device according to C17, wherein the surface emitter electrode contains aluminum and the contact emitter electrode contains tungsten.

［Ｃ１９］前記半導体層の前記裏面の表層部に形成された第１導電型のバッファ領域をさらに含み、前記コレクタ領域は、前記バッファ領域において前記半導体層の前記裏面側の表層部に形成されている、Ｃ１～Ｃ１８のいずれか一つに記載の半導体装置。
［Ｃ２０］前記トレンチの幅は、１．５μｍ以上３．０μｍ以下である、Ｃ１～Ｃ１９のいずれか一つに記載の半導体装置。 [C19] Further includes a first conductive type buffer region formed on the front surface layer portion of the back surface of the semiconductor layer, and the collector region is formed on the surface layer portion of the back surface side of the semiconductor layer in the buffer region. The semiconductor device according to any one of C1 to C18.
[C20] The semiconductor device according to any one of C1 to C19, wherein the width of the trench is 1.5 μm or more and 3.0 μm or less.

［Ｄ１］表面および裏面を有する第１導電型の半導体層と、前記裏面の表層部に形成された第１導電型のバッファ領域と、前記バッファ領域の前記裏面側の表層部に形成された第２導電型のコレクタ領域と、一方側の第１側面および他方側の第２側面をそれぞれ含み、断面視において前記第１側面同士が対向し、かつ、前記第２側面同士が対向する態様で間隔を空けて前記表面に形成され、１．５μｍ以上３．０μｍ以下の幅をそれぞれ有する複数のトレンチと、各前記トレンチの内面に形成された絶縁膜と、各前記トレンチの前記第１側面側に前記絶縁膜を挟んで埋設されたゲート接合部と、各前記トレンチの前記第２側面側に前記絶縁膜を挟んで埋設されたエミッタ接合部と、各前記トレンチ内において前記ゲート接合部および前記エミッタ接合部の間に介在する中央絶縁膜と、各前記トレンチの前記第１側面側から内方に向かうに従って徐々に深くなるように前記表面の表層部において複数の前記トレンチの前記第１側面の間の領域に形成され、前記絶縁膜を挟んで前記ゲート接合部に対向する第２導電型のベース領域と、各前記トレンチの前記第１側面側から前記ベース領域の内方に向かうに従って徐々に浅くなるように前記ベース領域の表層部において各前記トレンチの前記第１側面に沿う領域に形成され、前記絶縁膜を挟んで前記ゲート接合部に対向する第１導電型のエミッタ領域と、前記表面の表層部において複数の前記トレンチの前記第２側面の間の領域に形成された第２導電型のフローティング領域と、を含み、各前記トレンチの前記第１側面側における前記ベース領域の底部および前記エミッタ領域の底部の間の距離は、各前記ベース領域の内方における前記ベース領域の底部および前記エミッタ領域の底部の間の距離よりも小さい、半導体装置。 [D1] A first conductive type semiconductor layer having a front surface and a back surface, a first conductive type buffer region formed on the front surface layer portion of the back surface, and a first conductive type buffer region formed on the front surface layer portion on the back surface side of the buffer region. The two conductive collector regions include the first side surface on one side and the second side surface on the other side, respectively, and the first side surfaces are opposed to each other in a cross-sectional view, and the second side surfaces are spaced from each other. A plurality of trenches having a width of 1.5 μm or more and 3.0 μm or less, an insulating film formed on the inner surface of each of the trenches, and the first side surface side of each of the trenches. A gate junction embedded with the insulating film interposed therebetween, an emitter junction embedded with the insulating film interposed therebetween on the second side surface side of each trench, and the gate junction and the emitter in each of the trenches. Between the central insulating film interposed between the joints and the first side surface of the trench in the surface layer portion of the surface so as to gradually become deeper inward from the first side surface side of each trench. A second conductive type base region formed in the region of the above, facing the gate junction with the insulating film interposed therebetween, and gradually becoming shallower from the first side surface side of each of the trenches toward the inside of the base region. The first conductive type emitter region, which is formed in the surface layer portion of the base region along the first side surface of each trench and faces the gate junction with the insulating film interposed therebetween, and the surface of the first conductive type emitter region. A second conductive floating region formed in a region between the second side surfaces of the trench in the surface layer portion, and the bottom of the base region and the emitter on the first side surface side of each of the trenches. A semiconductor device in which the distance between the bottoms of the regions is less than the distance between the bottom of the base region and the bottom of the emitter region within each of the base regions.

［Ｄ２］前記フローティング領域は、前記トレンチの底面を被覆している、Ｄ１に記載の半導体装置。
［Ｄ３］前記フローティング領域は、前記エミッタ接合部の下方に形成され、前記ゲート接合部の下方に形成されないように前記トレンチの前記底面を被覆している、Ｄ２に記載の半導体装置。 [D2] The semiconductor device according to D1, wherein the floating region covers the bottom surface of the trench.
[D3] The semiconductor device according to D2, wherein the floating region is formed below the emitter junction and covers the bottom surface of the trench so as not to be formed below the gate junction.

［Ｄ４］前記ゲート接合部は、前記エミッタ接合部および前記中央絶縁膜を介して前記フローティング領域から隔てられている、Ｄ１～Ｄ３のいずれか一つに記載の半導体装置。
［Ｄ５］複数の前記トレンチは、平面視において一方方向にそれぞれ延びている、Ｄ１～Ｄ４のいずれか一つに記載の半導体装置。 [D4] The semiconductor device according to any one of D1 to D3, wherein the gate junction is separated from the floating region via the emitter junction and the central insulating film.
[D5] The semiconductor device according to any one of D1 to D4, wherein the plurality of trenches extend in one direction in a plan view.

［Ｄ６］前記表面を被覆する層間絶縁膜と、前記層間絶縁膜を貫通して前記ゲート接合部に電気的に接続された表面ゲート電極と、前記層間絶縁膜を貫通して前記エミッタ接合部および前記エミッタ領域に電気的に接続された表面エミッタ電極と、をさらに含む、Ｄ１～Ｄ５のいずれか一つに記載の半導体装置。
［Ｄ７］前記表面ゲート電極は、各前記トレンチの端部側の領域において前記ゲート接合部に電気的に接続されている、Ｄ６に記載の半導体装置。 [D6] An interlayer insulating film that covers the surface, a surface gate electrode that penetrates the interlayer insulating film and is electrically connected to the gate junction, and an emitter junction that penetrates the interlayer insulating film. The semiconductor device according to any one of D1 to D5, further comprising a surface emitter electrode electrically connected to the emitter region.
[D7] The semiconductor device according to D6, wherein the surface gate electrode is electrically connected to the gate junction in a region on the end side of each trench.

［Ｄ８］前記表面ゲート電極は、前記層間絶縁膜の上に形成されたゲートパッド、および、前記ゲートパッドから前記層間絶縁膜の上に引き出されたゲートフィンガーを含む、Ｄ６またはＤ７に記載の半導体装置。
［Ｄ９］前記ゲートフィンガーは、平面視において前記半導体層の内方領域を区画するように前記半導体層の周縁に沿って形成されており、複数の前記トレンチは、平面視において前記ゲートフィンガーによって区画された領域にそれぞれ形成されている、Ｄ８に記載の半導体装置。 [D8] The semiconductor according to D6 or D7, wherein the surface gate electrode includes a gate pad formed on the interlayer insulating film and a gate finger drawn from the gate pad onto the interlayer insulating film. Device.
[D9] The gate finger is formed along the peripheral edge of the semiconductor layer so as to partition the inner region of the semiconductor layer in a plan view, and the plurality of trenches are partitioned by the gate finger in a plan view. The semiconductor device according to D8, which is formed in each of the formed regions.

［Ｄ１０］前記ゲートフィンガーは、平面視において前記半導体層の周縁に沿って環状に形成されている、Ｄ９に記載の半導体装置。
［Ｄ１１］前記層間絶縁膜は、前記エミッタ領域を露出させるコンタクトホールを有し、前記表面エミッタ電極は、前記コンタクトホールを介して前記エミッタ領域に電気的に接続されている、Ｄ６～Ｄ１０のいずれか一つに記載の半導体装置。 [D10] The semiconductor device according to D9, wherein the gate finger is formed in a ring shape along the peripheral edge of the semiconductor layer in a plan view.
[D11] Any of D6 to D10, wherein the interlayer insulating film has a contact hole that exposes the emitter region, and the surface emitter electrode is electrically connected to the emitter region via the contact hole. The semiconductor device described in one.

［Ｄ１２］前記表面において複数の前記トレンチの前記第１側面の間の領域に形成され、前記エミッタ領域を露出させるコンタクト用トレンチをさらに含み、前記コンタクトホールは、前記コンタクト用トレンチに連通し、前記表面エミッタ電極は、前記コンタクトホールおよび前記コンタクト用トレンチを介して前記エミッタ領域に電気的に接続されている、Ｄ１１に記載の半導体装置。 [D12] Further includes a contact trench formed in the region between the first side surfaces of the plurality of trenches on the surface and exposing the emitter region, and the contact hole communicates with the contact trench and said. The semiconductor device according to D11, wherein the surface emitter electrode is electrically connected to the emitter region via the contact hole and the contact trench.

［Ｄ１３］前記コンタクト用トレンチは、前記ベース領域の底部に対して前記表面側に位置している、Ｄ１２に記載の半導体装置。
［Ｄ１４］前記コンタクト用トレンチの底部は、前記ベース領域の底部および前記エミッタ領域の底部の間の領域に位置している、Ｄ１２またはＤ１３に記載の半導体装置。
［Ｄ１５］前記ベース領域の表層部において前記コンタクト用トレンチに沿う領域に形成された第２導電型のベースコンタクト領域をさらに含む、Ｄ１２～Ｄ１４のいずれか一つに記載の半導体装置。 [D13] The semiconductor device according to D12, wherein the contact trench is located on the surface side with respect to the bottom of the base region.
[D14] The semiconductor device according to D12 or D13, wherein the bottom of the contact trench is located in a region between the bottom of the base region and the bottom of the emitter region.
[D15] The semiconductor device according to any one of D12 to D14, further including a second conductive type base contact region formed in a region along the contact trench in the surface layer portion of the base region.

［Ｄ１６］前記ベースコンタクト領域は、前記コンタクト用トレンチの底部を被覆し、前記表面エミッタ電極は、前記コンタクト用トレンチの側面において前記エミッタ領域に電気的に接続され、かつ、前記コンタクト用トレンチの底部において前記ベースコンタクト領域に電気的に接続されている、Ｄ１５に記載の半導体装置。
［Ｄ１７］前記ベースコンタクト領域は、前記コンタクト用トレンチの側面から前記ベース領域が露出するように前記エミッタ領域の底部から前記コンタクト用トレンチの底部側に間隔を空けて前記コンタクト用トレンチの底部を被覆し、前記表面エミッタ電極は、前記コンタクト用トレンチの側面において前記エミッタ領域および前記ベース領域に電気的に接続されている、Ｄ１６に記載の半導体装置。 [D16] The base contact region covers the bottom of the contact trench, the surface emitter electrode is electrically connected to the emitter region on the side surface of the contact trench, and the bottom of the contact trench. The semiconductor device according to D15, which is electrically connected to the base contact region in the above.
[D17] The base contact region covers the bottom of the contact trench at a distance from the bottom of the emitter region to the bottom side of the contact trench so that the base region is exposed from the side surface of the contact trench. The semiconductor device according to D16, wherein the surface emitter electrode is electrically connected to the emitter region and the base region on the side surface of the contact trench.

［Ｄ１８］前記ベースコンタクト領域は、前記半導体層の厚さ方向に前記ベース領域の一部を挟んで前記エミッタ領域に対向するように前記コンタクト用トレンチの底部を被覆する部分から前記半導体層の前記表面に沿う方向に張り出している、Ｄ１６またはＤ１７に記載の半導体装置。
［Ｄ１９］前記表面エミッタ電極は、アルミニウムを含む、Ｄ６～Ｄ１８のいずれか一つに記載の半導体装置。 [D18] The base contact region is the portion of the semiconductor layer that covers the bottom of the contact trench so as to face the emitter region with a part of the base region sandwiched in the thickness direction of the semiconductor layer. The semiconductor device according to D16 or D17, which projects in a direction along the surface.
[D19] The semiconductor device according to any one of D6 to D18, wherein the surface emitter electrode contains aluminum.

１ 半導体装置
２ ゲートフィンガー
４ アクティブ領域
６ エミッタ電極
８ ＦＥＴ構造
９ ｐ型フローティング領域
１０ 環状トレンチ
１１ ゲート用コンタクトトレンチ
１２ エミッタ用コンタクトトレンチ
１５ 半導体基板
１７ ｎ－型ドレイン領域
１８ 絶縁膜
１９ ゲート接合部
２０ エミッタ接合部
２１ 中央絶縁膜
２８ ｐ型ベース領域
３１ ｎ＋型エミッタ領域
４１ 参考例に係る半導体装置
６１ 半導体装置
６２ ｐ型フローティング領域
６３ エミッタ用トレンチ
６４ 第２エミッタ接合部
８１ 半導体装置
８３ エミッタ用トレンチ
８４ 第２エミッタ接合部
９１ 半導体装置
１０１ 半導体装置
１０２ アクティブ領域
１０３ ゲートメタル
１０５ ゲートパッド
１０６ ゲートフィンガー
１０７ パッド周辺部
１１０ 第１除去領域
１１１ 第２除去領域
１１５ 第１引き回し配線
１１６ ゲートフィンガー用引き回し配線
１１７ 第２引き回し配線
１２５ 半導体基板
１３２ ＭＩＳゲート構造
１４８ 参考例に係る半導体装置
１５１ 半導体装置
１５２ ゲートメタル
１５３ ゲートパッド
１５４ 第１ゲートフィンガー
１５５ 第２ゲートフィンガー
１５６ パッド周辺部
１５７ 除去領域
１６０ 第１引き回し配線
１６１ 第２引き回し配線
１６７ 配線部
１６８ 配線部
Ｗ１～Ｗ４ 幅 1 Semiconductor device 2 Gate finger 4 Active region 6 Emitter electrode 8 FET structure 9 p-type floating region 10 Circular trench 11 Gate contact trench 12 Emitter contact trench 15 Semiconductor substrate 17 n - type drain region 18 Insulation film 19 Gate junction 20 Emitter junction 21 Central insulating film 28 p-type base region 31 n + -type emitter region 41 Semiconductor device according to the reference example 61 Semiconductor device 62 p-type floating region 63 Emitter trench 64 Second emitter junction 81 Semiconductor device 83 Emitter trench 84 2nd emitter junction 91 Semiconductor device 101 Semiconductor device 102 Active area 103 Gate metal 105 Gate pad 106 Gate finger 107 Pad peripheral part 110 1st removal area 111 2nd removal area 115 1st routing wiring 116 Gate finger routing wiring 117 2nd routing wiring 125 Semiconductor substrate 132 MIS gate structure 148 Semiconductor device according to the reference example 151 Semiconductor device 152 Gate metal 153 Gate pad 154 1st gate finger 155 2nd gate finger 156 Pad peripheral part 157 Removal area 160 1st routing wiring 161 2nd routing wiring 167 Wiring part 168 Wiring part W 1 to W 4 width

Claims (18)

アクティブ領域を有する半導体層と、
前記アクティブ領域に配列された複数のゲート構造と、
前記半導体層の上に配置され、外部から制御信号が付与されるパッド部、前記半導体層の上に引き回され、複数の前記ゲート構造に電気的に接続された配線部、および、前記配線部の少なくとも一部を前記パッド部から分離する除去領域を含む表面ゲート電極と、
前記表面ゲート電極よりも高い抵抗値を有し、前記半導体層の上において前記半導体層の表面に沿う方向に前記パッド部に対向するように前記パッド部から間隔を空けて前記パッド部と同じ高さ位置に配置され、平面視において前記除去領域を横切って前記パッド部および前記配線部に電気的に接続された接続配線と、を含む、半導体装置。 A semiconductor layer having an active region and
A plurality of gate structures arranged in the active region and
A pad portion arranged on the semiconductor layer and to which a control signal is applied from the outside, a wiring portion routed on the semiconductor layer and electrically connected to the plurality of gate structures, and the wiring portion. A surface gate electrode containing a removal region that separates at least a portion of the pad from the pad.
It has a higher resistance value than the surface gate electrode, and has the same height as the pad portion on the semiconductor layer at a distance from the pad portion so as to face the pad portion in a direction along the surface of the semiconductor layer. A semiconductor device that is located in an up position and comprises a connection wiring that is electrically connected to the pad portion and the wiring portion across the removal region in plan view. 前記除去領域は、平面視において前記パッド部に沿って延びる部分を有している、請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the removed region has a portion extending along the pad portion in a plan view. 前記配線部は、平面視において前記アクティブ領域に複数方向から対向する部分を有している、請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1 or 2, wherein the wiring portion has a portion facing the active region from a plurality of directions in a plan view. 前記配線部は、平面視において前記パッド部に複数方向から対向する部分を有している、請求項１～３のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 3, wherein the wiring portion has a portion facing the pad portion from a plurality of directions in a plan view. 複数の前記ゲート構造は、平面視においてストライプ状に配列されており、
前記配線部は、複数の前記ゲート構造の長手方向の端部に電気的に接続された部分を含む、請求項１～４のいずれか一項に記載の半導体装置。 The plurality of gate structures are arranged in a stripe shape in a plan view.
The semiconductor device according to any one of claims 1 to 4, wherein the wiring portion includes a portion electrically connected to a plurality of longitudinal ends of the gate structure. 前記パッド部は、平面視において複数の前記ゲート構造の前記長手方向の途中部に対向する位置に配置され、
前記配線部は、平面視において、前記長手方向に延びる部分、および、前記長手方向の交差方向に延び、複数の前記ゲート構造の前記端部に電気的に接続された部分を含む、請求項５に記載の半導体装置。 The pad portion is arranged at a position facing the intermediate portion in the longitudinal direction of the plurality of gate structures in a plan view.
5. The wiring portion includes a portion extending in the longitudinal direction and a portion extending in an intersecting direction in the longitudinal direction and electrically connected to the end portions of the plurality of gate structures in a plan view. The semiconductor device described in. 前記パッド部は、平面視において前記半導体層の角部に配置され、
前記配線部は、平面視において、前記長手方向に延びる部分、および、前記長手方向の交差方向に延び、複数の前記ゲート構造の前記端部に電気的に接続された部分を含む、請求項５に記載の半導体装置。 The pad portion is arranged at a corner portion of the semiconductor layer in a plan view.
5. The wiring portion includes a portion extending in the longitudinal direction and a portion extending in an intersecting direction in the longitudinal direction and electrically connected to the end portions of the plurality of gate structures in a plan view. The semiconductor device described in. 前記除去領域は、平面視において前記パッド部に複数方向から対向している、請求項１～７のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 7, wherein the removed region faces the pad portion from a plurality of directions in a plan view. 前記除去領域は、平面視において前記パッド部を取り囲んでいる、請求項１～８のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 8, wherein the removal region surrounds the pad portion in a plan view. 前記接続配線は、前記半導体層および前記表面ゲート電極の間の範囲に配置され、前記除去領域の下方部を経由して前記パッド部および前記配線部に電気的に接続されている、請求項１～９のいずれか一項に記載の半導体装置。 The connection wiring is arranged in a range between the semiconductor layer and the surface gate electrode, and is electrically connected to the pad portion and the wiring portion via a lower portion of the removal region. The semiconductor device according to any one of 9 to 9. 前記パッド部は、アルミニウムを含み、 The pad portion contains aluminum and contains aluminum.
前記接続配線は、ポリシリコンを含む、請求項１～１０のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 10, wherein the connection wiring includes polysilicon. 前記配線部は、アルミニウムを含む、請求項１～１１のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 11, wherein the wiring portion contains aluminum. 前記ゲート構造は、ポリシリコンを含む、請求項１～１２のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 12, wherein the gate structure includes polysilicon. 前記アクティブ領域に形成され、複数の前記ゲート構造を有するＩＧＢＴをさらに含む、請求項１～１３のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 13 , further comprising an IGBT formed in the active region and having the plurality of gate structures. 複数の前記ゲート構造は、トレンチゲート構造からそれぞれなる、請求項１～１４のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 14 , wherein each of the plurality of gate structures comprises a trench gate structure. 前記半導体層の上に形成された絶縁膜をさらに含み、 Further including an insulating film formed on the semiconductor layer,
前記パッド部は、前記絶縁膜の上に配置され、 The pad portion is arranged on the insulating film, and the pad portion is arranged on the insulating film.
前記接続配線は、前記絶縁膜の表面に沿う方向に前記パッド部に対向するように前記パッド部から間隔を空けて前記絶縁膜の上に配置されている、請求項１～１５のいずれか一項に記載の半導体装置。 One of claims 1 to 15, wherein the connection wiring is arranged on the insulating film at a distance from the pad portion so as to face the pad portion in a direction along the surface of the insulating film. The semiconductor device described in the section. 前記絶縁膜の上に形成された層間絶縁膜をさらに含み、 Further including an interlayer insulating film formed on the insulating film,
前記パッド部は、前記絶縁膜の上から前記層間絶縁膜の上に引き出された部分を含み、 The pad portion includes a portion drawn from above the insulating film onto the interlayer insulating film.
前記接続配線は、前記層間絶縁膜によって被覆されている、請求項１６に記載の半導体装置。 The semiconductor device according to claim 16, wherein the connection wiring is covered with the interlayer insulating film. 前記接続配線は、前記層間絶縁膜を挟んで前記パッド部に対向する部分を含む、請求項１７に記載の半導体装置。 The semiconductor device according to claim 17, wherein the connection wiring includes a portion facing the pad portion with the interlayer insulating film interposed therebetween.
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