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JP6921794B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
パワー半導体モジュールでは、例えば、金属基板の上に、絶縁基板を間に挟んで複数のパワー半導体チップが実装される。パワー半導体チップは、例えば、MOSFET(Metal Oxide Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)、又は、ダイオードである。パワー半導体モジュール内部の配線インダクタンスが大きいと、スイッチング損失が大きくなるという問題が生ずる。
特許第5555206号公報
本発明が解決しようとする課題は、配線インダクタンスの低減が可能な半導体装置を提供することにある。
本発明の一態様の半導体装置は、基板と、前記基板の上の金属層と、前記金属層の上に設けられ、上部電極と、前記金属層に電気的に接続される下部電極と、を有する少なくとも1個の半導体チップと、前記基板の上に設けられ、第1の板状部と、第2の板状部と、第3の板状部とを有し、前記第1の板状部と、前記第2の板状部と、前記第3の板状部は前記基板に垂直で、前記第1の板状部は前記第2の板状部に平行で、前記第3の板状部は前記第1の板状部及び前記第2の板状部に垂直で、前記第3の板状部は前記第1の板状部の一端と前記第2の板状部の一端に接続され、前記上部電極に電気的に接続された第1の配線板と、前記基板の上に設けられ、第5の板状部と、第6の板状部と、第7の板状部とを有し、前記第5の板状部と、前記第6の板状部と、前記第7の板状部は前記基板に垂直で、前記第5の板状部は前記第6の板状部に平行で、前記第7の板状部は前記第5の板状部及び前記第6の板状部に垂直で、前記第7の板状部は前記第5の板状部の一端と前記第6の板状部の一端に接続され、前記金属層に電気的に接続された第2の配線板と、を備え、前記第1の板状部と前記第2の板状部は、前記第5の板状部と前記第6の板状部の間に設けられ、前記少なくとも1個の半導体チップは、前記第5の板状部を含む平面と、前記第6の板状部を含む平面との間に位置する。
第1の実施形態の半導体装置の模式断面図。 第1の実施形態の半導体装置の模式上面図。 第1の実施形態の半導体装置の模式上面図。 第1の実施形態の半導体装置の模式断面図。 第1の実施形態の半導体装置の作用及び効果の説明図。 第2の実施形態の半導体装置の模式断面図。 第3の実施形態の半導体装置の模式上面図。 第3の実施形態の半導体装置の模式上面図。 第3の実施形態の半導体装置の模式断面図。 第4の実施形態の半導体装置の模式上面図。 第4の実施形態の半導体装置の模式断面図。 第5の実施形態の半導体装置の模式断面図。 第6の実施形態の半導体装置の模式上面図。 第7の実施形態の半導体装置の模式上面図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
(第1の実施形態)
第1の実施形態の半導体装置は、基板と、基板の上の金属層と、金属層の上に設けられ、上部電極と、金属層に電気的に接続される下部電極と、を有する少なくとも1個の半導体チップと、基板の上に設けられ、第1の板状部と、第2の板状部と、第3の板状部とを有し、第1の板状部と、第2の板状部と、第3の板状部は基板に垂直で、第1の板状部は第2の板状部に平行で、第3の板状部は第1の板状部及び第2の板状部に垂直で、第3の板状部は第1の板状部の一端と第2の板状部の一端に接続され、上部電極に電気的に接続された第1の配線板と、基板の上に設けられ、第5の板状部と、第6の板状部と、第7の板状部とを有し、第5の板状部と、第6の板状部と、第7の板状部は基板に垂直で、第5の板状部は第6の板状部に平行で、第7の板状部は第5の板状部及び第6の板状部に垂直で、第7の板状部は第5の板状部の一端と第6の板状部の一端に接続され、金属層に電気的に接続された第2の配線板と、を備え、第1の板状部と第2の板状部は、第5の板状部と第6の板状部の間に設けられ、少なくとも1個の半導体チップは、第5の板状部を含む仮想平面と、第6の板状部を含む仮想平面との間に位置する。
図1は、第1の実施形態の半導体装置の模式断面図である。図2は、第1の実施形態の半導体装置の模式上面図である。図3は、第1の実施形態の半導体装置の模式上面図である。図4は、第1の実施形態の半導体装置の模式断面図である。
第1の実施形態の半導体装置は、パワー半導体モジュール100である。パワー半導体モジュール100は、6個のショットキーバリアダイオード(SBD)が並列に接続されている。
第1の実施形態のパワー半導体モジュール100は、複数個のSBD10(半導体チップ)、金属基板12、絶縁基板14(基板)、金属層16、アノード配線板18(第1の配線板)、カソード配線板20(第2の配線板)、樹脂ケース22、蓋24、シリコーンゲル26を備える。
SBD10は、アノード電極10a(上部電極)、カソード電極10b(下部電極)を有する
アノード配線板18は、アノード外部端子18a、複数のアノード接続部18b(接続部)、第1の板状部P1、第2の板状部P2、第3の板状部P3、第4の板状部P4を有する。カソード配線板20は、カソード外部端子20a、カソード接続部20b、第5の板状部P5、第6の板状部P6、第7の板状部P7、第8の板状部P8を有する。
図1は、図2のAA’断面図である。図2は、パワー半導体モジュール100から蓋24及びシリコーンゲル26を除いた状態の上面図である。図3は、パワー半導体モジュール100から蓋24、シリコーンゲル26、及び、アノード配線板18を除いた状態の上面図である。図4は、図2のBB’断面図である。
金属基板12は、例えば、銅である。例えば、パワー半導体モジュール100を製品に実装する際、金属基板12の裏面には、図示しない放熱板が接続される。
樹脂ケース22は、金属基板12の周囲に設けられる。樹脂ケース22の上には蓋24が設けられる。また、パワー半導体モジュール100の内部には、封止材としてシリコーンゲル26が充填されている。樹脂ケース22、金属基板12、蓋24、及びシリコーンゲル26は、パワー半導体モジュール100内の部材を保護又は絶縁する機能を有する。
絶縁基板14は、樹脂ケース22の中に設けられる。絶縁基板14は、金属基板12の上に設けられる。絶縁基板14は、金属基板12と、金属層16を絶縁する機能を有する。絶縁基板14は、樹脂中に、例えば、窒化ホウ素などで形成される熱伝導率の高いフィラ―を含有する。絶縁基板14は、例えば、高熱伝導材である窒化アルミニウムである。
金属層16は、絶縁基板14上に設けられる。金属層16は、例えば、銅、又は、アルミニウムである。
SBD10は、金属層16の上に設けられる。SBD10は、例えば、はんだやAgナノ粒子を用いて、金属層16に接続される。SBD10は、上面にアノード電極10a、下面にカソード電極10bを有する。
SBD10は、例えば、炭化珪素(SiC)、シリコン(Si)、又は、窒化ガリウム(GaN)などを用いた半導体チップである。
アノード配線板18は、絶縁基板14の上に設けられる。アノード配線板18は、アノード外部端子18aを有する。アノード外部端子18aは、樹脂ケース22の外に設けられる。
アノード配線板18は、第1の板状部P1、第2の板状部P2、第3の板状部P3、第4の板状部P4を有する。第1の板状部P1、第2の板状部P2、第3の板状部P3、第4の板状部P4は、絶縁基板14に対して垂直である。
第1の板状部P1は、第2の板状部P2に対向する。第1の板状部P1は、第2の板状部P2に平行である。
第3の板状部P3は、第4の板状部P4に対向する。第3の板状部P3は、第4の板状部P4に平行である。第3の板状部P3及び第4の板状部P4は、第1の板状部P1及び第2の板状部P2に垂直である。
第3の板状部P3は、第1の板状部P1の一端と、第2の板状部P2の一端に接続される。第4の板状部P4は、第1の板状部P1の他端と、第2の板状部P2の他端に接続される。
第1の板状部P1、第2の板状部P2、第3の板状部P3、及び、第4の板状部P4は、枠形状を形成する。
アノード配線板18は、複数のアノード接続部18bを有する。アノード接続部18bとアノード電極10aが接続される。アノード接続部18bとアノード電極10aは、例えば、半田を用いて接続される。また、例えば、超音波溶接を用いて接続される。
カソード配線板20は、絶縁基板14の上に設けられる。カソード配線板20は、カソード外部端子20aを有する。カソード外部端子20aは、樹脂ケース22の外に設けられる。
カソード配線板20は、第5の板状部P5、第6の板状部P6、第7の板状部P7、第8の板状部P8を有する。第5の板状部P5、第6の板状部P6、第7の板状部P7、第8の板状部P8は、絶縁基板14に対して垂直である。
第5の板状部P5は、第6の板状部P6に対向する。第5の板状部P5は、第6の板状部P6に平行である。
第7の板状部P7は、第8の板状部P8に対向する。第7の板状部P7は、第8の板状部P8に平行である。第7の板状部P7及び第8の板状部P8は、第5の板状部P5及び第6の板状部P6に垂直である。
第7の板状部P7は、第5の板状部P5の一端と、第6の板状部P6の一端に接続される。第8の板状部P8は、第5の板状部P5の他端と、第6の板状部P6の他端に接続される。
第5の板状部P5、第6の板状部P6、第7の板状部P7、及び、第8の板状部P8は、枠形状を形成する。
第1の板状部P1、第2の板状部P2、第3の板状部P3、及び、第4の板状部P4は、第5の板状部P5、第6の板状部P6、第7の板状部P7、及び、第8の板状部P8の内側に位置する。第1の板状部P1及び第2の板状部P2は、第5の板状部P5と第6の板状部P6の間に位置する。第3の板状部P3及び第4の板状部P4は、第7の板状部P7と第8の板状部P8の間に位置する。
SBD10は、第5の板状部P5、第6の板状部P6、第7の板状部P7、及び、第8の板状部P8が形成する枠形状の内側に位置する。例えば、第5の板状部P5を含む仮想平面(図1中のKP5)と、第6の板状部P6を含む仮想平面(図1中のKP6)との間にSBD10は、位置する。
また、SBD10は、第1の板状部P1、第2の板状部P2、第3の板状部P3、及び、第4の板状部P4が形成する枠形状の内側に位置する。例えば、第1の板状部P1を含む仮想平面(図1中のKP1)と、第2の板状部P2を含む仮想平面(図1中のKP2)との間にSBD10は、位置する。
第1の板状部P1と第5の板状部P5との間の距離は、例えば、2mm以下である。第2の板状部P2と第6の板状部P6との間の距離は、例えば、2mm以下である。
次に、第1の施形態の半導体装置の作用及び効果について説明する。
パワー半導体モジュールの内部の配線インダクタンスが大きいと、半導体チップのスイッチング動作を高速で行う際に、サージ電圧や電圧波形のリンギングが生ずる。サージ電圧や電圧波形のリンギングは、デバイスの破壊やEMI(電磁干渉)ノイズの増加につながるため問題である。スイッチング動作を低速にすれば、サージ電圧や電圧波形のリンギングは抑制できるが、スイッチング損失が大きくなるという問題が生ずる。したがって、パワー半導体モジュールの内部インダクタンスを低減することが望まれる。
図5は、第1の実施形態の半導体装置の作用及び効果の説明図である。図5は、図1に相当する断面図である。図5は、アノード配線板18とカソード配線板20とに流れる電流の向きを矢印で示している。
配線のインダクタンスには、自己誘導による自己インダクタンスと相互誘導による相互インダクタンスがある。配線のインダクタンスは、自己インダクタンスと相互インダクタンスの和になる。例えば、アノード配線板18とカソード配線板20のインダクタンスは、アノード配線板18とカソード配線板20のそれぞれの自己インダクタンスと、アノード配線板18とカソード配線板20の相互誘導に伴う相互インダクタンスの和である。
パワー半導体モジュール100は、アノード配線板18とカソード配線板20の大部分が平行平板であり、平行平板の部分では、電流の流れる向きが逆向きとなっている。このため、相互インダクタンスは、自己インダクタンスを打ち消す方向に作用する。したがって、アノード配線板18とカソード配線板20のインダクタンスが低減する。よって、パワー半導体モジュール100の内部のインダクタンスが低減する。
また、パワー半導体モジュール100では、複数のSBD10を囲むように、アノード配線板18とカソード配線板20を設けている。このため、それぞれのSBD10の電流経路の電気抵抗が小さくなる。また、SBD10の電流経路の電気抵抗のばらつきが小さくなる。したがって、例えば、複数のSBD10の間で、電流ばらつきが小さくなる。よって、例えば、特定のSBD10に電流が集中することによるデバイス破壊が抑制され、パワー半導体モジュール100の信頼性が向上する。
内部インダクタンスを低減する観点から、第1の板状部P1と第5の板状部P5との間の距離、及び、第2の板状部P2と第6の板状部P6との間の距離は、2mm以下であることが好ましく、1mm以下であることがより好ましく、0.5mm以下であることが更に好ましい。
以上、第1の実施形態によれば、内部インダクタンスが低減され、スイッチング損失の小さいパワー半導体モジュールの実現が可能となる。また、デバイス間の電流ばらつきが抑制され、信頼性の向上したパワー半導体モジュールの実現が可能となる。
(第2の実施形態)
第2の実施形態の半導体装置は、第1の板状部と第5の板状部との間、及び、第2の板状部と第6の板状部との間に、誘電体層が設けられる点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、記述を省略する。
図6は、第2の実施形態の半導体装置の模式断面図である。図6は、第1の実施形態の図1に対応する図である。
第2の実施形態の半導体装置は、パワー半導体モジュール200である。パワー半導体モジュール200は、6個のショットキーバリアダイオード(SBD)が並列に接続されている。
パワー半導体モジュール200は、第1の板状部P1と第5の板状部P5との間に誘電体層40が設けられる。誘電体層40は、高い絶縁性能を有する誘電体材料である。また、第2の板状部P2と第6の板状部P6との間に誘電体層40が設けられる。同様に、第3の板状部P3と第7の板状部P7との間、第4の板状部P4と第8の板状部P8との間にも、誘電体層40が設けられる。
誘電体層40は、例えば、エポキシ樹脂である。また、例えば、ポリイミド樹脂である。
誘電体層40を設けることで、アノード配線板18の板状部と、カソード配線板20の板状部との間の距離が小さい構造を、容易に製造することが可能となる。よって、内部インダクタンスを低減することが容易となる。
以上、第2の実施形態によれば、第1の実施形態同様、内部インダクタンスが低減され、スイッチング損失の小さいパワー半導体モジュールの実現が可能となる。また、デバイス間の電流ばらつきが抑制され、信頼性の向上したパワー半導体モジュールの実現が可能となる。更に、内部インダクタンスを低減することが容易となる。
(第3の実施形態)
第3の実施形態の半導体装置は、第1の配線板が第4の板状部を有さず、第2の配線板が第8の板状部を有さない点で、第1の実施形態と異なる。以下、第1の実施形態と重複する内容については、記述を省略する。
図7は、第3の実施形態の半導体装置の模式上面図である。図7は、第1の実施形態の図2に対応する図である。
図8は、第3の実施形態の半導体装置の模式上面図である。図8は、第1の実施形態の図3に対応する図である。
図9は、第3の実施形態の半導体装置の模式断面図である。図9は、第1の実施形態の図4に対応する図である。
第3の実施形態の半導体装置は、パワー半導体モジュール300である。パワー半導体モジュール300は、6個のショットキーバリアダイオード(SBD)が並列に接続されている。
パワー半導体モジュール300は、アノード配線板18は、第1の板状部P1、第2の板状部P2、第3の板状部P3を有するが、第4の板状部P4を有しない。また、カソード配線板20は、第5の板状部P5、第6の板状部P6、第7の板状部P7を有するが、第8の板状部P8を有しない。
パワー半導体モジュール300によれば、例えば、第4の板状部P4及び第8の板状部P8を設けないことで、内部インダクタンスの調整をすることが可能である。また、新たな半導体チップや配線を設けることが可能である。
以上、第3の実施形態によれば、第1の実施形態同様、内部インダクタンスが低減され、スイッチング損失の小さいパワー半導体モジュールの実現が可能となる。また、デバイス間の電流ばらつきが抑制され、信頼性の向上したパワー半導体モジュールの実現が可能となる。更に、内部インダクタンスの調整や、新たな半導体チップや配線を設けることが可能となる。
(第4の実施形態)
第4の実施形態の半導体装置は、第1の配線板及び第2の配線板の少なくともいずれか一方にスリットが設けられる点で、第1の実施形態と異なる。以下、第1の実施形態と重複する内容については、記述を省略する。
図10は、第4の実施形態の半導体装置の模式上面図である。図10は、第1の実施形態の図3に対応する図である。
図11は、第4の実施形態の半導体装置の模式断面図である。図11は、第1の実施形態の図1に対応する図である。
第4の実施形態の半導体装置は、パワー半導体モジュール400である。パワー半導体モジュール400は、6個のショットキーバリアダイオード(SBD)が並列に接続されている。
パワー半導体モジュール400は、例えば、カソード配線板20にスリット44が設けられる。スリットは、アノード配線板18に設けられても構わない。
パワー半導体モジュール400は、アノード配線板18及びカソード配線板20の少なくともいずれか一方にスリットが設けられることで、内部インダクタンスの調整をすることが可能である。
以上、第4の実施形態によれば、第1の実施形態同様、内部インダクタンスが低減され、スイッチング損失の小さいパワー半導体モジュールの実現が可能となる。また、デバイス間の電流ばらつきが抑制され、信頼性の向上したパワー半導体モジュールの実現が可能となる。更に、内部インダクタンスの調整や、新たな半導体チップや配線を設けることが可能となる。
(第5の実施形態)
第5の実施形態の半導体装置は、第1の配線板と上部電極は、ボンディングワイヤを間に挟んで電気的に接続される点で、第1の実施形態と異なる。以下、第1の実施形態と重複する内容については、記述を省略する。
図12は、第5の実施形態の半導体装置の模式断面図である。図12は、第1の実施形態の図1に対応する図である。
第5の実施形態の半導体装置は、パワー半導体モジュール500である。パワー半導体モジュール500は、6個のショットキーバリアダイオード(SBD)が並列に接続されている。
パワー半導体モジュール500は、ボンディングワイヤ46を有する。ボンディングワイヤ46を間に挟んで、アノード配線板18と、SBD10のアノード電極10aが電気的に接続される。
ボンディングワイヤ46を用いることで、SBD10に印加される応力が低減される。したがって、パワー半導体モジュール500の信頼性が向上する。
以上、第5の実施形態によれば、第1の実施形態同様、内部インダクタンスが低減され、スイッチング損失の小さいパワー半導体モジュールの実現が可能となる。また、デバイス間の電流ばらつきが抑制され、信頼性の向上したパワー半導体モジュールの実現が可能となる。また、配線板から半導体チップへ直接作用する応力を緩和でkることにより、更に、パワー半導体モジュールの信頼性が向上する。
(第6の実施形態)
第6の実施形態の半導体装置は、第1の配線板と第2の配線板が、外部端子を備えない点で、第1の実施形態と異なる。以下、第1の実施形態と重複する内容については、記述を省略する。
図13は、第6の実施形態の半導体装置の模式上面図である。図13は、第1の実施形態の図2に対応する図である。
第6の実施形態の半導体装置は、パワー半導体モジュール600である。パワー半導体モジュール600は、6個のショットキーバリアダイオード(SBD)が並列に接続されている。
パワー半導体モジュール600は、アノード接続用ネジ固定部52、カソード接続用ネジ固定部54を備える。パワー半導体モジュール600は、例えば、モールド樹脂56に覆われ、アノード接続用ネジ固定部52、カソード接続用ネジ固定部54がモールド樹脂56表面に露出する。
パワー半導体モジュール600によれば、例えば、アノード接続用ネジ固定部52、及び、カソード接続用ネジ固定部54に、低インダクタンスの積層配線構造バスバーを接続することで、低インダクタンスのパワー半導体モジュール回路が実現できる。
(第7の実施形態)
第7の実施形態の半導体装置は、実装される半導体チップの数が異なる点で、第1の実施形態と異なる。以下、第1の実施形態と重複する内容については、記述を省略する。
図14は、第7の実施形態の半導体装置の模式上面図である。
第7の実施形態の半導体装置は、パワー半導体モジュール700である。パワー半導体モジュール700は、24個のショットキーバリアダイオード(SBD)が並列に接続されている。
パワー半導体モジュール700は、4つのユニットU1、U2、U3、U4を有する。それぞれのユニットが、第1の実施形態のパワー半導体モジュール100と同様の構成で、SBDを6個ずつ有する。
以上、第7の実施形態によれば、第1の実施形態同様、内部インダクタンスが低減され、スイッチング損失の小さいパワー半導体モジュールの実現が可能となる。また、デバイス間の電流ばらつきが抑制され、信頼性の向上したパワー半導体モジュールの実現が可能となる。また、半導体チップの数が増えることで、大電流を流すことが可能となる。
第1ないし第7の実施形態では、半導体チップが、6個又は24個、実装される場合を例に説明したが、半導体チップの数は、6個又は24個に限定されるものではない。
第1ないし第7の実施形態では、半導体チップとしてSBDを用いる場合を例に説明したが、半導体チップはこれらに限定されるものではない。例えば、MOSFET、IGBT、PINダイオードなど、その他のトランジスタやダイオードを適用することも可能である。また、トランジスタとダイオードの組み合わせを適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10 SBD(半導体チップ)
10a アノード電極(上部電極)
10b カソード電極(下部電極)
14 絶縁基板(基板)
16 金属層
18 アノード配線板(第1の配線板)
20 カソード配線板(第2の配線板)
18b アノード接続部(接続部)
40 誘電体層
44 スリット
46 ボンディングワイヤ
100 パワー半導体モジュール(半導体装置)
200 パワー半導体モジュール(半導体装置)
300 パワー半導体モジュール(半導体装置)
400 パワー半導体モジュール(半導体装置)
500 パワー半導体モジュール(半導体装置)
600 パワー半導体モジュール(半導体装置)
700 パワー半導体モジュール(半導体装置)
P1 第1の板状部
P2 第2の板状部
P3 第3の板状部
P4 第4の板状部
P5 第5の板状部
P6 第6の板状部
P7 第7の板状部
P8 第8の板状部



Claims (7)

  1. 基板と、
    前記基板の上の金属層と、
    前記金属層の上に設けられ、上部電極と、前記金属層に電気的に接続される下部電極と、を有する少なくとも1個の半導体チップと、
    前記基板の上に設けられ、第1の板状部と、第2の板状部と、第3の板状部とを有し、前記第1の板状部と、前記第2の板状部と、前記第3の板状部は前記基板に垂直で、前記第1の板状部は前記第2の板状部に平行で、前記第3の板状部は前記第1の板状部及び前記第2の板状部に垂直で、前記第3の板状部は前記第1の板状部の一端と前記第2の板状部の一端に接続され、前記上部電極に電気的に接続された第1の配線板と、
    前記基板の上に設けられ、第5の板状部と、第6の板状部と、第7の板状部とを有し、前記第5の板状部と、前記第6の板状部と、前記第7の板状部は前記基板に垂直で、前記第5の板状部は前記第6の板状部に平行で、前記第7の板状部は前記第5の板状部及び前記第6の板状部に垂直で、前記第7の板状部は前記第5の板状部の一端と前記第6の板状部の一端に接続され、前記金属層に電気的に接続された第2の配線板と、
    を備え、
    前記第1の板状部と前記第2の板状部は、前記第5の板状部と前記第6の板状部の間に設けられ、
    前記少なくとも1個の半導体チップは、前記第5の板状部を含む平面と、前記第6の板状部を含む平面との間に位置する半導体装置。
  2. 前記第1の配線板は、第4の板状部を有し、前記第4の板状部は前記第3の板状部に平行で、前記第4の板状部は前記第1の板状部の他端と前記第2の板状部の他端に接続され、
    前記第2の配線板は、第8の板状部を有し、前記第8の板状部は前記第7の板状部に平行で、前記第8の板状部は前記第5の板状部の他端と前記第6の板状部の他端に接続された請求項1記載の半導体装置。
  3. 前記少なくとも1個の半導体チップは複数個の半導体チップであり、
    前記第1の配線板は、複数の接続部を有し、前記上部電極と前記接続部が接続される請求項1又は請求項2記載の半導体装置。
  4. 前記第1の配線板と前記上部電極は、ボンディングワイヤを間に挟んで電気的に接続される請求項1又は請求項2記載の半導体装置。
  5. 前記第1の配線板及び前記第2の配線板の少なくともいずれか一方にスリットが設けられる請求項1ないし請求項4いずれか一項記載の半導体装置。
  6. 前記第1の板状部と前記第5の板状部との間、及び、前記第2の板状部と前記第6の板状部との間に、誘電体層が設けられる請求項1ないし請求項5いずれか一項記載の半導体装置。
  7. 前記第1の板状部と前記第5の板状部との間の距離、及び、前記第2の板状部と前記第6の板状部との間の距離は、2mm以下である請求項1ないし請求項6いずれか一項記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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JPWO2022158258A1 (ja) * 2021-01-22 2022-07-28

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4449219B2 (ja) * 2001-01-04 2010-04-14 日産自動車株式会社 半導体実装構造
TW557521B (en) * 2002-01-16 2003-10-11 Via Tech Inc Integrated circuit package and its manufacturing process
CA2464078C (en) * 2002-08-09 2010-01-26 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP4277169B2 (ja) * 2003-01-06 2009-06-10 富士電機デバイステクノロジー株式会社 電力用半導体モジュール
JP2005191233A (ja) * 2003-12-25 2005-07-14 Toyota Motor Corp パワーモジュール
JP4426955B2 (ja) * 2004-11-30 2010-03-03 株式会社ルネサステクノロジ 半導体装置
JP4977407B2 (ja) 2006-06-09 2012-07-18 本田技研工業株式会社 半導体装置
US8129836B2 (en) * 2006-06-09 2012-03-06 Honda Motor Co., Ltd. Semiconductor device
JP4829690B2 (ja) * 2006-06-09 2011-12-07 本田技研工業株式会社 半導体装置
JP5177625B2 (ja) * 2006-07-11 2013-04-03 独立行政法人産業技術総合研究所 半導体チップの電極接続構造および導電部材、並びに半導体装置およびその製造方法
EP2011762B1 (en) * 2007-07-02 2015-09-30 Denso Corporation Semiconductor device with a sensor connected to an external element
JP5224845B2 (ja) * 2008-02-18 2013-07-03 新光電気工業株式会社 半導体装置の製造方法及び半導体装置
JP5557441B2 (ja) * 2008-10-31 2014-07-23 日立オートモティブシステムズ株式会社 電力変換装置および電動車両
EP3633723B1 (en) * 2009-05-14 2023-02-22 Rohm Co., Ltd. Semiconductor device
JP5541618B2 (ja) * 2009-09-01 2014-07-09 新光電気工業株式会社 半導体パッケージの製造方法
JP5921055B2 (ja) * 2010-03-08 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置
JP5341824B2 (ja) * 2010-06-14 2013-11-13 日立オートモティブシステムズ株式会社 半導体装置
JP2012069884A (ja) * 2010-09-27 2012-04-05 Sanken Electric Co Ltd 半導体モジュールの設計方法、半導体モジュール
JP5383621B2 (ja) * 2010-10-20 2014-01-08 三菱電機株式会社 パワー半導体装置
US9406658B2 (en) * 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
JP5555206B2 (ja) * 2011-07-11 2014-07-23 株式会社 日立パワーデバイス 半導体パワーモジュール
US20130025914A1 (en) * 2011-07-25 2013-01-31 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP2014033060A (ja) * 2012-08-03 2014-02-20 Mitsubishi Electric Corp 電力用半導体装置モジュール
KR101890752B1 (ko) * 2012-11-01 2018-08-22 삼성전자 주식회사 균일한 병렬 스위치 특성을 갖는 파워모듈용 기판 및 이를 포함하는 파워모듈
KR102034717B1 (ko) * 2013-02-07 2019-10-21 삼성전자주식회사 파워모듈용 기판, 파워모듈용 터미널 및 이들을 포함하는 파워모듈
JP2016035970A (ja) 2014-08-01 2016-03-17 株式会社日立製作所 半導体モジュールの製造方法、半導体モジュール、自動車用パワーモジュールおよび鉄道車両用パワーモジュール
JP6166701B2 (ja) * 2014-08-22 2017-07-19 株式会社東芝 半導体装置
JP6351731B2 (ja) * 2014-08-25 2018-07-04 ルネサスエレクトロニクス株式会社 半導体装置および電子装置
JP6399962B2 (ja) * 2015-04-16 2018-10-03 三菱電機株式会社 半導体装置
JP6350765B2 (ja) * 2016-01-15 2018-07-04 富士電機株式会社 半導体装置
US10580754B2 (en) * 2016-04-01 2020-03-03 Mitsubishi Electric Corporation Semiconductor module with temperature detecting element
CN107546214B (zh) * 2016-06-23 2020-02-07 台达电子工业股份有限公司 功率模块封装结构
EP3480846A1 (en) * 2017-11-03 2019-05-08 Infineon Technologies AG Semiconductor arrangement with reliably switching controllable semiconductor elements

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