Nothing Special   »   [go: up one dir, main page]

JP6834091B2 - 積層セラミック電子部品及びその製造方法 - Google Patents

積層セラミック電子部品及びその製造方法 Download PDF

Info

Publication number
JP6834091B2
JP6834091B2 JP2016143778A JP2016143778A JP6834091B2 JP 6834091 B2 JP6834091 B2 JP 6834091B2 JP 2016143778 A JP2016143778 A JP 2016143778A JP 2016143778 A JP2016143778 A JP 2016143778A JP 6834091 B2 JP6834091 B2 JP 6834091B2
Authority
JP
Japan
Prior art keywords
ceramic
internal electrode
laminated
dielectric layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016143778A
Other languages
English (en)
Other versions
JP2017098524A (ja
Inventor
ホ リー、セウン
ホ リー、セウン
イエオル チョイ、ジャエ
イエオル チョイ、ジャエ
ピョ ホン、キ
ピョ ホン、キ
セオック オー、ベオム
セオック オー、ベオム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2017098524A publication Critical patent/JP2017098524A/ja
Application granted granted Critical
Publication of JP6834091B2 publication Critical patent/JP6834091B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H01G4/308—Stacked capacitors made by transfer techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Description

本発明は、高容量積層セラミック電子部品において、部品内部の段差を改善して耐電圧特性を向上させた積層セラミック電子部品及びその製造方法に関する。
積層セラミック電子部品は、積層された複数の誘電体層と、一誘電体層を挟んで対向配置される内部電極と、上記内部電極に電気的に接続された外部電極と、を含む。
積層セラミック電子部品は、小型でありながら高容量が保証され、実装が容易であるという利点から、コンピューター、ＰＤＡ、携帯電話などの移動通信装置の部品として広く使用されている。
近年、電子製品の小型化及び多機能化に伴い、チップ部品もまた小型化及び高機能化する傾向にあり、積層セラミック電子部品もそのサイズが小さく、且つ容量が大きい高容量の製品が求められている。
一般的に、積層セラミック電子部品の製造方法は、セラミックグリーンシートを製造し、セラミックグリーンシート上に導電性ペーストを印刷して内部電極膜を形成する。内部電極膜が形成されたセラミックグリーンシートを数十層から数百層まで重ねて積み上げ、グリーンセラミック本体を作製する。
次に、グリーンセラミック本体を高温及び高圧で圧着し、強固なグリーンセラミック本体を作製し、切断工程を経た後、仮焼、焼成、研磨を行い、外部電極を形成して積層セラミックキャパシターを完成する。
近年、積層されるセラミックグリーンシートの数が増加するに伴い、セラミックグリーンシートの積層工程と圧着工程を行う間に製品の信頼性に影響を及ぼすという問題点が発生している。
すなわち、セラミックグリーンシートは、内部電極形成部と内部電極非形成部であるマージン部とからなり、セラミックグリーンシートが積層された後、所定の圧力が印加されて互いに圧着される場合、内部電極形成部と内部電極非形成部であるマージン部との段差が激しくなり、耐電圧特性が低下するという問題がある。
上記段差は、内部電極形成部での内部電極と誘電体層の密度と、内部電極非形成部であるマージン部でのその密度との差によって発生する。
上記のような段差の問題を改善するために、セラミック本体のマージン部に別のセラミック材料をネガティブ印刷（Ｎｅｇａｔｉｖｅ Ｐｒｉｎｔｉｎｇ）工程により追加する技術があるが、この場合、セラミックグリーンシートで内部電極非形成部であるマージン部に別のセラミックスラリーを印刷する工程が非常に困難であるという問題がある。
また、マージン部に別のセラミック材料をネガティブ印刷（Ｎｅｇａｔｉｖｅ Ｐｒｉｎｔｉｎｇ）工程により追加する方法は、精度が高くなく、積層後のセラミックグリーンシートの整列（Ａｌｉｇｎｍｅｎｔ）不良の問題によって段差改善の効果が十分でない。
特開２００８−０１６７０６号公報
本発明は、上記問題点を解決するためのものであり、本発明の一実施例によると、高容量積層セラミック電子部品において、部品内部の段差を改善して耐電圧特性を向上させた積層セラミック電子部品及びその製造方法に関する。
本発明の一実施形態は、誘電体層と第１内部電極及び第２内部電極が交互に積層され、且つ静電容量の形成に寄与するアクティブ領域、及び上記アクティブ領域の上下面のうち少なくとも一面に提供される保護層を含むセラミック本体と、上記第１内部電極及び第２内部電極と電気的に連結され、上記セラミック本体の両端に形成される第１外部電極及び第２外部電極と、を含み、上記アクティブ領域内には、上記セラミック本体の長さ方向の両側端部及び幅方向の両側端部のうち少なくとも一つ以上に段差吸収層が配置され、上記段差吸収層が配置された領域の側部に配置された誘電体層の厚さは、他の領域に配置された誘電体層の厚さより厚い積層セラミック電子部品を提供する。
本発明の他の実施形態は、誘電体層と内部電極が交互に積層され、且つ静電容量の形成に寄与するアクティブ領域、及び上記アクティブ領域の上下面のうち少なくとも一面に提供される保護層を含むセラミック本体と、上記内部電極と電気的に連結され、上記セラミック本体の両端に形成される外部電極と、を含み、上記アクティブ領域の両側端部には、少なくとも一つ以上のギャップ部が配置され、上記ギャップ部に隣接した二つの内部電極の間の距離は、他の二つの内部電極の間の距離より大きい積層セラミック電子部品を提供する。
本発明の他の実施形態は、誘電体層と内部電極が交互に積層され、且つ静電容量の形成に寄与するアクティブ領域、及び上記アクティブ領域の上下面のうち少なくとも一面に提供される保護層を含むセラミック本体と、上記内部電極と電気的に連結され、上記セラミック本体の両端に形成される外部電極と、を含み、上記アクティブ領域の両側端部には、少なくとも一つ以上のギャップ部が配置され、上記ギャップ部に隣接した二つの内部電極は、上記内部電極の積層方向において、上記ギャップ部から離れる方向に曲がる積層セラミック電子部品を提供する。
本発明の他の実施形態は、第１及び第２セラミックグリーンシートを製造する段階と、上記第１セラミックグリーンシート上に導電性金属ペーストを用いて内部電極パターンを形成する段階と、上記第２セラミックグリーンシートの長さ方向の両側端部及び幅方向の両側端部のうち少なくとも一つ以上にセラミック部材を形成して、段差吸収層を形成する段階と、上記第１及び第２セラミックグリーンシートを積層して、誘電体層と第１内部電極及び第２内部電極を含むセラミック本体を形成する段階と、上記第１内部電極及び第２内部電極と電気的に連結される第１外部電極及び第２外部電極を形成する段階と、を含み、上記セラミック本体は、静電容量の形成に寄与するアクティブ領域、及び上記アクティブ領域の上下面のうち少なくとも一面に提供される保護層を含み、上記アクティブ領域は、少なくとも２層以上の第１セラミックグリーンシートを積層し、その上部に第２セラミックグリーンシートを積層する段階を繰り返すことにより形成される積層セラミック電子部品の製造方法を提供する。
本発明の他の実施形態は、誘電体層を介して交互に配置された第１内部電極及び第２内部電極、及び幅方向の両側に延びたマージン部内に配置された段差吸収層を含むセラミック本体と、上記第１内部電極及び第２内部電極と電気的に連結され、上記セラミック本体の両端に形成される第１外部電極及び第２外部電極と、を含み、上記段差吸収層は、上記セラミック本体の一端面において上記第１内部電極の上部に配置され、他端面において上記第２内部電極の下部に配置される積層セラミック電子部品を提供する。
本発明の他の実施形態は、マージン部によって一面以上に離れて第１セラミックグリーンシート上に内部電極パターンを形成する段階と、上記第１セラミックグリーンシートのマージン部に対応する第２セラミックグリーンシートの領域上にセラミック部材を形成する段階と、複数の第１セラミックグリーンシート上に上記第２セラミックグリーンシートのうち一つ以上を積層する段階と、を含む積層セラミック電子部品の製造方法を提供する。
本発明によると、静電容量の形成に寄与するアクティブ領域において、マージン部に段差吸収層が配置された少なくとも一つ以上の別の誘電体層を配置することにより、段差の問題を改善して耐電圧特性が向上した高容量積層セラミック電子部品を実現することができる。
本発明の一実施形態に係る積層セラミックキャパシターを概略的に示す斜視図である。 本発明の一実施形態を説明するための図１のＡ−Ａ'線に沿った断面図である。 図２のＰ領域を拡大した拡大図である。 本発明の一実施形態を説明するための図１のＢ−Ｂ'線に沿った断面図である。 本発明の他の実施形態を説明するための図１のＡ−Ａ'線に沿った断面図である。 本発明の一実施形態に係る積層セラミックキャパシターの積層構造を示す断面図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。 本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
以下、添付の図面を参照して、本発明の好ましい実施形態に係る積層セラミック電子部品について説明するに際し、特に積層セラミックキャパシターについて説明するが、これに制限されるものではない。
図１は本発明の一実施形態に係る積層セラミックキャパシターを概略的に示す斜視図であり、図２は図１のＡ−Ａ'線に沿った断面図である。
図３は図２のＰ領域を拡大した拡大図である。
図１及び図２を参照すると、本発明の一実施形態に係る積層セラミックキャパシター１００は、誘電体層１１１と第１内部電極及び第２内部電極１２１、１２２が交互に積層されたセラミック本体１１０と、上記第１内部電極及び第２内部電極１２１、１２２と電気的に連結され、上記セラミック本体１１０の両端に形成される第１外部電極及び第２外部電極１３１、１３２と、を含む。
本発明の一実施形態によると、積層セラミックキャパシターの「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義されることができる。上記「厚さ方向」は、誘電体層を積み上げる方向、すなわち「積層方向」と同じ概念として使用することができる。
上記セラミック本体１１０の形状は、特に制限されないが、一般的に六面体の形状であってもよい。また、その寸法は、特に制限されないが、例えば、０．６ｍｍ×０．３ｍｍサイズであってもよく、１．０μＦ以上の高積層及び高容量積層セラミックキャパシターであってもよい。
本発明の一実施形態によると、上記誘電体層１１１を形成する原料は、チタン酸バリウム（ＢａＴｉＯ３）粉末であってもよいが、これに制限されるものではなく、これにセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されてもよい。
上記第１内部電極１２１及び第２内部電極１２２を形成する材料は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）のうち一つ以上の物質からなる導電性ペーストを使用して形成されることができる。
第１外部電極及び第２外部電極１３１、１３２は、セラミック本体１１０の両側面を覆うように形成されることができ、セラミック本体１１０の一面に露出した第１内部電極及び第２内部電極１２１、１２２と接続して電気的に連結されることができる。
このような第１外部電極及び第２外部電極１３１、１３２は、セラミック本体１１０の両端に導電性ペーストを塗布して形成することができ、上記導電性ペーストの主要成分としては、銅（Ｃｕ）のような金属成分や、ガラス及び有機材料などを含むことができる。
本発明の一実施形態によると、上記セラミック本体１１０は、複数の第１誘電体層１１１ａとその一面に第１内部電極及び第２内部電極１２１、１２２が交互に配置されて静電容量の形成に寄与するアクティブ領域Ｌａと、上記アクティブ領域Ｌａの上下面のうち少なくとも一面に提供される保護層Ｌｃと、を含み、上記アクティブ領域Ｌａ内には、両側端部に段差吸収層１１２が配置された少なくとも一つ以上の第２誘電体層１１１ｂが挿入される。
上記セラミック本体１１０は、複数の誘電体層１１１が厚さ方向に積層されて形成されることができる。
より具体的には、上記セラミック本体１１０は、図２に図示されているように、複数の誘電体層１１１が厚さ方向に積層され、第１内部電極及び第２内部電極１２１、１２２が誘電体層と対向して交互に積層されてキャパシターの静電容量の形成に寄与するアクティブ領域Ｌａが配置され、上記アクティブ領域Ｌａの上下面のうち少なくとも一面に提供される保護層Ｌｃが配置される。
上記アクティブ領域Ｌａに配置される第１誘電体層１１１ａの１層の厚さは、積層セラミックキャパシターの容量設計に応じて任意に変更することができるが、本発明の一実施形態において、焼成後、一つの誘電体層の厚さは、１．０μｍ以下であってもよい。
上記セラミック本体１１０のアクティブ領域Ｌａには、複数の第１内部電極及び第２内部電極１２１、１２２が配置される。
上記第１内部電極及び第２内部電極１２１、１２２は、第１誘電体層１１１ａを形成するセラミックグリーンシート上に形成されて積層され、焼結により一誘電体層を挟み、上記セラミック本体１１０の内部に形成されることができる。
上記内部電極は、互いに異なる極性を有する第１内部電極１２１と第２内部電極１２２を一対とすることができ、アクティブ領域Ｌａに配置される第１誘電体層１１１ａを挟んで積層方向に沿って対向配置されることができる。
第１内部電極及び第２内部電極１２１、１２２の末端は、セラミック本体１１０の長さ方向の一面に露出することができる。
本発明では、内部電極が形成されていない誘電体層の領域をマージン部と称する。
図２に図示されているように、セラミックキャパシターの幅方向（Ｗ方向）に形成されたマージン部を幅方向マージン部ＭＷとし、後述するように図４に図示されているセラミックキャパシターの長さ方向（Ｌ方向）に形成されたマージン部を長さ方向マージン部ＭＬとする。
すなわち、一誘電体層１１１は、長さ方向（Ｌ方向）に第１内部電極１２１又は第２内部電極１２２が形成されていない長さ方向マージン部ＭＬを有することができ、幅方向（Ｗ方向）に第１内部電極１２１又は第２内部電極１２２が形成されていない幅方向マージン部ＭＷを有することができる。
上記第１内部電極及び第２内部電極１２１、１２２の厚さは、用途などに応じて適宜決定することができるが、例えば、１．０μｍ以下であってもよい。
本発明の一実施形態によると、上記セラミック本体１１０を構成する誘電体層は、当業界において一般的に使用されるセラミック粉末を含むことができる。これに制限されるものではなく、例えば、ＢａＴｉＯ３系セラミック粉末を含んでもよい。ＢａＴｉＯ３系セラミック粉末は、これに制限されるものではなく、例えば、ＢａＴｉＯ３にＣａ、Ｚｒなどが一部固溶された（Ｂａ１−ｘＣａｘ）ＴｉＯ３、Ｂａ（Ｔｉ１−ｙＣａｙ）Ｏ３、（Ｂａ１−ｘＣａｘ）（Ｔｉ１−ｙＺｒｙ）Ｏ３又はＢａ（Ｔｉ１−ｙＺｒｙ）Ｏ３などがある。上記セラミック粉末の平均粒径は、これに制限されるものではないが、例えば、０．８μｍ以下であってもよく、好ましくは０．０５〜０．５μｍであってもよい。
また、誘電体層は、上記セラミック粉末とともに遷移金属酸化物又は炭化物、希土類元素及びＭｇ、Ａｌなどを含むことができる。
本発明の一実施形態によると、上記アクティブ領域Ｌａ内には両側端部に段差吸収層１１２が配置された少なくとも一つ以上の第２誘電体層１１１ｂが挿入される。
すなわち、上記アクティブ領域Ｌａは、第１内部電極及び第２内部電極１２１、１２２と交互に積層配置される複数の第１誘電体層１１１ａの間に、両側端部に段差吸収層１１２が配置された第２誘電体層１１１ｂが挿入された構造を有する。
上記の構造は、後述するように、焼成後、第１内部電極及び第２内部電極１２１、１２２となる導電性金属ペーストが塗布された第１セラミックグリーンシートを複数枚積層し、その上部に、両側端部にセラミック部材を形成して段差吸収層が形成された第２セラミックグリーンシートを積層することにより実現する。
近年、積層されるセラミックグリーンシートの数が増加するに伴い、セラミックグリーンシートの積層工程と圧着工程を行う間に製品の信頼性に影響を及ぼすという問題点が発生している。
すなわち、セラミックグリーンシートは、内部電極形成部と内部電極非形成部であるマージン部とからなり、セラミックグリーンシートが積層された後、所定の圧力が印加されて互いに圧着される場合、内部電極形成部と内部電極非形成部であるマージン部との段差が激しくなり、耐電圧特性が低下するという問題がある。
上記のような段差の問題を改善するために、セラミック本体のマージン部に別のセラミック材料をネガティブ印刷（Ｎｅｇａｔｉｖｅ Ｐｒｉｎｔｉｎｇ）工程により追加する技術があるが、この場合、セラミックグリーンシートで内部電極非形成部であるマージン部に別のセラミックスラリーを印刷する工程が非常に困難であるという問題がある。
また、マージン部に別のセラミック材料をネガティブ印刷（Ｎｅｇａｔｉｖｅ Ｐｒｉｎｔｉｎｇ）工程により追加する方法は、精度が高くなく、積層後のセラミックグリーンシートの整列（Ａｌｉｇｎｍｅｎｔ）不良の問題によって段差の問題の改善効果が十分でない。
また、ネガティブ印刷（Ｎｅｇａｔｉｖｅ Ｐｒｉｎｔｉｎｇ）工程を使用する場合、製造コストが増加し、工程自体の難易度が高くて不良率が高く、精密な製品の実現が困難であるという問題がある。
しかし、本発明の一実施形態によると、上記アクティブ領域Ｌａが第１内部電極及び第２内部電極１２１、１２２と交互に積層配置される複数の第１誘電体層１１１ａの間に、両側端部に段差吸収層１１２が配置された第２誘電体層１１１ｂが挿入される構造を有することにより、段差の問題を改善して耐電圧特性が向上した高容量積層セラミック電子部品を実現することができる。
上記両側端部は、上記アクティブ領域Ｌａのマージン部ＭＷ、ＭＬに該当する領域であってもよい。
すなわち、静電容量の形成に寄与するアクティブ領域Ｌａは、第１内部電極及び第２内部電極１２１、１２２と交互に積層配置される複数の第１誘電体層１１１ａと別に内部電極非形成部であるマージン部ＭＷ、ＭＬに段差吸収層１１２が配置された少なくとも一つ以上の第２誘電体層１１１ｂが配置された構造を有する。
段差の問題を改善するために、セラミック本体のマージン部に別のセラミック材料をネガティブ印刷（Ｎｅｇａｔｉｖｅ Ｐｒｉｎｔｉｎｇ）工程により追加する従来の構造は、第１内部電極及び第２内部電極と交互に積層配置される複数の誘電体層において、内部電極非形成部であるマージン部にセラミックスラリーを印刷する方法により実現するため、上記のような本発明の一実施形態に係る構造とは異なる。
すなわち、従来の構造は、内部電極が印刷された誘電体層において内部電極非形成部であるマージン部にセラミックスラリーを印刷するため、内部電極と印刷されるセラミックスラリーは、同一水準で配置されるため、内部電極が印刷されていない別の誘電体層においてマージン部に該当する領域に段差吸収層を配置する本発明の構造とは異なる。
本発明の一実施形態によると、第１内部電極及び第２内部電極１２１、１２２と交互に積層配置される複数の第１誘電体層１１１ａと別に内部電極非形成部であるマージン部ＭＷ、ＭＬに段差吸収層１１２が配置された少なくとも一つ以上の第２誘電体層１１１ｂが交互に積層されるため、別のセラミック材料をネガティブ印刷（Ｎｅｇａｔｉｖｅ Ｐｒｉｎｔｉｎｇ）する従来の方法とは異なって、工程が容易であり、積層後のセラミックグリーンシートの整列（Ａｌｉｇｎｍｅｎｔ）不良の問題がなく、段差改善の効果に優れる。
本発明の一実施形態によると、上記段差吸収層１１２が配置された領域の側部に配置された誘電体層の厚さｔ１は、他の領域に配置された誘電体層の厚さｔ２より厚いことを特徴とする。
ここで、誘電体層の厚さは、セラミック本体１１０のアクティブ領域Ｌａにおいて、第１内部電極及び第２内部電極１２１、１２２が互いに対向する地点で測定されたものを意味する。
すなわち、段差吸収層１１２が配置された領域の側部に配置された誘電体層の厚さｔ１は、上記アクティブ領域Ｌａのマージン部ＭＷ、ＭＬに配置された段差吸収層１１２と同一平面に配置された誘電体層の厚さであり、第１内部電極及び第２内部電極１２１、１２２が互いに対向する地点で測定されたものを意味する。
また、他の領域に配置された誘電体層の厚さｔ２は、アクティブ領域Ｌａのマージン部ＭＷ、ＭＬに配置された段差吸収層１１２と同一平面ではない領域に配置された誘電体層の厚さであり、第１内部電極及び第２内部電極１２１、１２２が互いに対向する地点で測定されたものを意味する。
上記段差吸収層１１２が配置された領域の側部に配置された誘電体層の厚さｔ１が他の領域に配置された誘電体層の厚さｔ２より厚い構造は、第１内部電極及び第２内部電極１２１、１２２と交互に積層配置される複数の第１誘電体層１１１ａと別に内部電極非形成部であるマージン部ＭＷ、ＭＬに段差吸収層１１２が配置された少なくとも一つ以上の第２誘電体層１１１ｂが交互に積層されることから実現されることができる。
すなわち、アクティブ領域Ｌａのマージン部ＭＷ、ＭＬに配置された段差吸収層１１２と同一平面に配置された誘電体層は、他の位置に配置された誘電体層とは異なり、少なくとも２層以上の誘電体層が配置されるため、段差吸収層１１２が配置された誘電体層の厚さｔ１は、他の誘電体層の厚さｔ２より厚くなる。
図２を参照すると、上記段差吸収層１１２は、上記セラミック本体の幅方向において、上記アクティブ領域Ｌａのマージン部ＭＷに該当する領域に配置されることができる。
ただし、これに制限されるものではなく、上記段差吸収層１１２は、上記セラミック本体の幅方向と長さ方向において、上記アクティブ領域Ｌａのマージン部ＭＷ、ＭＬに該当する全領域に配置されてもよい。
また、後述する図４のように、上記段差吸収層１１２は、上記セラミック本体の長さ方向において、上記アクティブ領域Ｌａのマージン部ＭＬに該当する領域にのみ配置されてもよい。
図２及び図３を参照すると、上記第２誘電体層１１１ｂは、一面が第１内部電極１２１又は第２内部電極１２２と接し、他面が第１誘電体層１１１ａと接することができる。
焼成後、第１内部電極及び第２内部電極１２１、１２２となる導電性金属ペーストが塗布された第１セラミックグリーンシートを複数枚積層し、その上部に、両側端部にセラミック部材を形成して段差吸収層が形成された第２セラミックグリーンシートを積層し、次に、その上部に複数枚の第１セラミックグリーンシートを積層する方法を繰り返すことによりアクティブ領域Ｌａを形成することから、上記第２誘電体層１１１ｂは、一面が第１内部電極１２１又は第２内部電極１２２と接し、他面が第１誘電体層１１１ａと接することができる。
また、上記第２誘電体層１１１ｂの上下面のうち少なくとも一面には２層以上の第１誘電体層１１１ａが積層されることができる。
すなわち、２層以上の第１誘電体層１１１ａが積層され、その上部に上記第２誘電体層１１１ｂが積層された構造が繰り返されることにより、アクティブ領域Ｌａが形成されることができる。
上記第２誘電体層１１１ｂの上下面のうち少なくとも一面に配置される第１誘電体層１１１ａの数は３層であってもよく、より多くの複数の第１誘電体層１１１ａが配置されてもよい。
本発明の一実施形態によると、第１内部電極及び第２内部電極１２１、１２２が配置された２層以上の第１誘電体層１１１ａを一つのユニットとしたときに、上記第２誘電体層１１１ｂは、２層以上の第１誘電体層１１１ａで構成された一つのユニットと隣接したユニットとの間に配置されることができる。
セラミック本体１１０の長さ及び／又は幅方向マージン部ＭＷ、ＭＬに段差吸収層１１２が配置された第２誘電体層１１１ｂの層数は、特に制限されず、内部電極が積層されることによって発生する段差を相殺できる層数であってもよい。
上記段差吸収層１１２の厚さは、特に制限されず、例えば、内部電極が積層されることによって発生する段差を相殺できる厚さであってもよい。
上記段差吸収層１１２が配置された領域の側面に配置された誘電体層は、他の領域に配置された誘電体層より誘電体グレーンの個数がさらに多くてもよい。
上記段差吸収層１１２が配置された誘電体層は、他の誘電体層とは異なり、少なくとも２層以上の誘電体層が配置されるため、誘電体グレーンの個数がより多くてもよい。
本発明の一実施形態によると、上記段差吸収層１１２の厚さｔｂは、上記第１誘電体層１１１ａの厚さｔｄより１０倍〜２０倍大きくてもよい。
上記段差吸収層１１２の厚さｔｂを上記第１誘電体層１１１ａの厚さｔｄより１０倍〜２０倍大きく形成することにより、内部電極が積層されることによって発生する段差を相殺することができ、耐電圧特性を改善することができる。
例えば、第１誘電体層１１１ａの厚さｔｄが０．４μｍである場合、上記段差吸収層１１２の厚さｔｂは、４μｍ〜８μｍであってもよい。
本発明の一実施形態によると、上記第１内部電極及び第２内部電極１２１、１２２の積層方向において、第１内部電極及び第２内部電極１２１、１２２のうち上記段差吸収層１１２に隣接した二つの内部電極の端部は、隣接した段差吸収層１１２から離れる方向に曲がり得る。
上記段差吸収層１１２に隣接した二つの内部電極の端部が隣接した段差吸収層１１２から離れる方向は、図２及び図３に図示されているように、内部電極或いは誘電体層の積層方向、すなわち、セラミック本体１１０の厚さ方向であり、段差吸収層１１２から離れる方向を意味することができる。
すなわち、第１誘電体層１１１ａの厚さに比べて１０倍〜２０倍大きい厚さの段差吸収層１１２がセラミック本体１１０の長さ及び／又は幅方向マージン部ＭＷ、ＭＬに配置されることにより、圧着過程で段差吸収層１１２の存在により段差吸収層１１２に隣接した二つの内部電極の端部は曲がり得る。
また、内部電極の端部は、段差吸収層１１２の存在により隣接した段差吸収層１１２から離れる方向に曲がり得る。
上記段差吸収層１１２に隣接した二つの内部電極１２１、１２２の端部の曲がり角度（θ）は、上記誘電体層１１１の積層面を基準として３度〜１５度であってもよい。
端部が誘電体層１１１の積層面を基準として３度〜１５度曲がった内部電極は、上記段差吸収層１１２に隣接した二つの内部電極１２１、１２２の両方であってもよいが、これに制限されるものではなく、一部のみこれを満たしてもよい。
上記段差吸収層１１２に隣接した二つの内部電極１２１、１２２の端部が誘電体層１１１の積層面を基準として３度〜１５度曲がることにより、耐電圧特性に優れ、且つ高容量積層セラミックキャパシターを実現することができる。
すなわち、上記段差吸収層１１２に隣接した二つの内部電極１２１、１２２の端部が誘電体層１１１の積層面を基準として３度〜１５度曲がるように制御することにより、目標設計容量を実現できるだけでなく、二つの内部電極の端部の間の間隔を一定に調節することができることから、ショートなどの不良を防ぐことができ、耐電圧特性を向上させることができる。
上記段差吸収層１１２に隣接した二つの内部電極１２１、１２２の端部が誘電体層１１１の積層面を基準に曲がる角度が３度未満である場合には、容量が減少して、高容量積層セラミックキャパシターを実現することができない。
一方、上記段差吸収層１１２に隣接した二つの内部電極１２１、１２２の端部が誘電体層１１１の積層面を基準に曲がり角度が１５度を超える場合には、耐電圧特性が低下する可能性がある。
本発明の一実施形態によると、上記段差吸収層１１２に隣接した二つの内部電極１２１、１２２の間の距離は、他の二つの内部電極の間の距離より大きくてもよい。
本発明の一実施形態では、段差吸収層１１２が配置された第２誘電体層１１１ｂが、２層以上の第１誘電体層１１１ａで構成された一つのユニットと隣接したユニットとの間に配置されることから、段差吸収層１１２に隣接した二つの内部電極１２１、１２２の間には第１誘電体層１１１ａと第２誘電体層１１１ｂが配置され、他の二つの内部電極の間には第１誘電体層１１１ａのみが配置される。
したがって、段差吸収層１１２に隣接した二つの内部電極１２１、１２２の間の距離は、他の二つの内部電極の間の距離より大きい。
図４は本発明の一実施形態を説明するための図１のＢ−Ｂ'線に沿った断面図である。
図４を参照すると、上記段差吸収層１１２は、上記セラミック本体１１０の長さ方向において、上記アクティブ領域Ｌａのマージン部ＭＬに該当する領域に配置されることができる。
上述のように、上記段差吸収層１１２は、上記セラミック本体１１０の長さ方向において、上記アクティブ領域Ｌａのマージン部ＭＬに該当する領域に配置されてもよく、幅方向マージン部ＭＷに配置されてもよく、長さ方向と幅方向の両方に配置されてもよい。
セラミック本体１１０の長さ方向と幅方向マージン部ＭＷ、ＭＬの両方に段差吸収層１１２が配置される場合、セラミック本体１１０の長さ方向マージン部ＭＬに配置された段差吸収層１１２の厚さは、上記セラミック本体１１０の幅方向マージン部ＭＷに配置された段差吸収層１１２の厚さより小さくてもよい。
例えば、セラミック本体１１０の長さ方向マージン部ＭＬに配置された段差吸収層１１２の厚さは、上記セラミック本体１１０の幅方向マージン部ＭＷに配置された段差吸収層１１２の厚さの１／２であってもよい。
セラミック本体１１０の長さ方向マージン部ＭＬには、第１内部電極１２１と第２内部電極１２２が交互に配置されるため、内部電極非形成の幅方向マージン部ＭＷに比べて電極密度がより高く、幅方向マージン部ＭＷにおいて段差がより激しくなり得る。
したがって、セラミック本体１１０の全体から見て段差の影響を最小化し、耐電圧特性を改善するために、電極密度がより高いセラミック本体１１０の長さ方向マージン部ＭＬに配置された段差吸収層１１２の厚さは、上記セラミック本体１１０の幅方向マージン部ＭＷに配置された段差吸収層１１２の厚さより小さいか、又は１／２に調節することができる。
本発明の他の実施形態によると、誘電体層１１１と内部電極１２１、１２２が交互に積層されたセラミック本体１１０と、上記内部電極１２１、１２２と電気的に連結され、上記セラミック本体１１０の両端に形成される外部電極１３１、１３２と、を含み、上記セラミック本体１１０は、静電容量の形成に寄与するアクティブ領域Ｌａ、及び上記アクティブ領域Ｌａの上下面のうち少なくとも一面に提供される保護層Ｌｃを含み、上記アクティブ領域Ｌａの両側端部には少なくとも一つ以上のギャップ部１１２が配置され、上記ギャップ部１１２に隣接した二つの内部電極１２１、１２２の間の距離は、他の二つの内部電極の間の距離より大きい積層セラミック電子部品を提供する。
上記ギャップ部１１２は、本発明の一実施形態により第２セラミックグリーンシートの両側端部にセラミック部材を形成して段差吸収層を形成し、導電性金属ペーストを用いて内部電極パターンを形成した複数の第１セラミックグリーンシートの間に挿入した後、積層及び圧着、焼成する場合に、段差吸収層によりセラミック本体のマージン部に形成される部分として定義されることができる。
また、両側端部に段差吸収層が配置された第２セラミックグリーンシートが、２層以上の第１セラミックグリーンシートで構成された一つのユニットと隣接したユニットとの間に配置されるため、段差吸収層に隣接した二つの内部電極パターンの端部は曲がり得る。
これにより、焼成後に、曲がった二つの内部電極の端部の辺りであるセラミック本体１１０のマージン部ＭＷ、ＭＬにギャップ部１１２が配置されることができる。
また、両側端部に段差吸収層が配置された第２セラミックグリーンシートが、２層以上の第１セラミックグリーンシートで構成された一つのユニットと隣接したユニットとの間に配置されることから、段差吸収層に隣接した二つの内部電極パターンの間には第１セラミックグリーンシートと第２セラミックグリーンシートが配置され、他の二つの内部電極パターンの間には第１セラミックグリーンシートのみが配置される。
したがって、焼成後、ギャップ部１１２に隣接した二つの内部電極１２１、１２２の間の距離は、他の二つの内部電極の間の距離より大きい。
また、焼成後、セラミック本体１１０のマージン部ＭＷ、ＭＬには、曲がった二つの内部電極の端部の辺りにギャップ部１１２が配置されることから、ギャップ部１１２に隣接した二つの内部電極１２１、１２２の端部の間の距離は、他の二つの内部電極の端部の間の距離より大きい。
上記ギャップ部１１２に隣接した二つの内部電極１２１、１２２の間の距離と、他の二つの内部電極の間の距離との差は、中央部より端部でより大きいことを特徴とする。
上記の特徴は、焼成後、セラミック本体１１０のマージン部ＭＷ、ＭＬには、曲がった二つの内部電極の端部の辺りにギャップ部１１２が配置されるためである。
その他の特徴は、上述の本発明の一実施形態に係る積層セラミック電子部品の特徴と同一であるため、ここでは省略する。
本発明の他の実施形態は、誘電体層１１１と内部電極１２１、１２２が交互に積層されたセラミック本体１１０と、上記内部電極１２１、１２２と電気的に連結され、上記セラミック本体１１０の両端に形成される外部電極１３１、１３２と、を含み、上記セラミック本体１１０は、静電容量の形成に寄与するアクティブ領域Ｌａ、及び上記アクティブ領域Ｌａの上下面のうち少なくとも一面に提供される保護層Ｌｃを含み、上記アクティブ領域Ｌａの両側端部には、少なくとも一つ以上のギャップ部１１２が配置され、上記ギャップ部１１２に隣接した二つの内部電極１２１、１２２は、上記内部電極の積層方向において、上記ギャップ部１１２から離れる方向に曲がる積層セラミック電子部品を提供する。
本発明の他の実施形態に係る積層セラミック電子部品は、ギャップ部１１２に隣接した二つの内部電極１２１、１２２が上記内部電極の積層方向、すなわち、セラミック本体１１０の厚さ方向において、上記ギャップ部１１２から離れる方向に曲がることを特徴とする。
上記の特徴以外は、上述の本発明の一実施形態に係る積層セラミック電子部品の特徴と同一であるため、ここでは省略する。
図５は本発明の他の実施形態を説明するための図１のＡ−Ａ'線に沿った断面図である。
図５を参照すると、本発明の他の実施形態に係る積層セラミックキャパシターにおいて、第１内部電極及び第２内部電極１２１、１２２が製造過程で圧着されることにより、緩いカーブ状の形状を有することができることを示している。
また、ギャップ部１１２に隣接した二つの内部電極１２１、１２２が上記内部電極の積層方向、すなわち、セラミック本体１１０の厚さ方向において、上記ギャップ部１１２から離れる方向に曲がる形状を有することができる。
図６は本発明の一実施形態に係る積層セラミックキャパシターの積層構造を示す断面図である。
図６を参照すると、本発明の一実施形態に係る積層セラミックキャパシターは、導電性金属ペーストを用いて焼成した後、第１内部電極及び第２内部電極となる内部電極パターン３０が形成された第１セラミックグリーンシート１１を複数枚積層し、その上部に、両側端部にセラミック部材２２を形成して段差吸収層が形成された第２セラミックグリーンシート２１を積層し、その上部に複数枚の第１セラミックグリーンシート１１を積層して形成された静電容量の形成に寄与するアクティブ領域Ｌａを含む。
上記のようにアクティブ領域Ｌａが形成されることから、上記第２セラミックグリーンシート２１は、一面が、焼成後、第１内部電極１２１又は第２内部電極１２２となる内部電極パターン３０と接し、他面が、第１セラミックグリーンシート１１と接することができる。
上記第１セラミックグリーンシート１１は、焼成後、第１誘電体層１１１ａとなり、第２セラミックグリーンシート２１は、焼成後、第２誘電体層１１１ｂとなる。
両側端部にセラミック部材２２を形成して段差吸収層が配置された第２セラミックグリーンシート２１が、２層以上の第１セラミックグリーンシート１１で構成された一つのユニットと隣接したユニットとの間に配置されることから、段差吸収層に隣接した二つの内部電極パターン３０の間には第１セラミックグリーンシート１１と第２セラミックグリーンシート２１が配置され、他の二つの内部電極パターンの間には第１セラミックグリーンシート１１のみが配置される。
したがって、焼成後、段差吸収層１１２に隣接した二つの内部電極１２１、１２２の間の距離は、他の二つの内部電極の間の距離より大きい。
第２セラミックグリーンシート２１の両側端部にセラミック部材２２を形成する方法は、特に制限されるものではなく、例えば、印刷法により形成してもよく、パンチングにより形成してもよい。
図７ａ〜図７ｅは本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。
図７ａ〜図７ｅを参照すると、本発明の他の実施形態に係る積層セラミックキャパシターの製造方法は、第１及び第２セラミックグリーンシート１１、２１を製造する段階と、上記第１セラミックグリーンシート１１上に導電性金属ペーストを用いて内部電極パターン３０を形成する段階と、上記第２セラミックグリーンシート２１の両側端部にセラミック部材２２を形成して、段差吸収層を形成する段階と、上記第１及び第２セラミックグリーンシート１１、２１を積層して、誘電体層と第１内部電極及び第２内部電極を含むセラミック本体を形成する段階と、上記第１内部電極及び第２内部電極と電気的に連結される第１外部電極及び第２外部電極を形成する段階と、を含む。
上記セラミック本体は、静電容量の形成に寄与するアクティブ領域と、上記アクティブ領域の上下面のうち少なくとも一面に提供される保護層と、を含み、上記アクティブ領域は、少なくとも２層以上の第１セラミックグリーンシート１１を積層し、その上部に第２セラミックグリーンシート２１を積層する段階を繰り返すことにより形成される。
本発明の他の実施形態に係る積層セラミックキャパシターの製造方法は、まず、第１及び第２セラミックグリーンシート１１、２１を製造する。
第１セラミックグリーンシート１１は、一般的な積層セラミックキャパシターで使用されるセラミックグリーンシートと同様であり、上記第１セラミックグリーンシート１１は、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法により数μｍの厚さを有するシート（ｓｈｅｅｔ）状に作製することができる。
上記スラリーは、セラミック本体のアクティブ領域の一部の誘電体層と、及び保護層を構成する誘電体層を形成するセラミックグリーンシート用スラリーである。
第２セラミックグリーンシート２１は、第１セラミックグリーンシート１１と同様であるが、両側端部にセラミック部材２２を形成して段差吸収層が形成される点で異なるため、異なるセラミックグリーンシートと名付けた。
上記セラミック部材２２は、上記第１セラミックグリーンシート１１のように、セラミック粉末、バインダー、溶剤を混合したスラリー状であってもよいが、上記第１セラミックグリーンシート１１を形成するスラリーとバインダー及び溶剤の含有量において異なる。
次に、上記第１セラミックグリーンシート１１上に導電性金属ペーストを塗布して内部電極パターン３０を形成する。
上記内部電極パターン３０は、スクリーン印刷法又はグラビア印刷法により形成されることができる。
図７ａを参照すると、導電性金属ペーストを塗布して内部電極パターン３０を形成した第１セラミックグリーンシート１１を３枚示して一つのユニットと表現しており、このようなユニットが複数個作製されてもよい。また、一つのユニットをなす第１セラミックグリーンシート１１の層数は、制限されず、例えば、２層以上であってもよい。
次に、上記第２セラミックグリーンシート２１の両側端部にセラミック部材２２を形成して段差吸収層を形成する。
図７ｂを参照すると、両側端部にセラミック部材２２を形成して段差吸収層を形成した第２セラミックグリーンシート２１を３枚示しているが、これに制限されるものではなく、複数個が作製されてもよい。
第２セラミックグリーンシート２１の両側端部にセラミック部材２２を形成する方法は、特に制限されるものではなく、例えば、印刷法により形成してもよく、パンチングにより形成してもよい。
図７ｃを参照すると、上記導電性金属ペーストを塗布して内部電極パターン３０を形成した第１セラミックグリーンシート１１を複数枚積層する。
図７ｃでは、第１セラミックグリーンシート１１を３枚積層しているが、これに制限されるものではない。
図７ｄを参照すると、一つのユニットである積層された第１セラミックグリーンシート１１上に段差吸収層を形成した第２セラミックグリーンシート２１を積層する。
上記段差吸収層は、第２セラミックグリーンシート２１において、第１セラミックグリーンシート１１で導電性金属ペーストが塗布されていない部分、すなわち、焼成後、セラミック本体のマージン部となる領域と対応する領域に形成される。
図７ｄでは、焼成後、セラミック本体の長さ方向及び幅方向マージン部に該当する全領域に段差吸収層が形成されていることを図示しているが、これに制限されるものではなく、長さ方向マージン部或いは幅方向マージン部にのみ形成することも可能である。
次に、上記第２セラミックグリーンシート２１上に導電性金属ペーストを塗布して内部電極パターン３０を形成した第１セラミックグリーンシート１１を複数枚積層する。
図７ｅを参照すると、第２セラミックグリーンシート２１上に導電性金属ペーストを塗布して内部電極パターン３０を形成した第１セラミックグリーンシート１１を３枚積層することが図示されているが、これに制限されるものではない。
また、第２セラミックグリーンシート２１上に積層される第１セラミックグリーンシート１１は、１枚ずつ積層してもよく、積層された第１セラミックグリーンシート１１ユニットを積層してもよい。
このように積層される場合、複数個の第１セラミックグリーンシート１１で構成された一つのユニットと隣接した他のユニットとの間に段差吸収層を形成した第２セラミックグリーンシート２１が挿入された形態で積層され、このような方法を繰り返して行うことにより、積層数を増加させることができる。
次に、上記複数のセラミックグリーンシートを積層し、積層方向から加圧して、積層されたセラミックグリーンシートと内部電極ペーストを互いに圧着させる。
このようにして、セラミックグリーンシートと内部電極ペーストが交互に積層されたセラミック積層体を製造する。
この際、両側端部にセラミック部材２２を形成した第２セラミックグリーンシート２１は、上記セラミック積層体のマージン部に段差吸収層を形成する。
上記段差吸収層により、上記セラミック積層体において内部電極による段差の発生率が減少し、これにより耐電圧が改善する。
次に、セラミック積層体を一つのキャパシターに対応する領域ごとに切断し、チップ化する。
この際、第１内部電極及び第２内部電極パターンの一端が側面に交互に露出するように切断する。
次に、チップ化した積層体を、例えば、１２００℃程度に焼成して、誘電体層と第１内部電極及び第２内部電極を含むセラミック本体を製造する。
次に、セラミック本体の両端を覆い、セラミック本体の側面に露出した第１内部電極及び第２内部電極と電気的に連結されるように第１外部電極及び第２外部電極を形成する。
次に、外部電極の表面にニッケル、スズなどのめっき処理を施すことができる。
図８ａ〜図８ｅは本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。
図８ａ〜図８ｅを参照すると、第２セラミックグリーンシート２１にセラミック部材２２を形成する工程において、セラミック本体の幅方向に、アクティブ領域のマージン部に該当する領域にセラミック部材２２を形成した以外は、図７ａ〜図７ｅに係る積層セラミックキャパシターの製造方法と同一である。
図９ａ〜図９ｅは本発明の他の実施形態に係る積層セラミックキャパシターの製造方法を示す工程図である。
図９ａ〜図９ｅを参照すると、第２セラミックグリーンシート２１にセラミック部材２２を形成する工程において、セラミック本体の長さ方向に、アクティブ領域のマージン部に該当する領域にセラミック部材２２を形成した以外は、図７ａ〜図７ｅによる積層セラミックキャパシターの製造方法と同一である。
下記の表１は第１内部電極及び第２内部電極の積層方向において、上記第１内部電極及び第２内部電極の端部の曲がり角度による積層セラミックキャパシターの静電容量と耐電圧特性を比較した表である。
Figure 0006834091
上記表１において、静電容量は、目標静電容量を１０％以上超える場合には非常に良好（◎）、０．０％〜１０％である場合には良好（○）、目標静電容量未満である場合には不良（×）と判定した。
耐電圧特性の場合、目標耐電圧を１０％以上超える場合には非常に良好（◎）、０．０％〜１０％である場合には良好（○）、目標静電容量未満である場合には不良（×）と判定した。
上記表１を参照すると、第１内部電極及び第２内部電極の端部の曲がり角度（θ）が３度〜１５度の範囲内にある場合に、高容量で、耐電圧特性に優れ、信頼性が改善することが分かる。
一方、試料１〜３の場合には、第１内部電極及び第２内部電極の端部の曲がり角度（θ）が３度未満であり、静電容量が減少するという問題があり、試料１３及び１４の場合には、第１内部電極及び第２内部電極の端部の曲がり角度（θ）が１５度を超え、耐電圧特性が低下するという問題がある。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００ 積層セラミックキャパシター
１１０ セラミック本体
１１１ 誘電体層
１１２ 段差吸収層（ギャップ部）
１２１、１２２ 第１内部電極及び第２内部電極
１３１、１３２ 第１外部電極及び第２外部電極

Claims (39)

  1. 誘電体層と第１内部電極及び第２内部電極が交互に積層され、且つ静電容量の形成に寄与するアクティブ領域、及び前記アクティブ領域の上下面のうち少なくとも一面に提供される保護層を含むセラミック本体と、
    前記第１内部電極及び第２内部電極と電気的に連結され、前記セラミック本体の両端に形成される第１外部電極及び第２外部電極と、を含み、
    前記アクティブ領域内には、前記セラミック本体の長さ方向の両側端部及び幅方向の両側端部のうち少なくとも一つ以上に段差吸収層が配置され、前記段差吸収層が配置された領域の側部に配置された誘電体層の厚さは、他の領域に配置された誘電体層の厚さより厚く、
    前記第１内部電極及び第２内部電極の積層方向において、前記第１内部電極及び前記第２内部電極のうち、前記段差吸収層の前記積層方向の一方側と他方側とにそれぞれ隣接した二つの内部電極の端部は、隣接した前記段差吸収層から離れる方向に曲がり、
    前記段差吸収層の厚さは、前記段差吸収層が配置された誘電体層以外の他の誘電体層の厚さより１０倍〜２０倍大きい、
    積層セラミック電子部品。
  2. 前記段差吸収層が配置された領域の側部に配置された誘電体層は、他の領域に配置された誘電体層より誘電体グレーンの個数がさらに多い、請求項１に記載の積層セラミック電子部品。
  3. 前記段差吸収層は、前記アクティブ領域のマージン部に該当する領域に配置される、請求項１または２に記載の積層セラミック電子部品。
  4. 前記段差吸収層は、前記セラミック本体の幅方向において、前記アクティブ領域のマージン部に該当する領域に配置される、請求項１〜３のいずれか一項に記載の積層セラミック電子部品。
  5. 前記段差吸収層は、前記セラミック本体の長さ方向において、前記アクティブ領域のマージン部に該当する領域に配置される、請求項１〜４のいずれか一項に記載の積層セラミック電子部品。
  6. 前記第１内部電極及び第２内部電極の端部の曲がり角度は、前記誘電体層の積層面を基準として３度〜１５度である、請求項１から５のいずれか一項に記載の積層セラミック電子部品。
  7. 誘電体層と内部電極が交互に積層され、且つ静電容量の形成に寄与するアクティブ領域、前記アクティブ領域の上下面のうち少なくとも一面に提供される保護層を含むセラミック本体と、
    前記内部電極と電気的に連結され、前記セラミック本体の両端に形成される外部電極と、を含み、
    前記アクティブ領域の両側端部には、少なくとも一つ以上のギャップ部が配置され、前記ギャップ部に隣接した二つの内部電極の間の距離は、他の二つの内部電極の間の距離より大きく、
    前記内部電極の積層方向において、前記ギャップ部の前記積層方向の一方側と他方側とにそれぞれ隣接した二つの内部電極の端部は、隣接した前記ギャップ部から離れる方向に曲がり、
    前記ギャップ部の厚さは、前記ギャップ部が配置された誘電体層以外の他の誘電体層の厚さより１０倍〜２０倍大きい、
    積層セラミック電子部品。
  8. 前記ギャップ部は、前記アクティブ領域のマージン部に該当する領域に配置される、請求項７に記載の積層セラミック電子部品。
  9. 前記ギャップ部は、前記セラミック本体の幅方向において、前記アクティブ領域のマージン部に該当する領域に配置される、請求項７または８に記載の積層セラミック電子部品。
  10. 前記ギャップ部は、前記セラミック本体の長さ方向において、前記アクティブ領域のマージン部に該当する領域に配置される、請求項７〜９のいずれか一項に記載の積層セラミック電子部品。
  11. 前記ギャップ部に隣接した二つの内部電極の端部の曲がり角度は、前記誘電体層の積層面を基準として３度〜１５度である、請求項７〜１０のいずれか一項に記載の積層セラミック電子部品。
  12. 前記ギャップ部が配置された領域の側部に配置された誘電体層は、他の領域に配置された誘電体層より誘電体グレーンの個数がさらに多い、請求項７〜１１のいずれか一項に記載の積層セラミック電子部品。
  13. 誘電体層と内部電極が交互に積層され、且つ静電容量の形成に寄与するアクティブ領域、及び前記アクティブ領域の上下面のうち少なくとも一面に提供される保護層を含むセラミック本体と、
    前記内部電極と電気的に連結され、前記セラミック本体の両端に形成される外部電極と、を含み、
    前記アクティブ領域の両側端部には、少なくとも一つ以上のギャップ部が配置され、前記内部電極の積層方向において、前記ギャップ部の前記積層方向の一方側と他方側とにそれぞれ隣接した二つの内部電極は、前記ギャップ部から離れる方向に曲がり、
    前記ギャップ部の厚さは、前記ギャップ部が配置された誘電体層以外の他の誘電体層の厚さより１０倍〜２０倍大きい、
    積層セラミック電子部品。
  14. 前記ギャップ部は、前記アクティブ領域のマージン部に該当する領域に配置される、請求項１３に記載の積層セラミック電子部品。
  15. 前記ギャップ部は、前記セラミック本体の幅方向において、前記アクティブ領域のマージン部に該当する領域に配置される、請求項１３または１４に記載の積層セラミック電子部品。
  16. 前記ギャップ部は、前記セラミック本体の長さ方向において、前記アクティブ領域のマージン部に該当する領域に配置される、請求項１３〜１５のいずれか一項に記載の積層セラミック電子部品。
  17. 前記ギャップ部に隣接した二つの内部電極の端部の曲がり角度は、前記誘電体層の積層面を基準として３度〜１５度である、請求項１３〜１６のいずれか一項に記載の積層セラミック電子部品。
  18. 前記ギャップ部が配置された領域の側部に配置された誘電体層は、他の領域に配置された誘電体層より誘電体グレーンの個数がさらに多い、請求項１３〜１７のいずれか一項に記載の積層セラミック電子部品。
  19. 前記ギャップ部に隣接した二つの内部電極の間の距離は、他の二つの内部電極の間の距離より大きい、請求項１３〜１８のいずれか一項に記載の積層セラミック電子部品。
  20. 第１及び第２セラミックグリーンシートを製造する段階と、
    前記第１セラミックグリーンシート上に導電性金属ペーストを用いて内部電極パターンを形成する段階と、
    前記第２セラミックグリーンシートの長さ方向の両側端部及び幅方向の両側端部のうち少なくとも一つ以上にセラミック部材を形成して、段差吸収層を形成する段階と、
    前記第１及び第２セラミックグリーンシートを積層して、誘電体層と第１内部電極及び第２内部電極を含むセラミック本体を形成する段階と、
    前記第１内部電極及び第２内部電極と電気的に連結される第１外部電極及び第２外部電極を形成する段階と、を含み、
    前記セラミック本体は、静電容量の形成に寄与するアクティブ領域、及び前記アクティブ領域の上下面のうち少なくとも一面に提供される保護層を含み、前記アクティブ領域は、少なくとも２層以上の第１セラミックグリーンシートを積層し、その上部に第２セラミックグリーンシートを積層する段階を繰り返すことにより形成され、
    前記第１内部電極及び第２内部電極の積層方向において、第１内部電極及び第２内部電極のうち、前記段差吸収層の前記積層方向の一方側と他方側とにそれぞれ隣接した二つの内部電極の端部は、隣接した前記段差吸収層から離れる方向に曲がり、
    前記段差吸収層の厚さは、前記第１セラミックグリーンシートの厚さより１０倍〜２０倍大きい、
    積層セラミック電子部品の製造方法。
  21. 前記第２セラミックグリーンシートは、一面が内部電極パターンと接し、他面が第１セラミックグリーンシートと接する、請求項２０に記載の積層セラミック電子部品の製造方法。
  22. 前記段差吸収層は、前記アクティブ領域のマージン部に該当する領域に配置される、請求項２０または２１に記載の積層セラミック電子部品の製造方法。
  23. 前記段差吸収層は、前記セラミック本体の幅方向において、前記アクティブ領域のマージン部に該当する領域に配置される、請求項２０〜２２のいずれか一項に記載の積層セラミック電子部品の製造方法。
  24. 前記段差吸収層は、前記セラミック本体の長さ方向において、前記アクティブ領域のマージン部に該当する領域に配置される、請求項２０〜２３のいずれか一項に記載の積層セラミック電子部品の製造方法。
  25. 前記第１内部電極及び第２内部電極の端部の曲がり角度は、前記誘電体層の積層面を基準として３度〜１５度である、請求項２０〜２４のいずれか一項に記載の積層セラミック電子部品の製造方法。
  26. 前記第２セラミックグリーンシートの長さ方向の両側端部及び幅方向の両側端部のうち少なくとも一つ以上にセラミック部材を形成する方法は、印刷法又はパンチング法により行われる、請求項２０〜２５のいずれか一項に記載の積層セラミック電子部品の製造方法。
  27. 前記段差吸収層が配置された領域の側部に配置された誘電体層は、他の領域に配置された誘電体層より誘電体グレーンの個数がさらに多い、請求項２０〜２６のいずれか一項に記載の積層セラミック電子部品の製造方法。
  28. 前記段差吸収層に隣接した二つの内部電極の間の距離は、他の二つの内部電極の間の距離より大きい、請求項２０〜２７のいずれか一項に記載の積層セラミック電子部品の製造方法。
  29. 誘電体層を介して交互に配置された第１内部電極及び第２内部電極、及び幅方向の両側に延びたマージン部内に配置された段差吸収層を含むセラミック本体と、
    前記第１内部電極及び第２内部電極と電気的に連結され、前記セラミック本体の両端に形成される第１外部電極及び第２外部電極と、を含み、
    前記段差吸収層は、前記セラミック本体の一端面において前記第１内部電極の上部に配置され、他端面において前記第２内部電極の下部に配置され、
    前記第１内部電極及び第２内部電極の積層方向において、第１内部電極及び第２内部電極のうち、記段差吸収層の前記積層方向の一方側と他方側とにそれぞれ隣接した二つの内部電極の端部は、隣接した前記段差吸収層から離れる方向に曲がり、
    前記段差吸収層の厚さは、第１内部電極及び第２内部電極の間に配置された誘電体層のうち一つの厚さに対して１０倍以上である、
    積層セラミック電子部品。
  30. 前記段差吸収層は複数個であり、それぞれの前記段差吸収層の間には複数個の内部電極が配置される、請求項２９に記載の積層セラミック電子部品。
  31. 前記段差吸収層が配置された領域の側部に配置された誘電体層の全体の厚さは、他の領域に配置された誘電体層の厚さより厚い、請求項３０に記載の積層セラミック電子部品。
  32. 前記段差吸収層が配置された領域の側部に配置された誘電体層は、他の領域に配置された誘電体層より誘電体グレーンの個数がさらに多い、請求項３０又は３１に記載の積層セラミック電子部品。
  33. 前記セラミック本体の長さ方向マージン部に配置された段差吸収層の厚さは、前記セラミック本体の幅方向マージン部に配置された段差吸収層の厚さの１／２以下である、請求項２９〜３２のいずれか一項に記載の積層セラミック電子部品。
  34. 前記第１内部電極及び第２内部電極の端部の曲がり角度は、前記誘電体層の積層面を基準として３度〜１５度である、請求項２９〜３３のいずれか一項に記載の積層セラミック電子部品。
  35. マージン部によって一面以上に離れて第１セラミックグリーンシート上に内部電極パターンを形成する段階と、
    前記第１セラミックグリーンシートのマージン部に対応する第２セラミックグリーンシートの領域上にセラミック部材を形成する段階と、
    複数の第１セラミックグリーンシート上に前記第２セラミックグリーンシートのうち一つ以上を積層する段階と、
    積層方向において、前記セラミック部材の前記積層方向の一方側と他方側とにそれぞれに隣接した二つの内部電極の端部は、隣接した前記セラミック部材から離れる方向に曲がるように前記積層された第１及び第２セラミックグリーンシートを焼成する段階と、を含み、
    前記セラミック部材が前記第１セラミックグリーンシートの厚さに対して１０倍以上の厚さを有するように前記積層された第１及び第２セラミックグリーンシートを焼成する段階をさらに含む、
    積層セラミック電子部品の製造方法。
  36. 前記積層された第１及び第２セラミックグリーンシートの上面又は下面に保護層を形成する段階と、
    内部電極パターンと電気的に連結されるように前記積層された第１及び第２セラミックグリーンシートの端部に外部電極を形成する段階と、をさらに含む、請求項３５に記載の積層セラミック電子部品の製造方法。
  37. 前記内部電極の端部の曲がり角度は、誘電体層の積層面を基準として３度〜１５度である、請求項３５または３６に記載の積層セラミック電子部品の製造方法。
  38. 前記セラミック部材は、スクリーン印刷法又はグラビア印刷法により形成される、請求項３５〜３７のいずれか一項に記載の積層セラミック電子部品の製造方法。
  39. 製造される前記積層セラミック電子部品において、前記セラミック部材が配置された領域の側部に配置された誘電体層は、他の領域に配置された誘電体層より誘電体グレーンの個数がさらに多い、請求項３５〜３８のいずれか一項に記載の積層セラミック電子部品の製造方法。
JP2016143778A 2015-11-27 2016-07-21 積層セラミック電子部品及びその製造方法 Active JP6834091B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150167490A KR101762032B1 (ko) 2015-11-27 2015-11-27 적층 세라믹 전자부품 및 그 제조 방법
KR10-2015-0167490 2015-11-27

Publications (2)

Publication Number Publication Date
JP2017098524A JP2017098524A (ja) 2017-06-01
JP6834091B2 true JP6834091B2 (ja) 2021-02-24

Family

ID=58777752

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016143778A Active JP6834091B2 (ja) 2015-11-27 2016-07-21 積層セラミック電子部品及びその製造方法

Country Status (4)

Country Link
US (2) US10304632B2 (ja)
JP (1) JP6834091B2 (ja)
KR (1) KR101762032B1 (ja)
CN (2) CN106816312B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102437801B1 (ko) 2016-02-22 2022-08-30 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조 방법
JP6696464B2 (ja) * 2017-03-15 2020-05-20 株式会社村田製作所 積層セラミック電子部品の製造方法
KR101952871B1 (ko) 2017-04-13 2019-02-28 삼성전기주식회사 적층 세라믹 커패시터 및 그의 실장 기판
JP6841716B2 (ja) * 2017-04-27 2021-03-10 太陽誘電株式会社 積層セラミックコンデンサおよびその製造方法
KR102527705B1 (ko) * 2018-10-10 2023-05-02 삼성전기주식회사 적층 세라믹 전자부품
KR102691306B1 (ko) * 2018-11-13 2024-08-05 삼성전기주식회사 적층 세라믹 전자부품
JP7604741B2 (ja) * 2019-02-20 2024-12-24 サムソン エレクトロ－メカニックス カンパニーリミテッド． 積層型キャパシタ及びその製造方法
CN112242245B (zh) * 2019-07-16 2024-12-03 太阳诱电株式会社 层叠陶瓷电子部件和层叠陶瓷电子部件的制造方法
KR102737552B1 (ko) * 2019-07-18 2024-12-03 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
KR102797230B1 (ko) 2019-07-24 2025-04-18 삼성전기주식회사 적층 세라믹 커패시터
JP2021040100A (ja) * 2019-09-05 2021-03-11 株式会社村田製作所 積層セラミックコンデンサ
KR102282846B1 (ko) * 2019-09-17 2021-07-28 서순기 전해 살균 소독수 생성 장치용 전극판 적층 구조체
JP7192741B2 (ja) * 2019-10-30 2022-12-20 株式会社村田製作所 積層セラミック電子部品、及び、積層セラミック電子部品の製造方法
CN111834126B (zh) * 2020-06-12 2022-05-31 深圳三环电子有限公司 一种多层陶瓷电容器及其制备方法
JP2022075191A (ja) * 2020-11-06 2022-05-18 株式会社村田製作所 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
KR20240091618A (ko) 2022-12-14 2024-06-21 삼성전기주식회사 적층형 전자 부품
KR20250075140A (ko) * 2023-11-21 2025-05-28 삼성전기주식회사 적층형 전자 부품

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02100306A (ja) * 1988-10-07 1990-04-12 Murata Mfg Co Ltd 積層電子部品の製造方法
JP3025379B2 (ja) * 1992-08-28 2000-03-27 京セラ株式会社 積層コンデンサの製造方法
JP3544569B2 (ja) 1994-11-24 2004-07-21 京セラ株式会社 積層セラミックコンデンサ
JP3758442B2 (ja) * 1999-02-23 2006-03-22 株式会社村田製作所 積層セラミックコンデンサの製造方法
JP3535998B2 (ja) * 1999-03-29 2004-06-07 太陽誘電株式会社 積層セラミック電子部品
JP3767362B2 (ja) * 1999-12-13 2006-04-19 株式会社村田製作所 積層型セラミック電子部品の製造方法
JP2004269325A (ja) 2003-03-10 2004-09-30 Murata Mfg Co Ltd セラミックペーストの製造方法、及びセラミックペーストを用いた積層型セラミック電子部品の製造方法
JP2005072452A (ja) 2003-08-27 2005-03-17 Kyocera Corp 積層型電子部品およびその製法
JP2006278566A (ja) 2005-03-28 2006-10-12 Tdk Corp 積層電子部品及びその製造方法
JP2006332285A (ja) * 2005-05-25 2006-12-07 Tdk Corp 積層セラミックコンデンサ及びその製造方法
JP4418969B2 (ja) * 2005-06-03 2010-02-24 株式会社村田製作所 積層セラミックコンデンサ
JP4807169B2 (ja) 2006-07-07 2011-11-02 株式会社村田製作所 積層セラミックコンデンサおよびその製造方法
JP4760857B2 (ja) * 2008-05-29 2011-08-31 Ｔｄｋ株式会社 積層型電子部品の製造方法
JP2010040628A (ja) * 2008-08-01 2010-02-18 Taiyo Yuden Co Ltd 積層型セラミック電子部品の製造方法
KR101079382B1 (ko) * 2009-12-22 2011-11-02 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101288154B1 (ko) * 2010-12-06 2013-07-18 삼성전기주식회사 적층 세라믹 전자부품 및 적층 세라믹 전자부품 제조방법
KR101843182B1 (ko) * 2011-05-31 2018-03-28 삼성전기주식회사 적층 세라믹 전자부품
KR101952845B1 (ko) 2011-12-22 2019-02-28 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조 방법
US9496087B2 (en) * 2012-06-21 2016-11-15 Kyocera Corporation Multilayer ceramic capacitor
KR101922866B1 (ko) * 2012-07-19 2019-02-27 삼성전기 주식회사 적층 세라믹 전자 부품 및 그 제조 방법
JP5874682B2 (ja) * 2012-08-09 2016-03-02 株式会社村田製作所 コンデンサ部品及びコンデンサ部品実装構造体
KR101376843B1 (ko) * 2012-11-29 2014-03-20 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 회로 기판 실장 구조
JP2014127581A (ja) * 2012-12-26 2014-07-07 Taiyo Yuden Co Ltd 積層型セラミック電子部品
KR101462754B1 (ko) * 2013-01-24 2014-11-17 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법.
KR101548797B1 (ko) * 2013-04-08 2015-08-31 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101514512B1 (ko) * 2013-04-08 2015-04-22 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
CN104576057B (zh) * 2014-12-23 2017-07-04 广东风华高新科技股份有限公司 多层陶瓷电容器
JP6218725B2 (ja) * 2014-12-26 2017-10-25 太陽誘電株式会社 積層セラミックコンデンサ
KR102437801B1 (ko) * 2016-02-22 2022-08-30 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조 방법

Also Published As

Publication number Publication date
US20170154733A1 (en) 2017-06-01
KR20170062087A (ko) 2017-06-07
CN106816312A (zh) 2017-06-09
JP2017098524A (ja) 2017-06-01
KR101762032B1 (ko) 2017-07-26
CN106816312B (zh) 2019-07-02
CN110246690B (zh) 2021-09-21
US20190228912A1 (en) 2019-07-25
CN110246690A (zh) 2019-09-17
US10304632B2 (en) 2019-05-28
US10943736B2 (en) 2021-03-09

Similar Documents

Publication Publication Date Title
JP6834091B2 (ja) 積層セラミック電子部品及びその製造方法
KR102527706B1 (ko) 적층 세라믹 전자부품 및 그 제조 방법
JP7315138B2 (ja) 積層セラミックキャパシタ
JP5551296B1 (ja) 積層セラミックキャパシタ及びその製造方法
JP5332475B2 (ja) 積層セラミック電子部品およびその製造方法
JP5420619B2 (ja) 積層セラミックコンデンサ及びその製造方法
JP5653886B2 (ja) 積層セラミックキャパシタ及びその製造方法
JP7586458B2 (ja) 積層セラミックキャパシタ及びその製造方法
JP2023052913A (ja) 積層セラミックキャパシタ及びその製造方法
JP2015146454A (ja) 積層セラミックキャパシタ及びその製造方法
JP2012253337A (ja) 積層セラミック電子部品
KR20190035178A (ko) 적층 세라믹 커패시터 및 그의 제조 방법
CN113035569A (zh) 多层陶瓷电容器及其制造方法
JP2020027931A (ja) 積層セラミックキャパシタ及びその製造方法
KR102097328B1 (ko) 적층 세라믹 전자부품 및 그 제조방법
JP2020035991A (ja) 積層セラミックキャパシタ及びその製造方法
JP6261855B2 (ja) 積層セラミック電子部品及びその製造方法
JP2015207749A (ja) 積層セラミックキャパシタ
KR20140044606A (ko) 적층 세라믹 전자부품 및 이의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200615

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201105

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20201105

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20201112

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20201117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210108

R150 Certificate of patent or registration of utility model

Ref document number: 6834091

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250