JP6741945B2

JP6741945B2 - 電池制御回路

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Publication number: JP6741945B2
Application number: JP2016178656A
Authority: JP
Inventors: 浩平柴田
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2016-09-13
Filing date: 2016-09-13
Publication date: 2020-08-19
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Description

本発明は、電池制御回路に関する。

従来、電池セルの過充電又は過放電を防止するため、直列に接続された複数の電池セルの電圧のうち最大電圧又は最小電圧を出力する技術が知られている。

特開平７−１０５９８６号公報

しかしながら、従来の技術では、複数のセルの中でどのセルが最大又は最小のセル電圧を有するのかわからないため、複数のセルが直列に接続された二次電池を高精度に保護することが難しい。

そこで、本開示の一態様は、複数のセルが直列に接続された二次電池を高精度に保護することを可能にする、電池制御回路の提供を目的とする。

上記目的を達成するため、本開示では、
複数のセルを有する二次電池を保護する電池保護装置に使用される電池制御回路であって、
前記複数のセルのセル電圧をそれぞれレベルシフトして複数のレベルシフト電圧を生成するレベルシフト回路と、
前記複数のレベルシフト電圧のうち対応するレベルシフト電圧を閾値電圧と比較して出力電圧を生成する差動増幅回路を前記複数のレベルシフト電圧のそれぞれに対して有し、複数の前記出力電圧を同時に比較することによって、複数の前記セル電圧のうち最も電圧値の高いセル電圧に対応する最大電圧を出力する最大電圧出力回路と、
前記最大電圧に基づいて、前記二次電池の過充電を検出する過充電検出回路と、を備え、
前記最大電圧出力回路は、前記最大電圧を電流に変換し、変換した電流を前記複数のセルのそれぞれの負極の電位を基準とする電圧に再変換することによって前記閾値電圧を生成する、電池制御回路が提供される。

また、上記目的を達成するため、本開示では、
複数のセルを有する二次電池を保護する電池保護装置に使用される電池制御回路であって、
前記複数のセルのセル電圧をそれぞれレベルシフトして複数のレベルシフト電圧を生成するレベルシフト回路と、
前記複数のレベルシフト電圧のうち対応するレベルシフト電圧を閾値電圧と比較して出力電圧を生成する差動増幅回路を前記複数のレベルシフト電圧のそれぞれに対して有し、複数の前記出力電圧を同時に比較することによって、複数の前記セル電圧のうち最も電圧値の低いセル電圧に対応する最小電圧を出力する最小電圧出力回路と、
前記最小電圧に基づいて、前記二次電池の過放電を検出する過放電検出回路と、を備え、
前記最小電圧出力回路は、前記最小電圧を電流に変換し、変換した電流を前記複数のセルのそれぞれの負極の電位を基準とする電圧に再変換することによって前記閾値電圧を生成する、電池制御回路が提供される。

また、上記目的を達成するため、本開示では、
複数のセルを有する二次電池を保護する電池保護装置に使用される電池制御回路であって、
前記複数のセルのセル電圧をそれぞれレベルシフトして複数のレベルシフト電圧を生成するレベルシフト回路と、
前記複数のレベルシフト電圧のうち対応するレベルシフト電圧を閾値電圧と比較して第１の出力電圧を生成する差動増幅回路を前記複数のレベルシフト電圧のそれぞれに対して有し、複数の前記第１の出力電圧を同時に比較することによって、複数の前記セル電圧のうち最も電圧値の高いセル電圧に対応する最大電圧を出力する最大電圧出力回路と、
前記複数のレベルシフト電圧のうち対応するレベルシフト電圧を閾値電圧と比較して第２の出力電圧を生成する差動増幅回路を前記複数のレベルシフト電圧のそれぞれに対して有し、複数の前記第２の出力電圧を同時に比較することによって、複数の前記セル電圧のうち最も電圧値の低いセル電圧に対応する最小電圧を出力する最小電圧出力回路と、を備え、
前記最大電圧出力回路は、前記最大電圧を電流に変換し、変換した電流を前記複数のセルのそれぞれの負極の電位を基準とする電圧に再変換することによって前記閾値電圧を生成し、
前記最小電圧出力回路は、前記最小電圧を電流に変換し、変換した電流を前記複数のセルのそれぞれの負極の電位を基準とする電圧に再変換することによって前記閾値電圧を生成する、電池制御回路が提供される。

本開示によれば、複数のセルが直列に接続された二次電池を高精度に保護することが可能になる。

電池パックの構成の一例を示す図である。最大電圧検出部の構成の一例を示す図である。最小電圧検出部の構成の一例を示す図である。電圧検出部の構成の一例を示す図である。最大電圧検出部の構成の他の一例を示す図である。最小電圧検出部の構成の他の一例を示す図である。制御回路の制御状態の遷移の一例を示す状態遷移図である。電池パックの構成の他の一例を示す図である。

以下、本発明の実施形態を図面に従って説明する。

図１は、電池パックの構成の一例を示す図である。図１に示される電池パック１００は、二次電池３０と、電池保護装置８０とを内蔵して備える。

二次電池３０は、充放電可能な電池の一例である。二次電池３０は、プラス端子５（Ｐ＋端子）とマイナス端子６（Ｐ−端子）に接続された負荷９０に電力を供給できる。二次電池３０は、プラス端子５とマイナス端子６に接続された不図示の充電器によって充電されることが可能である。二次電池３０の具体例として、リチウムイオン電池やリチウムポリマ電池などが挙げられる。電池パック１００は、負荷９０に内蔵されてもよいし、外付けされてもよい。

負荷９０は、電池パック１００の二次電池３０を電源とする負荷の一例である。負荷９０の具体例として、携帯可能な携帯端末装置などの電子機器が挙げられる。携帯端末装置の具体例として、携帯電話、スマートフォン、タブレット型コンピュータ、ゲーム機、テレビ、音楽や映像のプレーヤー、カメラなどの電子機器が挙げられる。

二次電池３０は、直列に接続された複数のセル（図１には、３個のセル３１〜３３を例示）を含んで構成されている。二次電池３０の正極は、二次電池３０に構成されるセル３１〜３３のうち最も電位の高い最上段のセル３３の正極に接続され、二次電池３０の負極は、二次電池３０に構成されるセル３１〜３３のうち最も電位の低い最下段のセル３１の負極に接続されている。なお、セルの正極とは、そのセルの高電位側の電極であり、セルの負極とは、そのセルの低電位側の電極である。

電池保護装置８０は、二次電池３０を電源として動作し、二次電池３０の充放電を制御することによって二次電池３０を過充電等から保護する電池保護装置の一例である。電池保護装置８０は、プラス端子５と、マイナス端子６と、セルバランス回路２０と、充電制御トランジスタ１と、放電制御トランジスタ２と、電池保護回路７０とを備える。

プラス端子５は、負荷９０又は充電器のプラス側端子に接続される端子の一例である。マイナス端子６は、負荷９０又は充電器のマイナス側端子に接続される端子の一例である。

二次電池３０の正極（セル３３の正極）とプラス端子５とは、プラス側電源経路９ａによって接続され、二次電池３０の負極（セル３１の負極）とマイナス端子６とは、マイナス側電源経路９ｂによって接続される。プラス側電源経路９ａは、二次電池３０の正極とプラス端子５との間の充放電電流経路の一例であり、マイナス側電源経路９ｂは、二次電池３０の負極とマイナス端子６との間の充放電電流経路の一例である。

二次電池３０の負極（セル３１の負極）は、配線５１を介して、ＶＳＳ端子に接続されている。セル３１の正極及びセル３２の負極は、配線５２を介して、Ｖ１端子に接続されている。セル３２の正極及びセル３３の負極は、配線５３を介して、Ｖ２端子に接続されている。二次電池３０の正極（セル３３の正極）は、配線５４を介して、ＶＤＤ端子に接続されている。

セルバランス回路２０は、セル３１〜３３間のセル電圧のばらつきを低減する均等化回路の一例である。セルバランス回路２０は、３個のセルバランス回路部を備える。第１のセルバランス回路部は、セル３１に配線５１，５２を介して並列に接続されている。第２のセルバランス回路部は、セル３２に配線５２，５３を介して並列に接続されている。第３のセルバランス回路部は、セル３３に配線５３，５４を介して並列に接続されている。

第１のセルバランス回路部は、ＯＵＴ１端子からの指令信号に従って、セル３１を放電させる。第２のセルバランス回路部は、ＯＵＴ２端子からの指令信号に従って、セル３２を放電させる。第３のセルバランス回路部は、ＯＵＴ３端子からの指令信号に従って、セル３３を放電させる。セル３１〜３３のそれぞれのセル電圧が互いに等しくなるように、セル３１〜３３のそれぞれが放電されることによって、セル３１〜３５間のセル電圧のバランスを保つことができる。

例えば、第１のセルバランス回路部は、放電抵抗２１ｂと放電トランジスタ２１ａとが直列に接続された放電回路を有する。同様に、第２のセルバランス回路部は、放電抵抗２２ｂと放電トランジスタ２２ａとが直列に接続された放電回路を有し、第３のセルバランス回路部は、放電抵抗２３ｂと放電トランジスタ２３ａとが直列に接続された放電回路を有する。放電トランジスタ２１ａがＯＵＴ１端子からのオン指令信号に従ってオンとなることによって、セル３１は、放電抵抗２１ｂ及び放電トランジスタ２１ａを介して、放電される。放電トランジスタ２２ａがＯＵＴ２端子からのオン指令信号に従ってオンとなることによって、セル３２は、放電抵抗２２ｂ及び放電トランジスタ２２ａを介して、放電される。放電トランジスタ２３ａがＯＵＴ３端子からのオン指令信号に従ってオンとなることによって、セル３３は、放電抵抗２３ｂ及び放電トランジスタ２３ａを介して、放電される。放電トランジスタ２１ａ，２２ａ，２３ａは、例えば、Ｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。

充電制御トランジスタ１は、二次電池３０の充電経路を遮断する充電経路遮断部の一例であり、放電制御トランジスタ２は、二次電池３０の放電経路を遮断する放電経路遮断部の一例である。図１の場合、充電制御トランジスタ１は、二次電池３０の充電電流が流れる電源経路９ｂを遮断し、放電制御トランジスタ２は、二次電池３０の放電電流が流れる電源経路９ｂを遮断する。トランジスタ１，２は、電源経路９ｂの導通／遮断を切り替えるスイッチング素子であり、電源経路９ｂに直列に挿入されている。

トランジスタ１，２は、例えば、Ｎチャネル型のＭＯＳトランジスタである。充電制御トランジスタ１は、充電制御トランジスタ１の寄生ダイオードの順方向が二次電池３０の放電方向になるように電源経路９ｂに挿入されている。放電制御トランジスタ２は、放電制御トランジスタ２の寄生ダイオードの順方向が二次電池３０の充電方向になるように電源経路９ｂに挿入されている。

電池保護回路７０は、電池保護装置８０に使用される電池制御回路の一例である。電池保護回路７０は、二次電池３０のセル３１〜３３の保護動作を行う集積回路（ＩＣ）である。電池保護回路７０は、最大電圧検出部７１、最小電圧検出部７２、電圧検出部７３、制御回路７４を備える。また、電池保護回路７０は、ＣＯＵＴ端子と、ＶＭ端子と、ＤＯＵＴ端子と、ＯＵＴ１端子、ＯＵＴ２端子、ＯＵＴ３端子、ＶＤＤ端子、ＶＳＳ端子、Ｖ１端子、Ｖ２端子を備える。

ＣＯＵＴ端子は、充電制御トランジスタ１のゲートに接続され、充電制御トランジスタ１をオン又はオフさせるゲート制御信号を出力する充電制御端子の一例である。ＶＭ端子は、トランジスタ１，２とマイナス端子６との間でマイナス側電源経路９ｂに接続されている。ＤＯＵＴ端子は、放電制御トランジスタ２のゲートに接続され、放電制御トランジスタ２をオン又はオフさせるゲート制御信号を出力する放電制御端子の一例である。

制御回路７４は、プリドライバ１１ａをオンさせ且つプリドライバ１１ｂをオフさせるローレベルの充電制御信号ＣＯ＿ＣＮＴを出力することによって、充電制御トランジスタ１をオンさせるハイレベルのゲート制御信号をＣＯＵＴ端子から出力させる。制御回路７４は、充電制御トランジスタ１をオンさせることによって、二次電池３０を充電する方向の電流が電源経路９ｂに流れることを許可する。一方、制御回路７４は、プリドライバ１１ａをオフさせ且つプリドライバ１１ｂをオンさせるハイレベルの充電制御信号ＣＯ＿ＣＮＴを出力することによって、充電制御トランジスタ１をオフさせるローレベルのゲート制御信号をＣＯＵＴ端子から出力させる。制御回路７４は、充電制御トランジスタ１をオフさせることによって、二次電池３０を充電する方向の電流が電源経路９ｂに流れることを禁止する。

制御回路７４は、プリドライバ１２ａをオンさせ且つプリドライバ１２ｂをオフさせるローレベルの放電制御信号ＤＯ＿ＣＮＴを出力することによって、放電制御トランジスタ２をオンさせるハイレベルのゲート制御信号をＤＯＵＴ端子から出力させる。制御回路７４は、放電制御トランジスタ２をオンさせることによって、二次電池３０を放電する方向の電流が電源経路９ｂに流れることを許可する。一方、制御回路７４は、プリドライバ１２ａをオフさせ且つプリドライバ１２ｂをオンさせるハイレベルの放電制御信号ＤＯ＿ＣＮＴを出力することによって、放電制御トランジスタ２をオフさせるローレベルのゲート制御信号をＤＯＵＴ端子から出力させる。制御回路７４は、放電制御トランジスタ２をオフさせることによって、二次電池３０を放電する方向の電流が電源経路９ｂに流れることを禁止する。

ＯＵＴ１端子は、セル３１〜３３間のセル電圧のばらつきを均一化するためにセル３１を放電させる指令信号が出力されるセル放電制御端子の一例である。ＯＵＴ２端子は、セル３１〜３３間のセル電圧のばらつきを均一化するためにセル３２を放電させる指令信号が出力されるセル放電制御端子の一例である。ＯＵＴ３端子は、セル３１〜３３間のセル電圧のばらつきを均一化するためにセル３３を放電させる指令信号が出力されるセル放電制御端子の一例である。

制御回路７４は、プリドライバ２１ｄをオンさせ且つプリドライバ２１ｃをオフさせるローレベルの放電指令信号ＯＵＴ１＿ＣＮＴを出力することによって、放電トランジスタ２１ａをオンさせるハイレベルの指令信号をＯＵＴ１端子から出力させる。制御回路７４は、放電トランジスタ２１ａをオンさせることによって、セル３１を放電抵抗２１ｂ及び放電トランジスタ２１ａ経由で放電させる。一方、制御回路７４は、プリドライバ２１ｄをオフさせ且つプリドライバ２１ｃをオンさせるハイレベルの放電指令信号ＯＵＴ１＿ＣＮＴを出力することによって、放電トランジスタ２１ａをオフさせるローレベルの指令信号をＯＵＴ１端子から出力させる。制御回路７４は、放電トランジスタ２１ａをオフさせることによって、セル３１が放電抵抗２１ｂ及び放電トランジスタ２１ａ経由で放電することを停止させる。

放電指令信号ＯＵＴ２＿ＣＮＴ及びプリドライバ２２ｄ，２２ｃによるセル３２の放電制御や、放電指令信号ＯＵＴ３＿ＣＮＴ及びプリドライバ２３ｄ，２３ｃによるセル３３の放電制御についても同様である。

ＶＤＤ端子は、電池保護回路７０の電源端子の一例であり、セル３３の正極及びプラス側電源経路９ａに接続されている。ＶＳＳ端子は、電池保護回路７０のグランド端子の一例であり、セル３１の負極及びマイナス側電源経路９ｂに接続されている。Ｖ１端子及びＶＳＳ端子は、セル３１のセル電圧を検出するための端子である。Ｖ１端子及びＶ２端子は、セル３２のセル電圧を検出するための端子である。Ｖ２端子及びＶＤＤ端子は、セル３３のセル電圧を検出するための端子である。

最大電圧検出部７１は、セル３１〜３３のそれぞれのセル電圧のうち最大のセル電圧を検出する回路である。最小電圧検出部７２は、セル３１〜３３のそれぞれのセル電圧のうち最小のセル電圧を検出する回路である。電圧検出部７３は、二次電池３０の過充電等を検出するための電圧を検出する回路である。制御回路７４は、二次電池３０を過充電等から保護する動作を制御するための回路である。最大電圧検出部７１、最小電圧検出部７２、電圧検出部７３、制御回路７４は、いずれも、ＣＰＵ（Central Processing Unit）を使用せずにアナログの論理回路によって構成された回路である。

図２は、最大電圧検出部の構成の一例を示す図である。図２に示される最大電圧検出部７１Ａは、図１に示される最大電圧検出部７１の一例である。最大電圧検出部７１Ａは、レベルシフト回路１１０、最大電圧出力回路１２０、最大電圧セル特定回路１６０を備える。

レベルシフト回路１１０は、複数のセルのセル電圧をそれぞれレベルシフトして複数のレベルシフト電圧を生成する。レベルシフト回路１１０は、３個のレベルシフト回路部を備える。

第１のレベルシフト回路部は、セル３１のセル電圧ＶＣ１をレベルシフトして、セル電圧ＶＣ１よりも低いレベルシフト電圧Ｖｃ１を生成する。第１のレベルシフト回路部は、セル３１に配線５１，５２を介して並列に接続されている。第１のレベルシフト回路部は、抵抗１１１と抵抗１１２とが直列に接続された分圧回路を有し、当該分圧回路からレベルシフト電圧Ｖｃ１を出力する。

第２のレベルシフト回路部は、セル３２のセル電圧ＶＣ２をレベルシフトして、セル電圧ＶＣ２よりも低いレベルシフト電圧Ｖｃ２を生成する。第２のレベルシフト回路部は、セル３２に配線５２，５３を介して並列に接続されている。第２のレベルシフト回路部は、抵抗１１３と抵抗１１４とが直列に接続された分圧回路を有し、当該分圧回路からレベルシフト電圧Ｖｃ２を出力する。

第３のレベルシフト回路部は、セル３３のセル電圧ＶＣ３をレベルシフトして、セル電圧ＶＣ３よりも低いレベルシフト電圧Ｖｃ３を生成する。第３のレベルシフト回路部は、セル３３に配線５３，５４を介して並列に接続されている。第３のレベルシフト回路部は、抵抗１１４と抵抗１１５とが直列に接続された分圧回路を有し、当該分圧回路からレベルシフト電圧Ｖｃ３を出力する。

最上段のセル３３のセル電圧ＶＣ３が、最上段のアンプ１５１の反転入力端子にそのまま入力されると、回路の動作電圧が足りない、電源電圧と同じ電圧を出力することができないなどのため、アンプ１５１の非反転入力端子に入力される閾値電圧Ｖｄ３を生成することができない。そのため、アンプ１５１の反転入力端子には、セル電圧ＶＣ３よりも低いレベルシフト電圧Ｖｃ３が入力される。

最大電圧出力回路１２０は、複数のセル電圧（この場合、３つのセル電圧ＶＣ１，ＶＣ２，ＶＣ３）のうち最も電圧値の高いセル電圧に対応する最大電圧ＶｍａｘをＶＳＳ端子の電位を基準に出力する。最大電圧出力回路１２０は、複数のレベルシフト電圧のうち対応するレベルシフト電圧を閾値電圧と比較して出力電圧を生成する差動増幅回路を複数のレベルシフト電圧のそれぞれに対して有する。図２の場合、最大電圧出力回路１２０は、３つの差動増幅回路１３０，１４０，１５０を有する。

差動増幅回路１３０は、レベルシフト電圧Ｖｃ１を閾値電圧Ｖｄ１と比較して出力電圧Ｖａ１を生成する。差動増幅回路１４０は、レベルシフト電圧Ｖｃ２を閾値電圧Ｖｄ２と比較して出力電圧Ｖａ２を生成する。差動増幅回路１５０は、レベルシフト電圧Ｖｃ３を閾値電圧Ｖｄ３と比較して出力電圧Ｖａ３を生成する。

最大電圧出力回路１２０は、例えば、出力電圧Ｖａ１，Ｖａ２，Ｖａ３を同時に互いに比較することによって、３つのセル電圧ＶＣ１，ＶＣ２，ＶＣ３のうち最も電圧値の高いセル電圧に一致する最大電圧Ｖｍａｘを出力する。差動増幅回路１３０，１４０，１５０のそれぞれの出力部が最大電圧Ｖｍａｘの出力ノード１２１に対して並列に接続されていることによって、最大電圧出力回路１２０は、出力電圧Ｖａ１，Ｖａ２，Ｖａ３を同時に互いに比較できる。図２の場合、出力トランジスタ１３２，１４２，１５２のそれぞれのドレインが、出力ノード１２１に対して並列に接続されている。

出力ノード１２１は、ＶＳＳ端子の電位に抵抗分（例えば、後述の図４に示された抵抗３１１，３１２）を介して接続されている。

図２において、差動増幅回路１３０は、アンプ１３１、出力トランジスタ１３２、帰還トランジスタ１３３、一対のトランジスタ１３４，１３５によるカレントミラー１３７、閾値トランジスタ１３６を有する。出力トランジスタ１３２は、出力電圧Ｖａ１が入力される出力スイッチング素子の一例である。トランジスタ１３２，１３４，１３５は、例えば、Ｐチャネル型のＭＯＳトランジスタである。トランジスタ１３３，１３６は、例えば、Ｎチャネル型のＭＯＳトランジスタである。

アンプ１３１は、反転入力端子に入力されるレベルシフト電圧Ｖｃ１と非反転入力端子に入力される閾値電圧Ｖｄ１との電圧差を増幅し、当該電圧差を増幅した電圧である出力電圧Ｖａ１を出力する。

出力トランジスタ１３２は、ゲートに入力される出力電圧Ｖａ１の値に応じた電圧をドレインから出力する。出力トランジスタ１３２のドレイン出力電圧は、帰還トランジスタ１３３のゲートに入力される。帰還トランジスタ１３３は、ゲートに入力されるＶＳＳ端子基準のドレイン出力電圧を電流に変換する。カレントミラー１３７は、帰還トランジスタ１３３により変換された電流を折り返し、折り返した電流を閾値トランジスタ１３６に入力する。閾値トランジスタ１３６は、カレントミラー１３７により折り返された電流（出力トランジスタ１３２のドレイン出力電圧を変換して得られた電流）を、セル３１の負極の電位を基準とする電圧に再変換することによって、閾値電圧Ｖｄ１を生成する。閾値トランジスタ１３６は、ゲートとドレインが互いに接続され、ソースがセル３１の負極の電位に接続されている。

差動増幅回路１４０は、アンプ１４１、出力トランジスタ１４２、帰還トランジスタ１４３、一対のトランジスタ１４４，１４５によるカレントミラー１４７、閾値トランジスタ１４６を有する。閾値トランジスタ１４６は、カレントミラー１４７により折り返された電流（出力トランジスタ１４２のドレイン出力電圧を変換して得られた電流）を、セル３２の負極の電位を基準とする電圧に再変換することによって、閾値電圧Ｖｄ２を生成する。閾値トランジスタ１４６は、ゲートとドレインが互いに接続され、ソースがセル３２の負極の電位に接続されている。差動増幅回路１４０は、差動増幅回路１３０と同一の構成を有するので、差動増幅回路１４０のその他の構成についての説明は、差動増幅回路１３０の構成についての上述の説明を援用する。

差動増幅回路１５０は、アンプ１５１、出力トランジスタ１５２、帰還トランジスタ１５３、一対のトランジスタ１５４，１５５によるカレントミラー１５７、閾値トランジスタ１５６を有する。閾値トランジスタ１５６は、カレントミラー１４７により折り返された電流（出力トランジスタ１５２のドレイン出力電圧を変換して得られた電流）を、セル３３の負極の電位を基準とする電圧に再変換することによって、閾値電圧Ｖｄ３を生成する。閾値トランジスタ１５６は、ゲートとドレインが互いに接続され、ソースがセル３３の負極の電位に接続されている。差動増幅回路１５０は、差動増幅回路１３０と同一の構成を有するので、差動増幅回路１５０のその他の構成についての説明は、差動増幅回路１３０の構成についての上述の説明を援用する。

出力トランジスタ１３２，１４２，１５２は、出力ノード１２１に対して並列に接続されている。したがって、アンプ１３１，１４１，１５１のうち、最大電圧Ｖｍａｘよりも低いレベルシフト電圧が入力されるアンプ（「非最大アンプ」と称する）では、反転入力端子に入力されるレベルシフト電圧が非反転入力端子に入力される閾値電圧よりも低くなる。そのため、非最大アンプの帰還が切れて、出力電圧Ｖａ１，Ｖａ２，Ｖａ３のうち、非最大アンプの出力電圧はハイレベルになるので、出力トランジスタ１３２，１４２，１５２のうち、ハイレベルの出力電圧が入力される出力トランジスタは、オフとなる。

一方、アンプ１３１，１４１，１５１のうち、最大電圧Ｖｍａｘに対応するレベルシフト電圧が入力されるアンプ（「最大アンプ」と称する）では、帰還がかかる。そのため、最大アンプは、入力されるレベルシフト電圧と閾値電圧とが一致するように、出力トランジスタを動作させる出力電圧を生成する。

つまり、非最大アンプは、最大電圧Ｖｍａｘを低下させようとして、出力トランジスタ１３２，１４２，１５２のうち対応する出力トランジスタをオフさせる。オフした出力トランジスタは無視できるので、最も電圧値の高い最大電圧Ｖｍａｘで帰還がかかる。したがって、出力ノード１２１に最大電圧Ｖｍａｘが生成される。

最大電圧セル特定回路１６０は、複数の出力電圧（この場合、３つの出力電圧Ｖａ１，Ｖａ２，Ｖａ３）に基づいて、複数のセル（この場合、３つのセル３１，３２，３３）のうち最も電圧値の高いセルを特定する。最大電圧セル特定回路１６０は、例えば、定電流を生成する定電流源１６１，１６３，１６５と、判定トランジスタ１６２，１６４，１６６とを備える。判定トランジスタ１６２，１６４，１６６は、例えば、Ｐチャネル型のＭＯＳトランジスタである。

定電流源１６１は、判定トランジスタ１６２のドレインに直列に接続された回路である。判定トランジスタ１６２のゲートには、出力電圧Ｖａ１が入力される。定電流源１６３は、判定トランジスタ１６４のドレインに直列に接続された回路である。判定トランジスタ１６４のゲートには、出力電圧Ｖａ２が入力される。定電流源１６５は、判定トランジスタ１６６のドレインに直列に接続された回路である。判定トランジスタ１６６のゲートには、出力電圧Ｖａ３が入力される。

上述の通り、非最大アンプの出力電圧はハイレベルとなるので、判定トランジスタ１６２，１６４，１６６のうち、非最大アンプのハイレベルの出力電圧が入力される判定トランジスタは、オフとなる。最大アンプの出力電圧はローレベルとなるので、判定トランジスタ１６２，１６４，１６６のうち、最大アンプのローレベルの出力電圧が入力される判定トランジスタは、オンとなる。したがって、最大電圧セル特定回路１６０は、判定信号Ｍａ１，Ｍａ２，Ｍａ３のうち、最大電圧Ｖｍａｘよりも低いセル電圧を有するセルに対応する判定信号をローレベルで出力し、最大電圧Ｖｍａｘを有するセルに対応する判定信号をハイレベルで出力する。このように、最大電圧セル特定回路１６０は、複数のセルのうち最も電圧値の高いセルを特定できる。

図３は、最小電圧検出部の構成の一例を示す図である。図３に示される最小電圧検出部７２Ａは、図１に示される最小電圧検出部７２の一例である。最小電圧検出部７２Ａは、レベルシフト回路２１０、最小電圧出力回路２２０、最小電圧セル特定回路２６０を備える。

レベルシフト回路２１０は、複数のセルのセル電圧をそれぞれレベルシフトして複数のレベルシフト電圧を生成する。レベルシフト回路２１０は、抵抗２１１〜２１６を有する。レベルシフト回路２１０は、レベルシフト回路１１０（図２参照）と同一の構成を有するので、レベルシフト回路２１０の構成についての説明は、レベルシフト回路１１０の構成についての上述の説明を援用する。また、レベルシフト回路２１０は、レベルシフト回路１１０と同一の構成を有するので、レベルシフト回路１１０と共通化して、一つのレベルシフト回路で構成されてもよい。

最小電圧出力回路２２０は、複数のセル電圧（この場合、３つのセル電圧ＶＣ１，ＶＣ２，ＶＣ３）のうち最も電圧値の低いセル電圧に対応する最小電圧ＶｍｉｎをＶＳＳ端子の電位を基準に出力する。最小電圧出力回路２２０は、複数のレベルシフト電圧のうち対応するレベルシフト電圧を閾値電圧と比較して出力電圧を生成する差動増幅回路を複数のレベルシフト電圧のそれぞれに対して有する。図３の場合、最小電圧出力回路２２０は、３つの差動増幅回路２３０，２４０，２５０を有する。

差動増幅回路２３０は、レベルシフト電圧Ｖｃ１を閾値電圧Ｖｅ１と比較して出力電圧Ｖｂ１を生成する。差動増幅回路２４０は、レベルシフト電圧Ｖｃ２を閾値電圧Ｖｅ２と比較して出力電圧Ｖｂ２を生成する。差動増幅回路２５０は、レベルシフト電圧Ｖｃ３を閾値電圧Ｖｅ３と比較して出力電圧Ｖｂ３を生成する。

最小電圧出力回路２２０は、例えば、出力電圧Ｖｂ１，Ｖｂ２，Ｖｂ３を同時に互いに比較することによって、３つのセル電圧ＶＣ１，ＶＣ２，ＶＣ３のうち最も電圧値の低いセル電圧に一致する最小電圧Ｖｍｉｎを出力する。差動増幅回路２３０，２４０，２５０のそれぞれの出力部が最小電圧Ｖｍｉｎの出力ノード２２１に対して直列に接続されていることによって、最小電圧出力回路２２０は、出力電圧Ｖｂ１，Ｖｂ２，Ｖｂ３を同時に互いに比較できる。図３の場合、出力トランジスタ２３２，２４２，２５２のそれぞれのドレインが、出力ノード２２１に対して直列に接続されている。

出力ノード２２１は、ＶＳＳ端子の電位に抵抗分（例えば、後述の図４に示された抵抗３２１，３２２）を介して接続されている。

図３において、差動増幅回路２３０は、アンプ２３１、出力トランジスタ２３２、帰還トランジスタ２３３、一対のトランジスタ２３４，２３５によるカレントミラー２３７、閾値トランジスタ２３６を有する。差動増幅回路２４０は、アンプ２４１、出力トランジスタ２４２、帰還トランジスタ２４３、一対のトランジスタ２４４，２４５によるカレントミラー２４７、閾値トランジスタ２４６を有する。差動増幅回路２５０は、アンプ２５１、出力トランジスタ２５２、帰還トランジスタ２５３、一対のトランジスタ２５４，２５５によるカレントミラー２５７、閾値トランジスタ２５６を有する。

差動増幅回路２３０，２４０，２５０は、差動増幅回路１３０（図２参照）と同一の構成を有するので、差動増幅回路２３０，２４０，２５０の構成についての説明は、差動増幅回路１３０の構成についての上述の説明を援用する。

出力トランジスタ２３２，２４２，２５２は、出力ノード２２１に対して直列に接続されている。アンプ２３１，２４１，２５１のうち、最小電圧Ｖｍｉｎよりも高いレベルシフト電圧が入力されるアンプ（「非最小アンプ」と称する）では、反転入力端子に入力されるレベルシフト電圧が非反転入力端子に入力される閾値電圧よりも高くなる。そのため、出力電圧Ｖｂ１，Ｖｂ２，Ｖｂ３のうち、非最小アンプの出力電圧はローレベルになるので、出力トランジスタ２３２，２４２，２５２のうち、ローレベルの出力電圧が入力される出力トランジスタは、完全にオンとなる。

一方、アンプ２３１，２４１，２５１のうち、最小電圧Ｖｍｉｎに対応するレベルシフト電圧が入力されるアンプ（「最小アンプ」と称する）は、帰還がかかる。そのため、最小アンプは、入力されるレベルシフト電圧と閾値電圧とが一致するように、出力トランジスタを動作させる出力電圧を生成する。したがって、出力ノード２２１に最小電圧Ｖｍｉｎが生成される。

つまり、非最小アンプは、最小電圧Ｖｍｉｎを上昇させようとして、出力トランジスタ２３２，２４２，２５２のうち対応する出力トランジスタを完全にオンさせる（つまり、出力トランジスタは線形領域で動作する）。完全にオンした出力トランジスタは無視できるので、最も電圧値の低い最小電圧Ｖｍｉｎで帰還がかかる。したがって、出力ノード２２１に最小電圧Ｖｍｉｎが生成される。

最小電圧セル特定回路２６０は、複数の出力電圧（この場合、３つの出力電圧Ｖｂ１，Ｖｂ２，Ｖｂ３）に基づいて、複数のセル（この場合、３つのセル３１，３２，３３）のうち最も電圧値の低いセルを特定する。最小電圧セル特定回路２６０は、例えば、定電流を生成する定電流源２６１，２６３，２６５と、判定トランジスタ２６２，２６４，２６６とを備える。判定トランジスタ２６２，２６４，２６６は、例えば、Ｐチャネル型のＭＯＳトランジスタである。

定電流源２６１は、判定トランジスタ２６２のドレインに直列に接続された回路である。判定トランジスタ２６２のゲートには、出力電圧Ｖｂ１が入力される。定電流源２６３は、判定トランジスタ２６４のドレインに直列に接続された回路である。判定トランジスタ２６４のゲートには、出力電圧Ｖｂ２が入力される。定電流源２６５は、判定トランジスタ２６６のドレインに直列に接続された回路である。判定トランジスタ２６６のゲートには、出力電圧Ｖｂ３が入力される。

上述の通り、非最小アンプの出力電圧はローレベルとなるので、判定トランジスタ２６２，２６４，２６６のうち、非最小アンプのローレベルの出力電圧が入力される判定トランジスタは、オンとなる。最小アンプの出力電圧はハイレベルとなるので、判定トランジスタ２６２，２６４，２６６のうち、最小アンプのハイレベルの出力電圧が入力される判定トランジスタは、オフとなる。したがって、最小電圧セル特定回路２６０は、判定信号Ｍｉ１，Ｍｉ２，Ｍｉ３のうち、最小電圧Ｖｍｉｎよりも高いセル電圧を有するセルに対応する判定信号をハイレベルで出力し、最小電圧Ｖｍｉｎを有するセルに対応する判定信号をローレベルで出力する。このように、最小電圧セル特定回路２６０は、複数のセルのうち最も電圧値の低いセルを特定できる。

図４は、電圧検出部の構成の一例を示す図である。図４に示される電圧検出部７３は、図１に示される電圧検出部７３の一例である。電圧検出部７３は、過充電検出回路３１０、過放電検出回路３２０、差電圧増幅回路３３０、セルバランス制御検出回路３４０、断線検出回路３５０を備える。

過充電検出回路３１０は、最大電圧Ｖｍａｘに基づいて、二次電池３０の過充電を検出する。過充電検出回路３１０は、最大電圧Ｖｍａｘが所定の過充電検出閾値を超えるか否かを検出し、最大電圧Ｖｍａｘが所定の過充電検出閾値を超えることが検出された場合、過充電検出信号ＯＶＰを出力する。過充電検出回路３１０は、例えば、最大電圧Ｖｍａｘを抵抗３１１と抵抗３１２とで分圧した電圧を、検出電圧３１４と比較するコンパレータ３１３を有し、最大電圧Ｖｍａｘが所定の過充電検出閾値を超えるか否かをコンパレータ３１３により検出する。

過放電検出回路３２０は、最小電圧Ｖｍｉｎに基づいて、二次電池３０の過放電を検出する。過放電検出回路３２０は、最小電圧Ｖｍｉｎが所定の過放電検出閾値を下回るか否かを検出し、最小電圧Ｖｍｉｎが所定の過放電検出閾値を下回ることが検出された場合、過放電検出信号ＵＶＰを出力する。過放電検出回路３２０は、例えば、最小電圧Ｖｍｉｎを抵抗３２１と抵抗３２２とで分圧した電圧を、検出電圧３１５と比較するコンパレータ３２３を有し、最小電圧Ｖｍｉｎが所定の過放電検出閾値を下回るか否かをコンパレータ３２３により検出する。

差電圧増幅回路３３０は、最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの差分Ｄに比例する差電圧ＶＤＩＦＦを出力する。差電圧増幅回路３３０は、例えば、抵抗３３１，３３２，３３４，３３５とアンプ３３３とを備え、最大電圧Ｖｍａｘから最小電圧Ｖｍｉｎを減算した差分Ｄに比例する差電圧ＶＤＩＦＦを出力する。

セルバランス制御検出回路３４０は、差電圧ＶＤＩＦＦが所定のセルバランス制御閾値ＶＣＢを超えるか否かを検出し、差電圧ＶＤＩＦＦがセルバランス制御閾値ＶＣＢを超えることが検出された場合、セルバランス制御許可信号ＣＢを出力する。セルバランス制御検出回路３４０は、例えば、差電圧ＶＤＩＦＦとセルバランス制御閾値ＶＣＢとを比較するコンパレータ３４３を有する。セルバランス制御閾値ＶＣＢは、基準電圧３４４が抵抗３４１と抵抗３４２とにより分圧されることで生成される。

断線検出回路３５０は、差電圧ＶＤＩＦＦが所定の断線検出閾値ＶＯＷを超えるか否かを検出し、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを超えることが検出された場合、断線検出信号ＯＷを出力する。断線検出回路３５０は、例えば、差電圧ＶＤＩＦＦと断線検出閾値ＶＯＷとを比較するコンパレータ３５３を有する。断線検出閾値ＶＯＷは、基準電圧３４４が抵抗３５１と抵抗３５２とにより分圧されることで生成される。断線検出閾値ＶＯＷは、セルバランス制御閾値ＶＣＢよりも高く設定されている。

図５は、最大電圧検出部の構成の他の一例を示す図である。図５に示される最大電圧検出部７１Ｂは、図１に示される最大電圧検出部７１の一例である。最大電圧検出部７１Ｂは、レベルシフト回路４１０、最大電圧出力回路４２０、最大電圧セル特定回路４６０を備える。

レベルシフト回路４１０は、複数のセルのセル電圧をそれぞれレベルシフトして複数のレベルシフト電圧を生成する。レベルシフト回路４１０は、入力部がセルの正極に接続されるレベルシフト素子と、当該レベルシフト素子の出力部と共通グランドとの間に接続された定電流源とが直列に接続されたレベルシフト回路部を、複数のセルのそれぞれに対して備える。図５の場合、レベルシフト回路４１０は、３個のレベルシフト回路部を備える。

第１のレベルシフト回路部は、セル３１のセル電圧ＶＣ１をレベルシフトして、セル電圧ＶＣ１よりも低いレベルシフト電圧（ＶＣ１−Ｖｔｈ）を生成する。第１のレベルシフト回路部は、Ｎチャネル型のＭＯＳトランジスタ４１６と定電流源４１３とが直列に接続された構成を有する。ＭＯＳトランジスタ４１６は、ゲートがＶ１端子に接続され、ソースが定電流源４１３に接続され、ドレインがＶＤＤ端子に接続される。レベルシフト電圧（ＶＣ１−Ｖｔｈ）におけるＶｔｈは、ＭＯＳトランジスタ４１６のゲート−ソース間の閾値電圧である。定電流源４１３により生成された定電流がＭＯＳトランジスタ４１６に流れることによって、レベルシフト電圧（ＶＣ１−Ｖｔｈ）がＭＯＳトランジスタ４１６のソースから出力される。

第２のレベルシフト回路部は、セル３２のセル電圧ＶＣ２をレベルシフトして、セル電圧ＶＣ２よりも低いレベルシフト電圧（ＶＣ２−Ｖｔｈ）を生成する。第２のレベルシフト回路部は、Ｎチャネル型のＭＯＳトランジスタ４１５と定電流源４１２とが直列に接続された構成を有する。ＭＯＳトランジスタ４１５は、ゲートがＶ２端子に接続され、ソースが定電流源４１２に接続され、ドレインがＶＤＤ端子に接続される。レベルシフト電圧（ＶＣ２−Ｖｔｈ）におけるＶｔｈは、ＭＯＳトランジスタ４１５のゲート−ソース間の閾値電圧である。定電流源４１２により生成された定電流がＭＯＳトランジスタ４１５に流れることによって、レベルシフト電圧（ＶＣ２−Ｖｔｈ）がＭＯＳトランジスタ４１５のソースから出力される。

第３のレベルシフト回路部は、セル３３のセル電圧ＶＣ３をレベルシフトして、セル電圧ＶＣ３よりも低いレベルシフト電圧（ＶＣ３−Ｖｔｈ）を生成する。第３のレベルシフト回路部は、Ｎチャネル型のＭＯＳトランジスタ４１４と定電流源４１１とが直列に接続された構成を有する。ＭＯＳトランジスタ４１４は、ゲートがＶＤＤ端子に接続され、ソースが定電流源４１１に接続され、ドレインがＶＤＤ端子に接続される。レベルシフト電圧（ＶＣ３−Ｖｔｈ）におけるＶｔｈは、ＭＯＳトランジスタ４１４のゲート−ソース間の閾値電圧である。定電流源４１１により生成された定電流がＭＯＳトランジスタ４１４に流れることによって、レベルシフト電圧（ＶＣ３−Ｖｔｈ）がＭＯＳトランジスタ４１４のソースから出力される。

ＭＯＳトランジスタ４１４〜４１６は、それぞれ、入力部がセルの正極に接続されるレベルシフト素子の一例である。定電流源４１１〜４１３は、それぞれ、レベルシフト素子の出力部と共通グランドとの間に接続された定電流源の一例である。

ＭＯＳトランジスタ４１６のゲートがＶ１端子に接続されることにより、Ｖ１端子に流れる端子電流を略零にすることができる。また、Ｖ１端子はハイインピーダンスとなるので、Ｖ１端子に接続されるセル３１，３２のセル電圧を高精度に検出することができる。同様に、ＭＯＳトランジスタ４１５のゲートがＶ２端子に接続されることにより、Ｖ２端子に流れる端子電流を略零にすることができる。また、Ｖ２端子はハイインピーダンスとなるので、Ｖ２端子に接続されるセル３２，３３のセル電圧を高精度に検出することができる。

最上段のセル３３のセル電圧ＶＣ３が、最上段のアンプ４５１の反転入力端子にそのまま入力されると、回路の動作電圧が足りない、電源電圧と同じ電圧を出力することができないなどのため、アンプ４５１の非反転入力端子に入力される閾値電圧（Ｖｍａｘ−Ｖｔｈ）を生成することができない。そのため、アンプ４５１の反転入力端子には、セル電圧ＶＣ３よりも低いレベルシフト電圧（ＶＣ３−Ｖｔｈ）が入力される。

最大電圧出力回路４２０は、複数のセル電圧（この場合、３つのセル電圧ＶＣ１，ＶＣ２，ＶＣ３）のうち最も電圧値の高いセル電圧に対応する最大電圧ＶｍａｘをＶＳＳ端子の電位を基準に出力する。最大電圧出力回路４２０は、複数のレベルシフト電圧のうち対応するレベルシフト電圧を閾値電圧と比較して出力電圧を生成する差動増幅回路を複数のレベルシフト電圧のそれぞれに対して有する。図５の場合、最大電圧出力回路４２０は、３つの差動増幅回路４３０，４４０，４５０を有する。

差動増幅回路４３０は、レベルシフト電圧（ＶＣ１−Ｖｔｈ）を閾値電圧（Ｖｍａｘ−Ｖｔｈ）と比較して出力電圧Ｖａ１を生成する。差動増幅回路４４０は、レベルシフト電圧（ＶＣ２−Ｖｔｈ）を閾値電圧（Ｖｍａｘ−Ｖｔｈ）と比較して出力電圧Ｖａ２を生成する。差動増幅回路４５０は、レベルシフト電圧（ＶＣ３−Ｖｔｈ）を閾値電圧（Ｖｍａｘ−Ｖｔｈ）と比較して出力電圧Ｖａ３を生成する。

最大電圧出力回路４２０は、例えば、出力電圧Ｖａ１，Ｖａ２，Ｖａ３を同時に互いに比較することによって、３つのセル電圧ＶＣ１，ＶＣ２，ＶＣ３のうち最も電圧値の高いセル電圧に一致する最大電圧Ｖｍａｘを出力する。差動増幅回路４３０，４４０，４５０のそれぞれの出力部が最大電圧Ｖｍａｘの出力ノード４３３に対して並列に接続されていることによって、最大電圧出力回路４２０は、出力電圧Ｖａ１，Ｖａ２，Ｖａ３を同時に互いに比較できる。図５の場合、出力トランジスタ４３２，４４２，４５２のそれぞれのドレインが、出力ノード４３３に対して並列に接続されている。

出力ノード４３３は、ＶＳＳ端子の電位に抵抗分（例えば、図４に示された抵抗３１１，３１２）を介して接続されている。

図５において、最大電圧出力回路４２０は、出力トランジスタ４３２，４４２，４５２、電圧電流変換部４７１、カレントミラー４７２、電流電圧変換部４７３、補正回路４７４を備える。差動増幅回路４３０，４４０，４５０の機能は、上述の差動増幅回路１３０，１４０，１５０と同様である。

電圧電流変換部４７１は、最大電圧Ｖｍａｘを電流に変換する。電圧電流変換部４７１は、ＭＯＳトランジスタ４２１と定電流源４２２とによって、最大電圧Ｖｍａｘよりも低い変換電圧（Ｖｍａｘ−Ｖｔｈ）を生成する。変換電圧（Ｖｍａｘ−Ｖｔｈ）におけるＶｔｈは、ＭＯＳトランジスタ４２１のゲート−ソース間の閾値電圧である。変換電圧（Ｖｍａｘ−Ｖｔｈ）がＭＯＳトランジスタ４２３のゲートに入力されることによって、抵抗４２４に電流が流れる。これにより、電圧電流変換部４７１は、最大電圧Ｖｍａｘを、最大電圧Ｖｍａｘに対応する電流に変換できる。

カレントミラー４７２は、電圧電流変換部４７１により変換された電流をトランジスタ４２５，４３５，４４５，４５５により折り返し、折り返した電流を閾値トランジスタ４３６，４４６，４５６にそれぞれ入力する。

閾値トランジスタ４３６及び抵抗４３７は、カレントミラー４７２により折り返された電流を、セル３１の負極の電位を基準とする電圧に再変換することによって、閾値電圧（Ｖｍａｘ−Ｖｔｈ）を生成する。閾値トランジスタ１３６は、ゲートとドレインが互いに接続され、ソースが抵抗４３７を介してセル３１の負極の電位に接続されている。閾値トランジスタ４４６及び抵抗４４７、閾値トランジスタ４５６及び抵抗４５７についても同様である。

出力トランジスタ４３２，４４２，４５２は、出力ノード４３３に対して並列に接続されている。したがって、図２の場合と同様、出力電圧Ｖａ１，Ｖａ２，Ｖａ３のうち、非最大アンプの出力電圧はハイレベルになるので、出力トランジスタ４３２，４４２，４５２のうち、ハイレベルの出力電圧が入力される出力トランジスタは、オフとなる。一方、図２の場合と同様、最大アンプは、入力されるレベルシフト電圧と閾値電圧とが一致するように、出力トランジスタを動作させる出力電圧を生成する。したがって、出力ノード４３３に最大電圧Ｖｍａｘが生成される。

補正回路４７４は、ＭＯＳトランジスタ４４６及び抵抗４４７からＶ１端子に流れる端子電流（Ｖ１端子電流）が減少するように、Ｖ１端子電流と同じ補正電流をトランジスタ４２９により引き込む。これにより、セル３１〜３３のセル電圧の間のばらつきがＶ１端子電流によって大きくなることを抑制することができる。

同様に、補正回路４７４は、ＭＯＳトランジスタ４５６及び抵抗４５７からＶ２端子に流れる端子電流（Ｖ２端子電流）が減少するように、Ｖ２端子電流と同じ補正電流をトランジスタ４２８により引き込む。これにより、セル３１〜３３のセル電圧の間のばらつきがＶ２端子電流によって大きくなることを抑制することができる。

補正回路４７４は、カレントミラー４７２のトランジスタ４２６により折り返された電流をトランジスタ４２７で引き込むことによって、トランジスタ４２８，４２９による電流の引き込み量を調整するカレントミラーである。

最大電圧セル特定回路４６０は、複数の出力電圧（この場合、３つの出力電圧Ｖａ１，Ｖａ２，Ｖａ３）に基づいて、複数のセル（この場合、３つのセル３１，３２，３３）のうち最も電圧値の高いセルを特定する。最大電圧セル特定回路４６０は、例えば、定電流を生成する定電流源４６１，４６３，４６５と、判定トランジスタ４６２，４６４，４６６とを備える。最大電圧セル特定回路４６０の構成は、上述の最大電圧セル特定回路１６０と同様である。

図６は、最小電圧検出部の構成の他の一例を示す図である。図６に示される最小電圧検出部７２Ｂは、図１に示される最小電圧検出部７２の一例である。最小電圧検出部７２Ｂは、レベルシフト回路５１０、最小電圧出力回路５２０、最小電圧セル特定回路５６０を備える。

レベルシフト回路５１０は、複数のセルのセル電圧をそれぞれレベルシフトして複数のレベルシフト電圧を生成する。レベルシフト回路５１０は、定電流源５１１〜５１３と、ＭＯＳトランジスタ５１４〜５１６を有する。レベルシフト回路５１０は、レベルシフト回路４１０（図５参照）と同一の構成を有するので、レベルシフト回路５１０の構成についての説明は、レベルシフト回路４１０の構成についての上述の説明を援用する。また、レベルシフト回路５１０は、レベルシフト回路４１０と同一の構成を有するので、レベルシフト回路４１０と共通化して、一つのレベルシフト回路で構成されてもよい。

最小電圧出力回路５２０は、複数のセル電圧（この場合、３つのセル電圧ＶＣ１，ＶＣ２，ＶＣ３）のうち最も電圧値の低いセル電圧に対応する最小電圧ＶｍｉｎをＶＳＳ端子の電位を基準に出力する。最小電圧出力回路５２０は、複数のレベルシフト電圧のうち対応するレベルシフト電圧を閾値電圧と比較して出力電圧を生成する差動増幅回路を複数のレベルシフト電圧のそれぞれに対して有する。図６の場合、最小電圧出力回路５２０は、３つの差動増幅回路５３０，５４０，５５０を有する。

最小電圧出力回路５２０は、例えば、出力電圧Ｖｂ１，Ｖｂ２，Ｖｂ３を同時に互いに比較することによって、３つのセル電圧ＶＣ１，ＶＣ２，ＶＣ３のうち最も電圧値の低いセル電圧に一致する最小電圧Ｖｍｉｎを出力する。差動増幅回路５３０，５４０，５５０のそれぞれの出力部が最小電圧Ｖｍｉｎの出力ノード５３３に対して直列に接続されていることによって、最小電圧出力回路５２０は、出力電圧Ｖｂ１，Ｖｂ２，Ｖｂ３を同時に互いに比較できる。図６の場合、出力トランジスタ５３２，５４２，５５２のそれぞれのドレインが、出力ノード５３３に対して直列に接続されている。

出力ノード５３３は、ＶＳＳ端子の電位に抵抗分（例えば、図４に示された抵抗３２１，３２２）を介して接続されている。

図６において、最小電圧出力回路５２０は、出力トランジスタ５３２，５４２，５５２、電圧電流変換部５７１、カレントミラー５７２、電流電圧変換部５７３、補正回路５７４を備える。差動増幅回路５３０，５４０，５５０の機能は、上述の差動増幅回路４３０，４４０，４５０と同様である。

電圧電流変換部５７１は、ＭＯＳトランジスタ５２１，５２３と、定電流源５２２と、抵抗５２４とを備える。カレントミラー５７２は、トランジスタ５２５，５２６，５３５，５４５，５５５を備える。電流電圧変換部５７３は、閾値トランジスタ５３６，５４６，５５６と、抵抗５３７，５４７，５５７とを備える。補正回路５７４は、トランジスタ５２７〜５２９を備える。差動増幅回路５３０，５４０，５５０は、差動増幅回路４３０，４４０，４５０（図５参照）と同一の構成を有するので、差動増幅回路５３０，５４０，５５０の構成についての説明は、差動増幅回路４３０，４４０，４５０の構成についての上述の説明を援用する。

最小電圧セル特定回路５６０は、複数の出力電圧（この場合、３つの出力電圧Ｖｂ１，Ｖｂ２，Ｖｂ３）に基づいて、複数のセル（この場合、３つのセル３１，３２，３３）のうち最も電圧値の低いセルを特定する。最小電圧セル特定回路５６０は、定電流源５６１，５６３，５６５と、判定トランジスタ５６２，５６４，５６６とを備える。最小電圧セル特定回路５６０の構成は、上述の最小電圧セル特定回路２６０と同様である。

図７は、図１に示される制御回路７４の制御状態の遷移の一例を示す状態遷移図である。「Ｈｉｇｈ」は、その端子での信号レベルがハイレベルであることを表し、「Ｌｏｗ」は、その端子での信号レベルがローレベルであることを表す。

制御回路７４は、通常状態において、差電圧ＶＤＩＦＦがセルバランス制御閾値ＶＣＢを超えることが図４のセルバランス制御検出回路３４０により検出された場合、最大電圧セル特定回路で特定されたセルを放電させる。セルバランス制御検出回路３４０は、差電圧ＶＤＩＦＦがセルバランス制御閾値ＶＣＢを超えることが検出された場合、セルバランス制御許可信号ＣＢを出力する。

制御回路７４は、判定信号Ｍａ１がハイレベルのとき、ＯＵＴ１端子の信号レベルをハイレベルにする放電指令信号ＯＵＴ１＿ＣＮＴを出力することによって、セル３１を放電させる（セルバランス制御状態１）。制御回路７４は、判定信号Ｍａ２がハイレベルのとき、ＯＵＴ２端子の信号レベルをハイレベルにする放電指令信号ＯＵＴ２＿ＣＮＴを出力することによって、セル３２を放電させる（セルバランス制御状態２）。制御回路７４は、判定信号Ｍａ３がハイレベルのとき、ＯＵＴ３端子の信号レベルをハイレベルにする放電指令信号ＯＵＴ３＿ＣＮＴを出力することによって、セル３３を放電させる（セルバランス制御状態３）。

このように、最大電圧セル特定回路によって特定された、最大電圧Ｖｍａｘを有するセルを、強制的に放電させることができる。よって、セル間のセル電圧のばらつきを高精度に抑えることができ、二次電池３０を高精度に保護することができる。

制御回路７４は、いずれかのセルバランス制御状態において、差電圧ＶＤＩＦＦがセルバランス制御閾値ＶＣＢを下回ることが図４のセルバランス制御検出回路３４０により検出された場合、セルバランス制御によりセル電圧のばらつきが抑制されたと判定する。制御回路７４は、この場合、最大電圧セル特定回路で特定されたセルを放電させることを停止させる。これにより、各セルバランス制御状態から通常状態に遷移する。

一方、制御回路７４は、いずれかのセルバランス制御状態において、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを超えることが図４の断線検出回路３５０により検出された場合、最大電圧セル特定回路で特定されたセルに接続される配線が断線したと判定する。いずれかのセルバランス制御状態は、最大電圧セル特定回路で特定されたセルの放電を指令している状態を表す。

例えば図１において、セル３３のセル電圧が最大電圧Ｖｍａｘであるときにセル３３の負極に接続される配線５３が断線していた場合を考える。この場合、判定信号Ｍａ３がハイレベルとなるので、制御回路７４は、ＯＵＴ３端子の信号レベルをハイレベルにする放電指令信号ＯＵＴ３＿ＣＮＴを出力することによって、セル３３を放電させる（セルバランス制御状態３）。このとき、放電トランジスタ２３ａはオンとなる。放電トランジスタ２３ａがオンの状態で、配線５３が断線していなければ、セル３３のセル電圧が、そのまま、最大電圧検出部７１と最小電圧検出部７２のそれぞれに入力される。しかし、放電トランジスタ２３ａがオンの状態で、配線５３が断線していると、略零の電圧が、最大電圧検出部７１と最小電圧検出部７２のそれぞれに入力される。よって、配線５３が断線している場合、最小電圧出力回路から出力される最小電圧Ｖｍｉｎは低下して略零となり、差電圧ＶＤＩＦＦが上昇する。したがって、制御回路７４は、セルバランス制御状態３において、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを超えることが断線検出回路３５０により検出された場合、セル３３に接続される配線５３と配線５４のいずれかが断線したと判定できる（断線検出状態３）。

例えば、制御回路７４は、断線検出状態３において、ＣＯＵＴ端子の信号レベルをローレベルにする充電制御信号ＣＯ＿ＣＮＴを出力することによって、二次電池３０の充電を禁止してもよい。または、制御回路７４は、断線検出状態３において、ＤＯＵＴ端子の信号レベルをローレベルにする放電制御信号ＤＯ＿ＣＮＴを出力することによって、二次電池３０の放電を禁止してもよい。

制御回路７４は、断線検出状態３において、差電圧ＶＤＩＦＦがセルバランス制御閾値ＶＣＢを下回ることがセルバランス制御検出回路３４０により検出された場合、断線が解消された（配線５３と配線５４の接続状態が正常になった）と判定する。この場合、制御回路７４の制御状態は、断線検出状態３から通常状態に遷移する。

同様に、制御回路７４は、セルバランス制御状態１において、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを超えることが断線検出回路３５０により検出された場合、セル３１に接続される配線５１と配線５２のいずれかが断線したと判定できる（断線検出状態１）。制御回路７４は、断線検出状態１において、差電圧ＶＤＩＦＦがセルバランス制御閾値ＶＣＢを下回ることがセルバランス制御検出回路３４０により検出された場合、断線が解消された（配線５１と配線５２の接続状態が正常になった）と判定する。この場合、制御回路７４の制御状態は、断線検出状態１から通常状態に遷移する。

同様に、制御回路７４は、セルバランス制御状態２において、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを超えることが断線検出回路３５０により検出された場合、セル３２に接続される配線５２と配線５３のいずれかが断線したと判定できる（断線検出状態２）。制御回路７４は、断線検出状態２において、差電圧ＶＤＩＦＦがセルバランス制御閾値ＶＣＢを下回ることがセルバランス制御検出回路３４０により検出された場合、断線が解消された（配線５２と配線５３の接続状態が正常になった）と判定する。この場合、制御回路７４の制御状態は、断線検出状態２から通常状態に遷移する。

制御回路７４は、セルバランス制御を実施するタイミング以外でも断線チェックを実施できるように、通常状態において、最小電圧Ｖｍｉｎと断線チェック閾値ＶＯＷＨとの大小関係を比較してもよい。同様に、制御回路７４は、セルバランス制御を実施するタイミング以外でも断線チェックを実施できるように、通常状態において、最大電圧Ｖｍａｘと断線チェック閾値ＶＯＷＬとの大小関係を比較してもよい。断線チェック閾値ＶＯＷＨ，ＶＯＷＬは、断線検出閾値ＶＯＷよりも高く設定された電圧である。断線チェック閾値ＶＯＷＨは、断線チェック閾値ＶＯＷＬよりも高く設定された電圧である。

制御回路７４は、最小電圧Ｖｍｉｎが断線チェック閾値ＶＯＷＨを超えることが電圧検出部７３により検出された場合、各セルが充電されて二次電池３０の蓄電状態が満状態に近づいていると判定できる。一方、制御回路７４は、最大電圧Ｖｍａｘが断線チェック閾値ＶＯＷＬを下回ることが電圧検出部７３により検出された場合、各セルが放電されて二次電池３０の蓄電状態が空状態に近づいていると判定できる。つまり、制御回路７４は、二次電池３０の充電途中と放電途中において断線チェックを実施できる。制御回路７４は、例えば、各セルに接続される配線の断線チェックをセル単位で順番に実施する。

制御回路７４は、通常状態において、最小電圧Ｖｍｉｎが断線チェック閾値ＶＯＷＨを超えることが電圧検出部７３により検出された場合、断線チェックのためにセル３１を放電させる（断線チェック状態１）。あるいは、制御回路７４は、通常状態において、最大電圧Ｖｍａｘが断線チェック閾値ＶＯＷＬを下回ることが電圧検出部７３により検出された場合、断線チェックのためにセル３１を放電させる（断線チェック状態１）。制御回路７４は、断線チェック状態１において、ＯＵＴ１端子の信号レベルをハイレベルにする放電指令信号ＯＵＴ１＿ＣＮＴを出力することによって、セル３１を放電させる。

制御回路７４は、断線チェック状態１において、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを超えることが断線検出回路３５０により検出された場合、セル３１に接続される配線５１と配線５２のいずれかが断線したと判定できる（断線検出状態１）。一方、制御回路７４は、断線チェック状態１において、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを下回ることが断線検出回路３５０により検出された場合、セル３１に接続される配線５１と配線５２のいずれもが断線していないと判定できる。

制御回路７４は、断線チェック状態１において、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを下回ることが断線検出回路３５０により検出された場合、断線チェックのためにセル３２を放電させる（断線チェック状態２）。制御回路７４は、断線チェック状態２において、ＯＵＴ２端子の信号レベルをハイレベルにする放電指令信号ＯＵＴ２＿ＣＮＴを出力することによって、セル３２を放電させる。

制御回路７４は、断線チェック状態２において、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを超えることが断線検出回路３５０により検出された場合、セル３２に接続される配線５２と配線５３のいずれかが断線したと判定できる（断線検出状態２）。一方、制御回路７４は、断線チェック状態２において、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを下回ることが断線検出回路３５０により検出された場合、セル３２に接続される配線５２と配線５３のいずれもが断線していないと判定できる。

制御回路７４は、断線チェック状態２において、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを下回ることが断線検出回路３５０により検出された場合、断線チェックのためにセル３３を放電させる（断線チェック状態３）。制御回路７４は、断線チェック状態３において、ＯＵＴ３端子の信号レベルをハイレベルにする放電指令信号ＯＵＴ３＿ＣＮＴを出力することによって、セル３３を放電させる。

制御回路７４は、断線チェック状態３において、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを超えることが断線検出回路３５０により検出された場合、セル３３に接続される配線５３と配線５４のいずれかが断線したと判定できる（断線検出状態３）。一方、制御回路７４は、断線チェック状態３において、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを下回ることが断線検出回路３５０により検出された場合、セル３３に接続される配線５３と配線５４のいずれもが断線していないと判定できる。

断線チェック状態３において、差電圧ＶＤＩＦＦが断線検出閾値ＶＯＷを下回ることが断線検出回路３５０により検出された場合、制御回路７４の制御状態は、断線チェック状態３から通常状態に遷移する。

なお、図７には示されていないが、制御回路７４は、通常状態において、過充電検出信号ＯＶＰ（図４参照）が出力されたとき、充電制御トランジスタ１をオフさせるローレベルの信号をＣＯＵＴ端子から出力させる。これにより、放電制御トランジスタ２のオン状態／オフ状態にかかわらず、二次電池３０に構成されるセル３１〜３３を過充電から保護できる。

また、図７には示されていないが、制御回路７４は、通常状態において、過放電検出信号ＵＶＰ（図４参照）が出力されたとき、放電制御トランジスタ２をオフさせるローレベルの信号をＤＯＵＴ端子から出力させる。これにより、充電制御トランジスタ１のオン状態／オフ状態にかかわらず、二次電池３０に構成されるセル３１〜３３を過放電から保護できる。

また、制御回路７４は、通常状態において、差電圧ＶＤＩＦＦがセルバランス制御閾値ＶＣＢを超えることが図４のセルバランス制御検出回路３４０により検出された場合、最小電圧セル特定回路で特定されたセル以外のセルを放電させてセルバランス制御を実施してもよい。例えば、制御回路７４は、判定信号Ｍｉ１がローレベルで且つ判定信号Ｍｉ２，Ｍｉ３がハイレベルのとき、ＯＵＴ２，ＯＵＴ３端子の信号レベルをハイレベルにする放電指令信号ＯＵＴ２＿ＣＮＴ，ＯＵＴ３＿ＣＮＴを出力することによって、セル３２，３３を放電させる。判定信号Ｍｉ２又は判定信号Ｍｉ３がローレベルのときも同様である。

図８は、電池パックの構成の他の一例を示す図である。図８に示される電池パック１０００は、二次電池３０と、電池保護装置８００とを内蔵して備える。図８の電池パック１０００の構成のうち図１の電池パック１００と同様の構成についての説明は、上述の説明を援用することで省略する。電池保護装置８００は、セルバランス回路７２０と、電池保護回路７００とを備える。

セルバランス回路７２０は、二次電池３０に含まれる４つのセル３１〜３４間のセル電圧のばらつきを低減する均等化回路の一例である。セルバランス回路７２０は、４個のセルバランス回路部を備える。第１のセルバランス回路部は、セル３１に配線５１，５２を介して並列に接続されている。第２のセルバランス回路部は、セル３２に配線５２，５３を介して並列に接続されている。第３のセルバランス回路部は、セル３３に配線５３，５４を介して並列に接続されている。第４のセルバランス回路部は、セル３４に配線５４，５５を介して並列に接続されている。配線５１〜５５は、それぞれ、ＶＳＳ端子、Ｖ１端子、Ｖ２端子、Ｖ３端子、ＶＤＤ端子に接続されている。

第１のセルバランス回路部は、ＯＵＴ１端子からの指令信号に従って、セル３１を放電させる。第２のセルバランス回路部は、ＯＵＴ１端子からの指令信号に従って、セル３２を放電させる。第３のセルバランス回路部は、ＯＵＴ２端子からの指令信号に従って、セル３３を放電させる。第４のセルバランス回路部は、ＯＵＴ２端子からの指令信号に従って、セル３４を放電させる。つまり、一つのＯＵＴ端子からの指令信号に従って、２セル分のセルバランス制御を行うことで、セルバランス制御用の出力端子の数をセル数の半分に減らすことができる。

例えば、電池保護回路７００は、デコーダ７５と、６つのスイッチ７５ａ〜７５ｆとを備える。

デコーダ７５は、セル３１を放電させることを指令する放電指令信号ＯＵＴ１＿ＣＮＴが入力された場合、スイッチ７５ａ〜７５ｆのうちスイッチ７５ａのみをオンさせる。これにより、ＯＵＴ１端子のレベルはＶＳＳ端子の電位に切り替わるため、ＰＭＯＳ放電トランジスタ７２５はオンとなり、ＮＭＯＳ放電トランジスタ７２６はオフとなる。よって、セル３１を放電抵抗７２１及びＰＭＯＳ放電トランジスタ７２５を経由して放電させることができる。

デコーダ７５は、セル３１を放電させることを指令する放電指令信号ＯＵＴ１＿ＣＮＴが入力されず且つセル３２を放電させることを指令する放電指令信号ＯＵＴ２＿ＣＮＴが入力されない場合、スイッチ７５ａ〜７５ｆのうちスイッチ７５ｂのみをオンさせる。これにより、ＯＵＴ１端子のレベルはＶ１端子の電位に切り替わるため、ＰＭＯＳ放電トランジスタ７２５はオフとなり、ＮＭＯＳ放電トランジスタ７２６はオフとなる。よって、セル３１，３２のセルバランス制御による放電を停止することができる。

デコーダ７５は、セル３２を放電させることを指令する放電指令信号ＯＵＴ２＿ＣＮＴが入力された場合、スイッチ７５ａ〜７５ｆのうちスイッチ７５ｃのみをオンさせる。これにより、ＯＵＴ１端子のレベルはＶ２端子の電位に切り替わるため、ＰＭＯＳ放電トランジスタ７２５はオフとなり、ＮＭＯＳ放電トランジスタ７２６はオンとなる。よって、セル３２を放電抵抗７２２及びＮＭＯＳ放電トランジスタ７２６を経由して放電させることができる。

デコーダ７５は、セル３３を放電させることを指令する放電指令信号ＯＵＴ３＿ＣＮＴが入力された場合、スイッチ７５ａ〜７５ｆのうちスイッチ７５ｄのみをオンさせる。これにより、ＯＵＴ２端子のレベルはＶ２端子の電位に切り替わるため、ＰＭＯＳ放電トランジスタ７２７はオンとなり、ＮＭＯＳ放電トランジスタ７２８はオフとなる。よって、セル３３を放電抵抗７２３及びＰＭＯＳ放電トランジスタ７２７を経由して放電させることができる。

デコーダ７５は、セル３３を放電させることを指令する放電指令信号ＯＵＴ３＿ＣＮＴが入力されず且つセル３４を放電させることを指令する放電指令信号ＯＵＴ４＿ＣＮＴが入力されない場合、スイッチ７５ａ〜７５ｆのうちスイッチ７５ｅのみをオンさせる。これにより、ＯＵＴ２端子のレベルはＶ３端子の電位に切り替わるため、ＰＭＯＳ放電トランジスタ７２７はオフとなり、ＮＭＯＳ放電トランジスタ７２８はオフとなる。よって、セル３３，３４のセルバランス制御による放電を停止することができる。

デコーダ７５は、セル３４を放電させることを指令する放電指令信号ＯＵＴ４＿ＣＮＴが入力された場合、スイッチ７５ａ〜７５ｆのうちスイッチ７５ｆのみをオンさせる。これにより、ＯＵＴ２端子のレベルはＶＤＤ端子の電位に切り替わるため、ＰＭＯＳ放電トランジスタ７２７はオフとなり、ＮＭＯＳ放電トランジスタ７２８はオンとなる。よって、セル３４を放電抵抗７２４及びＮＭＯＳ放電トランジスタ７２８を経由して放電させることができる。

このように、一つのＯＵＴ端子の出力レベルを３値にすることにより、一つのＯＵＴ端子で２セル分のセルバランス制御が可能となる。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形、改良、置換及び組み合わせを行うことができる。

例えば、二次電池３０に構成されるセルの直列数は、任意である。また、トランジスタ１，２の配置位置は、図示の位置に対して互いに置換されてもよい。

また、充電制御用トランジスタ１及び放電制御用トランジスタ２がマイナス側電源経路９ｂに挿入された形態に限られず、充電制御用トランジスタ１及び放電制御用トランジスタ２がプラス側電源経路９ａに挿入されてもよい。

また、セルバランス回路は、電池保護回路の外部に配置されてもよい。

１充電制御用トランジスタ
２放電制御用トランジスタ
２０，７２０セルバランス回路
３０二次電池
３１〜３４セル
５１〜５５配線
７０，７００電池保護回路
７１，７１Ａ最大電圧検出部
７２，７２Ａ最小電圧検出部
７３電圧検出部
７４制御回路
７５デコーダ
８０，８００電池保護装置
９０負荷
１００，１０００電池パック
１１０，２１０，４１０，５１０レベルシフト回路
１２０，４２０最大電圧出力回路
１３０，１４０，１５０，２３０，２４０，２５０差動増幅回路
１６０，４６０最大電圧セル特定回路
２２０，５２０最小電圧出力回路
２６０，５６０最小電圧セル特定回路
３１０過充電検出回路
３２０過放電検出回路
３３０差電圧増幅回路
３４０セルバランス制御検出回路
３５０断線検出回路
４３０，４４０，４５０，５３０，５４０，５５０差動増幅回路

Claims

複数のセルを有する二次電池を保護する電池保護装置に使用される電池制御回路であって、
前記複数のセルのセル電圧をそれぞれレベルシフトして複数のレベルシフト電圧を生成するレベルシフト回路と、
前記複数のレベルシフト電圧のうち対応するレベルシフト電圧を閾値電圧と比較して出力電圧を生成する差動増幅回路を前記複数のレベルシフト電圧のそれぞれに対して有し、複数の前記出力電圧を同時に比較することによって、複数の前記セル電圧のうち最も電圧値の高いセル電圧に対応する最大電圧を出力する最大電圧出力回路と、
前記最大電圧に基づいて、前記二次電池の過充電を検出する過充電検出回路と、を備え、
前記最大電圧出力回路は、前記最大電圧を電流に変換し、変換した電流を前記複数のセルのそれぞれの負極の電位を基準とする電圧に再変換することによって前記閾値電圧を生成する、電池制御回路。
複数の前記出力電圧に基づいて、前記複数のセルのうち最も電圧値の高いセルを特定する最大電圧セル特定回路を備える、請求項１に記載の電池制御回路。
前記最大電圧セル特定回路で特定されたセルを放電させる制御回路を備える、請求項２に記載の電池制御回路。
複数の前記差動増幅回路は、それぞれ、前記出力電圧が入力される出力スイッチング素子を有し、
複数の前記出力スイッチング素子は、前記最大電圧の出力ノードに対して並列に接続されている、請求項１から３のいずれか一項に記載の電池制御回路。
複数のセルを有する二次電池を保護する電池保護装置に使用される電池制御回路であって、
前記複数のセルのセル電圧をそれぞれレベルシフトして複数のレベルシフト電圧を生成するレベルシフト回路と、
前記複数のレベルシフト電圧のうち対応するレベルシフト電圧を閾値電圧と比較して出力電圧を生成する差動増幅回路を前記複数のレベルシフト電圧のそれぞれに対して有し、複数の前記出力電圧を同時に比較することによって、複数の前記セル電圧のうち最も電圧値の低いセル電圧に対応する最小電圧を出力する最小電圧出力回路と、
前記最小電圧に基づいて、前記二次電池の過放電を検出する過放電検出回路と、を備え、
前記最小電圧出力回路は、前記最小電圧を電流に変換し、変換した電流を前記複数のセルのそれぞれの負極の電位を基準とする電圧に再変換することによって前記閾値電圧を生成する、電池制御回路。
複数の前記出力電圧に基づいて、前記複数のセルのうち最も電圧値の低いセルを特定する最小電圧セル特定回路を備える、請求項５に記載の電池制御回路。
複数の前記差動増幅回路は、それぞれ、前記出力電圧が入力される出力スイッチング素子を有し、
複数の前記出力スイッチング素子は、前記最小電圧の出力ノードに対して直列に接続されている、請求項５又は６に記載の電池制御回路。
複数のセルを有する二次電池を保護する電池保護装置に使用される電池制御回路であって、
前記複数のセルのセル電圧をそれぞれレベルシフトして複数のレベルシフト電圧を生成するレベルシフト回路と、
前記複数のレベルシフト電圧のうち対応するレベルシフト電圧を閾値電圧と比較して第１の出力電圧を生成する差動増幅回路を前記複数のレベルシフト電圧のそれぞれに対して有し、複数の前記第１の出力電圧を同時に比較することによって、複数の前記セル電圧のうち最も電圧値の高いセル電圧に対応する最大電圧を出力する最大電圧出力回路と、
前記複数のレベルシフト電圧のうち対応するレベルシフト電圧を閾値電圧と比較して第２の出力電圧を生成する差動増幅回路を前記複数のレベルシフト電圧のそれぞれに対して有し、複数の前記第２の出力電圧を同時に比較することによって、複数の前記セル電圧のうち最も電圧値の低いセル電圧に対応する最小電圧を出力する最小電圧出力回路と、を備え、
前記最大電圧出力回路は、前記最大電圧を電流に変換し、変換した電流を前記複数のセルのそれぞれの負極の電位を基準とする電圧に再変換することによって前記閾値電圧を生成し、
前記最小電圧出力回路は、前記最小電圧を電流に変換し、変換した電流を前記複数のセルのそれぞれの負極の電位を基準とする電圧に再変換することによって前記閾値電圧を生成する、電池制御回路。
前記最大電圧と前記最小電圧との差が所定の断線検出閾値を超えるか否かを検出する断線検出回路と、
前記複数のセルのうち一のセルの放電を指令している状態で前記差が前記断線検出閾値を超えることが前記断線検出回路により検出された場合、前記一のセルに接続される配線が断線したと判定する制御回路とを備える、請求項８に記載の電池制御回路。
複数の前記第１の出力電圧に基づいて、前記複数のセルのうち最も電圧値の高いセルを特定する最大電圧セル特定回路を備え、
前記一のセルは、前記最大電圧セル特定回路で特定されたセルである、請求項９に記載の電池制御回路。
複数の前記第１の出力電圧に基づいて、前記複数のセルのうち最も電圧値の高いセルを特定する最大電圧セル特定回路を備える、請求項８又は９に記載の電池制御回路。
前記最大電圧と前記最小電圧との差が所定のセルバランス制御閾値を超えるか否かを検出するセルバランス制御検出回路と、
前記差が前記セルバランス制御閾値を超えることが前記セルバランス制御検出回路により検出された場合、前記最大電圧セル特定回路で特定されたセルを放電させる制御回路を備える、請求項１１に記載の電池制御回路。
前記最大電圧と前記最小電圧との差が、前記セルバランス制御閾値よりも高い断線検出閾値を超えるか否かを検出する断線検出回路を備え、
前記制御回路は、前記最大電圧セル特定回路で特定されたセルの放電を指令している状態で前記差が前記断線検出閾値を超えることが前記断線検出回路により検出された場合、前記最大電圧セル特定回路で特定されたセルに接続される配線が断線したと判定する、請求項１２に記載の電池制御回路。
前記レベルシフト回路は、入力部がセルの正極に接続されるレベルシフト素子と、前記レベルシフト素子の出力部と共通グランドとの間に接続された定電流源とが直列に接続されたレベルシフト回路部を、前記複数のセルのそれぞれに対して備え、
複数の前記レベルシフト回路部は、それぞれ、前記複数のセルのうち対応するセルのセル電圧よりも低いレベルシフト電圧を前記出力部から出力する、請求項１から１３のいずれか一項に記載の電池制御回路。