JP6562363B2 - 多層導電性パターンインダクタ及びその製造方法 - Google Patents

Description

本発明は、多層導電性パターンインダクタ及びその製造方法に関する。

チップ電子部品の一つであるインダクタ（ｉｎｄｕｃｔｏｒ）は、抵抗、キャパシタと共に電子回路をなしてノイズ（Ｎｏｉｓｅ）を除去する代表的な受動素子である。

薄膜型インダクタは、メッキで内部コイル部を形成した後、磁性体粉末及び樹脂を混合させた磁性体粉末−樹脂複合体を硬化して磁性体本体を製造し、磁性体本体の外側に外部電極を形成して製造される。

特開２００６−２７８４７９号公報 特開１９９８−２４１９８３号公報

本発明の目的は、内部コイル部の断面積を増加させて直流抵抗（Ｒｄｃ）を減少させた多層導電性パターンインダクタ及びその製造方法を提供することである。

本発明の一実施形態によれば、磁性体本体の内部に埋設され、絶縁基板の一面と他面に配置されたコイル導体が連結されて形成された内部コイル部を含み、上記コイル導体は２層以上で形成された導電性パターン、上記導電性パターンを被覆する表面メッキ層、及び上記表面メッキ層の上面上に形成された上部メッキ層を含む多層導電性パターンインダクタが提供される。

本発明によれば、内部コイル部の断面積を増加させ、直流抵抗（Ｒｄｃ）特性を向上させることができる。

本発明の一実施形態による多層導電性パターンインダクタの内部コイル部を示す概略斜視図である。 図１のＩ−Ｉ'線に沿う断面図である。 図２の'Ａ'部分の一実施形態を拡大して示す概略図である。 図２の'Ａ'部分の他の実施形態を拡大して示す概略図である。 （ａ）〜（ｈ）は本発明の一実施形態による多層導電性パターンインダクタの製造方法を順次示す図である。 本発明の一実施形態による導電性パターンを形成する工程を順次示す図である。 本発明の一実施形態による導電性パターンを形成する工程を順次示す図である。 本発明の一実施形態による導電性パターンを形成する工程を順次示す図である。 本発明の一実施形態による導電性パターンを形成する工程を順次示す図である。 本発明の一実施形態による導電性パターンを形成する工程を順次示す図である。 本発明の一実施形態による導電性パターンを形成する工程を順次示す図である。 本発明の一実施形態による表面メッキ層を形成する工程を示す図である。 本発明の一実施形態による上部メッキ層を形成する工程を示す図である。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

多層導電性パターンインダクタ
図１は、本発明の一実施形態による多層導電性パターンインダクタの内部コイル部を示す概略斜視図である。

図１を参照すると、多層導電性パターンインダクタ１００の一例として電源供給回路の電源ラインに用いられる薄膜型インダクタが開示される。

本発明の一実施形態による多層導電性パターンインダクタ１００は、磁性体本体５０、上記磁性体本体５０の内部に埋設された内部コイル部４０、及び上記磁性体本体５０の外側に配置されて上記内部コイル部４０と電気的に連結された第１及び第２の外部電極８１、８２を含む。

本発明の一実施形態による多層導電性パターンインダクタ１００において、「長さ」方向は図１の「Ｌ」方向、「幅」方向は「Ｗ」方向、「厚さ」方向は「Ｔ」方向と定義する。

上記磁性体本体５０は、多層導電性パターンインダクタ１００の外観をなし、磁気特性を示す材料であれば特に制限されず、例えば、フェライト又は金属磁性体粉末が充填されて形成されることができる。

上記フェライトは、例えば、Ｍｎ−Ｚｎ系フェライト、Ｎｉ−Ｚｎ系フェライト、Ｎｉ−Ｚｎ−Ｃｕ系フェライト、Ｍｎ−Ｍｇ系フェライト、Ｂａ系フェライト又はＬｉ系フェライトなどであればよい。

上記金属磁性体粉末は、Ｆｅ、Ｓｉ、Ｃｒ、Ａｌ及びＮｉからなる群から選択されたいずれか一つ以上を含み、例えば、Ｆｅ−Ｓｉ−Ｂ−Ｃｒ系非晶質金属であればよいが、必ずしもこれに制限されるものではない。

上記金属磁性体粉末は、粒径が０．１μｍ〜３０μｍであり、エポキシ（ｅｐｏｘｙ）樹脂又はポリイミド（ｐｏｌｙｉｍｉｄｅ）などの熱硬化性樹脂に分散された形で含まれることができる。

上記磁性体本体５０の内部に配置された内部コイル部４０は、絶縁基板２０の一面に形成された第１のコイル導体４１と、上記絶縁基板２０の一面と対向する他面に形成された第２のコイル導体４２が連結されて形成される。

上記第１及び第２のコイル導体４１、４２は、電気メッキを施して形成されることができるが、必ずしもこれに制限されるものではない。

上記第１及び第２のコイル導体４１、４２は、絶縁膜（図示せず）で被覆され、磁性体本体５０をなす磁性材料と直接接触しない。

上記絶縁基板２０は、例えば、ポリプロピレングリコール（ＰＰＧ）基板、フェライト基板又は金属系軟磁性基板などで形成される。

上記絶縁基板２０の中央部は貫通されてホールを形成し、上記ホールは磁性材料で充填されてコア部５５を形成する。磁性材料で充填されるコア部５５を形成することにより、インダクタンス（Ｌｓ）を向上させることができる。

上記第１及び第２のコイル導体４１、４２のそれぞれは、上記絶縁基板２０の同一平面上に形成される平面コイル状であればよい。

上記第１及び第２のコイル導体４１、４２は、螺旋（ｓｐｉｒａｌ）状に形成され、上記絶縁基板２０の一面と他面に形成された第１及び第２のコイル導体４１、４２は、上記絶縁基板２０を貫通して形成されるビア（図示せず）を介して電気的に接続される。

上記第１及び第２のコイル導体４１、４２とビアは、電気伝導性に優れた金属を含んで形成され、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、銅（Ｃｕ）、白金（Ｐｔ）又はこれらの合金などで形成されることができる。

インダクタの主な特性の一つである直流抵抗（Ｒｄｃ）は、内部コイル部を形成するコイル導体の断面積が大きいほど低くなる。また、インダクタのインダクタンスは、磁束が通る磁性体の面積が大きいほど大きくなる。

したがって、直流抵抗（Ｒｄｃ）を低くし、インダクタンスを向上させるためには、内部コイル部を形成するコイル導体の断面積を増加させ、磁性体が占める体積を増加させることが必要である。

コイル導体の断面積を増加させるための方法としては、コイルの幅を増加させる方法とコイルの厚さを増加させる方法がある。

しかしながら、コイルの幅を増加させる場合は、隣接したコイル間のショート（ｓｈｏｒｔ）が発生する可能性が非常に大きくなり、具現可能なコイルの巻数の限界が生じ、磁性体の体積が縮小するため、効率が低下し、高容量製品を具現するのに限界がある。

よって、コイルの幅に対してコイルの厚さを増加させて高いアスペクト比（Ａｓｐｅｃｔ Ｒａｔｉｏ、ＡＲ）を有する構造のコイル導体が求められている。

コイル導体のアスペクト比（ＡＲ）とは、コイルの厚さをコイルの幅で割った値をいう。コイルの幅の増加量よりコイルの厚さの増加量が大きいほど、高いアスペクト比（ＡＲ）を具現することができる。

しかしながら、従来のようにメッキレジストを露光及び現像工程を通じてパターニングしメッキするパターンメッキ法を行ってコイル導体を形成する場合、コイルの厚さを厚くするためにはメッキレジストの厚さを厚くしなければならないが、メッキレジストの厚さを厚くするほどメッキレジストの下部の露光が円滑ではないという露光工程の限界があるため、コイルの厚さを増加させるのに困難があった。

また、厚いメッキレジストがその形態を維持するためには一定幅以上を有さなければならないが、メッキレジストを除去した後、そのメッキレジストの幅が隣接したコイル間の間隔となるため、隣接したコイル間の間隔が広くなり、直流抵抗（Ｒｄｃ）及びインダクタンス（Ｌｓ）特性を向上させるのに限界があった。

一方、特許文献２は、レジスト膜の厚さによる露光の限界を解決するために、露光及び現像して第１のレジストパターンを形成した後、第１のメッキ導体パターンを形成し、第１のレジストパターン上に再度露光及び現像して第２のレジストパターンを形成した後、第２のメッキ導体パターンを形成する工程を開示している。

しかしながら、特許文献２のようにパターンメッキ法のみを行って内部コイル部を形成する場合は、内部コイル部の断面積を増加させるのに限界があり、隣接したコイル間の間隔が広くなるため、直流抵抗（Ｒｄｃ）及びインダクタンス（Ｌｓ）特性を向上させるのに困難がある。

よって、本発明の一実施形態では、導電性パターンを２層以上で形成し、上記導電性パターンを被覆する表面メッキ層を形成し、上記表面メッキ層の上面上に上部メッキ層をさらに形成することにより、高いアスペクト比（ＡＲ）を有し、断面積が増加し、隣接したコイル間の間隔を狭くし且つ隣接したコイル間のショート（ｓｈｏｒｔ）の発生を防止することができるコイル導体を具現することができるようにした。

なお、本発明の一実施形態による第１及び第２のコイル導体４１、４２の具体的な構造及び製造方法については後述する。

図２は、図１のＩ−Ｉ'線に沿う断面図である。

図２を参照すると、上記第１及び第２のコイル導体４１、４２は、絶縁基板２０上に形成された第１の導電性パターン６１ａ、上記第１の導電性パターン６１ａの上面上に形成された第２の導電性パターン６１ｂ、上記第１及び第２の導電性パターン６１ａ、６１ｂを被覆する表面メッキ層６２、及び上記表面メッキ層の上面上に形成された上部メッキ層６３を含む。

上記絶縁基板２０の一面に形成された第１のコイル導体４１の一端部は磁性体本体５０の長さ（Ｌ）方向の一端面に露出し、絶縁基板２０の他面に形成された第２のコイル導体４２の一端部は磁性体本体５０の長さ（Ｌ）方向の他端面に露出する。

しかしながら、必ずしもこれに制限されず、上記第１及び第２のコイル導体４１、４２のそれぞれの一端部は上記磁性体本体５０の少なくとも一面に露出してもよい。

上記磁性体本体５０の端面に露出する上記第１及び第２のコイル導体４１、４２のそれぞれと接続するように、上記磁性体本体５０の外側に第１及び第２の外部電極８１、８２が形成される。

図３は、図２の'Ａ'部分の一実施形態を拡大して示す概略図である。

図３を参照すると、本発明の一実施形態による導電性パターン６１は第１の導電性パターン６１ａ及び上記第１の導電性パターン６１ａの上面上に形成された第２の導電性パターン６１ｂを含み、上記導電性パターン６１は表面メッキ層６２で被覆され、上記表面メッキ層６２の上面上には上部メッキ層６３がさらに形成される。

上記導電性パターン６１は、絶縁基板２０上に露光及び現像工程を通じてパターニングされたメッキレジストを形成し、開口部をメッキによって充填するパターンメッキによって形成されることができる。

本発明の一実施形態による導電性パターン６１は、上記第１の導電性パターン６１ａと第２の導電性パターン６１ｂを含むように少なくとも２層以上で形成される。

図３には上記導電性パターン６１が第１及び第２の導電性パターン６１ａ、６１ｂを含む２層構造であることを示しているが、必ずしもこれに制限されるものではなく、当業者が活用することができる範囲内で上記導電性パターン６１を３層以上で形成してもよい。

上記導電性パターン６１は、全厚さｔＳＰが１００μｍ以上であればよい。

上記導電性パターン６１を２層以上の構造で形成することにより、メッキレジストの厚さによる露光の限界を克服し、導電性パターン６１の全厚さｔＳＰを１００μｍ以上にすることができる。上記導電性パターン６１の全厚さｔＳＰを１００μｍ以上にすることにより、コイル導体４１、４２の厚さを増加させ、高いアスペクト比（ＡＲ）を有するコイル導体４１、４２を具現することができる。

上記導電性パターン６１は、厚さ（Ｔ）方向の断面が長方形の形状を示すことができる。

上記導電性パターン６１は、上述したようにパターンメッキによって形成され、断面の形状がまっすぐな長方形である。

上記第１及び第２のコイル導体４１、４２は、上記導電性パターン６１の下面に配置された薄膜導体層２５をさらに含む。

上記薄膜導体層２５は、上記絶縁基板２０上に無電解メッキ又はスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法を施した後にエッチングされて形成されることができる。

上記薄膜導体層２５をシード層として上記薄膜導体層２５上に電気メッキを施して導電性パターン６１が形成される。

上記導電性パターン６１を被覆する表面メッキ層６２は、上記導電性パターン６１をシード層として電気メッキを施して形成されることができる。

上記導電性パターン６１を被覆する表面メッキ層６２を形成することにより、パターンメッキによって導電性パターンのみを形成するときにメッキレジストの幅を狭くするのに限界があり隣接したコイル間の間隔を減らすのが困難であるという問題を解決することができ、コイル導体の断面積をより増加させて直流抵抗（Ｒｄｃ）及びインダクタンス（Ｌｓ）特性を向上させることができる。

図３に示されている本発明の一実施形態による表面メッキ層６２は、幅方向の成長の程度ＷＰ１と厚さ方向の成長の程度ＴＰ１が類似した形状を示す。

このように、導電性パターン６１を被覆する表面メッキ層６２を、幅方向の成長の程度ＷＰ１と厚さ方向の成長の程度ＴＰ１が類似した等方成長メッキ層で形成することにより、隣接したコイル間の厚さの差を減らして均一な厚さを有するようにし、これにより、直流抵抗（Ｒｄｃ）のバラツキを減らすことができる。

また、表面メッキ層６２を等方成長メッキ層で形成することにより、第１及び第２のコイル導体４１、４２が曲がらずにまっすぐに形成されるため、隣接したコイル間のショート（ｓｈｏｒｔ）を防止することができ、第１及び第２のコイル導体４１、４２の一部分に絶縁膜が形成されない不良を防止することができる。

図３には上記表面メッキ層６２が１層であることを示しているが、必ずしもこれに制限されるものではなく、当業者が活用することができる範囲内で上記表面メッキ層６２を２層以上で形成してもよい。

上記表面メッキ層６２の上面上に形成された上部メッキ層６３は、電気メッキを施して形成されることができる。

上記表面メッキ層６２上に上部メッキ層６３をさらに形成することにより、コイル導体の断面積をより増加させて直流抵抗（Ｒｄｃ）及びインダクタンス（Ｌｓ）特性を向上させることができる。

図３に示されている本発明の一実施形態による上部メッキ層６３は、幅方向の成長が抑制され厚さ方向の成長の程度ＴＰ２が顕著に大きい形状を示す。

このように、表面メッキ層６２上に形成された上部メッキ層６３を、幅方向の成長が抑制され厚さ方向の成長の程度ＴＰ２が顕著に大きい異方成長メッキ層で形成することにより、隣接したコイル間のショート（ｓｈｏｒｔ）を防止し且つコイル導体の断面積をより増加させることができる。

異方成長メッキ層である上記上部メッキ層６３は、上記表面メッキ層６２の上面上に形成され、上記表面メッキ層６２の側面を全て被覆しない形状を示す。

このように形成された本発明の一実施形態による第１及び第２のコイル導体４１、４２のアスペクト比（ＡＲ）は３．０以上であればよい。

図４は、図２の'Ａ'部分の他の実施形態を拡大して示す概略図である。

図４を参照すると、本発明の他の実施形態による上部メッキ層６３は、上記表面メッキ層６２の上面上に形成された第１の上部メッキ層６３ａ、及び上記第１の上部メッキ層６３ａの上面上に形成された第２の上部メッキ層６３ｂを含む。

上記第１及び第２の上部メッキ層６３ａ、６３ｂは、上述した図３に示されている実施形態と同様に、幅方向の成長が抑制され厚さ方向の成長の程度ＴＰ２が顕著に大きい異方成長メッキ層であり、異方成長メッキ層が２層で形成された形状である。

このように、異方成長メッキ層である上部メッキ層６３を２層以上で形成することにより、コイル導体の断面積をより増加させて直流抵抗（Ｒｄｃ）及びインダクタンス（Ｌｓ）特性を向上させることができる。

図４には上記上部メッキ層６３が２層であることを示しているが、必ずしもこれに制限されるものではなく、当業者が活用することができる範囲内で上記上部メッキ層６３を２層以上で形成してもよい。

多層導電性パターンインダクタの製造方法
図５は、本発明の一実施形態による多層導電性パターンインダクタの製造方法を順次示す図である。

図５（ａ）を参照すると、絶縁基板２０を設け、上記絶縁基板２０にビアホール４５'を形成する。

上記ビアホール４５'は、機械的ドリル又はレーザードリルを用いて形成されることができるが、必ずしもこれに制限されるものではない。

上記レーザードリルは、例えば、ＣＯ２レーザー又はＹＡＧレーザーであればよい。

図５（ｂ）を参照すると、上記絶縁基板２０の上面及び下面に全体的に薄膜導体層２５'を形成し、導電性パターン形成用開口部を有するメッキレジスト７１を形成する。

上記メッキレジスト７１は、通常の感光性レジストフィルムとしてドライフィルムレジストなどを用いることができるが、必ずしもこれに制限されるものではない。

上記メッキレジスト７１を塗布した後、露光及び現像工程を通じて導電性パターン形成用開口部を形成することができる。

図５（ｃ）を参照すると、上記導電性パターン形成用開口部をメッキによって導電性金属で充填して導電性パターン６１を形成する。

上記薄膜導体層２５'をシード層として上記導電性パターン形成用開口部が電気メッキによって導電性金属で充填されて導電性パターン６１を形成し、上記ビアホール４５'が電気メッキによって導電性金属で充填されてビア（図示せず）を形成する。

このとき、本発明の一実施形態では、上記導電性パターン６１を２層以上で形成することにより、コイル導体４１、４２が高いアスペクト比（ＡＲ）を有するようにする。これに関する具体的な製造方法については後述する。

図５（ｄ）を参照すると、上記メッキレジスト７１を除去し、薄膜導体層２５'をエッチングして、導電性パターン６１の下面にのみ薄膜導体層２５が形成されるようにする。

図５（ｅ）を参照すると、上記導電性パターン６１を被覆する表面メッキ層６２及び上記表面メッキ層６２の上面上に上部メッキ層６３を形成する。

上記表面メッキ層６２及び上部メッキ層６３は、電気メッキによって形成される。

図５（ｆ）を参照すると、絶縁基板２０のうち、導電性パターン６１、表面メッキ層６２及び上部メッキ層６３を含む第１及び第２のコイル導体４１、４２が形成された領域を除外した部分を除去する。

上記絶縁基板２０の中央部は除去されてコア部ホール５５'が形成される。

上記絶縁基板２０の除去は、機械的ドリル、レーザードリル、サンドブラスト、パンチング加工などによって行われることができる。

図５（ｇ）を参照すると、上記第１及び第２のコイル導体４１、４２を被覆する絶縁膜３０を形成する。

上記絶縁膜３０は、スクリーン印刷法、フォトレジスト（Ｐｈｏｔｏ Ｒｅｓｉｓｔ、ＰＲ）の露光及び現像工程又はスプレー（ｓｐｒａｙ）塗布工程などの公知の方法で形成されることができる。

図５（ｈ）を参照すると、上記第１及び第２のコイル導体４１、４２の上部及び下部に磁性体シートを積層、圧着及び硬化して磁性体本体５０を形成する。

このとき、上記コア部ホール５５'が磁性材料で充填されてコア部５５を形成する。

次に、上記磁性体本体５０の端面に露出する第１及び第２のコイル導体４１、４２の端部とそれぞれ接続するように、上記磁性体本体５０の外側に第１及び第２の外部電極８１、８２を形成する。

図６ａ〜図６ｆは、本発明の一実施形態による導電性パターンを形成する工程を順次示す図である。

図６ａを参照すると、薄膜導体層２５'が全体的に形成された絶縁基板２０上に第１の導電性パターン形成用開口部７１ａ'を有する第１のメッキレジスト７１ａを形成する。

上記第１のメッキレジスト７１ａを塗布した後、露光及び現像工程を通じて第１の導電性パターン形成用開口部７１ａ'を形成することができる。

上記第１のメッキレジスト７１ａの厚さは４０μｍ〜６０μｍであればよい。

図６ｂを参照すると、上記第１の導電性パターン形成用開口部７１ａ'をメッキによって導電性金属で充填して第１の導電性パターン６１ａを形成する。

図６ｃを参照すると、上記第１のメッキレジスト７１ａ上に第２の導電性パターン形成用開口部７１ｂ'を有する第２のメッキレジスト７１ｂを形成する。

上記第１のメッキレジスト７１ａ及び第１の導電性パターン６１ａ上に上記第２のメッキレジスト７１ｂを塗布した後、露光及び現像工程を通じて上記第１の導電性パターン６１ａを露出させる第２の導電性パターン形成用開口部７１ｂ'を形成することができる。

上記第２のメッキレジスト７１ｂの厚さは４０μｍ〜６０μｍであればよい。

図６ｄを参照すると、上記第２の導電性パターン形成用開口部７１ｂ'をメッキによって導電性金属で充填して、上記第１の導電性パターン６１ａの上面上に第２の導電性パターン６１ｂを形成する。

図６ｅを参照すると、上記第１及び第２のメッキレジスト７１ａ、７１ｂを除去する。

図６ｆを参照すると、上記薄膜導体層２５'をエッチングして、第１及び第２の導電性パターン６１ａ、６１ｂの下面にのみ薄膜導体層２５が形成されるようにする。

このように形成された導電性パターン６１は、２層構造を示す。

上記導電性パターン６１の厚さ（Ｔ）方向の断面は長方形の形状を示し、導電性パターン６１の全厚さｔＳＰは１００μｍ以上であればよい。

図６ａ〜図６ｆには上記第１及び第２の導電性パターン６１ａ、６１ｂを形成する工程のみを示しているが、必ずしもこれに制限されるものではなく、上述した図６ｃ及び図６ｄ工程を繰り返し行うことで、少なくとも一つの内部界面Ｓｉｆを含む２層以上の構造を有する導電性パターンを形成してもよい。

また、２層以上の構造を有する導電性パターンを形成する方法は上述した図６ａ〜図６ｆの工程に必ずしも制限されるものではなく、メッキレジストの厚さをより厚くした後にメッキ回数を２回以上とすることで、２層以上の構造を有する導電性パターンを形成してもよい。

図７は、本発明の一実施形態による表面メッキ層を形成する工程を示す図である。

図７を参照すると、上記導電性パターン６１を基に電気メッキを施して、上記導電性パターン６１を被覆する表面メッキ層６２を形成する。

このとき、電気メッキ時の電流密度、メッキ液の濃度、メッキ速度などを調節して、図７に示されているように、本発明の一実施形態による表面メッキ層６２を、幅方向の成長の程度ＷＰ１と厚さ方向の成長の程度ＴＰ１が類似した等方成長メッキ層で形成することができる。

このように、導電性パターン６１を被覆する表面メッキ層６２を、幅方向の成長の程度ＷＰ１と厚さ方向の成長の程度ＴＰ１が類似した等方成長メッキ層で形成することにより、隣接したコイル間の厚さの差を減らして均一な厚さを有するようにし、これにより、直流抵抗（Ｒｄｃ）のバラツキを減らすことができる。

また、表面メッキ層６２を等方成長メッキ層で形成することにより、第１及び第２のコイル導体４１、４２が曲がらずにまっすぐに形成されるため、隣接したコイル間のショート（ｓｈｏｒｔ）を防止することができ、第１及び第２のコイル導体４１、４２の一部分に絶縁膜３０が形成されない不良を防止することができる。

図８は、本発明の一実施形態による上部メッキ層を形成する工程を示す図である。

図８を参照すると、上記表面メッキ層６２上に電気メッキを施して上部メッキ層６３をさらに形成する。

このとき、電気メッキ時の電流密度、メッキ液の濃度、メッキ速度などを調節して、図８に示されているように、本発明の一実施形態による上部メッキ層６３を、幅方向の成長が抑制され厚さ方向の成長の程度ＴＰ２が顕著に大きい異方成長メッキ層で形成することができる。

上記上部メッキ層６３は、上記表面メッキ層６２の上面上に第１の上部メッキ層６３ａを形成し、上記第１の上部メッキ層６３ａの上面上に第２の上部メッキ層６３ｂを形成することにより、２層で形成されることができる。

このように、異方成長メッキ層である上部メッキ層６３を２層以上で形成することにより、コイル導体の断面積をより増加させて直流抵抗（Ｒｄｃ）及びインダクタンス（Ｌｓ）特性を向上させることができる。

なお、上記の説明を除き、上述した本発明の一実施形態による多層導電性パターンインダクタの特徴と重複する説明は省略する。

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００ 多層導電性パターンインダクタ
２０ 絶縁基板
２５ 薄膜導体層
３０ 絶縁膜
４０ 内部コイル部
４１、４２ 第１及び第２のコイル導体
５０ 磁性体本体
５５ コア部
６１、６１ａ、６１ｂ 導電性パターン
６２ 表面メッキ層
６３、６３ａ、６３ｂ 上部メッキ層
７１、７１ａ、７１ｂ メッキレジスト

Claims (20)

1. 磁性材料を含む磁性体本体と、
   前記磁性体本体の内部に埋設され、絶縁基板の一面と他面に配置されたコイル導体が連結されて形成された内部コイル部と、
   を含み、
   前記コイル導体は、２層以上で形成された導電性パターン、前記導電性パターンを被覆する表面メッキ層、及び前記表面メッキ層の上面上に形成された上部メッキ層を含む、多層導電性パターンインダクタ。
2. 前記上部メッキ層は、前記表面メッキ層の上面上に形成された第１の上部メッキ層、及び前記第１の上部メッキ層の上面上に形成された第２の上部メッキ層を含む、請求項１に記載の多層導電性パターンインダクタ。
3. 前記導電性パターンは全厚さが１００μｍ以上である、請求項１または２に記載の多層導電性パターンインダクタ。
4. 前記導電性パターンの厚さ方向の断面は長方形である、請求項１から３のいずれか一項に記載の多層導電性パターンインダクタ。
5. 前記表面メッキ層は幅方向及び厚さ方向に成長した形状である、請求項１から４のいずれか一項に記載の多層導電性パターンインダクタ。
6. 前記上部メッキ層は厚さ方向に成長した形状である、請求項１から５のいずれか一項に記載の多層導電性パターンインダクタ。
7. 前記表面メッキ層は等方成長メッキ層である、請求項１から６のいずれか一項に記載の多層導電性パターンインダクタ。
8. 前記上部メッキ層は異方成長メッキ層である、請求項１から７のいずれか一項に記載の多層導電性パターンインダクタ。
9. 前記導電性パターンの下面に薄膜導体層が配置される、請求項１から８のいずれか一項に記載の多層導電性パターンインダクタ。
10. 前記磁性体本体は、金属磁性体粉末及び熱硬化性樹脂を含む、請求項１から９のいずれか一項に記載の多層導電性パターンインダクタ。
11. 絶縁基板の一面と他面にコイル導体を形成して内部コイル部を形成する段階と、
    前記内部コイル部の上部及び下部に磁性体シートを積層して磁性体本体を形成する段階と、
    を含み、
    前記コイル導体を形成する段階は、
    前記絶縁基板上に２層以上で形成された導電性パターンを形成する段階、前記導電性パターンを被覆する表面メッキ層を形成する段階、及び前記表面メッキ層の上面上に上部メッキ層を形成する段階を含む、多層導電性パターンインダクタの製造方法。
12. 前記上部メッキ層を形成する段階は、前記表面メッキ層の上面上に第１の上部メッキ層を形成し、前記第１の上部メッキ層の上面上に第２の上部メッキ層を形成する段階を含む、請求項１１に記載の多層導電性パターンインダクタの製造方法。
13. 前記導電性パターンを形成する段階は、
    前記絶縁基板上に第１の導電性パターン形成用開口部を有する第１のメッキレジストを形成する段階と、
    前記第１の導電性パターン形成用開口部をメッキによって充填して第１の導電性パターンを形成する段階と、
    前記第１のメッキレジスト及び第１の導電性パターン上に前記第１の導電性パターンを露出させる第２の導電性パターン形成用開口部を有する第２のメッキレジストを形成する段階と、
    前記第２の導電性パターン形成用開口部をメッキによって充填して第２の導電性パターンを形成する段階と、
    前記第１及び第２のメッキレジストを除去する段階と、
    を含む、請求項１１または１２に記載の多層導電性パターンインダクタの製造方法。
14. 前記表面メッキ層は、前記導電性パターンを基に電気メッキを施して形成され、且つ前記導電性パターンの表面上に幅方向及び厚さ方向に成長するように形成される、請求項１１から１３のいずれか一項に記載の多層導電性パターンインダクタの製造方法。
15. 前記上部メッキ層は、電気メッキを施して形成され、且つ前記表面メッキ層の上面上に厚さ方向に成長するように形成される、請求項１１から１４のいずれか一項に記載の多層導電性パターンインダクタの製造方法。
16. 前記導電性パターンを形成する段階の後に、
    前記絶縁基板の表面に形成された薄膜導体層をエッチングする段階をさらに含む、請求項１１から１５のいずれか一項に記載の多層導電性パターンインダクタの製造方法。
17. 前記導電性パターンは全厚さが１００μｍ以上である、請求項１１から１６のいずれか一項に記載の多層導電性パターンインダクタの製造方法。
18. 絶縁基板上に導電性パターンを形成する段階と、
    前記導電性パターンを被覆する表面メッキ層を形成する段階と、
    前記表面メッキ層の上面上に上部メッキ層を形成する段階と、
    を含み、
    前記導電性パターンを形成する段階は、
    前記絶縁基板上に第１の導電性パターン形成用開口部を有する第１のメッキレジストを形成する段階と、
    前記第１の導電性パターン形成用開口部をメッキによって充填して第１の導電性パターンを形成する段階と、
    前記第１のメッキレジスト及び第１の導電性パターン上に前記第１の導電性パターンを露出させる第２の導電性パターン形成用開口部を有する第２のメッキレジストを形成する段階と、
    前記第２の導電性パターン形成用開口部をメッキによって充填して第２の導電性パターンを形成する段階と、
    前記第１及び第２のメッキレジストを除去する段階と、
    を含む、多層導電性パターンインダクタの製造方法。
19. 前記第１のメッキレジストを形成する段階の前に前記絶縁基板を覆うように薄膜導体層を形成する段階をさらに含み、
    前記第１のメッキレジスト及び前記第１の導電性パターンは前記薄膜導体層上に形成され、前記第１及び第２のメッキレジストを除去した後に前記薄膜導体層をエッチングする段階をさらに含む、請求項１８に記載の多層導電性パターンインダクタの製造方法。
20. 前記上部メッキ層を形成する段階の後に前記導電性パターン、前記表面メッキ層及び前記上部メッキ層を含む領域を除外した絶縁基板部分を除去する段階と、
    前記上部メッキ層を覆うように絶縁膜を形成する段階と、
    前記絶縁基板、前記導電性パターン、前記表面メッキ層、前記上部メッキ層及び前記絶縁膜を覆うように磁性体本体を形成する段階と、
    をさらに含む、請求項１８または１９に記載の多層導電性パターンインダクタの製造方法。

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