KR102122929B1 - 칩 전자부품 및 그 실장기판 - Google Patents
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Abstract
본 발명은 절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체와 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극을 포함하며, 상기 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 배치되는 제1 도금층을 포함하고, 상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측과 최외측의 코일 도체 패턴의 제1 도금층 두께는 인접한 내측 코일 도체 패턴의 제1 도금층의 두께보다 큰 칩 전자부품을 제공한다.
Description
본 발명은 칩 전자부품 및 그 실장기판에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
최근 들어, 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다. 이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.
이러한 박막형 인덕터는 절연 기판 상에 코일 패턴을 형성한 후 외부에 자성체 재료를 충진하여 제작한다.
한편, 상기 인덕터의 중요한 성질 중 직류 저항(Rdc)을 개선하기 위해서는 도금의 면적이 중요한데, 이를 위해 높은 전류 밀도로 가하여 도금이 코일의 위에 방향으로만 성장할 수 있는 이방 도금 공법을 적용하고 있다.
구체적으로, 상기 인덕터의 코일을 형성하는 기판 도금 공정은 우선 1차 패턴 도금 공정 이후 코일의 특정 부위에 솔더 레지스트(Solder Resist, SR) 또는 드라이 필름 레지스트(Dry Film Resist, DFR) 등과 같은 절연제를 도포하여 2차 도금을 실시한다.
일반적으로 1차 도금 후 2차 도금 공정에서는 최외측 도금층과 최내측 도금층 외에 내부 도금층은 양 방향에 인접한 도금층으로 인해 거의 유사한 도금 폭과 두께를 가진다.
반면, 상기 최외측 도금층과 최내측 도금층은 일 방향에 인접한 도금층이 없어 2차 도금시 상기 일 방향으로 과도한 도금이 형성될 수 있어, 결과적으로 최외측 및 최내측 코일 도체 패턴은 내부 코일 도체 패턴에 비해 도금 폭이 더 큰 것이 일반적이다.
또한, 상기 최외측 도금층과 최내측 도금층은 일 방향에 인접한 도금층이 없고 솔더 레지스트(Solder Resist, SR) 또는 드라이 필름 레지스트(Dry Film Resist, DFR) 등의 댐(Dam)이 배치되기 때문에 구리 이온 공급이 부족하여 도금층의 두께 방향 성장이 더디게 되어 전체 코일 도체 패턴의 도금 두께의 산포가 발생하게 된다.
상기와 같은 도금 두께의 산포로 인하여, 설계 용량 구현이 어렵거나 직류 저항(Rdc) 특성 구현이 어려운 문제가 있다.
본 발명은 칩 전자부품 및 그 실장기판에 관한 것이다.
상술한 과제를 해결하기 위하여 본 발명의 일 실시형태는,
절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체와 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극을 포함하며, 상기 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 배치되는 제1 도금층을 포함하고, 상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측과 최외측의 코일 도체 패턴의 제1 도금층 두께는 인접한 내측 코일 도체 패턴의 제1 도금층의 두께보다 큰 칩 전자부품을 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 다른 실시형태는,
절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체 및 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극을 포함하며,
상기 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 배치되는 제1 도금층을 포함하고, 상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측과 최외측의 코일 도체 패턴의 패턴 도금층의 폭을 Wa 및 상기 최내측과 최외측 코일 도체 패턴 사이의 내측 코일 도체 패턴의 패턴 도금층의 폭을 Wa'라 하면, Wa'〈 Wa를 만족하는 칩 전자부품을 제공한다.
또한, 본 발명의 다른 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판과 상기 인쇄회로기판 위에 설치된 상기 칩 전자부품을 포함하는 칩 전자부품의 실장 기판을 제공한다.
본 발명의 일 실시형태의 칩 전자부품에 의하면 인덕터를 구성하는 코일 도체 패턴의 단면적을 극대화하여 직류 저항(Rdc)을 최소화할 수 있다
또한, 코일 도체 패턴의 전체 도금 두께 산포를 최소화하여 설계된 직류 저항(Rdc)을 얻을 수 있다.
또한, 코일 도체 패턴에 탄도금이 없는 도금 표면을 얻을 수 있어 불량률을 저감할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 2의 A 부분을 확대하여 도시한 개략도이다.
도 4는 본 발명의 다른 실시형태에 따른 도 2의 A 부분을 확대하여 도시한 개략도이다.
도 5는 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 2의 A 부분을 확대하여 도시한 개략도이다.
도 4는 본 발명의 다른 실시형태에 따른 도 2의 A 부분을 확대하여 도시한 개략도이다.
도 5는 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 2의 A 부분을 확대하여 도시한 개략도이다.
도 1 내지 도 3을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
상기 박막형 인덕터(100)는 자성체 본체(50), 절연 기판(23), 코일 도체 패턴(42, 44)을 포함한다.
상기 박막형 인덕터(100)는 절연 기판(23) 상에 코일 도체 패턴(42, 44)을 형성한 후 외부에 자성체 재료를 충진하여 제작할 수 있다.
한편, 상기 박막형 인덕터(100)의 중요한 성질 중 직류 저항(Rdc)을 개선하기 위해서는 도금의 면적이 중요한데, 이를 위해 높은 전류 밀도를 가하여 도금이 코일의 위에 방향으로만 성장할 수 있는 이방 도금 공법을 적용하고 있다.
구체적으로, 상기 인덕터의 코일을 형성하는 절연 기판 도금 공정은 우선 1차 패턴 도금 공정 이후 코일의 특정 부위에 솔더 레지스트(Solder Resist, SR) 또는 드라이 필름 레지스트(Dry Film Resist, DFR) 등과 같은 절연제를 도포하여 2차도금을 실시한다.
상기 1차 패턴 도금 공정에 의해 패턴 도금층이 형성되며, 상기 공정은 절연 기판 상에 감광성 수지(Photo-Resist)를 도포하고 포토 마스크(Photo Mask)에 의해 코일 도체 패턴을 노광, 전사하여 현상처리 하면 광이 닿지 않은 부분의 레지스트(Resist)가 남게 되며, 이 상태에서 도금을 수행하고 나머지 레지스트(Resist)를 제거하면 상기 패턴 도금층이 형성될 수 있다.
상기 1차 패턴 도금 공정 이후 절연 기판 상에 2차 도금을 실시하여 도금층을 성장시킴으로써, 상기 코일 도체 패턴(42, 44)을 절연 기판(23)의 상부 및 하부에 배치시킬 수 있다.
일반적인 박막형 인덕터의 경우 높은 인덕턴스(Inductance, L)와 낮은 직류저항(Rdc)이 요구되며, 특히 주파수별 인덕턴스 값의 편차가 적어야 하는 경우에 주로 사용되는 부품이다.
자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않으며 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다.
상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등을 이용할 수 있다.
상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 합금일 수 있고, 예를 들어 Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 금속계 연자성 재료의 입자 직경은 0.1μm 내지 30μm 일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.
자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
상기 자성체 본체(50)의 내부에 형성되는 절연 기판(23)은 얇은 박막으로 형성되고, 도금으로 코일 도체 패턴(42, 44)을 형성할 수 있는 재질이라면 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등으로 형성될 수 있다.
상기 절연 기판(23)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 코어부를 형성할 수 있다. 자성체로 충진되는 코어부를 형성함에 따라 인덕턴스(Inductance, L)를 향상시킬 수 있다.
상기 절연 기판(23)의 일면에 코일 형상의 패턴을 가지는 코일 도체 패턴(42)이 형성될 수 있으며, 상기 절연 기판(23)의 반대 면에도 코일 형상의 패턴을 가지는 코일 도체 패턴(44)이 형성될 수 있다.
상기 코일 도체 패턴(42, 44)은 스파이럴(spiral) 형상의 코일 패턴을 포함할 수 있으며, 상기 절연 기판(23)의 일면과 반대 면에 형성되는 코일 도체 패턴(42, 44)은 상기 절연 기판(23)에 형성되는 비아 전극(46)을 통해 전기적으로 접속될 수 있다.
상기 코일 도체 패턴(42, 44) 및 비아 전극(46)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
한편, 도면에 도시하지는 않았으나, 상기 코일 도체 패턴(42, 44)의 표면에는 절연막이 형성될 수 있다.
상기 절연막은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포, 딥핑(dipping) 공정 등 공지의 방법으로 형성할 수 있다.
상기 절연막은 박막으로 형성할 수 있는 것이라면 특별히 제한은 없으나 예를 들어, 포토레지스트(PR), 에폭시(epoxy)계 수지 등을 포함하여 형성될 수 있다.
상기 절연 기판(23)의 일면에 형성되는 코일 도체 패턴(42)의 일 단부는 상기 자성체 본체(50)의 길이 방향의 일 측면으로 노출될 수 있으며, 상기 절연 기판(23)의 반대 면에 형성되는 코일 도체 패턴(44)의 일 단부는 상기 자성체 본체(50)의 길이 방향의 타 측면으로 노출될 수 있다.
상기 자성체 본체(50)의 길이 방향의 양 측면으로 노출되는 상기 코일 도체 패턴(42, 44)과 접속하도록 길이 방향의 양 측면에는 외부 전극(31, 32)이 형성될 수 있다.
상기 외부 전극(31, 32)은 상기 자성체 본체(50)의 두께 방향의 양 측면 및/또는 폭 방향의 양 측면으로 연장되어 형성될 수 있다.
또한, 상기 외부 전극(31, 32)은 상기 자성체 본체(50)의 하면에 형성될 수 있으며, 상기 자성체 본체(50)의 길이 방향 양 측면으로 연장되어 형성될 수 있다.
즉, 상기 외부 전극(31, 32)의 배치 형상은 특별히 제한되지 않으며, 다양한 형상으로 배치될 수 있다.
상기 외부 전극(31, 32)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
도 1을 참조하면, 상기 코일 도체 패턴(42, 44)이 상기 자성체 본체(50)의 하면에 수평한 형태로 배치되나, 이에 한정되는 것은 아니며, 하면에 수직한 형태로 배치될 수도 있다.
도 2 및 도 3을 참조하면, 상기 코일 도체 패턴(42, 44)은 패턴 도금층(42a, 42a')과 상기 패턴 도금층(42a, 42a') 상에 배치되는 제1 도금층(42b, 42b')을 포함하고, 상기 자성체 본체(50)의 길이 방향 단면에 있어서 상기 코일 도체 패턴(42, 44) 중 최내측과 최외측의 코일 도체 패턴의 제1 도금층(42b) 두께(ta)는 인접한 내측 코일 도체 패턴의 제1 도금층(42b')의 두께(ta')보다 큰 것(ta'〈 ta)을 특징으로 한다.
도 3에서는 상기 코일 도체 패턴(42, 44) 중 하나의 코일 도체 패턴(42)의 내부 구조만을 확대하여, 패턴 도금층(42a, 42a'), 제1 도금층(42b, 42b') 및 후술하는 바와 같이 제2 도금층(42c)을 표시하였으나, 다른 코일 도체 패턴(44)에 대해서도 상기의 구조를 가짐은 물론이다.
상기 패턴 도금층(42a, 42a')은 절연 기판(20) 상에 패터닝된 도금 레지스트를 형성하고, 개구부를 전도성 금속으로 충진하여 형성된 패턴 도금층일 수 있다.
상기 제1 도금층(42b, 42b')은 전기 도금을 수행하여 형성될 수 있으며, 코일의 폭 방향(W) 및 높이 방향(T)으로 동시에 성장된 형상의 등방 도금층일 수 있다.
상기 제2 도금층(42c)은 전기 도금을 수행하여 형성될 수 있으며, 코일의 폭 방향(W)의 성장은 억제되면서 높이 방향(T)으로만 성장된 형상의 이방 도금층일 수 있다.
전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 제1 도금층(42b, 42b')을 등방 도금층으로 형성하고, 제2 도금층(42c)을 이방 도금층으로 형성할 수 있다.
즉, 본 발명의 일 실시형태에 따르면, 상기 코일 도체 패턴(42, 44)은 상기 제1 도금층(42b, 42b') 상에 배치되는 제2 도금층(42c)을 더 포함할 수 있으며, 상기 제2 도금층(42c)은 상기 제1 도금층(42b, 42b')의 상면에 배치될 수 있다.
이와 같이 절연 기판(20) 상에 패턴 도금층(42a, 42a')을 형성하고, 패턴 도금층(42a, 42a')을 피복하는 등방 도금층인 제1 도금층(42b, 42b')을 형성하며, 제1 도금층(42b, 42b') 상에 이방 도금층인 제2 도금층(42c)을 형성함으로써 코일의 높이 방향 성장을 촉진하면서도 코일 간의 쇼트(short) 발생을 방지하여 높은 어스펙트 비(Aspect Ratio, AR)의 내부 코일부(40)를 구현할 수 있으며, 예를 들어 1.2 이상의 어스펙트 비(AR)(T/W)를 나타낼 수 있다.
일반적으로 1차 도금 후 2차 도금 공정에서는 최외측 도금층과 최내측 도금층 외에 내측에 위치한 도금층은 양 방향에 인접한 도금층으로 인해 거의 유사한 도금 폭과 두께를 가진다.
반면, 상기 최외측 도금층과 최내측 도금층은 일 방향에 인접한 도금층이 없어 2차 도금시 상기 일 방향으로 과도한 도금이 형성될 수 있어, 결과적으로 최외측 및 최내측 코일 도체 패턴은 내부 코일 도체 패턴에 비해 도금 폭이 더 큰 것이 일반적이다.
또한, 상기 최외측 도금층과 최내측 도금층은 일 방향에 인접한 도금층이 없고 솔더 레지스트(Solder Resist, SR) 또는 드라이 필름 레지스트(Dry Film Resist, DFR) 등의 댐(Dam)이 배치되기 때문에 구리 이온 공급이 부족하여 도금층의 두께 방향 성장이 더디게 되어 전체 코일 도체 패턴의 도금 두께의 산포가 발생하게 된다.
상기와 같은 도금 두께의 산포로 인하여, 설계 용량 구현이 어렵거나 직류 저항(Rdc) 특성 구현이 어려운 문제가 있다.
그러나, 본 발명의 일 실시형태에 따르면 상기 코일 도체 패턴(42, 44) 중 최내측과 최외측의 코일 도체 패턴의 제1 도금층(42b) 두께(ta)는 인접한 내측 코일 도체 패턴의 제1 도금층(42b')의 두께(ta')보다 크게 조절함으로써, 인덕터를 구성하는 코일 도체 패턴의 단면적을 극대화하여 직류 저항(Rdc)을 최소화할 수 있다
또한, 코일 도체 패턴의 전체 도금 두께 산포를 최소화하여 설계된 직류 저항(Rdc)을 얻을 수 있다.
즉, 상기 코일 도체 패턴(42, 44) 중 최내측과 최외측의 코일 도체 패턴의 제1 도금층(42b) 두께(ta)가 인접한 내측 코일 도체 패턴의 제1 도금층(42b')의 두께(ta')보다 크게 형성할 경우, 최외측 도금층과 최내측 도금층의 일 방향에 댐(Dam)이 배치됨으로써, 구리 이온 공급이 부족하여 도금층의 두께 방향 성장이 더디게 되더라도 전체 코일 도체 패턴의 도금 두께는 거의 동일하게 형성할 수 있다.
상기 내측 코일 도체 패턴들의 제1 도금층(42b')의 두께는 동일할 수 있다.
즉, 상기 코일 도체 패턴(42, 44) 중 최내측과 최외측의 코일 도체 패턴의 제1 도금층(42b) 두께(ta)가 인접한 내측 코일 도체 패턴의 제1 도금층(42b')의 두께(ta')보다 크게 형성되며, 상기 내측 코일 도체 패턴들의 제1 도금층(42b')의 두께는 동일하게 형성함으로써, 전체 코일 도체 패턴의 도금 두께는 거의 동일하게 형성할 수 있다.
상기에서 도금층 혹은 전체 코일 도체 패턴의 도금 두께가 동일하다는 의미는 설계 및 제작상의 공정 편차에 따른 두께의 차이까지 포함하는 개념으로 이해될 수 있다.
상기와 같이 코일 도체 패턴(42, 44) 중 최내측과 최외측의 코일 도체 패턴의 제1 도금층(42b) 두께(ta)가 인접한 내측 코일 도체 패턴의 제1 도금층(42b')의 두께(ta')보다 크게 형성하기 위해 제1 도금층의 형성 전에 형성되는 패턴 도금층의 패턴 폭이 중요하다.
본 발명의 일 실시형태에 따르면, 상기 코일 도체 패턴(42, 44) 중 최내측과 최외측의 코일 도체 패턴의 패턴 도금층(42a)의 폭은 상기 최내측과 최외측 코일 도체 패턴 사이의 내측 코일 도체 패턴의 패턴 도금층(42a')의 폭보다 클 수 있다.
상기와 같이, 코일 도체 패턴(42, 44) 중 최내측과 최외측의 코일 도체 패턴의 패턴 도금층(42a)의 폭은 상기 최내측과 최외측 코일 도체 패턴 사이의 내측 코일 도체 패턴의 패턴 도금층(42a')의 폭보다 크게 형성함으로써, 최내측과 최외측의 코일 도체 패턴의 제1 도금층(42b) 두께(ta)가 인접한 내측 코일 도체 패턴의 제1 도금층(42b')의 두께(ta')보다 크게 형성할 수 있다.
상기 내측 코일 도체 패턴들의 패턴 도금층(42a')의 폭은 동일할 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 4는 본 발명의 다른 실시형태에 따른 도 2의 A 부분을 확대하여 도시한 개략도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 칩 전자부품은 절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체 및 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극을 포함하며,
상기 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 배치되는 제1 도금층을 포함하고, 상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측과 최외측의 코일 도체 패턴의 패턴 도금층의 폭을 Wa 및 상기 최내측과 최외측 코일 도체 패턴 사이의 내측 코일 도체 패턴의 패턴 도금층의 폭을 Wa'라 하면, Wa'〈 Wa를 만족한다.
그 외 본 발명의 다른 실시형태에 따른 칩 전자부품에 있어서의 특징 중 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분은 중복 설명을 피하기 위해 여기서는 생략하도록 한다.
이하에서는 본 발명의 일 실시형태 따른 칩 전자부품의 제조공정에 대하여 설명하도록 한다.
먼저, 절연 기판(23)에 코일 도체 패턴부(42, 44)를 형성할 수 있다.
얇은 박막의 절연 기판(23) 상에 전기 도금법 등으로 코일 도체 패턴(42, 44)를 형성할 수 있다. 이때, 상기 절연 기판(23)은 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등을 사용할 수 있으며, 40 내지 100 ㎛의 두께일 수 있다.
상기 코일 도체 패턴(42, 44)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만 이에 제한되지는 않으며, 코일 도체 패턴(42, 44)은 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.
상기 절연 기판(23)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(46)을 형성할 수 있으며, 상기 비아 전극(46)을 통해 절연 기판(23)의 일면과 반대 면에 형성되는 코일 도체 패턴(42, 44)을 전기적으로 접속시킬 수 있다.
상기 절연 기판(23)의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판(23)을 관통하는 홀을 형성할 수 있다.
상기 코일 도체 패턴(42, 44)의 형성은 인쇄 공법으로 형성한 패턴 도금층 상에 1차 도금층 및 2차 도금층을 추가로 형성할 수 있다.
절연 기판(20) 상에 패턴 도금층 형성용 개구부를 갖는 도금 레지스트를 형성할 수 있다.
상기 도금 레지스트는 통상의 감광성 레지스트 필름으로서, 드라이 필름 레지스트 등을 사용할 수 있으나, 특별히 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 최외측 및 최내측 코일 도체 패턴의 제1 도금층의 두께를 다른 제1 도금층의 두께보다 크게 형성하기 위해 패턴 도금층 형성용 개구부의 폭을 다르게 제작할 수 있다.
즉, 최외측 및 최내측 코일 도체 패턴의 해당 부분의 개구부의 폭은 다른 코일 도체 패턴의 해당 부분의 개구부의 폭 보다 크게 형성할 수 있다.
이로 인하여, 후술하는 바와 같이 최외측 및 최내측 코일 도체 패턴의 패턴 도금층의 폭이 다른 패턴 도금층의 폭보다 크게 형성할 수 있다.
상기 패턴 도금층 형성용 개구부에 전기 도금 등의 공정을 적용하여 전기 전도성 금속을 충진함으로써 패턴 도금층을 형성할 수 있다.
패턴 도금층은 전기 전도성이 뛰어난 금속으로 형성할 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성할 수 있다.
다음으로, 화학적 에칭 등의 공정을 적용하여 도금 레지스트를 제거할 수 있다.
도금 레지스트를 제거하면, 절연 기판(20) 상에 패턴 도금층이 남게 된다.
상기 패턴 도금층 상에 전기 도금을 수행하여 패턴 도금층을 피복하는 1차 도금층을 형성할 수 있다.
전기 도금 시 전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 상기 1차 도금층을 코일의 폭 방향(W) 및 높이 방향(T)으로 동시에 성장된 형상의 등방 도금층으로 형성할 수 있다.
이때, 본 발명의 일 실시형태에 따르면 최외측 및 최내측 코일 도체 패턴의 1차 도금층의 두께가 인접한 다른 코일 도체 패턴의 1차 도금층의 두께보다 더 크게 형성될 수 있다.
다음으로, 상기 제1 도금층 상에 전기 도금을 수행하여 제2 도금층을 형성할 수 있다.
전기 도금 시 전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 상기 제2 도금층을 코일의 폭 방향(W)의 성장은 억제되면서 높이 방향(T)으로만 성장된 형상의 이방 도금층으로 형성할 수 있다.
다음으로, 상기 코일 도체 패턴부(42, 44)가 형성된 절연 기판(23)의 상부 및 하부에 자성체 층을 적층하여 자성체 본체(50)를 형성할 수 있다.
자성체 층을 절연 기판(23)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다. 이때, 상기 홀이 자성체로 충진될 수 있도록 하여 코어부를 형성할 수 있다.
또한, 상기 자성체 본체(50)의 단면에 노출되는 코일 도체 패턴부(42, 44)와 접속하는 외부전극(31, 32)을 형성할 수 있다.
상기 외부 전극(31, 32)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 외부전극(31, 32)을 형성하는 방법은 외부 전극(31, 32)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
칩 전자부품의 실장 기판
도 5는 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 5를 참조하면, 본 실시 형태에 따른 칩 전자부품(100)의 실장 기판(200)은 칩 전자부품(100)이 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 상기 칩 전자부품(100)은 제1 및 제2 외부 전극(31, 32)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 박막형 인덕터 23 : 절연 기판
31, 32 : 외부전극 42, 44 : 코일 도체 패턴
42a, 42a' : 패턴 도금층 42b, 42b' : 1차 도금층
42c : 2차 도금층
46 : 비아 전극 50 : 자성체 본체
200; 실장 기판 210; 인쇄회로기판
221, 222; 제1 및 제2 전극 패드
230; 솔더
31, 32 : 외부전극 42, 44 : 코일 도체 패턴
42a, 42a' : 패턴 도금층 42b, 42b' : 1차 도금층
42c : 2차 도금층
46 : 비아 전극 50 : 자성체 본체
200; 실장 기판 210; 인쇄회로기판
221, 222; 제1 및 제2 전극 패드
230; 솔더
Claims (11)
- 절연 기판과 상기 절연 기판의 적어도 일면에 배치되는 코일 도체 패턴을 포함하는 자성체 본체; 및
상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며,
상기 코일 도체 패턴은, 패턴 도금층, 상기 패턴 도금층 상에 배치되는 제1 도금층, 및 상기 제1 도금층 상에 배치되는 제2 도금층을 포함하고,
상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측과 최외측의 코일 도체 패턴의 제1 도금층 두께는 인접한 내측 코일 도체 패턴의 제1 도금층의 두께보다 크고,
상기 자성체 본체의 길이 방향 단면에 있어서 상기 최내측 및 최외측의 코일 도체 패턴의 제2 도금층의 두께는 인접한 상기 내측 코일 도체 패턴의 제2 도금층의 두께보다 작은,
칩 전자부품.
- 제 1항에 있어서,
상기 내측 코일 도체 패턴들의 제1 도금층의 두께는 동일한 칩 전자부품.
- 제 1항에 있어서,
상기 코일 도체 패턴 중 최내측과 최외측의 코일 도체 패턴의 패턴 도금층의 폭을 Wa 및 상기 최내측과 최외측 코일 도체 패턴 사이의 내측 코일 도체 패턴의 패턴 도금층의 폭을 Wa'라 하면, Wa'〈 Wa를 만족하는 칩 전자부품.
- 제 3항에 있어서,
상기 내측 코일 도체 패턴들의 패턴 도금층의 폭은 동일한 칩 전자부품.
- 삭제
- 제 1항에 있어서,
상기 제2 도금층은 상기 제1 도금층의 상면에 배치된 칩 전자부품.
- 절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체; 및
상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며,
상기 코일 도체 패턴은, 패턴 도금층, 상기 패턴 도금층 상에 배치되는 제1 도금층, 및 상기 제1 도금층 상에 배치되는 제2 도금층을 포함하고,
상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측과 최외측의 코일 도체 패턴의 패턴 도금층의 폭을 Wa 및 상기 최내측과 최외측 코일 도체 패턴 사이의 내측 코일 도체 패턴의 패턴 도금층의 폭을 Wa'라 하면, Wa'〈 Wa를 만족하고,
상기 자성체 본체의 길이 방향 단면에 있어서 상기 최내측 및 최외측의 코일 도체 패턴의 제2 도금층의 두께는 인접한 상기 내측 코일 도체 패턴의 제2 도금층의 두께보다 작은,
칩 전자부품.
- 제 7항에 있어서,
상기 내측 코일 도체 패턴들의 패턴 도금층의 폭은 동일한 칩 전자부품.
- 삭제
- 제 7항에 있어서,
상기 제2 도금층은 상기 제1 도금층의 상면에 배치된 칩 전자부품.
- 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치된 상기 제1항 또는 제7항의 칩 전자부품;을 포함하는 칩 전자부품의 실장 기판.
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