JP6660238B2 - バンドギャップリファレンス回路及びこれを備えたｄｃｄｃコンバータ - Google Patents
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Description
本発明は、バンドギャップリファレンス回路及びこれを備えたＤＣＤＣコンバータに関する。
最近の電子機器、特に、スマートホン、携帯機器、ウェアラブル機器等においては、バッテリー駆動による製品の動作時間を延ばすために低消費電力が要求されている。
上記のような電子機器において、マイコン、ＡＰ（アプリケーションプロセッサ）、メモリやセンサ等へ電源を供給する電源装置として、スイッチングレギュレータやＬＤＯレギュレータなどのＤＣＤＣコンバータが用いられている。ＤＣＤＣコンバータは、入力端子の電圧変動によらず出力端子に一定の電圧を出力するものであり、出力端子から負荷に供給する電流が低電流から大電流まで幅広く変化しても効率を高く維持することが必要とされる。低消費電力が要求される機器に関しては、特に、軽負荷電流域において高効率を維持することが重要となる。
上記のような電子機器において、マイコン、ＡＰ（アプリケーションプロセッサ）、メモリやセンサ等へ電源を供給する電源装置として、スイッチングレギュレータやＬＤＯレギュレータなどのＤＣＤＣコンバータが用いられている。ＤＣＤＣコンバータは、入力端子の電圧変動によらず出力端子に一定の電圧を出力するものであり、出力端子から負荷に供給する電流が低電流から大電流まで幅広く変化しても効率を高く維持することが必要とされる。低消費電力が要求される機器に関しては、特に、軽負荷電流域において高効率を維持することが重要となる。
このような、軽負荷時に高い効率が求められるＤＣＤＣコンバータにおいては、ＤＣＤＣコンバータ内で用いるバンドギャップリファレンス回路の消費電力を低くする必要がある。しかしながら、消費電力を下げると、バンドギャップリファレンス回路の起動に要する時間が長くなり、ＤＣＤＣコンバータのスイッチング動作開始までの時間が長くなってしまうという問題がある。
かかる問題に対し、特許文献１では、バンドギャップリファレンス回路の出力端子に、ゲートとドレインが当該出力端子に共通接続されたＰＭＯＳトランジスタを付加し、電源投入時から出力端子の電圧が所定のレベルに到達するまでの間、このＰＭＯＳトランジスタにより出力端子に電流を供給して、バンドギャップリファレンス回路の起動時間を短くすることが提案されている。
しかしながら、特許文献１の方法では、電源投入直後のバンドギャップリファレンス回路の出力端子の電圧の立ち上がりは加速できるが、出力端子の電圧を所望の電圧値まで速やかに到達させて、安定させることは困難な場合が生じる。
すなわち、電源投入直後にはＰＭＯＳトランジスタにより出力端子の電圧は上昇するものの、ＰＭＯＳトランジスタの閾値電圧は、電源電圧と出力端子の電圧との差より大きくなければならず、このため、電源電圧の電圧値によっては、出力端子の電圧が所望の電圧値まで上昇する前にＰＭＯＳトランジスタがオフしてしまうこととなる。したがって、ＰＭＯＳトランジスタのみにより出力端子の電圧を所望の電圧値に到達させることはできない。
そして、ＰＭＯＳトランジスタがオフした後は、バンドギャップリファレンス回路の通常動作により出力端子の電圧を上昇させていくことになるが、低消費電力の実現のため、バンドギャップリファレンス回路を構成するオペアンプの動作が遅くなっている場合、出力端子の電圧上昇は極端に遅くなり、結果として、出力端子の電圧が所望の電圧値に到達するまでに長い時間を要してしまう、つまり、起動時間をあまり短くできないという課題があった。
本発明は、上記課題に鑑みてなされたものであり、低消費電力かつ短時間で起動可能なバンドギャップリファレンス回路及びこれを備えたＤＣＤＣコンバータを提供することを目的としている。
上記課題を解決するために、本発明のバンドギャップリフアレンス回路は、オペアンプを用い、第１の基準電圧を生成するバンドギャップリファレンス回路であって、電源端子と前記オペアンプの動作電流入力端子との間に接続された第１の電流源と、前記電源端子に一端が接続された第２の電流源と、前記第２の電流源の他端と前記オペアンプの動作電流入力端子との間に接続されたスイッチと、前記スイッチのオンオフを制御する制御信号を生成する制御回路とを備え、前記スイッチは、前記制御信号が第１の状態のときオンし、前記制御信号が第２の状態のときオフすることを特徴とする。
本発明のＤＣＤＣコンバータは、前記バンドギャップリファレンス回路と、反転入力端子に出力電圧を分圧した帰還電圧が入力され、非反転入力端子に前記第１の基準電圧が入力されるエラーアンプとを備えることを特徴とする。
本発明の別のＤＣＤＣコンバータは、前記バンドギャップリファレンス回路を備え、前記制御回路は、電源投入時に前記制御信号を第１の状態とし、前記電源投入時から実行されるソフトスタートが完了したことに基づいて前記制御信号を第２の状態とすることを特徴とする。
本発明のさらに別のＤＣＤＣコンバータは、前記バンドギャップリファレンス回路を備え、前記制御回路は、ＰＷＭモード時に前記制御信号を第１の状態とし、ＰＦＭモード時に前記制御信号を第２の状態とすることを特徴とする。
本発明のバンドギャップリファレンス回路によれば、電源投入時に制御信号を第１の状態としてスイッチをオンさせ、オペアンプに第１の電流源と第２の電流源の両方から動作電流を供給して、第１の基準電圧を短時間で所望の電圧値に上昇させ（すなわち、第１の基準電圧を起動させ）、その後、制御信号を第２の状態としてスイッチをオフさせることにより、起動時間を短くしつつ、消費電力を抑えることが可能となる。
また、本発明のバンドギャップリファレンス回路は、特に、低消費電力のＤＣＤＣコンバータに好適に適用することができる。この場合にも、電源投入時の起動時間を短縮できる。さらに、ＰＷＭモード時（重負荷時）にはスイッチをオンさせることにより第１の基準電圧の応答性を向上させることができ、ＰＦＭモード時（軽負荷時）にはスイッチをオフさせて消費電力を抑制することができる。したがって、高効率かつ安定動作が可能なＤＣＤＣコンバータを提供することができる。
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本実施形態のバンドギャップリファレンス回路１００の回路図である。
本実施形態のバンドギャップリファレンス回路１００は、基準電圧発生回路１０と制御信号ＣＯＮＴを発生する制御回路１１とにより構成され、基準電圧出力端子３に基準電圧ＶＲＥＦ１を生成する。
図１は、本実施形態のバンドギャップリファレンス回路１００の回路図である。
本実施形態のバンドギャップリファレンス回路１００は、基準電圧発生回路１０と制御信号ＣＯＮＴを発生する制御回路１１とにより構成され、基準電圧出力端子３に基準電圧ＶＲＥＦ１を生成する。
基準電圧発生回路１０は、オペアンプ１０１と、ＰＭＯＳトランジスタからなる出力トランジスタ１０２と、抵抗素子１０３〜１０５と、ダイオード１０６、１０７と、電流源１０８、１０９と、スイッチ１１０とを備えている。
電流源１０８は、電源電圧ＶＤＤが供給される電源端子１とオペアンプ１０１の動作電流入力端子１０１ｉｎとの間に接続され、電流源１０９は、電源端子１に一端が接続されている。スイッチ１１０は、電流源１０９の他端とオペアンプ１０１の動作電流入力端子１０１ｉｎとの間に接続されており、制御信号ＣＯＮＴによりオンオフ制御される。
出力トランジスタ１０２は、ソースが電源端子１に、ドレインが出力端子３に、ゲートがオペアンプ１０１の出力端子に接続されている。
抵抗素子１０４、１０５、及びダイオード１０７は、基準電圧出力端子３と接地端子２との間に直列に接続されている。抵抗素子１０３及びダイオード１０６は、基準電圧出力端子３と接地端子２との間に直列に接続されている。
抵抗素子１０４、１０５、及びダイオード１０７は、基準電圧出力端子３と接地端子２との間に直列に接続されている。抵抗素子１０３及びダイオード１０６は、基準電圧出力端子３と接地端子２との間に直列に接続されている。
オペアンプ１０１は、反転入力端子が抵抗素子１０４と１０５の接続点に接続され、非反転入力端子が抵抗素子１０３とダイオード１０６との接続点に接続されている。
かかる構成により、基準電圧出力端子３に基準電圧ＶＲＥＦ１が生成される。
かかる構成により、基準電圧出力端子３に基準電圧ＶＲＥＦ１が生成される。
次に、本実施形態のバンドギャップリファレンス回路１００の動作について説明する。
まず、電源電圧ＶＤＤが投入されると、制御回路１１は、制御信号ＣＯＮＴを第１の状態（例えばＨＩＧＨレベル）とする。これにより、スイッチ１１０がオンし、オペアンプ１０１の動作電流入力端子１０１ｉｎには、電流源１０８からの電流供給だけでなく、電流源１０９からも電流が供給されることになる。
まず、電源電圧ＶＤＤが投入されると、制御回路１１は、制御信号ＣＯＮＴを第１の状態（例えばＨＩＧＨレベル）とする。これにより、スイッチ１１０がオンし、オペアンプ１０１の動作電流入力端子１０１ｉｎには、電流源１０８からの電流供給だけでなく、電流源１０９からも電流が供給されることになる。
オペアンプ１０１は、動作電流入力端子１０１ｉｎに入力される動作電流によって動作するため、上記のように二つの電流源１０８及び１０９から動作電流が供給されることにより、素早い動作が可能となる。したがって、基準電圧ＶＲＥＦ１を電源投入時から短時間で所望の電圧値に上昇させることが可能となる。
その後、基準電圧ＶＲＥＦ１が所望の電圧値となったことに基づいて、制御回路１１は、制御信号ＣＯＮＴを第２の状態（例えばＬＯＷレベル）とする。これにより、スイッチ１１０がオフし、オペアンプ１０１の動作電流入力端子１０１ｉｎには、電流源１０８のみから動作電流が供給されるようになる。したがって、電源投入後、基準電圧ＶＲＥＦ１が起動した後は、消費電力を抑制することが可能となる。
なお、制御回路１１が制御信号ＣＯＮＴを第１の状態から第２の状態へ切り替えるための構成は、例えば、以下のようにして実現できる。
なお、制御回路１１が制御信号ＣＯＮＴを第１の状態から第２の状態へ切り替えるための構成は、例えば、以下のようにして実現できる。
スイッチ１１０をオンにした状態で基準電圧ＶＲＥＦ１が電源投入時から所望の電圧値に到達するまでの時間をあらかじめ計測しておき、電源投入時からタイマーにより時間をカウントし、電源投入時からの経過時間があらかじめ計測した時間に到達したことに基づいて、制御信号ＣＯＮＴを第１の状態から第２の状態へ切り替えるよう、制御回路１１を構成する。
このように、本実施形態のバンドギャップリファレンス回路１００によれば、起動時間を短くするとともに、消費電力を抑えることができる。
このように、本実施形態のバンドギャップリファレンス回路１００によれば、起動時間を短くするとともに、消費電力を抑えることができる。
次に、本実施形態のバンドギャップリファレンス回路１００をＤＣＤＣコンバータに適用した例について、図２及び図３を用いて説明する。
図２は、図１のバンドギャップリファレンス回路１００を備えたＤＣＤＣコンバータの一例であるＤＣＤＣコンバータ２００の回路図である。
図２は、図１のバンドギャップリファレンス回路１００を備えたＤＣＤＣコンバータの一例であるＤＣＤＣコンバータ２００の回路図である。
ＤＣＤＣコンバータ２００の基本的な構成は一般的なものであるため、ここでは詳細な説明は省略し、バンドギャップリファレンス回路１００がＤＣＤＣコンバータ２００においてどのように用いられるかについて説明する。
本例のＤＣＤＣコンバータ２００は、ソフトスタートを実行するためのソフトスタート電圧ＶＲＥＦ＿ＳＳを出力するソフトスタート回路２０１を備えている。
本例のＤＣＤＣコンバータ２００は、ソフトスタートを実行するためのソフトスタート電圧ＶＲＥＦ＿ＳＳを出力するソフトスタート回路２０１を備えている。
エラーアンプ２０２の２つの非反転入力端子には、バンドギャップリファレンス回路１００により生成される基準電圧ＶＲＥＦ１とソフトスタート電圧ＶＲＥＦ＿ＳＳがそれぞれ入力され、反転入力端子にはＤＣＤＣコンバータ２００の出力電圧ＶＯＵＴが分圧された帰還電圧ＶＦＢが入力されている。
エラーアンプ２０２は、基準電圧ＶＲＥＦ１及びソフトスタート電圧ＶＲＥＦ＿ＳＳのうち電圧の低い方と帰還電圧ＶＦＢとを比較して、誤差電圧ＶＥＲＲをコンパレータ２０３に出力する。
電源投入後、ソフトスタート電圧ＶＲＥＦ＿ＳＳが徐々に上昇していくが、ソフトスタート電圧ＶＲＥＦ＿ＳＳが基準電圧ＶＲＥＦよりも低い間は、エラーアンプ２０２では、帰還電圧ＶＦＢとソフトスタート電圧ＶＲＥＦ＿ＳＳが比較され、基準電圧ＶＲＥＦ１は出力である誤差電圧ＶＥＲＲに影響を与えない。
そして、所定のソフトスタート時間が経過すると、ソフトスタート電圧ＶＲＥＦ＿ＳＳが基準電圧ＶＲＥＦ１より高くなる。したがって、その後は、エラーアンプ２０２では、帰還電圧ＶＦＢと基準電圧ＶＲＥＦ１が比較され、ソフトスタート電圧ＶＲＥＦ＿ＳＳは出力である誤差電圧ＶＥＲＲに影響を与えなくなる。
一方、本例のＤＣＤＣコンバータ２００におけるバンドギャップリファレンス回路１００では、制御回路１１がコンパレータ２１１と基準電圧源２１２を備えて構成されている。コンパレータ２１１は、反転入力端子にソフトスタート電圧ＶＲＥＦ＿ＳＳが入力され、非反転入力端子に基準電圧源２１２の基準電圧ＶＲＥＦ２が入力されている。基準電圧ＶＲＥＦ２は、ソフトスタートの完了の基準となる所定の電圧である。
バンドギャップリファレンス回路１００は、電源投入後、上述のようなソフトスタートの実行と同時に以下のように動作する。
ソフトスタート電圧ＶＲＥＦ＿ＳＳは、電源投入後、接地電位から徐々に上昇していく電圧であることから、電源投入直後は、基準電圧ＶＲＥＦ２よりも低い。そのため、コンパレータ２１１は、ＨＩＧＨレベルの信号を出力する、すなわち、制御信号ＣＯＮＴを第１の状態とする。これにより、図１に示すスイッチ１１０がオンし、オペアンプ１０１の動作電流入力端子１０１ｉｎに、電流源１０８と電流源１０９の両方から電流が供給される状態となる。したがって、エラーアンプ２０２に入力される基準電圧ＶＲＥＦ１は、電源投入から短時間で起動される。
ソフトスタート電圧ＶＲＥＦ＿ＳＳは、電源投入後、接地電位から徐々に上昇していく電圧であることから、電源投入直後は、基準電圧ＶＲＥＦ２よりも低い。そのため、コンパレータ２１１は、ＨＩＧＨレベルの信号を出力する、すなわち、制御信号ＣＯＮＴを第１の状態とする。これにより、図１に示すスイッチ１１０がオンし、オペアンプ１０１の動作電流入力端子１０１ｉｎに、電流源１０８と電流源１０９の両方から電流が供給される状態となる。したがって、エラーアンプ２０２に入力される基準電圧ＶＲＥＦ１は、電源投入から短時間で起動される。
その後、ソフトスタート電圧ＶＲＥＦ＿ＳＳがさらに上昇していき、基準電圧ＶＲＥＦ２よりも高くなると、コンパレータ２１１は、ＬＯＷレベルの信号を出力する、すなわち、制御信号ＣＯＮＴを第２の状態とする。これにより、図１に示すスイッチ１１０がオフし、オペアンプ１０１の動作電流入力端子１０１ｉｎには、電流源１０８のみから電流が供給される状態となる。したがって、電源投入後、基準電圧ＶＲＥＦ１が起動した後は、バンドギャップリファレンス回路１００の消費電力を抑制することが可能となる。
ここで、制御回路１１を構成する基準電圧源２１２の基準電圧ＶＲＥＦ２は、ソフトスタート完了の基準となる電圧であり、ソフトスタートが完了し、エラーアンプ２０２において帰還電圧ＶＦＢと比較される対象がソフトスタート電圧ＶＲＥＦ＿ＳＳから基準電圧ＶＲＥＦ１に切り替わった時点で、基準電圧ＶＲＥＦ１が完全に所望の電圧値に到達している必要があることから、基準電圧ＶＲＥＦ１よりも少し高い電圧値に設定しておくことが好ましい。
このように、本例のＤＣＤＣコンバータ２００によれば、電源投入時から実行されるソフトスタートに用いられる信号を利用し、バンドギャップリファレンス回路１００内のスイッチ１１０を制御する制御信号ＣＯＮＴを、ソフトスタートが完了したことに基づいて、電源投入時の第１の状態から第２の状態に切り替えることができる。
図３は、図１のバンドギャップリファレンス回路１００を備えたＤＣＤＣコンバータの別の例であるＤＣＤＣコンバータ３００の回路図である。
ＤＣＤＣコンバータ３００の基本的な構成は、上記ＤＣＤＣコンバータ２００と同様、一般的なものであるため、詳細な説明は省略する。
ＤＣＤＣコンバータ３００の基本的な構成は、上記ＤＣＤＣコンバータ２００と同様、一般的なものであるため、詳細な説明は省略する。
本例のＤＣＤＣコンバータ３００は、ＰＷＭモードとＰＦＭモードの切り替えに同期して、バンドギャップリファレンス回路１００内のスイッチ１１０を切り替えるように構成されている。
具体的には、バンドギャップリファレンス回路１００の制御回路１１がコンパレータ３１１と基準電圧源３１２を備え、コンパレータ３１１は、反転入力端子に基準電圧源３１２の基準電圧ＶＲＥＦ３が入力され、非反転入力端子にエラーアンプ３０２の出力である誤差電圧ＶＥＲＲが入力されている。
エラーアンプ３０２は、非反転入力端子にバンドギャップリファレンス回路１００により生成される基準電圧ＶＲＥＦ１が入力され、反転入力端子にＤＣＤＣコンバータ３００の出力電圧ＶＯＵＴが分圧された帰還電圧ＶＦＢが入力されている。エラーアンプ３０２は、基準電圧ＶＲＥＦ１と帰還電圧ＶＦＢとを比較して、誤差電圧ＶＥＲＲをコンパレータ３０３に出力する。
誤差電圧ＶＥＲＲは、ＤＣＤＣコンバータ３００に接続される負荷が重いときほど高い電位となり、負荷が軽いときほど低い電圧となることから、基準電圧ＶＲＥＦ３をＰＷＭモードとＰＦＭモードの切り替えの基準となる所定の電圧とすることにより、誤差電圧ＶＥＲＲの電圧値に基づいて、制御信号ＣＯＮＴが第１の状態と第２の状態に切り替わることになる。
かかる構成により、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ３より高いＰＷＭモード時には、コンパレータ３１１は、ＨＩＧＨレベルの信号を出力する、すなわち、制御信号ＣＯＮＴを第１の状態とする。これにより、図１に示すスイッチ１１０がオンし、オペアンプ１０１の動作電流入力端子１０１ｉｎに、電流源１０８と電流源１０９の両方から電流が供給される状態となる。
一方、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ３より低いＰＦＭモード時には、コンパレータ３１１は、ＬＯＷレベルの信号を出力する、すなわち、制御信号ＣＯＮＴを第２の状態とする。これにより、図１に示すスイッチ１１０がオフし、オペアンプ１０１の動作電流入力端子１０１ｉｎには、電流源１０８のみから電流が供給される状態となる。
重負荷であるＰＷＭモード時は、スイッチングが継続的に行われ、エラーアンプ３０２を構成する差動入力トランジスタのゲート容量を介して充放電が多くなることから、バンドギャップリファレンス回路１００の出力である基準電圧ＶＲＥＦ１も変動し易くなる。しかしながら、本例によれば、ＰＷＭモード時にオペアンプ１０１の動作電流を増加させることができるため、基準電圧ＶＲＥＦ１が変動しても、すぐに所望の電圧値に戻すことが可能となる。
また、軽負荷であるＰＦＭモード時は、オペアンプ１０１の動作電流を少なくして、消費電力を低減することができる。
また、軽負荷であるＰＦＭモード時は、オペアンプ１０１の動作電流を少なくして、消費電力を低減することができる。
このように、本例のＤＣＤＣコンバータ３００によれば、ＰＷＭモード時（重負荷時）には基準電圧ＶＲＥＦ１の応答性を高めることができ、ＰＦＭモード時（軽負荷時）には低消費電流でバンドギャップリファレンス回路１００を動作させることで効率を向上させることができる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、図３に示すＤＣＤＣコンバータ３００におけるコンパレータ３１１の出力信号ＣＯＮＴを、図２に示すＤＣＤＣコンバータ２００のバンドギャップリファレンス回路１００内の基準電圧発生回路１０に入力するようにし、電源投入時と起動後とで図１に示すスイッチ１１０のオンオフを切り替えるのに加え、通常動作時におけるＰＷＭモード時とＰＦＭモード時とでもスイッチ１１０のオンオフを切り替えるように構成することも可能である。
また、図３に示すＤＣＤＣコンバータ３００では、制御回路１１で制御信号ＣＯＮＴを生成するようにしているが、ＰＷＭモードとＰＦＭモードの切り替え用の信号が別途生成される場合は、その信号を制御信号ＣＯＮＴとして基準電圧発生回路１０に直接入力し、スイッチ１１０のオンオフを制御するようにしてもよい。
１０ 基準電圧発生回路
１１ 制御回路
１００ バンドギャップリファレンス回路
１０１ オペアンプ
２０１ ソフトスタート回路
２０２、３０２ エラーアンプ
２０３、３０３、２１１、３１１ コンパレータ
１１ 制御回路
１００ バンドギャップリファレンス回路
１０１ オペアンプ
２０１ ソフトスタート回路
２０２、３０２ エラーアンプ
２０３、３０３、２１１、３１１ コンパレータ
Claims (4)
- オペアンプと、電源端子と前記オペアンプの動作電流入力端子との間に接続された第１の電流源と、前記電源端子に一端が接続された第２の電流源と、前記第２の電流源の他端と前記オペアンプの動作電流入力端子との間に接続されたスイッチと、前記スイッチのオンオフを制御する制御信号を生成する制御回路とを備え、基準電圧を出力するバンドギャップリファレンス回路と、
ソフトスタート電圧を出力するソフトスタート回路と、
反転入力端子に出力電圧を分圧した帰還電圧が入力され、第一の非反転入力端子に前記基準電圧が入力され、第二の非反転入力端子に前記ソフトスタート電圧が入力されるエラーアンプと、を備え、
前記制御回路は、前記ソフトスタート電圧に基づいて、電源投入時に前記制御信号を第１の状態とし、前記電源投入時から実行されるソフトスタートが完了したことに基づいて前記制御信号を第２の状態とし、
前記スイッチは、前記制御信号が第１の状態のときオンし、前記制御信号が第２の状態のときオフすることを特徴とするＤＣＤＣコンバータ。 - 前記制御回路は、前記ソフトスタートの完了の基準となる第２の基準電圧と前記ソフトスタート電圧とを比較し、出力信号として前記制御信号を出力するコンパレータを有し、
前記コンパレータは、前記ソフトスタート電圧が前記第２の基準電圧より低いとき前記制御信号を第１の状態とし、前記ソフトスタート電圧が前記第２の基準電圧より高いとき前記制御信号を第２の状態とすることを特徴とする請求項１に記載のＤＣＤＣコンバータ。 - オペアンプと、電源端子と前記オペアンプの動作電流入力端子との間に接続された第１の電流源と、前記電源端子に一端が接続された第２の電流源と、前記第２の電流源の他端と前記オペアンプの動作電流入力端子との間に接続されたスイッチと、前記スイッチのオンオフを制御する制御信号を生成する制御回路とを備え、基準電圧を出力するバンドギャップリファレンス回路と、
反転入力端子に出力電圧を分圧した帰還電圧が入力され、非反転入力端子に前記基準電圧が入力されるエラーアンプを備え、
前記制御回路は、前記エラーアンプの出力電圧に基づいて、ＰＷＭ動作時に前記制御信号を第１の状態とし、ＰＦＭ動作時に前記制御信号を第２の状態とし、
前記スイッチは、前記制御信号が第１の状態のときオンし、前記制御信号が第２の状態のときオフすることを特徴とするＤＣＤＣコンバータ。 - 前記制御回路は、前記ＰＷＭ動作から前記ＰＦＭ動作への切り替わりの基準となる第２の基準電圧と前記エラーアンプの出力電圧とを比較し、出力信号として前記制御信号を出力するコンパレータを有し、
前記コンパレータは、前記エラーアンプの出力電圧が前記第２の基準電圧より高いとき前記制御信号を第１の状態とし、前記エラーアンプの出力電圧が前記第２の基準電圧より低いとき前記制御信号を第２の状態とすることを特徴とする請求項３に記載のＤＣＤＣコンバータ。
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