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JP6223918B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系の半導体が期待されている。ＧａＮ系の半導体デバイスはＳｉ（シリコン）と比較して広いバンドギャップを備え、Ｓｉの半導体デバイスと比較して、高い耐圧、低い損失が実現できる。
ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通してしまうノーマリーオンのトランジスタとなる。このため、ゲートに電圧を印加しない限り導通しないノーマリーオフのトランジスタを実現することが困難であるという問題がある。
数百Ｖ〜１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのＧａＮ系トランジスタとノーマリーオフのＳｉトランジスタとをカスコード接続して、ノーマリーオフ動作を実現する回路構成が提唱されている。
誘導性負荷であるモータが接続される制御系のインバータ回路では、スイッチング素子のオフ時に、スイッチング素子にモータからの還流電流が流れる。上記回路構成をモータ制御系のインバータ回路のスイッチング素子に適用した場合、ノーマリーオフのＳｉトランジスタのボディダイオードに還流電流が流れる。Ｓｉトランジスタのボディダイオードのリカバリー特性が劣ることにより、還流電流が流れる際に、上記回路構成部分に起因してインバータ回路の損失が大きくなる恐れがある。
特開２０１２−２１２８７５号公報
本発明が解決しようとする課題は、リカバリー特性が向上した半導体装置を提供することにある。
実施形態の半導体装置は、第１のソース、第１のドレイン、共通ゲート端子に接続される第１のゲート、ボディダイオードを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、共通ゲート端子と第２のゲートの間に設けられるコンデンサと、コンデンサと第２のゲートの間に接続される第１のアノードと、第１のソースに接続される第１のカソードを有する第１のダイオードと、第１のソースに接続される第２のアノードと、第２のドレインに接続される第２のカソードを有する第２のダイオードと、前記共通ゲート端子と前記コンデンサとの間に一端が接続され、他端が前記第１のゲートに接続される第１の抵抗素子と、前記共通ゲート端子に接続される第３のアノードと、前記第１のゲートに接続される第３のカソードを有し、前記共通ゲート端子と前記第１のゲートとの間に、前記第１の抵抗素子と並列に設けられる第３のダイオードと、を備える。
第１の実施形態の半導体装置の回路図。 比較形態の半導体装置の回路図。 第１の実施形態の半導体装置の効果を示す図。 第１の実施形態の半導体装置の作用・効果の説明図。 第１の実施形態の半導体装置の作用・効果の説明図。 第１の実施形態の半導体装置の作用・効果の説明図。 第２の実施形態の半導体装置の回路図。 第３の実施形態の半導体装置の回路図。 第４の実施形態の半導体装置の回路図。 第５の実施形態の半導体装置の回路図。 第６の実施形態の半導体装置の回路図。 第７の実施形態の半導体装置の回路図。 第８の実施形態の半導体装置の上面模式図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、又は、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。
また、本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、および、それらの中間組成を備える半導体の総称である。
（第１の実施形態）
本実施形態の半導体装置は、第１のソース、第１のドレイン、共通ゲート端子に接続される第１のゲート、ボディダイオードを有するノーマリーオフトランジスタと、第１のドレインに接続される第２のソース、第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、共通ゲート端子と第２のゲート間に設けられるコンデンサと、コンデンサと第２のゲートの間に接続される第１のアノードと、第１のソースに接続される第１のカソードを有する第１のダイオードと、第１のソースに接続される第２のアノードと、第２のドレインに接続される第２のカソードを有する第２のダイオードと、を備える。
図１は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、例えば、定格電圧が６００Ｖや１２００Ｖのパワーモジュールである。
本実施形態の半導体装置は、ゲートに電圧を印加しない限り導通しないノーマリーオフトランジスタ１０と、ゲートに電圧を印加しなくても導通するノーマリーオントランジスタ２０が直列接続されてパワーモジュールを構成する。ノーマリーオフトランジスタ１０は、例えば、Ｓｉ（シリコン）の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。また、ノーマリーオントランジスタ２０は、例えば、ＧａＮ（窒化ガリウム）系のＨＥＭＴである。ノーマリーオントランジスタ２０は、例えば、ゲート絶縁膜を備える。
ノーマリーオフトランジスタ１０は、ノーマリーオントランジスタ２０に比較して、素子耐圧が低い。ノーマリーオフトランジスタ１０の素子耐圧は、例えば、１０Ｖ以上３０Ｖ以下である。また、ノーマリーオントランジスタ２０の素子耐圧は、例えば、６００Ｖ以上１２００Ｖ以下である。
半導体装置は、ソース端子１００と、ドレイン端子２００と、共通ゲート端子３００を備える。そして、ノーマリーオフトランジスタ１０は、ソース端子１００に接続される第１のソース１１と、第１のドレイン１２、共通ゲート端子３００に接続される第１のゲート１３を有する。ノーマリーオフトランジスタ１０は、ボディダイオード（寄生ダイオード）１４を備えている。
また、ノーマリーオントランジスタ２０は、第１のドレイン１２に接続される第２のソース２１、ドレイン端子２００に接続される第２のドレイン２２、第２のゲート２３を有する。なお、ノーマリーオントランジスタ２０は、ボディダイオード（寄生ダイオード）を備えていない。
半導体装置は、共通ゲート端子３００と第２のゲート２３間に設けられるコンデンサ４０を備える。また、コンデンサ４０と第２のゲート２３の間に接続される第１のアノード３１と、第１のソース１１に接続される第１のカソード３２を有する第１のダイオード３０を備える。第１のダイオード３０は、例えば、ＰＩＮダイオード、ＰＮダイオード、ツェナーダイオード又はショットキーバリアダイオードである。第１のダイオード３０がツェナーダイオードの場合、ツェナー電圧は共通ゲート端子３００の振幅よりも大きい。
半導体装置は、第１のソース１１に接続される第２のアノード５１と、第２のドレイン２２に接続される第２のカソード５２を有する第２のダイオード５０を備える。第２のダイオードは、ソース端子１００の電圧がドレイン端子２００よりも高くなるような場合に、ソース端子１００側からドレイン端子２００側に電流を流す機能を備える。いわゆる、還流ダイオードである。
第２のダイオード５０は、リカバリー特性に優れるダイオードであることが望ましい。第２のダイオード５０は、ノーマリーオフトランジスタ１０のボディダイオード１４よりも短いリカバリー時間を有することが望ましい。第２のダイオード５０は、例えば、ＰＩＮダイオードやＰＮダイオードと比較して、リカバリー特性に優れるショットキーバリアダイオード、又は、ファーストリカバリーダイオードである。
また、第２のダイオード５０は、Ｓｉよりもバンドギャップの広いワイドギャップ半導体を用いたダイオードであることが望ましい。ワイドギャップ半導体を用いたダイオードは、Ｓｉを用いたダイオードよりも高い耐圧を実現できる。ワイドギャップ半導体としては、例えば、ＧａＮ系半導体、ＳｉＣ、ダイヤモンド等がある。
本実施形態の半導体装置は、上記構成により、ソース端子１００と、ドレイン端子２００と、共通ゲート端子３００を備えるノーマリーオフトランジスタとして機能する。
以下、本実施形態の半導体装置の動作について説明する。
まず、オン状態においては、ソース端子１００には０Ｖ、ドレイン端子２００には正の電圧、例えば、オン抵抗とドレイン電流の積が印加される。そして、共通ゲート端子３００には正の電圧、例えば、１５Ｖが印加される。
この時、ノーマリーオフトランジスタ１０の第１のゲート１３には、正の電圧が印加される。このため、ノーマリーオフトランジスタ１０はオンする。
一方、ノーマリーオントランジスタ２０の第２のゲート２３は、第１のダイオード３０を介してソース端子１００にクランプされている。したがって、第２のゲート２３は０Ｖ近傍の正の電圧、より正確には第１のダイオード３０の順方向降下電圧（Ｖｆ１）となる。第２のソース２１は、ノーマリーオフトランジスタ１０がオンしていることにより、０Ｖ近傍の電位となる。このため、第２のソース２１と第２のゲート２３との間には、ノーマリーオントランジスタ２０の閾値以上の電圧が印加されている。したがって、ノーマリーオントランジスタ２０もオンすることになる。よって、ソース端子１００とドレイン端子２００間に、オン電流が流れることになる。
次に、半導体装置がオン状態からオフ状態となる場合を考える。この場合、ソース端子１００とドレイン端子２００の印加電圧は変化せず、共通ゲート端子３００の印加電圧が正の電圧から０Ｖ、例えば、１５Ｖから０Ｖに降下する。
まず、ノーマリーオフトランジスタ１０の第１のゲート１３には、０Ｖが印加される。このため、ノーマリーオフトランジスタ１０はオフする。
一方、ノーマリーオントランジスタ２０の第２のゲート２３は、コンデンサ４０が存在することから、共通ゲート端子３００の振幅分だけ、電位が低下する。例えば、第１のダイオード３０の順方向降下電圧（Ｖｆ１）から共通ゲート端子３００の振幅分、例えば、１５Ｖ低下し、（Ｖｆ１−１５）Ｖの負電位となる。そして、第２のソース２１と第２のゲート２３との間の電位差がノーマリーオントランジスタ２０の閾値以下となることにより、ノーマリーオントランジスタ２０はオフする。よって、ソース端子１００とドレイン端子２００間の電流が遮断される。
本実施形態の半導体装置は、以上のように動作し、ソース端子１００と、ドレイン端子２００と、共通ゲート端子３００を備えるノーマリーオフトランジスタとして機能する。
以下、本実施形態の半導体装置の作用および効果について説明する。本実施形態の半導体装置は、第１に、過電圧が抑制されることにより信頼性が向上するという効果を備える。そして、第２に、還流電流が流れる際のリカバリー特性が向上するという効果を備える。
最初に、本実施形態の半導体装置の信頼性向上の効果について説明する。
図２は、比較形態の半導体装置の回路図である。比較形態の半導体装置は、ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０がカスコード接続された回路構成である。ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０は実施形態と同様のトランジスタである。
この半導体装置は、ソース端子１００と、ドレイン端子２００と、共通ゲート端子３００を備える。そして、ノーマリーオフトランジスタ１０は、ソース端子１００に接続される第１のソース１１と、第１のドレイン１２、共通ゲート端子３００に接続される第１のゲート１３を有する。また、ノーマリーオントランジスタ２０は、第１のドレイン１２に接続される第２のソース２１、ドレイン端子２００に接続される第２のドレイン２２、ソース端子１００に接続される第２のゲート２３を有する。
比較形態の半導体装置も、上記構成により、ソース端子１００と、ドレイン端子２００と、共通ゲート端子３００を備えるノーマリーオフトランジスタとして機能する。
比較形態の回路構成では、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０との間、すなわち、第１のドレイン１２および第２のソース２１（以下、接続部とも称する）に、デバイス動作中に過電圧が生じる恐れがある。過電圧は、例えば、半導体装置がオン状態からオフ状態に移行する際に過渡電流が発生し、ソース端子１００とドレイン端子２００との間に印加されている高電圧が、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の寄生容量の比で分圧されることによって生じ得る。
比較形態の場合には、オン状態からオフ状態に移行する時、まず、ノーマリーオフトランジスタ１０がオフした後、接続部の電圧が上昇し、０Ｖにクランプされている第２のゲート２３と第２のソース２１間の電位差が閾値に達した時にノーマリーオントランジスタ２０がオフする。したがって、接続部の電位が過渡電流により上昇すると、電荷を逃がす経路がないため接続部の過電圧が生じることになる。
過電圧が生じると、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に高電圧が印加される。この高電圧が、ゲート絶縁膜の耐圧以上となると、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流が増大する、あるいは、破壊される恐れがある。ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流が増大する、あるいは、ゲート絶縁膜が破壊されると半導体装置が動作不良となる。このため、半導体装置の信頼性が低下する。
また、ゲート絶縁膜に問題が生じない場合であっても、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に高電圧が印加されることで、第２のソース２１側に電荷がトラップされる。この電荷のトラップにより、電流コラプスが生じる恐れがある。電流コラプスが生じるとオン電流が低下するため動作不良となる。したがって、半導体装置の信頼性がやはり低下する。
一方、本実施形態の半導体装置では、オン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフする。これは、比較形態と異なり、ノーマリーオントランジスタ２０の第２のゲート２３が、共通ゲート端子３００に印加される電圧で制御されることによる。
ノーマリーオントランジスタ２０が先にオフすることにより、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０との間、すなわち、第１のドレイン１２および第２のソース２１（接続部）に過電圧が生じることが抑制される。
なぜなら、ノーマリーオントランジスタ２０が先にオフすることで、例え接続部の電位が過渡電流により上昇したとしても、オンしているノーマリーオフトランジスタ１０により、ソース端子１００に電荷を逃すことができるからである。
本実施形態では、上述のように、例え接続部の電位が過渡電流により上昇したとしても、オンしているノーマリーオフトランジスタ１０により、ソース端子１００に電荷を逃すことができる。このため、接続部の過電圧が原理的に生じない。したがって、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
また、第１のダイオード３０をツェナーダイオードとすることにより、ノーマリーオントランジスタ２０のゲートに過度な負電圧が印加されることを抑制することができる。たとえば、ノーマリーオントランジスタ２０のゲートに負電圧が印加されオフ状態となっているときに、寄生容量などによって他の電圧変化が伝わり必要以上の負電圧がゲートに印加されることを抑制できる。
図３は、本実施形態の半導体装置の効果を示す図である。本実施形態と比較形態の回路で、オン−オフ動作を繰り返した際の接続部の電圧変化をシミュレーションした結果である。
実線が実施形態の場合、点線が比較形態の場合である。比較形態ではオフ時に接続部に高い過電圧が生じるのに対し、実施形態では過電圧が効果的に抑制されていることが分かる。
もっとも、本実施形態では、半導体装置のオフ状態において、ノーマリーオントランジスタ２０の第２のゲート２３には直接電圧が印加されていない。したがって、ゲートリーク電流やダイオード３０のリーク電流等により、第２のゲート２３の電圧が、負電圧から徐々に０Ｖに向けて上昇する恐れがある。
第２のゲート２３の電圧が上昇すると、ノーマリーオントランジスタ２０の第２のソース２１と第２のドレイン２２間のリーク電流も上昇する。ノーマリーオフトランジスタ１０はオフのままであるため、第２のソース２１（第１のドレイン１２、接続部）の電圧が上昇する。そうすると、第２のソース２１と第２のゲート間の電位差が大きくなり、ノーマリーオントランジスタ２０がオフして、第２のソース２１と第２のドレイン間のリーク電流が遮断される。よって、半導体装置のオフ状態が保たれることになる。
本実施形態において、ノーマリーオフトランジスタ１０のゲート電極材料のシート抵抗よりも、ノーマリーオントランジスタ２０のシート抵抗が低いことが望ましい。オン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフする構成とすることが容易だからである。
また、オフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０が先にオンする構成とすることが望ましい。仮に、ノーマリーオントランジスタ２０が先にオンすると、第１のドレイン１２（第２のソース２１、接続部）に高電圧がかかり、ノーマリーオフトランジスタ１０の特性が劣化する恐れがあるからである。
また、コンデンサ４０の容量は、ノーマリーオントランジスタ２０の入力容量の１０倍以上１００倍以下であることが望ましい。ノーマリーオントランジスタ２０の第２のゲート２３に印加される負電圧は、コンデンサ４０の容量とノーマリーオントランジスタ２０の入力容量の比によって決まる。このため、コンデンサ４０の容量が大きい方が望ましい。
コンデンサ４０の容量が、ノーマリーオントランジスタ２０の入力容量の１０倍以上あれば、共通ゲート端子３００に印加される振幅のうち９割以上を印加することが可能である。また、１００倍を超えるとコンデンサが大きくなりすぎるため半導体装置のサイズの増大が懸念される。
なお、ノーマリーオントランジスタ２０の入力容量とは、第２のゲート２３と、第２のソース２１および第２のドレイン２２間の容量である。入力容量は、第２のソース２１と第２のドレイン２２とのバイアスが０Ｖ、且つ、ピンチオフ状態の値とする。
また、本実施形態では、比較形態と異なり、特にオンからオフへのスイッチング速度は、スイチング速度の速いＧａＮ系ＨＥＭＴのノーマリーオントランジスタ２０で決定される。したがって、スイチング速度の速い半導体装置が実現可能である。
また、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧を、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧よりも低くすることが望ましい。これにより、ノーマリーオフトランジスタのオフ時の第１のソースと第１のドレイン間の耐圧を、ノーマリーオントランジスタの第２のソースと第２のゲート間の耐圧よりも低くする。
そうすると、例えば、サージ等により接続部に過電圧が生じた場合であっても、ノーマリーオフトランジスタ１０のアバランシェ降伏が生じることにより、接続部の電荷を逃がすことができる。したがって、ノーマリーオントランジスタ２０の第２のソース２１と、第２のゲート２３との間に印加される電圧を、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧より低くすることが可能となる。したがって、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
なお、一般に、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧は３０Ｖを超える。したがって、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は３０Ｖ以下であることが望ましい。
また、アバランシェ降伏電圧は、ノーマリーオントランジスタ２０の閾値（Ｖｔｈ）の絶対値よりも十分高いことが望ましい。ノーマリーオントランジスタ２０を確実にオフできるようにするためである。この観点からノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、ノーマリーオントランジスタ２０の閾値（Ｖｔｈ）の絶対値＋５Ｖ以上あることが望ましい。仮に、Ｖｔｈ＝−１０Ｖの場合、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧は、１５Ｖ以上であることが望ましい。
次に、本実施形態の半導体装置のリカバリー特性の向上効果について説明する。
図２に示す比較形態の半導体装置では、例えば、モータ制御系のインバータ回路のスイッチング素子として用いた際の還流電流が流れる場合、すなわち、いわゆる還流モードとなる場合、ソース端子１００側が相対的に正の電圧、ドレイン端子２００側が相対的に負の電圧となる。この時、ノーマリーオントランジスタ２０はオン状態になる。そして、ノーマリーオフトランジスタ１０のチャネルはオフ状態となるので、還流電流は、ノーマリーオフトランジスタ１０のボディダイオード１４を、順方向（図中点線矢印Ａの向き）に流れることになる。
ノーマリーオフトランジスタ１０が、例えば、Ｓｉ（シリコン）の縦型ＭＯＳＦＥＴである場合、ボディダイオード１４はＰＮダイオードとなる。ＰＮダイオードは、少数キャリアによる伝導度変調により順方向電流を流すバイポーラデバイスである。このため、ＰＮダイオードは、一般にリカバリー時間が長くリカバリー特性が劣る。このため、比較形態の半導体装置のリカバリー特性も劣ることになる。よって、例えば、比較形態の半導体装置を、モータ制御系のインバータ回路のスイッチング素子として用いた場合、還流モード時のスイッチング損失が大きくなるという問題がある。
図４は、本実施形態の作用・効果の説明図である。比較形態に本実施形態同様、第１のソース１１と第２のドレイン２２との間に、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０と並列にダイオード１１０を設けた回路図を示す。ダイオード１１０のアノード１１１は第１のソース１１側、カソード１１２は第２のドレイン２２側に接続される。
例えば、ダイオード１１０にリカバリー特性に優れるショットキーバリアダイオード、又は、ファーストリカバリーダイオード等を適用する場合を考える。この場合、還流電流の経路としては、図中点線矢印Ａで示す経路（以下、電流経路Ａ）と図中点線矢印Ｂで示す経路（以下、電流経路Ｂ）の２通りがあり得る。
この場合、例えば、仮に、ダイオード１１０の順方向降下電圧（Ｖｆｒ）をボディダイオード１４の順方向降下電圧（Ｖｆｐ）よりも低くすると、還流電流は、ダイオード１１０を経由する電流経路Ｂに先に流れ始めることになる。
しかし、ダイオード１１０の順方向降下電圧（Ｖｆｒ）とボディダイオード１４の順方向降下電圧（Ｖｆｐ）は、いずれも、一般に、０．３〜１．５Ｖ程度の範囲となり、互いの電圧差を大きくすることが困難である。このため、還流電流は、ボディダイオード１４を流れる電流経路Ａと、ダイオード１１０を流れる電流経路Ｂとに分流することになる。したがって、リカバリー特性に優れるダイオード１１０を設けても、半導体装置のリカバリー特性は十分に改善できない恐れがある。
また、例えば、ボディダイオード１４とダイオード１１０の温度特性の違い等から、分流程度の変化が生じ、半導体装置の還流モード時の特性が安定しない恐れがある。
図５は、本実施形態の作用・効果の説明図である。本実施形態の回路図を示す。
本実施形態の半導体装置では、還流電流の大半が図中点線矢印Ｂで示される第２のダイオード５０を経由する電流経路Ｂを流れ、図中点線矢印Ａで示されるボディダイオード１４を経由する電流経路Ａにはほとんど流れることがない。
以下、還流電流が流れる還流モード時の本実施形態の半導体装置の動作を説明する。ノーマリーオントランジスタ２０の閾値をＶｔｈ、共通ゲート端子３００に印加される電圧の振幅をＶｓｗｉｎｇ、第１のダイオード３０の順方向降下電圧をＶｆ１、第２のダイオード５０の順方向降下電圧をＶｆ２、ボディダイオード１４の順方向降下電圧をＶｆｐとする。さらに、還流モード時にソース端子１００に印加されるソース電圧をＶｓ、ノーマリーオントランジスタ２０の第２のゲート２３と第２のドレイン２１間の電圧差をＶｇｄ、還流モードに入る直前のオフ状態の第２のゲート２３と第２のソース２１間の電圧差をＶｇｉとする。また、還流モード時のドレイン端子２００はグラウンド電位（０Ｖ）とする。
還流モード時には、Ｖｓの上昇につれてカップリングにより、ノーマリーオントランジスタ２０の第２のゲート２３の電位が持ち上がる。したがって、
Ｖｇｄ＝Ｖｓ＋Ｖｇｉ・・・（式１）
の関係が成立する。ただし、（式１）では、ボディダイオード１４の順方向降下電圧Ｖｆｐを無視している。
例えば、還流モードに入り、Ｖｓが徐々に上昇し、Ｖｓ＝２Ｖになる時点を考える。例えば、Ｖｇｉ＝−１５Ｖであるとすると、（式１）よりＶｇｄ＝Ｖｓ＋Ｖｇｉ＝２Ｖ＋（−１５Ｖ）＝−１３Ｖとなる。Ｖｓが上昇するにつれ、Ｖｇｄも上昇して行くことになる。
還流モード時にノーマリーオントランジスタ２０がオン状態になるのは、
Ｖｇｄ＞Ｖｔｈ・・・（式２）
になった場合である。
（式１）より、Ｖｇｄ＝Ｖｓ＋Ｖｇｉであるため、
Ｖｓ＋Ｖｇｉ＞Ｖｔｈ・・・（式３）
が充足された時点でノーマリーオントランジスタ２０がオン状態になる。
ノーマリーオントランジスタ２０のＶｔｈは負電圧である。例えば、Ｖｔｈ＝−１０Ｖとすると、Ｖｓ＝２Ｖの時点では、ノーマリーオントランジスタ２０はオン状態にならない。上記Ｖｇｉ＝−１５Ｖを仮定すると、Ｖｓ＝５Ｖを超える時にノーマリーオントランジスタ２０がオン状態になる。
なお、Ｖｇｉは、ノーマリーオントランジスタ２０のオフ状態を安定に保つため、Ｖｔｈよりも十分に低い値、言い換えれば、ノーマリーオントランジスタ２０のＶｔｈよりも絶対値が十分に大きい負の値に設定される。
このように、本実施形態の半導体装置では、ソース端子１００に印加されるソース電圧Ｖｓがボディダイオード１４の順方向降下電圧（Ｖｆｐ）を超えても、還流モードに入る直前のノーマリーオントランジスタ２０のオフ状態のゲート−ソース間電圧Ｖｇｉと、Ｖｔｈとの関係で決まる所定の正の値を超えない限り、ノーマリーオントランジスタ２０がオンせず、電流経路Ａを還流電流が流れない。
Ｖｇｉは、Ｖｓｗｉｎｇ、Ｖｆ１を用いて、
Ｖｇｉ＝Ｖｆ１−Ｖｓｗｉｎｇ・・・（式４）
と表すことが可能である。
さらに、ボディダイオード１４の順方向降下電圧Ｖｆｐを考慮すると、（式１）は、第２のソース２１ではＶｆｐ分電圧が降下するため、
Ｖｇｄ＝Ｖｓ＋Ｖｇｉ−Ｖｆｐ・・・（式５）
となる。
（式２）、（式４）と（式５）より、厳密には、Ｖｓが上昇し、
Ｖｓ＞Ｖｔｈ＋Ｖｓｗｉｎｇ−Ｖｆ１＋Ｖｆｐ・・・（式６）
が充足された時点でノーマリーオントランジスタ２０がオン状態になる。
例えば、Ｖｔｈ＝−１０Ｖ、Ｖｓｗｉｎｇ＝１５Ｖ、Ｖｆ１＝０．７Ｖ、Ｖｆｐ＝０．７Ｖとすると、Ｖｓ＞５Ｖの範囲でノーマリーオントランジスタ２０がオン状態になる。したがって、（式６）が充足される範囲で、図中点線矢印Ａで示される電流経路Ａを還流電流が流れることになる。なお、以上の議論は、第２のダイオード５０が設けられていない回路、あるいは、第２のダイオードに電流を流さないと仮定した場合の回路に関する動作の議論である。
第２のダイオード５０を設けた場合に、図中点線矢印Ａで示される電流経路Ａよりも、図中点線矢印Ｂで示される第２のダイオード５０を経由する電流経路Ｂに、先に還流電流が流れるようにするためには、電流経路Ｂに電流が流れ始める電圧よりも、第２のダイオード５０の順方向降下電圧（Ｖｆ２）が低ければ良い。したがって、（式６）から、
Ｖｔｈ＋Ｖｓｗｉｎｇ−Ｖｆ１＋Ｖｆｐ＞Ｖｆ２・・・（式７）
の関係が充足されれば良い。
図６は、本実施形態の作用・効果の説明図である。本実施形態の回路における電流経路Ａと電流経路Ｂとの電圧−電流特性を模式的に示す。横軸は還流モード時にソース端子１００に印加される正の電圧Ｖｓである。
図６からも概念的に分かるように、（式７）を充足することで、電流経路Ｂのオン電圧が、電流経路Ｂのオン電圧よりも大きくなり、電流経路Ｂが主たる経路となる。
そして、例えば、任意に設定可能な共通ゲート端子３００に印加される電圧の振幅であるＶｓｗｉｎｇを大きくしていくことで、電流経路Ａの立ち上がり電圧を高電圧側にシフトさせることが可能である。適切なＶｓｗｉｎｇを選択すれば、電流経路Ａへの分流をゼロにすることも可能である。したがって、本実施形態の半導体装置によれば、還流電流の電流経路Ａへの分流を抑制することが容易となる。
第２のダイオード５０には、ボディダイオード１４よりもリカバリー時間の短いリカバリー特性に優れたダイオードが用いられる。したがって、本実施形態によれば、還流電流が流れる際のリカバリー特性の向上した半導体装置が実現される。よって、例えば、本実施形態の半導体装置をモータ制御系のインバータ回路のスイッチング素子として用いた場合、還流モード時のスイッチング損失を抑制することが可能となる。
また、分流が抑制されるため、温度環境等が変化しても、還流モード時の特性が不安定となることを抑制できる。
また、還流電流を流す電流経路Ｂは電流経路Ａと比較してオン抵抗も低い。したがって、比較形態に比べ、還流モード時の導通損失も低減することが可能となる。
以上、本実施形態によれば、信頼性が向上し、リカバリー特性が向上した半導体装置が実現される。
（第２の実施形態）
本実施形態の半導体装置は、複数の第１のダイオードが直列接続される以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図７は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、２個の第１のダイオード３０が直列接続されている。
本実施形態によれば、半導体装置のオン状態では、第１のダイオード３０の順方向降下電圧（Ｖｆ）×２の電圧が第２のゲート２３に印加されることになる。したがって、ノーマリーオントランジスタ２０のオーバードライブが可能となりオン電流を増加させることが可能である。
また、半導体装置のオン状態で、ノーマリーオフトランジスタ１０のドレイン電流×オン抵抗分、第２のソース２１の電圧が持ち上がったとしても、第１のダイオード３０の順方向降下電圧（Ｖｆ）×２の電圧が第２のゲート２３に印加されることで、導通損失を抑制することが可能となる。
なお、ここでは２個の第１のダイオード３０を直列接続する場合を例に説明したが、直列接続される第１のダイオード３０の数は、３個以上であってもかまわない。ｎ（ｎは２以上の整数）個の場合、第１のダイオード３０の順方向降下電圧（Ｖｆ）×ｎの電圧が第２のゲート２３に印加されることになる。
本実施形態によれば、第１の実施形態の効果に加え、オン電流の増大、又は、導通損失の低減を実現することが可能となる。
（第３の実施形態）
本実施形態の半導体装置は、共通ゲート端子とコンデンサとの間に一端が接続され、他端が第１のゲートに接続される第１の抵抗素子を、さらに備えること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図８は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、共通ゲート端子３００とコンデンサ４０との間に一端が接続され、他端が第１のゲート１３に接続される第１の抵抗素子６０を備えている。
接続部の過電圧抑制の観点から、オン状態からオフ状態に移行する際に、ノーマリーオフトランジスタ１０よりもノーマリーオントランジスタ２０が先にオフする。第１の抵抗素子６０を設けることにより、ノーマリーオフトランジスタ１０のオフタイミングと、ノーマリーオントランジスタ２０のオフタイミングを所望の時間だけ遅延させることができる。
第１の抵抗素子６０の抵抗は、１Ω以上１００Ω以下であることが望ましい。この範囲を下回ると有意な遅延時間とならない恐れがある。この範囲を上回ると遅延時間が長くなりすぎ、半導体装置のスイッチング速度が低下するため望ましくない。
本実施形態によれば、第１の実施形態の効果に加え、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０のオフタイミングを調整することで、安定した動作が可能となる。
（第４の実施形態）
本実施形態の半導体装置は、共通ゲート端子に接続される第３のアノードと、第１のゲートに接続される第３のカソードを有し、共通ゲート端子と第１のゲートとの間に、第１の抵抗素子と並列に設けられる第３のダイオードを、さらに備えること以外は第３の実施形態と同様である。したがって、第１および第３の実施形態と重複する内容については記述を省略する。
図９は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、共通ゲート端子３００と第１のゲート１３との間に、第３のダイオード７０が、第１の抵抗素子６０と並列に設けられる。第３のダイオード７０の第３のアノード７１は共通ゲート端子３００に接続され、第３のカソード７２は、第１のゲート１３に接続される。第３のダイオード７０は、例えば、ＰＩＮダイオード、ＰＮダイオード又はショットキーバリアダイオードである。
オフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０が先にオンすることが望ましい。仮に、ノーマリーオントランジスタ２０が先にオンすると、第１のドレイン１２（第２のソース２１、接続部）に高電圧がかかり、ノーマリーオフトランジスタ１０の特性が劣化する恐れがあるからである。
本実施形態によれば、オフ状態からオン状態に移行する際には、電流が第３のダイオード７０を流れる。このため、第１のゲート１３のスイッチングが第１の抵抗素子６０の影響を受けないため、第１のゲート１３が速やかに充電できる。したがって、ノーマリーオフトランジスタ１０のオンタイミングが、第３のダイオード７０がない場合に比べて早くなる。よって、オフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもノーマリーオフトランジスタ１０を確実に先にオンさせることが可能となる。
本実施形態によれば、第３の実施形態の効果に加え、ノーマリーオフトランジスタ１０に対する保護が強化され、さらに信頼性が向上する。
また、第１の抵抗素子６０の抵抗値を調整することにより、スイッチング動作中においてノーマリーオフトランジスタ１０のゲート電圧をトランジスタの閾値以上に維持することができる。このため、常にノーマリーオフトランジスタ１０をオン状態にすることができる。このようにすると、スイッチング中のノーマリーオフトランジスタ１０のゲート駆動に必要な電荷が少なくなり駆動回路の消費電力が削減できる。
また、ノーマリーオフトランジスタ１０がスイッチング動作中に常にオン状態であるため、等価回路としてはノーマリーオントランジスタ２０の単独動作と等しい。そのため、ノーマリーオントランジスタ２０がオフ状態のときにドレイン端子２００の電位が下がりノーマリーオントランジスタ２０の寄生容量を介して変位電流が流れたとしても、ノーマリーオフトランジスタのボディダイオードにその変位電流が流れることはない。これによって、たとえばＬＬＣ共振回路などの共振回路のように、トランジスタの寄生容量に蓄えられるエネルギーを利用する回路に用いる場合、ノーマリーオフトランジスタ１０のボディダイオードに変位電流が流れてその電圧降下分の損失が生じるといったことがないため好適である。また、ノーマリーオフトランジスタ１０のドレインソース間の電圧はほぼ等しく、かつ、その電位に関わらずにノーマリーオントランジスタ２０はオフできるので、変位電流によるノーマリーオントランジスタ２０のソース電圧が安定し、セルフターンオンなどの減少も抑えられる。
（第５の実施形態）
本実施形態の半導体装置は、共通ゲート端子と、コンデンサおよび第１のゲートとの間に設けられる第２の抵抗素子を、さらに備えること以外は第４の実施形態と同様である。したがって、第４の実施形態と重複する内容については記述を省略する。
図１０は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、共通ゲート端子３００と、コンデンサ４０および第１のゲート１３との間に設けられる第２の抵抗素子８０を備えている。
パワーエレクトロニクスの回路設計においては、ノイズ対策のためにトランジスタの動作速度の調整が求められる場合がある。本実施形態では、第２の抵抗素子８０を設けることで、共通ゲート端子３００に印加されるゲート電圧の、第１のゲート１３、第２のゲート２３への伝搬を遅延させることができる。したがって、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。
なお、ここでは、第１の抵抗素子６０や第３のダイオード７０を備える回路を例に説明したが、第１の抵抗素子６０や第３のダイオード７０のない回路構成とすることも可能である。
本実施形態によれば、第４の実施形態の効果に加え、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。
（第６の実施形態）
本実施形態の半導体装置は、コンデンサと第２のゲートとの間に設けられる第３の抵抗素子を、さらに備えること以外は第４の実施形態と同様である。したがって、第４の実施形態と重複する内容については記述を省略する。
図１１は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、コンデンサ４０と第２のゲート２３との間に、第３の抵抗素子６５を備えている。第１のダイオード３０の第１のアノード３１は、コンデンサ４０と第３の抵抗素子６５との間に接続される。
上述のように、パワーエレクトロニクスの回路設計においては、ノイズ対策のためにトランジスタの動作速度の調整が求められる場合がある。本実施形態では、第３の抵抗素子６５を設けることで、共通ゲート端子３００に印加されるゲート電圧の第２のゲート２３への伝搬を遅延させることができる。ゲート電圧の第１のゲート１３への伝搬は、第１の抵抗素子６０の抵抗で独立に調整することが可能である。したがって、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。
本実施形態によれば、第４の実施形態の効果に加え、半導体装置の動作速度（スイッチング速度）を調整することが可能となる。
（第７の実施形態）
本実施形態の半導体装置は、第１のソースに接続される第４のアノードと、第１のドレインおよび第２のソースに接続される第４のカソードを有し、ツェナー電圧がノーマリーオントランジスタの第２のソースと第２のゲート間の耐圧よりも低く、ツェナー電圧がノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードを、さらに備えること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１２は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、ノーマリーオフトランジスタ１０に対して並列にツェナーダイオード９５が設けられる。
ツェナーダイオード９５は、第４のアノード９６と第４のカソード９７を有する。第４のアノード９６は、第１のソース１１に接続される。また、第４のカソード９７は、第１のドレイン１２および第２のソース２１に接続される。
ツェナーダイオード９５のツェナー電圧が、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも低くなるよう設定される。また、ツェナー電圧は、ノーマリーオントランジスタ２０のゲート絶縁膜の耐圧より低く設定される。
本実施形態の半導体装置では、ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部にサージ等による過電圧が生じた場合、過電圧がツェナー電圧に達した時点で、電荷がツェナーダイオード９５に逃がされ、ソース端子１００へと抜ける。したがって、接続部の電圧上昇が抑制され、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大、ゲート絶縁膜の破壊が防止される。また、電流コラプスも防止される。よって、半導体装置の信頼性が向上する。
ツェナーダイオード９５のツェナー電圧は、ノーマリーオフトランジスタ１０のアバランシェ降伏電圧よりも精度よく制御できる。したがって、本実施形態の半導体装置では、ツェナーダイオード９５を用いることにより、さらに安定して接続部の過電圧を抑制することが可能となる。また、ノーマリーオフトランジスタ１０の第１のドレイン１２にノイズ等の予期せぬ高電圧が印加された場合であっても、ツェナーダイオード９５により電荷を逃がすことができるため、ノーマリーオフトランジスタ１０の保護にも寄与する。なお、ツェナーダイオード９５のアノードをノーマリーオントランジスタ２０のゲートに接続しても同様の効果を得られる。
（第８の実施形態）
本実施形態の半導体装置は、基板、ソースのリード線、ドレインのリード線、ゲートのリード線を備える。基板上に、ノーマリーオフトランジスタ、ノーマリーオントランジスタ、コンデンサ、第１のダイオード、第２のダイオードが実装され、ソースのリード線側からドレインのリード線側に向けて、ノーマリーオフトランジスタ、ノーマリーオントランジスタの順に配置され、ソースのリード線と、第１のソース、第１のカソードおよび第２のアノードが接続され、ドレインのリード線と、第２のドレインおよび第１のカソードが接続される。
本実施形態は、第５の実施形態と第７の実施形態の構成要素を備える回路構成をパワーモジュールとして具体化した形態である。以下、第５又は第７の実施形態と重複する内容については記述を省略する。
図１３は、本実施形態の半導体装置の上面模式図である。
本実施形態の半導体装置は、基板９０、ソースのリード線１０１、ドレインのリード線１０２、ゲートのリード線１０３、を備える。ソースのリード線１０１がソース端子１００、ドレインのリード線１０２がドレイン端子２００、ゲートのリード線１０３が共通ゲート端子３００に対応する。
基板９０の少なくとも表面には、例えば、金属の導電体１０５が存在する。基板９０上に、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０、第２のダイオード５０、ツェナーダイオード９５が実装される。ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０、第２のダイオード５０、ツェナーダイオード９５は、例えば、半導体チップであり、例えば、導電性ペーストやハンダにより基板の導電体１０５上に実装される。
また、基板９０上に、コンデンサ４０、第１のダイオード３０、第１の抵抗素子６０、第２の抵抗素子８０、第３のダイオード７０が、ハンダを介して導電体１０５に実装されている。
そして、ソースのリード線１０１側からドレインのリード線１０２側に向けてツェナーダイオード９５、ノーマリーオントランジスタ２０の順に配置される。また、基板９０のソースのリード線１０１側からドレインのリード線１０２側に向けて、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０の順に配置される。
そして、ソースのリード線１０１と、第２のアノード５１、第４のアノード９６および第１のソース１１が接続され、ドレインのリード線１０２と、第２のカソード５２、第２のドレイン２２が接続される。各接続は、例えば、ワイヤボンディングにより行われる。ワイヤボンディングには、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の材料が用いられる。
本実施形態によれば、ソースのリード線１０１側からドレインのリード線１０２側に向けて、ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０の順に配置される。これにより、半導体装置のオン電流が流れる経路を短くすることができる。この配置によりオン電流の経路の寄生インダクタンスが極力排除され、導通損失が低減される。
以上、本実施形態によれば、第５および第７の実施形態の効果に加え、各デバイスを適切に配置、接続することにより、特性に優れた半導体装置を実現できる。
なお、ここでは、第５および第７の実施形態の構成をすべて備える場合を例に説明したが、第５および第７の実施形態から、必要な構成を選択して、パッケージ化することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ノーマリーオフトランジスタ
１１ 第１のソース
１２ 第１のドレイン
１３ 第１のゲート
１４ ボディダイオード
２０ ノーマリーオントランジスタ
２１ 第２のソース
２２ 第２のドレイン
２３ 第２のゲート
３０ 第１のダイオード
３１ 第１のアノード
３２ 第１のカソード
４０ コンデンサ
５０ 第２のダイオード
５１ 第２のアノード
５２ 第２のカソード
６０ 第１の抵抗素子
６５ 第３の抵抗素子
７０ 第３のダイオード
７１ 第３のアノード
７２ 第３のカソード
８０ 第２の抵抗素子
９５ ツェナーダイオード
９６ 第４のアノード
９７ 第４のカソード
９０ 基板
１００ ソース端子
２００ ドレイン端子
３００ 共通ゲート端子
１０１ ソースのリード線
１０２ ドレインのリード線
１０３ ゲートのリード線

Claims (12)

  1. 第１のソース、第１のドレイン、共通ゲート端子に接続される第１のゲート、ボディダイオードを有するノーマリーオフトランジスタと、
    前記第１のドレインに接続される第２のソース、第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、
    前記共通ゲート端子と前記第２のゲートの間に設けられるコンデンサと、
    前記コンデンサと前記第２のゲートの間に接続される第１のアノードと、前記第１のソースに接続される第１のカソードを有する第１のダイオードと、
    前記第１のソースに接続される第２のアノードと、前記第２のドレインに接続される第２のカソードを有する第２のダイオードと、
    前記共通ゲート端子と前記コンデンサとの間に一端が接続され、他端が前記第１のゲートに接続される第１の抵抗素子と、
    前記共通ゲート端子に接続される第３のアノードと、前記第１のゲートに接続される第３のカソードを有し、前記共通ゲート端子と前記第１のゲートとの間に、前記第１の抵抗素子と並列に設けられる第３のダイオードと、
    を備える半導体装置。
  2. 前記ノーマリーオントランジスタは、ＧａＮ系のＨＥＭＴである請求項１記載の半導体装置。
  3. 前記第２のダイオードは、前記ボディダイオードよりも短いリカバリー時間を有する請求項１又は請求項２記載の半導体装置。
  4. 前記第２のダイオードは、ショットキーバリアダイオードである請求項１又は請求項２記載の半導体装置。
  5. 前記ノーマリーオントランジスタの閾値をＶｔｈ、前記共通ゲート端子に印加される電圧の振幅をＶｓｗｉｎｇ、前記第１のダイオードの順方向降下電圧をＶｆ１、前記第２のダイオードの順方向降下電圧をＶｆ２、前記ボディダイオードの順方向降下電圧をＶｆｐとした場合に、
    Ｖｔｈ＋Ｖｓｗｉｎｇ−Ｖｆ１＋Ｖｆｐ＞Ｖｆ２
    の関係を充足する請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記第２のダイオードは、ワイドギャップ半導体を用いたダイオードである請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記ノーマリーオフトランジスタは、Ｓｉ（シリコン）の縦型ＭＯＳＦＥＴである請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 前記共通ゲート端子と、前記コンデンサおよび前記第１のゲートとの間に設けられる第２の抵抗素子を、さらに備える請求項１乃至請求項７いずれか一項記載の半導体装置。
  9. 前記コンデンサと前記第２のゲートとの間に設けられる第３の抵抗素子を、さらに備え、前記第１のアノードが、前記コンデンサと前記第３の抵抗素子との間に接続される請求項１乃至請求項８いずれか一項記載の半導体装置。
  10. 前記コンデンサの容量が、前記ノーマリーオントランジスタの入力容量の１０倍以上である請求項１乃至請求項９いずれか一項記載の半導体装置。
  11. 前記第１のソースに接続される第４のアノードと、前記第１のドレインに接続される第４のカソードを有し、ツェナー電圧が前記ノーマリーオントランジスタの前記第２のソースと前記第２のゲート間の耐圧よりも低く、前記ツェナー電圧が前記ノーマリーオフトランジスタのアバランシェ降伏電圧よりも低いツェナーダイオードを、さらに備える請求項１乃至請求項１０いずれか一項記載の半導体装置。
  12. 基板、ソースのリード線、ドレインのリード線、ゲートのリード線をさらに備え、
    前記基板の上に、前記ノーマリーオフトランジスタ、前記ノーマリーオントランジスタ、前記コンデンサ、前記第１のダイオード、前記第２のダイオードが実装され、
    前記ソースのリード線側から前記ドレインのリード線側に向けて、前記ノーマリーオフトランジスタ、前記ノーマリーオントランジスタの順に配置され、
    前記ソースのリード線と、前記第１のソース、前記第１のカソードおよび前記第２のアノードが接続され、
    前記ドレインのリード線と、前記第２のドレインおよび前記第２のカソードが接続される請求項１乃至請求項１１いずれか一項記載の半導体装置。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160086345A (ko) * 2013-11-14 2016-07-19 티엠4 인코포레이티드 동적으로 제어되는 전압 이득을 가진 커뮤테이션 셀, 전력 변환기 및 보상 회로
US10290566B2 (en) * 2014-09-23 2019-05-14 Infineon Technologies Austria Ag Electronic component
WO2017009990A1 (ja) * 2015-07-15 2017-01-19 株式会社 東芝 半導体装置
JP2018042188A (ja) * 2016-09-09 2018-03-15 株式会社東芝 スイッチングユニットおよび電源回路
JP2018085567A (ja) * 2016-11-21 2018-05-31 株式会社オートネットワーク技術研究所 スイッチ回路及び電源装置
FR3059490B1 (fr) * 2016-11-25 2018-11-16 Exagan Dispositif de commutation d'un circuit de puissance presentant un circuit passif de protection
JP6991776B2 (ja) * 2017-08-02 2022-01-13 ローム株式会社 半導体装置
JP6779932B2 (ja) * 2018-03-20 2020-11-04 株式会社東芝 半導体装置
US10749019B2 (en) * 2018-07-03 2020-08-18 Semiconductor Components Industries, Llc Circuit and electronic device including an enhancement-mode transistor
CN110959193B (zh) * 2019-02-21 2023-09-05 深圳市汇顶科技股份有限公司 具有低阈值电压和高击穿电压的二极管
WO2020252561A1 (en) * 2019-06-17 2020-12-24 Smartd Technologies Inc. Dynamic balancing of transistors
JP7242487B2 (ja) 2019-09-17 2023-03-20 株式会社東芝 半導体装置
JP7337618B2 (ja) * 2019-09-17 2023-09-04 株式会社東芝 半導体装置
JP7148476B2 (ja) * 2019-10-25 2022-10-05 株式会社東芝 電力切替器、電力整流器及び電力変換器
CN111478689B (zh) * 2020-03-31 2022-06-28 深圳芯能半导体技术有限公司 耗尽型晶体管驱动电路及芯片
JP7003194B2 (ja) * 2020-08-03 2022-01-20 株式会社東芝 半導体パッケージ
JP7293176B2 (ja) * 2020-09-11 2023-06-19 株式会社東芝 半導体装置
EP4167261A1 (fr) * 2021-10-15 2023-04-19 Schneider Electric Industries SAS Dispositif de commutation électrique, système de commutation et procédé associés
TWI810702B (zh) * 2021-11-05 2023-08-01 國立陽明交通大學 功率模組

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4945266A (en) 1987-11-18 1990-07-31 Mitsubishi Denki Kabushiki Kaisha Composite semiconductor device
JPH01133413A (ja) 1987-11-18 1989-05-25 Mitsubishi Electric Corp 複合形半導体装置
JPH0444444A (ja) 1990-06-11 1992-02-14 Nec Corp 電話機
WO2000033380A1 (de) 1998-12-03 2000-06-08 Infineon Technologies Ag Steuerbares halbleiterbauelement mit einem gatevorwiderstand
DE102004046823B3 (de) * 2004-09-27 2005-12-08 Siemens Ag Elektronisches Schaltgerät, insbesondere Leistungsschalter, und zugehörige Betriebsweise
JP4844007B2 (ja) * 2005-05-18 2011-12-21 富士電機株式会社 複合型半導体装置
JP2007088550A (ja) * 2005-09-20 2007-04-05 Matsushita Electric Works Ltd 半導体リレー装置
JP4772542B2 (ja) * 2006-03-15 2011-09-14 株式会社東芝 電力変換装置
JP5461899B2 (ja) * 2009-06-26 2014-04-02 株式会社東芝 電力変換装置
DE102009046258B3 (de) * 2009-10-30 2011-07-07 Infineon Technologies AG, 85579 Leistungshalbleitermodul und Verfahren zum Betrieb eines Leistungshalbleitermoduls
JP5012930B2 (ja) * 2010-02-15 2012-08-29 株式会社デンソー ハイブリッドパワーデバイス
US9859882B2 (en) 2011-03-21 2018-01-02 Infineon Technologies Americas Corp. High voltage composite semiconductor device with protection for a low voltage device
JP5290354B2 (ja) 2011-05-06 2013-09-18 シャープ株式会社 半導体装置および電子機器
KR101708162B1 (ko) * 2011-09-30 2017-02-17 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP5979998B2 (ja) * 2012-06-18 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置及びそれを用いたシステム
EP2693639B1 (en) * 2012-07-30 2015-09-09 Nxp B.V. Cascoded semiconductor devices
JP5996465B2 (ja) 2013-03-21 2016-09-21 株式会社東芝 半導体装置

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