JP6254834B2

JP6254834B2 - 半導体装置

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Publication number: JP6254834B2
Application number: JP2013247067A
Authority: JP
Inventors: 池田　隆之; 隆之池田; 黒川　義元; 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-12-06
Filing date: 2013-11-29
Publication date: 2017-12-27
Anticipated expiration: 2033-11-29
Also published as: TW201804733A; US20140159771A1; TWI599174B; TW201431291A; KR20140073427A; KR20200055695A; US9172370B2; JP2018064286A; KR102112364B1; KR102230085B1; JP2015080187A; JP6935546B2; TWI639310B; JP2020182218A

Description

本発明は、物、方法、又は製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。例えば、本明細書では、半導体装置、その駆動方法、及びその作製方法等について説明する。本発明は、半導体装置として、例えば、データを格納するメモリ機能を備えた回路、同メモリ機能を備えた回路を含むプロセッサ、及び同プロセッサを備えた電子機器等に関する。または、本発明は、半導体装置として、例えば表示装置、及び発光装置等に関する。

なお、本明細書において、半導体装置とは、半導体素子（トランジスタ、ダイオード等）を含む回路を有する装置をいう。また、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発光装置、及び電子機器等は全て半導体装置である。

プログラマブル・ロジック・デバイス（ＰＬＤ：ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）は、大規模集積回路（ＬＳＩ）の一種であり、出荷後にユーザがプログラミングにより内部回路の構造を変更できる集積回路である。

ＰＬＤの基本的な構成要素は、論理演算を行う複数のロジック・エレメント（ＬｏｇｉｃＥｌｅｍｅｎｔ）、及びロジック・エレメント間を接続する配線である。各ロジック・エレメントの機能、及びロジック・エレメント間の接続構造を変更することで、ＰＬＤの機能が変更される。

ロジック・エレメントの機能、及びロジック・エレメント間の接続構造を設定するデータ（コンフィギュレーション・データ）は、ＰＬＤ内部のメモリデバイスに保存されており、メモリデバイスに設定データを書き込むことをコンフィギュレーションと呼ぶ。ＰＬＤが組み込まれているシステムの稼働中に、ＰＬＤの回路構成を切り替える動的再構成（ダイナミック・リコンフギュレーション）技術が知られている。

動的再構成の方法の１つとして、マルチコンテキスト方式と呼ばれる方法が知られている。マルチコンテキスト方式とは、ＰＬＤに、複数の回路構成に対応するコンフィギュレーション・データのセットを格納し、使用するコンフィギュレーション・データのセットを切り替えることでＰＬＤの回路構成を切り替える方式である。回路構成情報を表すコンフィギュレーション・データのセットをコンテキストと呼ぶ。

また、ＰＬＤの微細化に伴い、リーク電流の増大による消費電力の増加が問題となる。この問題への解決手段として、例えば、特許文献１では、パワー・ゲーティング・スイッチを用いて、未使用又は非アクティブな回路ブロックへの電源供給を停止している。例えば、特許文献２では、回路構成の変更に合わせて、酸化物半導体が用いられたプログラム素子により、回路構成に寄与しないブロックへの電源供給を停止している。

また、例えば、特許文献３では、コンフィギュレーション・データを格納するメモリを、酸化物半導体を用いたトランジスタを有するメモリで構成することで、リフレッシュ動作が不要な構成としている。

米国特許第７，０９８，６８９号明細書特開２０１１−１７２２１４号公報特開２０１２−１８６７９７号公報

本発明の一形態の課題の１つは、低消費電力の半導体装置を提供する。または、本発明の一形態の課題の１つは、ＰＬＤのようなロジック・エレメントを備えた半導体装置において、ロジック・エレメント単位での電力の供給・非供給の制御を可能とする。

または、本発明の一形態の課題の１つは、信頼性の高い半導体装置を提供する。または、本発明の一形態の課題の１つは、電圧降下の影響の少ない半導体装置を提供する。または、本発明の一形態の課題の１つは、漏れ電流（オフ電流）の少ない半導体装置を提供する。または、本発明の一形態の課題の１つは、新規な半導体装置を提供する。

なお、列記されたこれら以外の課題は、明細書、図面、及び特許請求の範囲等の記載から、自ずと明らかとなるものであり、明細書、図面、及び特許請求の範囲等の記載から、本発明の各形態について、これら以外の課題を抽出することが可能である。また、本発明の一形態は、これらの課題の全てを解決する必要はない。

本発明の一形態に係る半導体装置は、ロジック・エレメント、外部の電源から電位が入力される端子、端子とロジック・エレメント間の導通を制御するスイッチ、及びスイッチの導通状態を設定する制御信号を出力するメモリを少なくとも有する。メモリは、スイッチの導通状態を設定する複数のコンフィギュレーション・データを格納する。半導体装置は、複数のコンフィギュレーション・データのいずれか１つを、制御信号としてメモリからスイッチに出力する機能を有する。

本発明の一形態により、ロジック・エレメント単位での電力の供給・非供給の制御が可能な半導体装置を提供することができる。

プログラマブル・ロジック・デバイスの構成の一例を示すブロック図。パワーゲーティング回路の構成の一例を示す回路図。パワーゲーティング回路の動作の一例を示すタイミングチャート。メモリの構成の一例を示すブロック図。メモリのメモリ・セルの構成の一例を示す回路図。ロジック・エレメント間を接続するスイッチ回路の構成の一例を示す回路図。Ａ−Ｃ：ロジック・エレメントの構成の一例を示すブロック図。プログラマブル・ロジック・デバイスの構成の一例を示すブロック図。プログラマブル・ロジック・デバイスの構成の一例を示すブロック図。図９のプログラマブル・ロジック・デバイスに対応するレイアウトの一例を示す図。図９のメモリ・ロジック・アレイ及びスイッチ・アレイの構成の一例を示すブロック図であり、ロジック・エレメント（ＬＥ）間の接続構造の一例を示すブロック図。図９のメモリ・ロジック・アレイの基本エレメント（ＭＬエレメント）の構成の一例を示すブロック図。図９のＩＯアレイの構成する入出力回路の構成の一例を示す回路図。プログラマブル・ロジック・デバイスの構成の一例を示す断面図。Ａ−Ｆ：半導体装置の構成の一例を示す外観図。プリンタの構成の一例を示すブロック図。試作したマルチコンテキスト方式のＦＰＧＡ（ＭＣ−ＦＰＧＡ）のチップの光学顕微鏡写真。ＭＣ−ＦＰＧＡの回路図。Ａ：配線間スイッチ（ＭＰＧ）の回路図。Ｂ：同光学顕微鏡写真。Ａ：プログラマブル・ロジック・エレメント（ＰＬＥ）の回路図。Ｂ：同光学顕微鏡写真。ＬＥの回路図。Ａ：マルチ・コンフィギュレーション・メモリ（ＭＣＭ）の回路図。Ｂ：同光学顕微鏡写真。Ａ、Ｂ：コンテキストの切り替え動作を説明する図。Ｃ：コンテキスト切り替え動作時の信号波形。Ａ：ＭＣ−ＦＰＧＡの消費電力（実測値）と、ＭＣ−ＦＰＧＡの消費電力に対するＰＬＥの消費電力が占める割合（シミュレーション）を示すグラフ。Ｂ：図２４Ａのデータから算出されたＰＬＥ単体の消費電力を示すグラフ。Ａ、Ｂ：シミュレーションによる、パワーゲーティングに伴う非アクティブなＰＬＥの消費電力の時間変化を示すグラフ。

以下に、図面を用いて、本発明の実施の形態および実施例について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。

また、図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１−図７を用いて、本実施の形態では、半導体装置の一例としてプログラマブル・ロジック・デバイス（以下、『ＰＬＤ』と呼ぶ。）について、説明する。

なお、ユーザがプログラム可能なデバイスとして、小規模な集積回路であるＰＡＬ（ＰｒｏｇｒａｍｍａｂｌｅＡｒｒａｙＬｏｇｉｃ）及びＧＡＬ（ＧｅｎｅｒｉｃＡｒｒａｙＬｏｇｉｃ）等、並びに大規模な集積回路であるＣＰＬＤ（ＣｏｍｐｌｅｘＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）、及びＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等が挙げられるが、本明細書では、ＰＬＤとは、これらを含め、プログラム可能な集積回路のことをいう。

＜１−１．ＰＬＤ＞
本実施の形態のＰＬＤは、パワーゲーティングにより、ロジック・エレメントの動作状態（アクティブ、非アクティブ）を切り替える機能を備えた回路（パワーゲーティング回路）を有する。

パワーゲーティング回路は、外部から電源電位が入力される端子とロジック・エレメントとの導通状態を制御するプログラム可能なスイッチを有する。このスイッチの導通状態は、コンフィギュレーション・データを格納するメモリから出力される信号により制御される。また、このメモリは、複数のコンテキストを格納できるメモリ構造を有しており、スイッチの導通状態を設定する複数のコンフィギュレーション・データが格納されている。

メモリに格納されている複数のコンフィギュレーション・データのいずれか１つが、制御信号としてスイッチ回路に出力され、ロジック・エレメントへの電源電位を供給するか、または供給を停止するかが決定される。つまり、電源とロジック・エレメント間の接続構造を動的に再構成することができるため、本実施の形態により、ＰＬＤが組み込まれているシステムが処理実行中でも、細粒度での電力供給の制御が可能な半導体装置を提供することができる。

図１は、本実施の形態のＰＬＤの構成の一例を示すブロック図である。図１のＰＬＤ１００は、複数のロジック・エレメント１１０、複数のメモリ１２０、複数のスイッチ回路１３０、及び複数のパワーゲーティング回路１５０を有する。

ロジック・エレメント（ＬＥ）１１０は、論理演算機能を有する回路であり、メモリ１２０に格納されているコンフィギュレーション・データにより再構成可能な処理回路である。ロジック・エレメント１１０は、ＰＬＤ１００が処理を実行するための基本的な論理演算処理を行う基本ユニットであり、プロセッシング・エレメント（ＰＥ：ＰｒｏｃｅｓｓｉｎｇＥｌｅｍｅｎｔ）と呼ばれることもある。

メモリ１２０は、ロジック・エレメント１１０のコンフィギュレーション・データを格納する機能を有する回路である。なお、メモリ１２０のように、コンフィギュレーション・データを格納するメモリは、コンフィギュレーション・メモリと呼ばれることがある。メモリ１２０には、コンフィギュレーション・データとして、ロジック・エレメント１１０内部のルック・アップ・テーブルのデータ、ロジック・エレメント１１０の内部回路の接続構造を設定するデータ等が格納される。また、メモリ１２０は複数のコンテキストが格納できるメモリ構造を有する。メモリ１２０から読み出されるコンフィギュレーション・データに応じて、ロジック・エレメント１１０が実行する処理が変更される。

なお、図１では、ロジック・エレメント１１０ごとにメモリ１２０が設けられているが、１つのメモリ１２０から、複数のロジック・エレメント１１０にコンフィギュレーション・データを出力できるような構成にすることも可能である。

スイッチ回路（ＳＷ）１３０は、ロジック・エレメント１１０間の導通状態を制御するプログラム可能なスイッチであり、ロジック・エレメント１１０間を接続する配線１４０に設けられている。また、スイッチ回路１３０は、スイッチの導通状態を設定するコンフィギュレーション・データを格納するメモリ機能を有する。スイッチ回路１３０のメモリは、複数のコンテキストが保存できる構造となっており、スイッチの導通状態を設定する複数のコンフィギュレーション・データが格納されている。メモリから出力されるコンフィギュレーション・データを切り替えることで、ロジック・エレメント１１０間の接続構造が切り替えられる。

なお、図１では、図面が煩雑になるのを避けるため、ＰＬＤ１００の構造を簡素化し、上下２つのロジック・エレメント１１０間を接続できる構造としたが、このような接続構造に限定されるものではない。ロジック・エレメント１１０間の接続は、スイッチ回路１３０及び配線１４０の設計を変更することで、任意の２つのロジック・エレメント１１０を接続できるようにすることができる。また、２つのロジック・エレメント１１０間は、１つの配線１４０で接続されているが、複数の配線１４０でなる配線群により、２つのロジック・エレメント１１０間を接続することも可能である。

ＰＬＤ１００には、外部の電源１７０から電源電位ＶＤＤが供給される。端子１６０は、電源電位ＶＤＤが入力される端子である。また、各ロジック・エレメント１１０はパワーゲーティング回路１５０により、電源電位ＶＤＤの供給／非供給が制御される。

ここでは、パワーゲーティング回路１５０により、電源電位ＶＤＤの供給／非供給が制御されているが、これに限定されない。例えば、本発明の実施形態の一態様は、ＶＤＤよりも低い電源電位ＶＳＳの供給／非供給を制御することも可能である。或いは、例えば、本発明の実施形態の一態様は、電源電位（接地電位）ＧＮＤの供給／非供給を制御することも可能である。

パワーゲーティング回路１５０は、プログラム可能なスイッチとしての機能を有する。スイッチの導通状態によりロジック・エレメント１１０をアクティブにする、或いは非アクティブにすることができる。また、パワーゲーティング回路１５０は、ロジック・エレメント１１０へのＶＤＤ供給の要否を設定するコンフィギュレーション・データが格納されるメモリを有する。パワーゲーティング回路１５０のメモリもメモリ１２０と同様に複数のコンテキストが保存できるメモリ構造を有し、このメモリには、スイッチの導通状態を設定する複数のコンフィギュレーション・データが格納されている。このメモリから出力するコンテキストを切り替えることで、ロジック・エレメント１１０と端子１６０間の導通／非導通を切り替えることができる。

このように、ロジック・エレメント１１０単位での電力の供給／非供給の選択を、パワーゲーティング回路１５０のメモリからの出力データの切り替え、すなわちコンテキストの切り替えだけで実現することができるため、細粒度での電源制御が実現される。また、ＰＬＤ１００が組み込まれているシステム（半導体装置）が処理中でも、ロジック・エレメント１１０への電力供給を制御できるため、ＰＬＤ１００の処理に必要なロジック・エレメント１１０のみに電力を供給することできるので、ＰＬＤ１００全体の消費電力を削減することができる。また、パワーゲーティング回路１５０のコンフィギュレーション・データを決定するときに、動作させるロジック・エレメント１１０と停止させるロジック・エレメント１１０の物理的な配置が均一になるような条件を課すことができる。このようにコンフィギュレーション・データを決定することで、ＰＬＤ１００の局所的な電圧降下が低減されるため、ＰＬＤ１００の動作の信頼性が向上する。

＜１．２．パワーゲーティング回路＞
以下、図２を用いて、パワーゲーティング回路１５０のより具体的な回路構成について説明する。メモリ・エレメント１５２は、電力供給を停止した後もデータが保持される期間が存在する不揮発性のデータ保持部を備えることが好ましい。図２には、パワーゲーティング回路１５０の構成の一例として、不揮発性のデータ保持部を備えたパワーゲーティング回路を示す。

パワーゲーティング回路１５０は、スイッチ回路１５１及びメモリ・エレメント（ＭＥ）１５２を有する。スイッチ回路１５１は、ロジック・エレメント１１０と端子１６０間の導通／非導通を切り替える機能を有する。メモリ・エレメント１５２は、ロジック・エレメント１１０への電力供給の要否を設定するコンフィギュレーション・データを格納する機能を有するメモリ回路である。メモリ・エレメント１５２には、コンフィギュレーション・データとして、少なくともスイッチ回路１５１のオン／オフを設定するデータが格納される。メモリ・エレメント１５２から出力されたコンフィギュレーション・データにより、スイッチ回路１５１のオン／オフが決定される。

また、メモリ・エレメント１５２は、電力供給停止後もデータが保持される期間が存在する不揮発性のメモリとして構成されている。メモリ・エレメント１５２を不揮発性メモリとすることで、ＰＬＤ１００外部からデータをロードする必要がなくなるため、ＰＬＤ１００の起動動作の短縮、それに必要な消費電力を削減することができる。なお、メモリ・エレメント１５２が不揮発性のメモリとして情報を保持する期間において、少なくとも１つの電源電圧が供給されていてもよい。つまり、メモリ・エレメント１５２が、実質的に不揮発性メモリと同様なレベルで、情報を保持できればよい。

＜１．２．１．スイッチ回路＞
スイッチ回路１５１は、トランジスタ２０１を有する。トランジスタ２０１のゲートには、メモリ・エレメント１５２から信号ＰＧが入力され、そのオン／オフが制御される。トランジスタ２０１のオン／オフにより、ロジック・エレメント１１０への電力供給、電力供給停止が切り替えられる。図２では、トランジスタ２０１をｐチャネル型のトランジスタとしたが、ｎチャネル型トランジスタとすることもできる。

＜１．２．２．メモリ・エレメント＞
メモリ・エレメント１５２は、複数のコンテキストが格納できるメモリである。そのため、メモリ・エレメント１５２は、コンテキスト数と同じ数のメモリ・セル２１０を有する。ここでは、コンテキスト数を２としている。図２に示すように、２つのメモリ・セル２１０はアレイ状（２行１列）に配置されており、列方向に配線２１１、２１２が設けられ、行方向に２本の配線２１３、及び２本の配線２１４が設けられている。さらに、メモリ・エレメント１５２は、データ出力用の配線２１５、並びに配線２１５に接続されたラッチ回路２３０及びリセット回路２４０を有する。

なお、図２において、番号［０］等は、同じ機能を有する信号、回路等を識別するための番号であり、他の図面でも同様に使用される。また、電源電位ＶＤＤを、電位ＶＤＤ、またはＶＤＤと記載する場合がある。これは、他の電位、信号、素子、配線等についても同様である。

配線２１１及び配線２１２は、コンフィギュレーション・データに対応する信号Ｂ、ＢＢ（データ信号）が入力されるデータ線（ビット線）である。配線２１２には、信号Ｂの反転信号ＢＢが入力される。配線２１３は、コンフィギュレーション・データを書き込むメモリ・セル２１０を選択する信号Ｗ（選択信号）が入力される選択信号線（ワード線）である。配線２１４は、コンフィギュレーション・データを読み出すメモリ・セル２１０を選択する信号Ｒ（選択信号）が入力される選択信号線である。また、配線２１５は、コンフィギュレーション・データが信号ＰＧとして出力される配線である。信号ＰＧは、スイッチ回路１５１の導通状態を制御する信号である。

なお、信号Ｂをインバータ回路に入力して、反転信号ＢＢを生成することによって、配線２１１又は配線２１２のいずれか一方を削除することも可能である。

メモリ・エレメント１５２に格納されるコンフィギュレーション・データの値は、配線２１１、配線２１２の電位（信号Ｂ、ＢＢ）により決定される。信号Ｂがハイレベル（データ値”１”）のとき、メモリ・セル２１０には、データ値”０”が書き込まれ、信号Ｂがローレベル（データ値”０”）のときデータ値”１”が書き込まれる。

メモリ・エレメント１５２の出力動作により、複数のコンフィギュレーション・データから１つが選択され、信号ＰＧとして配線２１５を経てスイッチ回路１５１に出力される。信号ＰＧがデータ値”０”のとき、トランジスタ２０１がオンとなり、ロジック・エレメント１１０は、電力が供給され、アクティブ状態になる。信号ＰＧがデータ値”１”のとき、トランジスタ２０１がオフとなり、ロジック・エレメント１１０は、電力供給が停止され、非アクティブ状態になる。

＜１．２．２．ａ．メモリ・セル＞
図２の例では、メモリ・セル２１０は、１ビットのデータを格納するメモリである。メモリ・セル２１０は、データ値”１”（ハイレベルのデータ）を格納するための第１のユニット（トランジスタ２２１、トランジスタ２２２、容量素子２２６）、及びデータ値”０”（ローレベルのデータ）を格納する第２のユニット（トランジスタ２２３、トランジスタ２２４、及び容量素子２２７）を有する。また、ノードＮ１、Ｎ２は各ユニットの電位保持部であり、メモリ・セル２１０の不揮発性のデータ保持部として機能する。トランジスタ２２５は、メモリ・セル２１０を配線２１５に接続するスイッチとして機能する。

まず、第１のユニットの接続構造を説明する。トランジスタ２２１は、ゲートが配線２１３に接続され、ソースが配線２１２に接続され、ドレインがトランジスタ２２２のゲート（ノードＮ１）に接続されている。容量素子２２６の一方の端子は、トランジスタ２２２のゲート（ノードＮ１）に接続されている。トランジスタ２２２は、ゲートがノードＮ１に接続され、ソースが配線２１７に接続され、ドレインがトランジスタ２２５のソースに接続されている。

第２のユニットは第１のユニットと同様の構造を有しており、トランジスタ２２３は、ゲートが配線２１３に接続され、ソースが配線２１１に接続され、ドレインがトランジスタ２２４のゲート（ノードＮ２）に接続されている。容量素子２２７の一方の端子は、トランジスタ２２４のゲート（ノードＮ２）に接続されている。トランジスタ２２４は、ゲートがノードＮ２に、ソースが配線２１８に、ドレインがトランジスタ２２５のソースに接続されている。

トランジスタ２２５は、ゲートが配線２１４に、ソースがトランジスタ２２２、トランジスタ２２４のドレインに、ドレインが配線２１５に接続されている。トランジスタ２２５は、第１及び第２のユニットを配線２１５に接続するスイッチの機能を有する。

なお、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する素子である。ゲートを除く２つの端子は、トランジスタの導電型（ｎ、ｐ）、端子に入力される電位によって、ソース、ドレインとしての機能が入れ替わることがある。よって、メモリ・セル２１０においても、ソースとドレインの関係が逆になることがある。この点は他の回路でも同様である。

トランジスタ２２１は、配線２１２とノードＮ１間の導通状態を制御するスイッチとして機能し、トランジスタ２２３は、配線２１１とノードＮ２間の導通状態を制御するスイッチとして機能する。トランジスタ２２１、トランジスタ２２３のオン／オフは、配線２１３に入力される信号Ｗにより制御される。

容量素子２２６、容量素子２２７は、それぞれ、トランジスタ２２１、トランジスタ２２３がオフのとき、ノードＮ１、Ｎ２を電気的に浮遊状態にして、これらの電位を保持する機能を有する。

トランジスタ２２２、トランジスタ２２５は、配線２１７、配線２１５間に直列に接続されており、配線２１７、配線２１５間を接続するスイッチの機能を有する。トランジスタ２２４、トランジスタ２２５は、配線２１８、配線２１５間に直列に接続されており、配線２１８、配線２１５間を接続するスイッチの機能を有する。

トランジスタ２２２、トランジスタ２２４、及びトランジスタ２２５のオン／オフは、それぞれ、ノードＮ１の電位、ノードＮ２の電位、及び配線２１４の電位（信号Ｒ）により制御される。

配線２１７は、高電位を供給する電位供給線の機能を有し、配線２１８は、低電位を供給する電位供給線の機能を有する。ここでは、配線２１７によりＰＬＤ１００の電源電位と同じＶＤＤが供給され、配線２１８により接地電位（ＧＮＤ）が供給される。配線２１７により供給される電位は、配線２１５にハイレベルの電位（スイッチ回路１５１をオフにする電位）が印加できる電位であればよく、ＶＤＤに限定されるものではない。また、配線２１８の電位は、配線２１５にローレベルの電位（スイッチ回路１５１をオンにする電位）が印加できる電位であればよく、ＧＮＤに限定されるものではない。

また、浮遊状態にされたノードＮ１、及びノードＮ２の電位を保持するために、トランジスタ２２１、及びトランジスタ２２３には、オフ状態でのリーク電流（オフ電流）が少ないトランジスタが用いられることが好ましい。ここでは、オフ電流が低いとは、室温においてチャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ以下であることをいう。オフ電流は少ないほど好ましいため、この規格化されたオフ電流値が１ｚＡ以下、更に１０ｙＡ以下とし、更に１ｙＡ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、または、１０Ｖ程度である。このようにオフ電流が少ないトランジスタとしては、チャネルが酸化物半導体で形成されているトランジスタが挙げられる。

本実施の形態では、コンフィギュレーション・データを格納するメモリ・セルにおいて、データを入力する配線と電位保持部間をスイッチで接続し、このスイッチのオン、オフ動作により、データの書き込み、保持を行っている。そのためデータ保持期間において、電位保持部の電位の変動を抑える非常に好適なスイッチとして、オフ電流が少ないトランジスタが用いられることが好ましい。

トランジスタ２２１、及びトランジスタ２２３をオフ電流が少ないトランジスタとすることで、メモリ・エレメント１５２を、電源遮断後にデータの保持期間が存在する不揮発性のメモリとすることができる。よって、ＰＬＤ１００の動作を停止した後でも、パワーゲーティング回路１５０にロジック・エレメント１１０と電源１７０との接続構造に関するコンフィギュレーション・データが保持される。従って、ＰＬＤ１００の起動時に、パワーゲーティング回路１５０にコンフィギュレーション・データをロードする処理が不要になるため、起動時の消費電力の削減、起動時間の短縮等が実現できる。

トランジスタ２２１、トランジスタ２２３のオフ電流を少なくし、容量素子２２６、容量素子２２７の容量値を適宜設定することで、メモリ・セル２１０を、電源遮断後もデータの保持期間を有するメモリ（不揮発性のメモリ）とすることができる。例えばトランジスタ２２１、トランジスタ２２３のオフ電流値が５×１０^−２３Ａであり、ノードＮ１、ノードＮ２の電位の変化を０．１Ｖまで許容できる場合、容量素子２２６、容量素子２２７の容量値が１５８ｆＦ程度のとき、データ保持期間を１０年程度にすることができる。

メモリ・セル２１０にデータ値”１”を書き込む方法を説明する。配線２１１をローレベルにし、配線２１２をハイレベルにした後、配線２１３をハイレベルにして、トランジスタ２２１、トランジスタ２２３をオンにする。ノードＮ１はハイレベルとなり、ノードＮ２はローレベルとなる。しかる後、配線２１３をローレベルにして、ノードＮ１、ノードＮ２を電気的に浮遊状態にする。つまり、ノードＮ１の電位をトランジスタ２２２がオン状態になる電位にし、ノードＮ２の電位をトランジスタ２２４がオフになる電位にする。

メモリ・セル２１０にデータ値”０”を書き込む場合は、まず、配線２１１をハイレベルにし、配線２１２をローレベルにする。しかる後、配線２１３をハイレベルにすることで、ノードＮ１をローレベルにし、ノードＮ２をハイレベルとする。そして、配線２１３をローレベルにして、ノードＮ１、Ｎ２を電気的に浮遊状態にする。

データの出力は、トランジスタ２２５のスイッチング動作により行う。配線２１４に入力された信号Ｒにより、トランジスタ２２５をオンにすることで、メモリ・セル２１０に格納されたコンフィギュレーション・データが、信号ＰＧとして配線２１５を経てスイッチ回路１５１に出力される。例えば、ノードＮ１がハイレベルであるときは、ノードＮ２はローレベルであるため、配線２１５には、ハイレベルの電位が印加される。

＜１．２．２．ｂ．ラッチ回路＞
ラッチ回路２３０は、メモリ・セル２１０からハイレベルのデータ（データ値”１”）が配線２１５に出力された際に、トランジスタ２２２のしきい値電圧に相当する配線２１５の電圧降下を防止する機能を有する。このため、ラッチ回路２３０は、ウィーク・キーパー回路（ｗｅａｋｋｅｅｐｅｒｃｉｒｃｕｉｔ）と呼ばれることがある。ラッチ回路２３０は、インバータ２３１、及びｐチャネル型のトランジスタ２３２を有する。

＜１．２．２．ｃ．リセット回路＞
リセット回路２４０は、信号ＰＧ（配線２１５の電位）を初期値（データ値”０”）にリセットする回路であり、トランジスタ２４１、及び信号ＲＳＴが入力される配線２１６を有する。信号ＲＳＴはリセット用信号である。信号ＲＳＴにより、トランジスタ２４１をオンにすることにより、配線２１５の電位を低電位（ここでは、ＧＮＤ）にすることができる。図２の構成では、信号ＰＧを初期値にリセットすることで、トランジスタ２０１がオンになるため、ロジック・エレメント１１０に電力が供給される。

また、図２では、メモリ・エレメント１５２は、コンテキスト数２のデータを格納できるメモリであるが、必要なコンテキスト数に合わせてメモリ・セル２１０の数を増やすことができる。コンテキスト数を３以上とすることで、任意の順序でコンテキストの切り替えをすることができるため、ＰＬＤ１００の機能に合わせて、ロジック・エレメント１１０への電力供給、非供給の選択をより柔軟に行うことが可能になる。

＜１．２．３．パワーゲーティング回路の動作＞
以下、図３を用いて、パワーゲーティング回路１５０によってＰＬＤ１００の動的再構成が行われることを説明する。

図３は、パワーゲーティング回路１５０の動作方法の一例を示すタイミングチャートである。図３には、図２に示す各配線（２１１−２１６）に入力される信号の波形を示す。図３の説明において、パワーゲーティング回路１５０の１行１列目のメモリ・セル２１０を『Ｃｅｌｌ［０］』と呼び、２行１列目のメモリ・セル２１０を、『Ｃｅｌｌ［１］』と呼ぶことにする。Ｃｅｌｌ［０］には、第１のコンテキストに対応するコンフィギュレーション・データが格納され、Ｃｅｌｌ［１］には第２のコンテキストに対応するコンフィギュレーション・データが格納される。

図３には、リセット動作、パワーゲーティング回路１５０への２つのコンテキストに各々対応する２つのコンフィギュレーション・データの書き込み動作、第１のコンテキストに対応するコンフィギュレーション・データの出力動作、及び第２のコンテキストに対応するコンフィギュレーション・データの出力動作のタイミングチャートを示している。

期間Ｔ１−Ｔ２では、リセット動作が行われる。ハイレベルの信号ＲＳＴを配線２１６に出力し、トランジスタ２４１をオンにする。この動作により、信号ＰＧがローレベルとなってトランジスタ２０１がオンになるため、ロジック・エレメント１１０に電力が供給される。

期間Ｔ３−Ｔ５では、Ｃｅｌｌ［０］の書き込み動作が行われる。ここではＣｅｌｌ［０］にロジック・エレメント１１０への電力供給を停止するコンフィギュレーション・データを書き込む。時間Ｔ３に、配線２１１にローレベルの信号Ｂを入力し、配線２１２に信号Ｂの反転信号ＢＢを入力する。時間Ｔ４に、信号Ｗ［０］をハイレベルにして、トランジスタ２２１とトランジスタ２２３をオンにし、時間Ｔ５に、信号Ｗ［０］をローレベルにして、トランジスタ２２１とトランジスタ２２３をオフにする。上述したように、Ｃｅｌｌ［０］には、コンフィギュレーション・データ”０”が書き込まれ、保持される。

期間Ｔ６−Ｔ８では、Ｃｅｌｌ［１］の書き込み動作が行われる。ここでは、Ｃｅｌｌ［１］にロジック・エレメント１１０へ電力供給を行うコンフィギュレーション・データを書き込む。時間Ｔ６に、配線２１１にハイレベルの信号Ｂを入力し、配線２１２に反転信号ＢＢを入力する。時間Ｔ７に信号Ｗ［０］をハイレベルにし、時間Ｔ８に信号Ｗ［０］をローレベルにする。上述したように、Ｃｅｌｌ［１］には、コンフィギュレーション・データ”１”が書き込まれ、保持される。

期間Ｔ９−Ｔ１０では、Ｃｅｌｌ［０］の出力動作が行われる。ハイレベルの信号Ｒ［０］を配線２１４に入力すると、Ｃｅｌｌ［０］から配線２１５にハイレベルの信号ＰＧが出力される。信号ＰＧによりトランジスタ２０１はオフとなり、ロジック・エレメント１１０への電力供給が停止する。

期間Ｔ１０−Ｔ１１では、Ｃｅｌｌ［１］の出力動作が行われる。ハイレベルの信号Ｒ［１］を配線２１４に入力すると、Ｃｅｌｌ［１］から配線２１５に、ローレベルの信号ＰＧが出力される。信号ＰＧによりトランジスタ２０１はオンとなり、ロジック・エレメント１１０への電力供給が再開される。

信号Ｒ［０］をハイレベルとすることが、第１のコンテキストへの切り替え動作に相当し、信号Ｒ［１］をハイレベルにすることが第２のコンテキストへの切り替え動作に相当する。つまり、ＰＬＤ１００の動作中に２つのコンテキストを切り替えることで、ロジック・エレメント１１０への電力供給に関して動的再構成を行うことができる。従って、ＰＬＤ１００を低消費電力で、高速なプロセッサとすることができる。

また、コンフィギュレーション・データを生成する際に、動作させるロジック・エレメント１１０と停止させるロジック・エレメント１１０との物理的な配置が均一になるように制約条件を課すことで、ＰＬＤ１００の局所的な電圧降下が低減できるため、ＰＬＤ１００の動作の信頼性を高めることができる。

なお、図２の構成では、信号ＲＳＴによる初期化により、トランジスタ２０１をオンにして、全てのロジック・エレメント１１０に電力が供給される構成としたが、初期化では、スイッチ回路１５１をオフにして、全てのロジック・エレメント１１０に電力を供給しない構成とすることができる。初期化により全ロジック・エレメント１１０に電力を供給する構成は、ＰＬＤ１００の動作開始時点で動作させるロジック・エレメント１１０が多い場合に好適である。逆に、動作開始時点で動作するロジック・エレメント１１０が少ない場合は、初期化により全ロジック・エレメント１１０に電力を供給しない構成が、省電力化に有効である。

また、ＰＬＤ１００の動作中に停止する必要のないロジック・エレメント１１０には、パワーゲーティング回路１５０を設けずに、端子１６０から常時電力が供給されるようにすることも可能である。このような構成を採用したＰＬＤ１００では、ロジック・エレメント１１０と端子１６０間の接続構造について部分的な動的再構成が行われることになる。また、複数のロジック・エレメント１１０に対して１つのパワーゲーティング回路１５０を設ける構成にしてもよい。

＜１．３．メモリ＞
以下、図４及び図５を用いて、メモリ１２０を説明する。

図４は、メモリ１２０の構成の一例を示すブロック図である。

メモリ１２０は、複数のコンテキストに対応したコンフィギュレーション・データを格納できる機能を有する。そのため、メモリ１２０は、複数のメモリ・エレメント（ＭＥ）１２１を有し、各メモリ・エレメント（ＭＥ）１２１は、複数のコンテキストに対応するコンフィギュレーション・データが格納できるメモリ構造を有する。

複数のメモリ・エレメント１２１はアレイ状に配置されており、このようなメモリ・エレメント１２１の配列に対応して、水平、垂直方向に配置された複数の配線を含む配線群１２２、及び配線群１２３が設けられている。配線群１２２は、垂直方向の配線の集合であり、配線群１２３は水平方向の配線の集合である。配線群１２２、１２３は、メモリ・エレメント１２１への入力用、出力用配線を含む。各メモリ・エレメント１２１の出力は、ロジック・エレメント１１０の異なる入力端子に接続されている。

メモリ・エレメント１２１は、２以上のコンテキスト分のデータが格納できるメモリ構造とすればよく、例えば、パワーゲーティング回路１５０のメモリ・エレメント１５２と同様の構成とすることができる。図５に、メモリ・エレメント１２１の構成の一例を示す。また、図５には、１行１列目のメモリ・エレメント１２１を示している。メモリ・エレメント１２１はパワーゲーティング回路１５０のメモリ・エレメント１５２（図２）と同様に構成することができる。

図５に示すように、メモリ・エレメント１２１は、メモリ・セル２６０（Ｃｅｌｌ［０］、Ｃｅｌｌ［１］）、配線２５１−２５８、並びに配線２５５に接続されたラッチ回路２７０及びリセット回路２８０を有する。

ラッチ回路２７０は、インバータ２７１及びトランジスタ２７２を有する。ラッチ回路２７０は、ラッチ回路２３０（図２）と同様に、メモリ・セル２６０によりハイレベルの電位が配線２５５に印加されている間、配線２５５の電圧降下を防止する機能を有する。

リセット回路２８０は、リセット回路２４０（図２）と同様に、配線２５５の電位を初期値（データ値”０”）にリセットする回路であり、トランジスタ２８１、及びリセット用の信号ＲＳＴｍが入力される配線２５６を有する。メモリ・エレメント１２１のデータの書き込み動作中（コンフィギュレーション中）に、信号ＲＳＴｍにより、配線２５５の電位をＧＮＤに固定することができる。

信号Ｂｍ、ＢＢｍは、コンフィギュレーション・データに対応するデータ信号であり、信号ＢＢｍは信号Ｂｍの反転信号である。信号Ｗｍは書き込み用の選択信号であり、信号Ｒｍは読み出し用の選択信号である。

メモリ・セル２６０は、ノードＮ２１、ノードＮ２２、トランジスタ２６１−２６５、及び容量素子２６６、２６７を有する。メモリ・セル２６０が、パワーゲーティング回路１５０のメモリ・セル２１０と異なる部分は、トランジスタ２６１が配線２５１に接続され、トランジスタ２６３が配線２５２に接続されている点である。そのため、メモリ・セル２６０には、信号Ｂｍがハイレベル（データ値”１”）のとき、データ値”１”が書き込まれ、信号Ｂｍがローレベル（データ値”０”）のときデータ値”０”が書き込まれる。メモリ・エレメント１２１の動作は、メモリ・エレメント１５２と同様であるため、メモリ・エレメント１５２に関する説明を援用する。

また、図５の例では、メモリ・エレメント１２１のコンテキスト数を２としたが、３以上にすることもできる。必要なコンテキスト数に合わせてメモリ・セル２６０の数を増やせばよい。

＜１．４．１．スイッチ回路の構成例＞
以下、図６を用いて、スイッチ回路１３０の構成を説明する。図６は、スイッチ回路１３０の構成の一例を示す回路図である。スイッチ回路１３０は、ロジック・エレメント１１０（ＬＥ［０］）の出力と、ロジック・エレメント１１０（ＬＥ［１］）の入力を接続するプログラム可能なスイッチとして機能する。

スイッチ回路１３０は、メモリ・エレメント１５２（図２）と同様に、コンテキスト数が２のメモリ構造を有し、アレイ状（２行１列）に配置された２つのメモリ・セル３１０（Ｃｅｌｌｓｗ［０］、Ｃｅｌｌｓｗ［１］）を有する。また、スイッチ回路１３０は、列方向の配線３１１、配線３１２、行方向の２本の配線３１３、配線３１４、データを出力する機能を有する配線３１５、並びに配線３１５に接続されたラッチ回路１３３及びリセット回路１３４を有する。

ラッチ回路１３３は配線３１５の電位降下を防ぐ弱いラッチとして機能し、パワーゲーティング回路１５０のラッチ回路２３０（図２）と同様に、インバータ３３１及びｐチャネル型のトランジスタ３３２を有する。

リセット回路１３４は、パワーゲーティング回路１５０のリセット回路２４０（図２）と同様に、配線３１５の電位を初期値（データ値”０”）にリセットする回路であり、トランジスタ３３３、及び信号ＲＳＴｓｗが入力される配線３１６を有する。信号ＲＳＴｓｗはリセット用信号である。信号ＲＳＴｓｗによりトランジスタ３３３をオンにすることで、配線３１５の電位を低電位（ここでは、ＧＮＤ）にすることができる。そのため、スイッチ回路１３０へのデータの書き込み動作中（コンフィギュレーション中）に、信号ＲＳＴｓｗにより、配線３１５の電位をＧＮＤに固定することができる。

メモリ・セル３１０は、配線３１１−３１５に接続されている。配線３１１は、コンフィギュレーション・データに対応する信号Ｂｓｗが入力されるデータ線（ビット線）である。配線３１２はロジック・エレメント１１０（配線１４０）との接続配線である。配線３１３は、コンフィギュレーション・データを書き込むメモリ・セル３１０を選択する信号Ｗｓｗ（選択信号）が入力される選択信号線である。配線３１４は、コンフィギュレーション・データを読み出すメモリ・セル３１０を選択する信号Ｒｓｗ（選択信号）が入力される選択信号線である。配線３１５は、メモリ・セル３１０から読み出されたコンフィギュレーション・データが出力される配線であり、ロジック・エレメント１１０（配線１４０）との接続配線である。

メモリ・セル３１０に格納されるコンフィギュレーション・データの値は、配線３１１の電位（信号Ｂｓｗ）により決定される。信号Ｂｓｗがハイレベル（データ値”１”）のとき、メモリ・セル３１０には、データ値”１”が書き込まれ、信号Ｂｓｗがローレベル（データ値”０”）のときデータ値”０”が書き込まれる。

メモリ・セル３１０のコンフィギュレーション・データの出力動作により、２つのロジック・エレメント１１０間の接続構造を切り替えることができる。データ値”１”のメモリ・セル３１０におけるトランジスタ３２３を導通させた場合、配線３１２と配線３１５が接続され、２つのロジック・エレメント１１０間が接続される。他方、データ値が”０”であれば、配線３１２と配線３１５は接続されない。

メモリ・セル３１０は、１ビットのデータを格納できる回路であり、３つのトランジスタ３２１−３２３、容量素子３２４及びノードＮ３１を有する。ノードＮ３１が電位保持部として機能する。トランジスタ３２１は、ゲートが配線３１３に接続され、ソースが配線３１２に接続され、ドレインがトランジスタ３２２のゲート（ノードＮ３１）に接続されている。容量素子３２４の一方の端子は、トランジスタ３２２のゲート（ノードＮ３１）に接続されている。トランジスタ３２２は、ゲートがノードＮ３１に、ソースが配線３１２に、ドレインがトランジスタ３２３のソースに接続されている。トランジスタ３２３は、ゲートが配線３１４に接続され、ドレインが配線３１５に接続されている。

トランジスタ３２１は、配線３１１とノードＮ３１の接続を制御するスイッチとして機能し、そのオン／オフは配線３１３に入力される信号Ｗｓｗにより制御される。容量素子３２４は、トランジスタ３２１がオフのとき、ノードＮ３１を電気的に浮遊状態にして、その電位を保持する機能を有する。

トランジスタ３２２及びトランジスタ３２３は、配線３１２と配線３１５間に直列に設けられており、配線３１２と配線３１５間を接続するスイッチの機能を有する。トランジスタ３２２、３２３のオン／オフは、それぞれ、ノードＮ３１の電位、配線３１４の電位（信号Ｒｓｗ）により制御される。

また、上述したように、メモリ・セルにおいて、データを入力する配線と電位保持部間を接続するスイッチには、オフ電流が少ないトランジスタを使用することが好ましい。メモリ・セル３１０では、トランジスタ３２１がこのようなスイッチとして機能している。そのため、トランジスタ３２１は、トランジスタ２２１、２２３（図２参照）と同様、オフ電流が少ないトランジスタであることが好ましく、そのオフ電流は、１×１０^−１４Ａ以下であることが好ましい。このようにオフ電流が少ないトランジスタとしては、チャネルが酸化物半導体でなるトランジスタが挙げられる。

トランジスタ３２１のオフ電流を少なくし、容量素子３２４の容量値を適宜設定することで、メモリ・セル３１０を電源遮断後にデータの保持期間が存在する不揮発性のメモリとすることができる。例えば、トランジスタ３２１のオフ電流値が５×１０^−２３Ａであり、ノードＮ３１の電位変化を０．１Ｖまで許容できる場合、容量素子３２４の容量値が１５８ｆＦ程度のとき、データ保持期間を１０年程度にすることができる。

スイッチ回路１３０のメモリを不揮発性メモリとすることにより、ＰＬＤ１００の起動時に、スイッチ回路１３０にコンフィギュレーション・データをロードする処理が不要になるため、起動時の消費電力の削減、起動時間の短縮が実現できる。

また、スイッチ回路１３０において、コンフィギュレーション・データの書き込み時以外は、トランジスタ３２１をオフにして、ノードＮ３１を電気的に浮遊状態とする。そのため、ノードＮ３１（トランジスタ３２２のゲート）の電位に対するブースティング効果を利用して、スイッチ回路１３０を動作させることができる。

ノードＮ３１が浮遊状態にあると、配線３１２の電位がローレベルからハイレベルに遷移するのに伴い、トランジスタ３２２のソースーゲート間容量Ｃｇｓにより、ノードＮ３１の電位が上昇する。このノードＮ３１の電位の上昇幅は、メモリ・セル３１０に書き込まれたコンフィギュレーション・データのデータ値によって異なる。

このデータ値が”０”の場合、トランジスタ３２２は弱反転モードにあるため、ノードＮ３１の電位の上昇に寄与する容量Ｃｇｓには、トランジスタ３２２のゲート（ノードＮ３１）の電位に依存しない容量Ｃｏｓが含まれる。具体的に、容量Ｃｏｓには、ゲート電極とソース電極とが重畳する領域に形成されるオーバーラップ容量と、ゲート電極とソース電極の間に形成される寄生容量などが含まれる。このデータ値が”１”の場合、トランジスタ３２２は強反転モードにあるため、ノードＮ３１の電位の上昇に寄与する容量Ｃｇｓには、上述した容量Ｃｏｓに加えて、ゲート電極とドレイン電極の間に形成される容量Ｃｏｄと、チャネル形成領域とゲート電極の間に形成される容量Ｃｏｘの一部が含まれる。

したがって、ノードＮ３１の電位の上昇に寄与する容量Ｃｇｓは、書き込まれているコンフィギュレーション・データが”１”の場合の方が”０”の場合よりも大きいこととなる。よって、メモリ・セル３１０にデータ値”１”が書き込まれている場合の方が”０”の場合よりも、ノードＮ３１の電位をより上昇させる効果が高い。よって、書き込まれているコンフィギュレーション・データが”１”の場合は、トランジスタ３２１のスイッチング速度は向上し、”０”の場合は、不必要なトランジスタ３２２の導通は発生せず、オフ状態が維持される。

＜１．４．２．スイッチ回路の動作＞
メモリ・セル３１０にデータ値”１”を書き込む方法を説明する。ハイレベルの信号Ｂｓｗ（データ値”１”）を配線３１１に入力した後、配線３１３にハイレベルの信号Ｗｓｗを入力し、トランジスタ３２１を一定期間オンにすることにより、ノードＮ３１にハイレベルの電位が書き込まれ、しかる後、トランジスタ３２１をオフにすることで、ノードＮ３１において、その電位が保持される。

他方、メモリ・セル３１０にデータ値”０”を書き込む場合は、ローレベルの信号Ｂｓｗ（データ値”０”）を配線３１１に入力した後、配線３１３にハイレベルの信号Ｗｓｗを入力し、トランジスタ３２１を一定期間オンにすることにより、ノードＮ３１にローレベルの電位が書き込まれ、しかる後、トランジスタ３２１をオフにすることで、ノードＮ３１において、その電位が保持される。

信号Ｗｓｗ［０］をハイレベルにすることで、Ｃｅｌｌｓｗ［０］に第１のコンテキストに対応するコンフィギュレーション・データが書き込まれ、信号Ｗｓｗ［１］をハイレベルにすることで、Ｃｅｌｌｓｗ［１］に第２のコンテキストに対応するコンフィギュレーション・データが書き込まれる。

メモリ・セル３１０に記憶されているコンフィギュレーション・データにおいて、データ値”１”は、ＬＥ［０］とＬＥ［１］を接続することを表し、データ値”０”は、ＬＥ［０］とＬＥ［１］を接続しないことを表す。ＬＥ［０］とＬＥ［１］との接続状態の切り替えは、信号Ｒｓｗにより制御される。信号Ｒｓｗはコンテキスト切り替えのための制御信号でもある。

配線３１４に入力された信号Ｒｓｗによりトランジスタ３２３をオンにする。ノードＮ３１の電位がハイレベルであれば、トランジスタ３２２がオンであるため、配線３１２と配線３１５が接続される。他方、ノードＮ３１の電位がローレベルであれば、トランジスタ３２２はオフであるため、配線３１２と配線３１５は接続されない。

信号Ｒｓｗ［０］をハイレベルとすることが、第１のコンテキストへの切り替えに相当し、信号Ｒｓｗ［１］をハイレベルにすることが第２のコンテキストへの切り替えに相当する。ＰＬＤ１００の動作中にコンテキストを切り替えることで、ロジック・エレメント１１０間の接続構造を動的に再構成することができる。

＜１．５．ロジック・エレメント＞
ロジック・エレメント１１０は、組み合わせ回路、フリップフロップ（レジスタ）、論理素子等を有する。組み合わせ回路としては、ルック・アップ・テーブル等が挙げられる。図７Ａ−図７Ｃのブロック図を用いて、ロジック・エレメント１１０の構成例を説明する。

図７Ａのロジック・エレメント１１０は、ルック・アップ・テーブル１１１（以下、ＬＵＴ１１１と呼ぶ。）、及びフリップフロップ１１２（ＦＦ）を有する。ＬＵＴ１１１は、メモリ１２０から出力されるコンフィギュレーション・データにより、回路構成が変更される。ＬＵＴ１１１は、入力端子１１５に入力されたデータ値に対して、一の出力値が定まる。フリップフロップ１１２は、ＬＵＴ１１１から出力される信号を保持し、クロック信号ＣＬＫに同期して、保持しているデータを出力端子１１６、１１７から出力する。

また、図７Ｂのロジック・エレメント１１０は、図７Ａの回路に回路１１３が追加された回路に相当する。回路１１３には、フリップフロップ１１２からの信号が、第１の入力として与えられ、初期化用の信号ＲＳＴの反転信号が第２の入力として与えられている。

また、図７Ｃのロジック・エレメント１１０は、図７Ａの回路に、マルチプレクサ１１４（ＭＵＸ）が追加された回路に相当する。マルチプレクサ１１４には、メモリ１２０からコンフィギュレーション・データが入力され、また、ＬＵＴ１１１及びフリップフロップ１１２の出力信号が入力される。マルチプレクサ１１４は、メモリ１２０に格納されているコンフィギュレーション・データに従って、これら２つの出力信号のいずれか一方を出力端子１１６、１１７に出力する。

また、図７Ａ−図７Ｃにおいて、フリップフロップ１１２にメモリ１２０からコンフィギュレーション・データを出力できる構成にして、フリップフロップ１１２の機能を変更できるようにしてもよい。具体的には、コンフィギュレーション・データによって、フリップフロップ１１２をＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有する回路に変更することができる。

なお、本実施の形態では、ＰＬＤへの適用例について示したが、本発明の実施形態の一態様は、これに限定されない。場合によって、または、状況に応じて、ＰＬＤ以外の回路や装置に対して、適用することも可能である。例えば、表示装置や発光装置用の駆動回路や、画素において、適用することも可能である。例えば、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態が用いられること、又は様々な素子を有することができる。表示素子、表示装置、発光素子、又は発光装置の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ等）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ等、電気磁気的作用により、コントラスト、輝度、反射率、透過率等が変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイ等がある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎＥｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒＤｉｓｐｌａｙ）等がある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）等がある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパー等がある。

また、本実施の形態では、パワーゲーティングにより、ロジック・エレメントの動作状態（アクティブ、非アクティブ）を切り替える機能を備えた回路（パワーゲーティング回路）を有する場合の例について示したが、本発明の実施形態の一態様は、これに限定されない。場合によって、または、状況に応じて、パワーゲーティング回路を有さなくてもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、パワーゲーティング回路の他の構成例を説明する。

本実施の形態のパワーゲーティング回路も、実施の形態１と同様に、ロジック・エレメントの動作状態（アクティブ、非アクティブ）を切り替える機能を有し、ロジック・エレメントへ供給する電位の値を変更できる機能を更に有する。パワーゲーティング回路は、スイッチング・レギュレータ、及びコンフィギュレーション・データを格納するメモリを有する。

スイッチング・レギュレータは、電源電位ＶＤＤが入力され、スイッチのスイッチング動作によりＶＤＤをロジック・エレメントの動作に必要な電位Ｖｗに変換して出力する機能を有する。メモリは、スイッチング・レギュレータからの出力電位Ｖｗの値を設定する複数のコンフィギュレーション・データが格納される。メモリは、複数のコンテキストに対応したコンフィギュレーション・データを格納できるメモリ構造を有する。コンフィギュレーション・データは、より具体的には、スイッチング・レギュレータのスイッチの導通状態を設定するデータである。

パワーゲーティング回路は、メモリに格納されている複数のコンフィギュレーション・データからいずれか１つのデータを選択して、スイッチに出力する機能を有する。その結果、スイッチング・レギュレータのスイッチのオン／オフのデューティー比が変更され、スイッチング・レギュレータの出力電位Ｖｗの値が変更される。

図８は、ＰＬＤの構成例を示すブロック図である。ＰＬＤ１０１は動的再構成が可能なプロセッサである。ＰＬＤ１０１は、複数のロジック・エレメント１１０、複数のメモリ１２０、複数のスイッチ回路１３０、２つのロジック・エレメント１１０間を接続する複数の配線１４０、及び複数のパワーゲーティング回路１８０を有する。

パワーゲーティング回路１８０は、スイッチング・レギュレータ１８１及びメモリ１８２を有する。スイッチング・レギュレータ１８１は、端子１６０から入力される電源電位ＶＤＤを電位Ｖｗに変換して出力する機能を有する。スイッチング・レギュレータ１８１は、スイッチを有し、スイッチのオン／オフのデューティー比を変更することで電位Ｖｗの値が変更される。

メモリ１８２は、スイッチング・レギュレータ１８１のスイッチの導通状態を設定する複数のコンフィギュレーション・データ（各々１のコンテキストに対応する）を格納することができる。メモリ１８２は、複数のコンテキストに対応したコンフィギュレーション・データを格納できるメモリ構造を有する。そのため、メモリ１８２は、１つのコンフィギュレーション・データを格納する機能を有するメモリ・セルを複数備えており、例えば、メモリ・エレメント１５２（図２参照）、又はメモリ・エレメント１２１（図５参照）と同様の回路で構成することができる。

メモリ１８２をメモリ・エレメント１５２及びメモリ・エレメント１２１のように不揮発性のメモリとすることで、ＰＬＤ１０１外部からメモリ１８２にデータをロードする必要がなくなるため、ＰＬＤ１０１の起動動作の短縮、それに要する消費電力を削減することができる。

メモリ１８２から出力するコンフィギュレーション・データ（コンテキスト）を切り替えることで、スイッチング・レギュレータ１８１のスイッチのオン、オフが切り替えられる。つまり、このスイッチのオン／オフのデューティー比が変更されるため、スイッチング・レギュレータ１８１により、ロジック・エレメント１１０への電位供給と電位供給停止を切り替えるだけでなく、ロジック・エレメント１１０への出力電位Ｖｗの値を変更することが可能である。よって、本実施の形態により、ＰＬＤ１０１が組み込まれているシステムが稼働中にあっても、細粒度での電力供給の制御が可能なＰＬＤを提供することができる。

（実施の形態３）
本実施の形態では、半導体装置の一例として、ＰＬＤについて説明する。

本実施の形態のＰＬＤも、パワーゲーティングにより、ロジック・エレメントの動作状態（アクティブ、非アクティブ）を切り替える機能を有する。また、本実施の形態では、パワーゲーティングのためのスイッチ及びメモリ・エレメントが、複数のロジック・エレメントが設けられている回路ブロック内に設けられているＰＬＤについて説明する。以下、図９−図１３を用いて、本実施の形態を説明する。

＜２．１．ＰＬＤの構成例＞
図９は、ＰＬＤの構成の一例を示すブロック図であり、図１０は、同構成例のレイアウト図である。なお、図１０においては、一部の構成要素に符号を示している。

ＰＬＤ４００は、複数の内部回路を含む３つのブロック（４０１−４０３）、端子群４０４、及び端子群４０５を有する。

端子群４０４は、電源電位（ＧＮＤ、ＶＤＤ等）の入力端子、外部回路からの信号（例えば、ＤＡＴＡ０、ｃｏｎｔｅｘｔ等）の入力端子、及びＰＬＤ４００の内部回路で生成された信号（例えば、ｎＳＴＡＴＵＳ、ＣｏｎｆＤｏｎｅ等）の出力端子を有する。端子群４０５は、ユーザ用の複数の入出力端子を有する。なお、図９には、ＰＬＤ４００に入力される信号及び電位、並びにＰＬＤ４００からの出力信号の一部を記載している。

ブロック４０３は、論理演算機能を有する回路ブロックであり、ＩＯアレイ（ＩＯＡ）４３１、メモリ・ロジック・アレイ（ＭＬＡ）４３２、及びスイッチ・アレイ（ＳＷＡ）４３３を有する。

ＩＯアレイ（ＩＯＡ）４３１は、端子群４０５と内部回路間の信号の送受信を制御するインターフェース機能を有する。ＩＯアレイ４３１は、端子群４０５の入出力端子（ｐａｄｉｏ）に対応して設けられた複数の入出力回路を有する。各入出力回路は、入出力端子（ｐａｄｉｏ）において、入力信号と出力信号の衝突が起きないように、信号の伝送を制御する機能を有する。また、入出力回路は、プログラム可能な回路であり、コンフィギュレーション・データを格納するメモリを有する。入出力回路の機能を変更することで、入出力端子（ｐａｄｉｏ）の機能が変更される。

４３２で示す回路ブロックは、再構成可能なロジック・エレメント、及びコンフィギュレーション・データを格納するメモリ・エレメントがアレイ状に配置されている回路ブロックであり、ここでは、メモリ・ロジック・アレイ（ＭＬＡ）４３２と呼ぶことにする。メモリ・ロジック・アレイ４３２への入力信号（ｕｓｅｒ＿ｒｅｓ、ｎｏｆｆｒ、ｎｏｆｆｗ）は、ロジック・エレメントのレジスタ（フリップフロップ）の制御信号である。メモリ・ロジック・アレイ４３２の出力（ｒｅｃｏｍｂｏｕｔ）は、ＩＯアレイ４３１の入力に接続される。

４３３で示す回路ブロックは、メモリ・ロジック・アレイ４３２の２つのロジック・エレメント間の導通を制御する機能を有する回路ブロックであり、ここでは、スイッチ・アレイ（ＳＷＡ）４３３と呼ぶことにする。スイッチ・アレイ４３３は、ロジック・エレメントとＩＯアレイ４３１の入出力回路間の導通を制御する機能も有する。

スイッチ・アレイ４３３は、アレイ状に配置された複数のスイッチ回路を有する。これらのスイッチ回路は、ロジック・エレメントを他のロジック・エレメントに接続する機能、又はＩＯアレイ４３１の入出力回路に接続する機能を有する。また、スイッチ回路はプログラム可能なスイッチであり、コンフィギュレーション・データを格納するメモリを有する。

ブロック４０２は、コンフィギュレーションの制御部であり、コントローラ４２１、駆動回路４２２及び駆動回路４２３を有する。別言すれば、ブロック４０２は、ブロック４０３に設けられているコンフィギュレーション・データ用のメモリを制御する機能を有する回路ブロックである。

コントローラ４２１は、ブロック４０２全体の制御部であり、入力信号（ｃｐｈ１、ｃｐｈ２等）に従って、信号を生成する機能を有する。コントローラ４２１に入力される信号として、ＰＬＤ４００をリセットするための信号（ｓｙｓ＿ｒｅｓ）、コンフィギュレーションを開始させる制御信号（ｎＣＯＮＦＩＧ）、コンテキストの切り替えを制御する信号（ｃｏｎｔｅｘｔ）等が入力される。また、コントローラ４２１で生成される信号には、駆動回路４２２の制御信号（ｂｄＣｔｒｌ）、駆動回路４２３の制御信号（ｗｄＣｔｒｌ）、コンテキスト切り替えの制御信号（Ｒｍ）、メモリの出力を初期値にリセットする信号（ＲＳＴｍ）、コンフィギュレーションの開始を知らせる信号（ｎＳＴＡＴＵＳ）、及びその終了を知らせる信号（ＣｏｎｆＤｏｎｅ）等がある。信号（ｎＳＴＡＴＵＳ、ＣｏｎｆＤｏｎｅ）は端子群４０４を介してＰＬＤ４００外部へ出力される。

駆動回路４２２及び駆動回路４２３は、メモリの信号線駆動回路の機能を備えた回路である。駆動回路４２２は、コンフィギュレーション・データを出力する信号線（ビット線）の駆動回路としての機能を有する。駆動回路４２２は、入力信号（ＤＡＴＡ０、ｂｄＣｔｒｌ等）に従って、信号（Ｂｍ、ＢＢｍ）を生成する機能を有する。ＤＡＴＡ０は、コンフィギュレーション・データに対応する信号である。

駆動回路４２３は、書き込み用の制御信号線（ワード線）の駆動回路としての機能を有する。駆動回路４２３は、入力信号（ｗｄＣｔｒｌ等）に従って、信号（Ｗｍ）を生成する機能を有する。

ブロック４０２で生成された制御信号（Ｂｍ、ＢＢｍ、Ｗｍ、Ｒｍ及びＲＳＴｍ）は、ブロック４０３のメモリに入力される。

ブロック４０１は、クロック信号の生成部である。クロック発振回路４１１は、信号（ＤＣＬＫ、ｎＳＴＡＴＵＳ等）に従って、コントローラ４２１用の２相のクロック信号（ｃｐｈ１、ｃｐｈ２）を生成する機能を有する。信号ＤＣＬＫは、コンフィギュレーション用のクロック信号である。クロック発振回路４１２は、ＰＬＤ４００が組み込まれているシステムのクロック信号ｓｙｓ＿ｃｌｋ等に従って、２相のクロック信号（ｐｈ１、ｐｈ２）を生成する機能を有する。

＜２．２．ロジック・エレメント間の接続構造＞
図１１は、メモリ・ロジック・アレイ４３２及びスイッチ・アレイ４３３の構成例の一例を示すブロック図であり、図１０のレイアウト図に対応している。

メモリ・ロジック・アレイ（ＭＬＡ）４３２は、複数の基本エレメント１０がアレイ状に配置された構造を有する。図１１の例では、１つのメモリ・ロジック・アレイ４３２には、１０個の基本エレメント１０が一列に配置されている。基本エレメント１０は、１つのロジック・エレメント（ＬＥ）１１、及び当該ロジック・エレメント用のコンフィギュレーション・データを格納するメモリを備える。以下、基本エレメント１０を、ＭＬエレメント（ＭＬＥ）１０と呼ぶことにする。

スイッチ・アレイ４３３は、アレイ状に配置された複数のスイッチ回路３０を有する回路ブロックである。図１１において、ＳＷａを付した回路は、２つのロジック・エレメント（ＬＥ）１１間の導通を制御するスイッチ回路３０であり、ＳＷｂを付した回路は、ロジック・エレメント（ＬＥ）１１の入力端子とＩＯアレイ４３１の入出力回路間の導通を制御するスイッチ回路３０であり、ＳＷｃを付した回路は、ロジック・エレメント（ＬＥ）１１の出力端子とＩＯアレイ４３１の入出力回路間の導通を制御するスイッチ回路３０である。

また、各スイッチ回路３０は、プログラム可能なスイッチであり、スイッチ回路１３０（図６参照）と同様に構成することができる。また、スイッチ回路３０のコンフィギュレーション・データを格納するメモリ・エレメントは、回路（４３１−４３３）により制御される。

また、図１１の例では、１つのメモリ・ロジック・アレイ４３２において、５段のロジック・エレメント（ＬＥ）１１内のルック・アップ・テーブル（ＬＵＴ）によりキャリー・チェーンが構成され、１０段のロジック・エレメント（ＬＥ）１１内のレジスタ（フリップフロップ）により、レジスタ・チェーンが構成されている。

＜２．３．ＭＬエレメント（ＭＬＥ）の構成例＞
図１２を用いて、ＭＬエレメント（ＭＬＥ）１０の構成の一例を説明する。図１２は、ＭＬエレメント１０の構成の一例を示すブロック図である。ＭＬエレメント１０は、１つのロジック・エレメント（ＬＥ）１１と、ロジック・エレメント１１のコンフィギュレーション・データを格納するメモリ１２、及びラッチ回路１４（ｋｅｅｐ）を有する。

ロジック・エレメント１１は、４入力、１出力の論理回路である。ｄａｔａＡ−ｄａｔａＤが入力信号であり、端子群４０５を介してユーザの指定により入力される信号である。ラッチ回路１４は、ｄａｔａＡ−ｄａｔａＤが入力される配線１３に接続されている。ラッチ回路１４は、図２のリセット回路２４０と同様に、インバータ及びｐチャネル型トランジスタにより構成される回路であり、配線１３の電圧降下を抑制する機能を有する。

メモリ１２は、メモリ１２０（図５参照）と同様に構成することができ、アレイ状に配置された複数のメモリ・エレメント（ＭＥ）２０を有する。図１２の例では、３２個のメモリ・エレメント２０が４行８列のアレイ状に配置されている。また、ロジック・エレメント１１は、メモリ・エレメント２０のアレイ（メモリ１２）中に組み込まれており、５列目と６列目の間にロジック・エレメント１１が配置されている。

メモリ・エレメント２０を複数のコンフィギュレーション・データが保存できるメモリ構造とする。このようなメモリ構造を採用することで、ロジック・エレメント１１を動的に再構成することができる。メモリ・エレメント２０としては、メモリ１２０のメモリ・エレメント１２１（図５参照）と同様の回路を用いることができる。

また、ＭＬエレメント１０は、ロジック・エレメント１１の電力供給を制御するパワーゲーティング機能を備える。ここでは、ＭＬエレメント１０に、プログラム可能なスイッチ回路１５を設ける。スイッチ回路１５により、ロジック・エレメント１１とＶＤＤの入力端子間の導通状態を切り替えることができるため、ロジック・エレメント１１単位で電力の供給と非供給を切り替えることができる。

スイッチ回路１５は、スイッチ回路１５１と同様に構成することができ、例えば、ｐチャネル型トランジスタを用いることができる。また、スイッチ回路１５の導通状態（オン、オフ）を設定するコンフィギュレーション・データを格納するメモリとして、メモリ１２の１つのメモリ・エレメント２０が使用されている。従って、パワーゲーティング用のコンフィギュレーション・データを格納するメモリを別途設ける必要がないため、ＰＬＤ４００の集積度の向上、低コスト化を図ることができる。

なお、図１２では、パワーゲーティング用のスイッチ回路１５をロジック・エレメント１１の構成要素の１つとして、この回路ブロック内に設けられているように記載したが、スイッチ回路１５をロジック・エレメント１１の構成要素とは別とみなして、ロジック・エレメント１１外に設けることもできる。

＜２．４．ＩＯアレイの入出力回路＞
図１３を用いて、ＩＯアレイ４３１の入出力回路（ＩＯ）５０の具体的な構成を説明する。図１３は、入出力回路５０の構成の一例を示す回路図である。

入出力回路５０は、プログラム可能な回路であり、出力回路５１、メモリ５２、排他的ＯＲ回路５３、排他的ＯＲ回路５４、インバータ５５、バッファー５６、及びラッチ回路５７を有する。また、配線６１及び配線６２には、それぞれ、ラッチ回路５７（ｋｅｅｐ）が接続されている。ラッチ回路５７は、パワーゲーティング回路１５０のラッチ回路２３０と同様に構成され、インバータとｐチャネル型トランジスタを有する。ラッチ回路５７を設けることで、配線６１及び配線６２の電圧降下を抑制できる。

出力回路５１は、入力端子Ａ、出力端子Ｙ、並びに、制御信号が入力される端子ＥＮ及び端子ＯＤを有する。端子ＥＮには、端子Ｙをハイインピーダンス状態にするか否かを制御する制御信号（イネーブル信号）が入力される。端子ＯＤには出力回路５１をオープン・ドレイン出力回路として機能させるか否かを制御する制御信号が入力される。これらの制御信号により、出力回路５１の回路構成は、オープン・ドレイン出力回路、又はスリー・ステート出力回路に切り替えられる。

端子ＯＤにデータ値”１”が入力されている間は、出力回路５１は、端子Ａ及び端子ＥＮの入力信号に従って、端子Ｙの電位を、ハイレベル、ローレベル又はハイインピーダンス状態のいずれかに設定する。他方、端子ＯＤにデータ値”０”が入力されている間は、出力回路５１はオープン・ドレイン出力回路として機能し、端子Ｙの電位をローレベルかハイインピーダンス状態にする。端子Ａの電位がローレベルであり、かつ端子ＥＮの電位がハイレベルであるときは、端子Ｙはローレベルになり、それ以外はハイインピーダンス状態になる。

出力回路５１は、メモリ５２から出力されたコンフィギュレーション・データにより再構成される。メモリ５２は、メモリ１２と同様に構成され、複数のメモリ・エレメント（ＭＥ）２１を有する。ここでは、アレイ状（４行１列）に配置された４つのメモリ・エレメント２１を有する。メモリ・エレメント２１も、メモリ１２のメモリ・エレメント２０と同様に、メモリ・エレメント１２１（図５）と同様の回路で構成することができる。

信号（ｄａｔａｉｎ）及びＭＥ［０］から出力されたコンフィギュレーション・データが排他的ＯＲ回路５３に入力される。信号（ｏｅ）及びＭＥ［１］から出力されたコンフィギュレーション・データが排他的ＯＲ回路５４に入力される。排他的ＯＲ回路５３、排他的ＯＲ回路５４は、それぞれ、ＭＥ［０］、ＭＥ［１］から出力されたコンフィギュレーション・データが”１”の場合は、信号（ｄａｔａｉｎ、ｏｅ）を反転する。ＭＥ［３］から出力されるコンフィギュレーション・データは、インバータ５５により反転され出力回路５１に入力される。なお、３行目のＭＥ［２］は未使用のメモリ・エレメントである。

以上述べたように、本実施の形態により、パワーゲーティングにより、ロジック・エレメントごとに動作状態（アクティブ、非アクティブ）を切り替える機能を有するＰＬＤを提供することができる。

（実施の形態４）
上述したように、半導体装置のメモリを不揮発性メモリとする手段の１つとして、電位保持部とデータ入力用の配線間のスイッチを、酸化物半導体を用いて作製されたトランジスタで構成することが挙げられる。そこで、本実施の形態では、酸化物半導体で形成されたトランジスタを備えた半導体装置及びその作製方法等について説明する。

＜３．１．ＰＬＤの構成例＞
図１４は、ＰＬＤの構成の一例を示す断面図である。図１４の断面図は、ＰＬＤの特定の箇所を切断した断面図ではなく、ＰＬＤの積層構造を説明するための図である。図１４には、単結晶シリコンウエハ６００（以下、『ウエハ６００』と呼ぶ。）を用いて形成されたトランジスタ６０１と、酸化物半導体を用いて形成されたトランジスタ６０２、及び容量素子６０３のみを図示している。ＰＬＤにおいて、メモリの電位保持部とデータ入力用の配線間を接続するトランジスタ以外は、単結晶シリコンウエハを用いて形成されたトランジスタでなる。トランジスタ６０１はその代表例として図示されている。

ここでは、トランジスタ６０１、トランジスタ６０２及び容量素子６０３は、メモリ・セルに形成されている素子であり、例えば、トランジスタ６０１、トランジスタ６０２及び容量素子６０３は、それぞれ、図５のメモリ・セル２６０のトランジスタ２６２、トランジスタ２６１及び容量素子２６６に対応する。

ウエハ６００には、ウェル６０４、ＳＴＩ６０５（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）が形成されている。ウェル６０４は、ボロンやリン、ヒ素等の導電性を付与する不純物を添加することにより形成された領域である。ＳＴＩ６０５は、素子分離のための領域である。ＳＴＩ６０５を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ６０５の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。

トランジスタ６０１は、ウェル６０４中に設けられたチャネル形成領域、不純物領域６０６、絶縁層６０７、及び導電層６０８を有する。絶縁層６０７は、トランジスタ６０１のゲート絶縁層を構成する。また、導電層６０８は、トランジスタ６０１のゲート電極を構成し、２層構造の導電膜である。導電層６０８の下層は加工精度の高い導電層であり、上層は低抵抗化用の導電層である。例えば、下層を、導電性を付与するリン等の不純物を添加した結晶性シリコンで形成し、上層をニッケルシリサイドで形成することができる。また、導電層６０８の側壁には絶縁膜を介して、サイドウォールとして機能する絶縁層６０９が形成される。この絶縁膜や絶縁層６０９を用いることで、ＬＤＤ領域やエクステンション領域を自己整合的に形成することができる。

トランジスタ６０１をフィン型構造のトランジスタとしてもよい。フィン型構造とは、半導体基板の一部を板状の突起形状に加工し、突起形状の長尺方向を交差するようにゲート電極層を設けた構造である。ゲート電極層は、ゲート絶縁膜を介して突起構造の上面及び側面を覆う。トランジスタ６０１をフィン型構造のトランジスタとすることで、チャネル幅を縮小してトランジスタの集積化を図ることができる。

トランジスタ６０１は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコン等の半導体ウエハを用いて形成することもできる。また、バルク構造の半導体ウエハ以外に、ＳＯＩ構造の半導体ウエハを用いることができる。

また、トランジスタ６０１を、絶縁性基板（ガラス、石英等でなる基板）上に形成された結晶性半導体膜（シリコン膜等）で形成することもできる。

トランジスタ６０１は、絶縁層６１０により覆われている。絶縁層６１０には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の入り込みを防止することができる。また、絶縁層６１０をＰＥ−ＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、絶縁層６１０に引張応力又は圧縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの電界効果移動度を向上させることができる。

絶縁層６１０を覆って、複数の絶縁層６１１−６１８が形成されている。各絶縁層の表面は、ＣＭＰによる平坦化処理が施されている。

絶縁層６１１−６１８は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（ＢｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅＧｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏｓｉｌｉｃａｔｅＧｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ_２Ｈ_５）_４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（ＨｙｄｒｏｇｅｎＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（ＯｒｇａｎｏｓｉｌｉｃａｔｅＧｌａｓｓ）、有機ポリマー系の材料等により形成することができる。特に、半導体装置の微細化には、配線間の寄生容量が顕著になり信号遅延が増大するため、比誘電率が低い材料で、絶縁層６１１−６１７を形成することが好ましく、酸化シリコンの比誘電率（ｋ＝４．０〜４．５）よりも低い、ｋが３．０以下の材料を用いることが好ましい。

また、図１４では、絶縁層６１１−６１４、６１６、６１７の上面に、それぞれ、単層または積層構造の絶縁層が設けられている。これらの絶縁層は、銅等の配線材料の拡散を防止するためのバリア層、或いは、絶縁層６１１−６１４上に形成された導電膜を研磨する際の保護層等として機能する。

また最上層の絶縁層６１８は、外部から水分や汚染物が半導体装置へ入り込むのを防止する保護膜としての機能を有する。絶縁層６１８は、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成することができ、単層でも積層でもよい。

絶縁層６１０、６１１中には、コンタクトプラグ６２１−６２３が形成され、絶縁層６１３中には、コンタクトプラグ６２４が形成され、絶縁層６１５中にはコンタクトプラグ６２５が形成されている。また、絶縁層６１２中には、配線層６３１−６３３が形成され、絶縁層６１４中には配線層６３４、６３５が形成され、絶縁層６１７中には、配線層６３６が形成されている。

コンタクトプラグ６２１−６２６は、絶縁層６１０−６１７に高アスペクト比の開口（ビアホール）を形成し、タングステン、リン等をドープした導電性ポリシリコン等の導電材料を埋め込むことで形成される。

配線層６３１−６３６は、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。また、ＰＥ−ＣＶＤ法により形成したグラフェンを導電性材料として用いて配線層を形成することもできる。グラフェンとは、ｓｐ^２結合を有する１原子層の炭素分子のシートのこと、または２乃至１００層の炭素分子のシートが積み重なっているものをいう。このようなグラフェンを作製する方法として、金属触媒の上にグラフェンを形成する熱ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで触媒を用いずにメタンからグラフェンを形成するＰＥ−ＣＶＤ法等がある。

このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜に設けられた開口の内壁に析出させて形成してもよい。

絶縁層６１５上に、酸化物半導体膜が用いられたトランジスタ６０２及び容量素子６０３が形成される。トランジスタ６０２、容量素子６０３は、コンタクトプラグ６２４、コンタクトプラグ６２５、配線層６３３及び配線層６３４により、トランジスタ６０１に接続されている。

トランジスタ６０２は、層６４０、導電層６５１−６５３、及び絶縁層６６２を有する。層６４０は、単層構造でも複数の膜が積層された多層構造の膜でもよく、トランジスタ６０２のチャネル形成領域を構成する酸化物半導体膜を少なくとも１層含む。

更に、トランジスタ６０２は、バックゲート電極として機能する配線層６３５を有する。配線層６３５は、トランジスタ６０２のしきい値電圧を制御するための電位供給線としての機能を有する。配線層６３５は必要に応じて設けられる。

導電層６５３はトランジスタ６０２のゲート電極を構成する。導電層６５３は、コンタクトプラグ６２６により配線層６３６に接続されている。配線層６３６は、メモリ・エレメントの書き込み用の制御信号（Ｗｍ）が入力される配線を構成する。

容量素子６０３は、導電層６５２、６５４及び絶縁層６６１を有する。導電層６５２、６５４は容量素子６０３の端子を構成し、絶縁層６６１は誘電体を構成する。

また、導電層６５２は、電位保持部となるノードを構成する。

＜３．２．トランジスタ及び容量素子の作製方法＞
以下、トランジスタ６０２及び容量素子６０３の作製方法の一例を説明する。

絶縁層６１５上に、酸化物半導体膜を形成し、この酸化物半導体膜をエッチングして、層６４０を形成する。酸化物半導体膜の形成方法には、スパッタリング法、ＣＶＤ法、ＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、ＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法、及びＰＬＤ（ＰｕｌｓｅＬａｓｅｒＤｅｐｏｓｉｔｉｏｎ）法を等がある。

層６４０を構成する酸化物としては、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物等が挙げられる。

なお、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。これらは、他の酸化物も同様である。

また、酸化物半導体膜として、ＩｎＭＯ_３（ＺｎＯ）_ｍで表記される酸化物でなる膜を形成することもできる。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎで表記される材料を用いることが可能である。

酸化物半導体膜としては、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）の一方を含む酸化物膜であることが好ましい。また、該酸化物半導体膜を用いたトランジスタ６０２の電気特性のばらつきを減らすため、この酸化物にスタビライザーとして機能する元素を含ませてもよい。

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。

なお、酸化物半導体膜の成膜には、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一になることからＤＣスパッタリング法を用いることが好ましい。

以下では、酸化物半導体膜の構造について説明する。なお、結晶構造の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

酸化物半導体膜は、単結晶酸化物半導体膜または非単結晶酸化物半導体膜とすればよい。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

非晶質酸化物半導体膜は、膜中における原子配列が無秩序であり、結晶成分を有さない酸化物半導体膜である。膜全体が完全な非晶質であり、微小領域においても結晶部を有さない酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも秩序性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタ粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素等）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状またはペレット状のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のモル数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、粉末の種類、およびその混合するモル数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。

なお、ここでは、層６４０を単層構造の酸化物半導体膜で形成したが、多層構造の膜で形成することができる。例えば、３層構造とする場合は、上記の酸化物半導体膜を挟んで、１層目及び３層目に酸化物膜を形成するとよい。また、２層構造とする場合は、酸化物半導体膜の下層または上層に酸化物膜を形成するとよい。

多層構造の層６４０において、酸化物半導体膜に主としてチャネルが形成されることが好ましい。そのため、酸化物膜は、酸化物半導体膜よりも伝導帯下端のエネルギーが真空準位に近いことが好ましい。例えば、酸化物膜として、伝導帯下端のエネルギーが酸化物半導体膜よりも０．０５ｅＶ以上２ｅＶ以下真空準位に近い膜を用いることができる。

また、酸化物膜は、酸化物半導体膜と同じ元素を主成分とする酸化物を用いることができる。例えば、酸化物半導体膜及び酸化物膜として、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）膜を用いる場合、酸化物膜は、酸化物半導体膜よりもＭに対するＩｎの原子数比が小さく、Ｉｎに対するＭの原子数比が大きい膜が好ましい。このような組成の酸化物膜を形成することで、酸化物半導体膜からインジウム拡散を防止することができる。

層６４０を形成した後、第１の加熱処理を行うことが好ましい。第１の加熱処理は、加熱温度を２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下とし、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧雰囲気で行えばよい。また、第１の加熱処理として、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気での加熱処理を行ってもよい。第１の加熱処理によって、層６４０の酸化物半導体膜の結晶性を高め、さらに層６４０から水素や水等の不純物を除去することができる。

電子供与体（ドナー）となる水分または水素等の不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。よって、トランジスタ６０２の作製過程において、第１の熱処理のような層６４０の酸化物半導体膜を高純度化するための処理を行うことが好ましい。なお、第１の加熱処理は、層６４０を形成するエッチングの前に行ってもよい。

次に、層６４０上に１層または２層以上の導電膜を形成し、エッチングにより導電層６５１、６５２を形成する。導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする導電膜を用いることができる。例えば、スパッタリング法等により１００ｎｍの窒化チタン膜を形成する。

次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理と同様に行うことができる。第２の加熱処理により、層６４０から水素や水等の不純物を除去することができる。

導電層６５１、６５２を覆って絶縁層６６１を形成する。絶縁層６６１は単層の絶縁膜、または２層以上の絶縁膜でなる。絶縁層６６１に用いられる絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等を含む絶縁膜が挙げられる。

絶縁層６６１として、例えば、１層目に窒化シリコン膜、２層目に酸化シリコン膜を形成してもよい。この場合、１層目を酸化窒化シリコン膜で形成してもよい。また、２層目は窒化酸化シリコン膜でも構わない。酸化窒化物とは、窒素よりも酸素の含有量が高い材料であり、窒化酸化物とは、酸素よりも窒素の含有量が高い材料のことをいう。酸化シリコン膜として、欠陥密度の小さい膜が好ましい。具体的には、電子スピン共鳴にてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン膜を用いる。また、酸化シリコン膜は、過剰酸素を有することが好ましい。また、窒化シリコン膜は水素およびアンモニアの放出量が少ない膜が好ましい。水素、アンモニアの放出量は、ＴＤＳ分析にて測定すればよい。

絶縁層６６１の形成後、絶縁層６６１に酸素を注入する工程を行うことが好ましい。酸素の注入方法としてはイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法等がある。なお、酸素の注入工程は、絶縁層６６１の形成後であれば、回数も特に限定されず、導電層６５３の形成後に行ってもよいし、また、絶縁層６６２の形成後に行ってもよい。

この酸素の注入工程も、酸化物半導体膜の高純度化のための処理の１つであり、絶縁層６６１及び絶縁層６６２の少なくとも一方を、過剰酸素を含む絶縁膜とするための処理である。このように、酸素過剰の絶縁膜を形成することで、層６４０の酸化物半導体膜の酸素欠損を低減することができる。

次に、１層または２層以上の導電膜を形成し、導電膜をエッチングして、導電層６５３、導電層６５４を形成する。この導電膜としては、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを含む導電膜を用いることができる。

次に、１層または２層以上の絶縁膜でなる絶縁層６６２を形成する。例えば、絶縁層６６２を構成する絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜を用いるとよい。また、絶縁層６６２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。とくに、スパッタリング法を用いて形成された窒化シリコン膜は、膜中の水、水素の含有量が少ないため、絶縁層６６２として好ましい。

絶縁層６６２の形成後、第３の加熱処理を行うことが好ましい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、絶縁層６６１、絶縁層６６２を酸素が放出されやすい状態とすることができ、層６４０の酸素欠損を低減することができる。また、絶縁層６６２形成後に酸素の注入工程を行う場合は、第３の加熱処理の前に行う。

以上の工程で、トランジスタ６０２及び容量素子６０３を作製することができる。

本実施の形態における、導電層６０８、コンタクトプラグ６２１−６２６、配線層６３１−６３６、導電層６５１−６５４はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法を使っても良い。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態５）
上述した実施の形態のプログラム可能な半導体装置は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、及び電波天文学における電波望遠鏡等、幅広い分野のプロセッサに用いることができる。

このような電子機器の例として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディスプレイを有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図１５に示す。

図１５Ａは携帯型ゲーム機の構成例を示す外観図である。携帯型ゲーム機は、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、及びスタイラス５００８等を有する。

図１５Ｂは携帯情報端末であり、筐体５０２１、筐体５０２２、表示部５０２３、表示部５０２４、接続部５０２５、及び操作キー５０２６等を有する。表示部５０２３は筐体５０２１に設けられており、表示部５０２４は筐体５０２２に設けられている。そして、筐体５０２１と筐体５０２２とは、接続部５０２５により接続されており、筐体５０２１と筐体５０２２の間の角度は、接続部５０２５により変更可能となっている。表示部５０２３における映像の切り替えを、接続部５０２５における筐体５０２１と筐体５０２２との間の角度に従って、行う構成としてもよい。また、表示部５０２３及び表示部５０２４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１５Ｃはノート型パーソナルコンピュータの構成例を示す外観図である。パーソナルコンピュータは、筐体５０４１、表示部５０４２、キーボード５０４３、及びポインティングデバイス５０４４等を有する。

図１５Ｄは、電気冷凍冷蔵庫の構成例を示す外観図である。電気冷蔵庫は、筐体５０６１、冷蔵室用扉５０６２、及び冷凍室用扉５０６３等を有する。

図１５Ｅはビデオカメラの構成例を示す外観図である。ビデオカメラは、筐体５０８１、筐体５０８２、表示部５０８３、操作キー５０８４、レンズ５０８５、及び接続部５０８６等を有する。操作キー５０８４及びレンズ５０８５は筐体５０８１に設けられており、表示部５０８３は筐体５０８２に設けられている。そして、筐体５０８１と筐体５０８２は、接続部５０８６により接続されており、筐体５０８１と筐体５０８２の間の角度は、接続部５０８６により変えることが可能な構造となっている。筐体５０８１に対する筐体５０８２の角度によって、表示部５０８３に表示される画像の向きの変更や、画像の表示／非表示の切り替えを行うことができる。

図１５Ｆは自動車の構成例を示す外観図である。自動車は、車体５１０１、車輪５１０２、ダッシュボード５１０３、及びライト５１０４等を有する。

プリンタ、ファクシミリ、プリンタ複合機、イメージスキャナ、デジタルカメラなど、画像データを扱う電子機器において、実施の形態１乃至４のＰＬＤを、画像処理部（画像処理回路）として組みこむことができる。以下、このような電子機器について、プリンタを例に説明する。図１６は、プリンタの構成の一例を説明するブロック図である。

プリンタ７００は、入出力インターフェース７０１（Ｉ／Ｏインターフェース７０１）、プリンタ・コントローラ７０２、およびプリンタ・エンジン７０３等を有する。

入出力インターフェース７０１（Ｉ／Ｏインターフェース７０１）において、外部の電子機器とプリンタ７００は双方向の通信が可能とされる。プリンタ７００と外部機器との通信は、有線でも無線でもよい。

プリンタ・エンジン７０３は、実際に印刷を行うメカニカルなユニットである。例えば、プリンタ７００が、レーザプリンタであれば、用紙搬送機構、感光ドラム、トナーカートリッジなどが含まれる。

ホストコンピュータ（例えば、パーソナルコンピュータ（ＰＣ））から送信された印刷データは、入出力インターフェース７０１で受信され、プリンタ・コントローラ７０２に送信される。プリンタ・コントローラ７０２は、受信した印刷データを画像データに変換し、プリンタ・エンジン７０３に送信する。プリンタ・エンジン７０３では、受信した画像データを紙に印刷する。

プリンタ・コントローラ７０２は、ＣＰＵ７１０、画像処理回路（ＩＭＧ）７２０、ＲＯＭ７３１、ＤＲＡＭ７３２等を有する。ＲＯＭ７３１、ＤＲＡＭ７３２は、ＣＰＵ７１０、画像処理回路７２０が処理を実行するために必要なデータや、プログラムなどが記憶される。

プリンタ・コントローラ７０２では、画像フォーマットにしたがって印刷データを解析し、画像データへの変換が行われる。画像処理に、個々の画像フォーマットに対応した専用ＬＳＩ（ＡＳＩＣ）を用いると、プリンタ７００の価格が高くなる。また、ＣＰＵ７１０によるソフトウェア処理のみによる画像処理では、処理時間が長くなり消費電力が増えるなどの問題が生ずる。

そこで、本実施の形態では、プリンタ・コントローラ７０２に画像処理回路７２０を設け、更にこの画像処理回路７２０には、実施の形態１乃至４で説明したＰＬＤを適用して、プログラマブルな画像処理回路とする。画像処理回路７２０のメモリ・エレメントには、画像フォーマットに対応した、回路構成を決定する複数のコンフィギュレーション・データが記憶されている。画像処理回路７２０は、メモリ・エレメントから適宜コンフィギュレーション・データを読み出し、各画像フォーマットに最適な回路構成で画像処理を行う。

画像処理回路７２０を、マルチコンテキストのＰＬＤとすることで、印刷データの画像フォーマットにしたがって最適な回路構成に変更する際に、短期間で回路構成を変更することができる。このように、実施の形態１乃至４のＰＬＤは、複数の画像処理を実行する画像処理回路に好適である。

画像処理回路７２０で行う画像処理としては、印刷データをビットマップデータに変換する処理、色変換処理、圧縮・伸長処理、２値化処理などがある。

画像処理回路７２０のコンフィギュレーション・データ用のメモリ・エレメントが、不揮発性のメモリであるため、画像処理回路７２０への電源供給を遮断する際に、コンフィギュレーション・データの退避処理が不要であり、また、電源供給の再開後に、コンフィギュレーション・データの書き戻し処理が不要になる。そのため、画像処理回路７２０は、電力オーバーヘッドが小さく、また高速に起動させることができる。

また、プリンタ７００の待機期間には、印刷データの受信を検出するＩ／Ｏインターフェース７０１のみに電源を供給して、プリンタ・コントローラ７０２への電源供給は遮断してもよい。プリンタ７００の待機期間は、不定期であるが、本実施の形態の画像処理回路７２０では、起動時のコンフィギュレーション・データの書き換えが不要なので、画像処理を高速に開始することができる。

本発明の一態様に係る半導体装置は、細粒度なパワーゲーティングが可能である。マルチコンテキスト型のＦＰＧＡ（ＭＣ−ＦＰＧＡ）が作製され、細粒度のパワーゲーティングが可能であることが確認されたので、本実施例ではこれについて説明する。

＜＜設計と製造＞＞
図１７に作製したＭＣ−ＦＰＧＡの光学顕微鏡写真を示し、図１８に、同ブロック図を示す。

（ＭＣ−ＦＰＧＡ）
ＭＣ−ＦＰＧＡ８００のチップサイズは、４４６５μｍ × ２９５０μｍである。ＭＣ−ＦＰＧＡ８００は、実施の形態５で説明したように、トランジスタとして、ＯＳトランジスタおよび単結晶Ｓｉトランジスタの両方を含む。ここでは、ＯＳトランジスタの半導体層として、ＣＡＡＣ−ＯＳを用いた。また、酸化物半導体としてＩｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯ）を用いて、ＯＳトランジスタを作製した。以下、ＭＣ−ＦＰＧＡ８００に用いられたＯＳトランジスタを、ＣＡＡＣ−ＩＧＺＯＦＥＴと呼ぶことにする。ＭＣ−ＦＰＧＡ８００において、テクノロジー・ノードは、ＣＡＡＣ−ＩＧＺＯＦＥＴが１．０μｍであり、Ｓｉトランジスタが０．５μｍである。

図１８に示すように、ＭＣ−ＦＰＧＡ８００は、実施の形態３のＰＬＤ４００（図９、図１０等）と同様の回路構成を有する。ＭＣ−ＦＰＧＡ８００は、コンフィギュレーション・コントローラ８０１、ビット駆動回路８０２、ワード駆動回路８０３、複数の入出力（ＩＯ）回路を含むＩＯアレイ（ＩＯＡ）８０４、８０５、およびロジック・アレイ・ブロック８１０を有する。ＭＣ−ＦＰＧＡ８００のコンテキスト数は２であり、コンテキスト信号（ｃｏｎｔｅｘｔ［０］、［１］）により、コンテキストが切り替えられる。

ビット駆動回路８０２、ワード駆動回路８０３は、それぞれ、ロジック・アレイ・ブロック８１０に含まれているコンフィギュレーション・メモリの制御信号を生成する機能を有する。コンフィギュレーション・コントローラ８０１は、駆動回路（８０２、８０３）を制御する機能を有する。

ロジック・アレイ・ブロック８１０には、スイッチ・アレイ（ＳＷＡ）８１１−８１３およびプログラマブル・ロジック・エレメント・アレイ（ＰＬＥＡ）８１４、８１５が設けられている。

ＭＣ−ＦＰＧＡ８００は２０個のプログラマブル・ロジック・エレメント（ＰＬＥ）８３０を有する。ＰＬＥＡ８１４には、１０個のＰＬＥ［００］−ＰＬＥ［０９］が設けられ、ＰＬＥＡ８１５には、１０個のＰＬＥ［１０］−ＰＬＥ［１９］が設けられている。

ＳＷＡ８１１−８１３には、マルチパスゲート回路（ＭＰＧ）８２０がアレイ状に配置されている。ＭＰＧ８２０は、配線間を接続するスイッチ回路として機能する。なお、図中のＭＰＧ８２０のブロック内に記載されている”ＰＬＥ［０＊］ｔｏＩＯ［００］”とは、該当するＰＧＣ８２１が導通状態になると、ＰＬＥ［００］−ＰＬＥ［０９］の出力が、ＩＯＡ８０４の識別番号［００］のＩＯ回路（ＩＯ［００］）に接続されることを示している。なお、ＩＯ回路は、ＩＯ５０（図１３）と同様の回路構成を有し、ＣＭセルを有している。

ＭＣ−ＦＰＧＡ８００は、コンフィギュレーション・データを格納するため、合計７．５２ｋｂｉｔのコンフィギュレーション・メモリを有しており、その内訳は、ＭＰＧ８２０が６．０８ｋｂｉｔ、ＰＬＥ８３０が１．２８ｋｂｉｔ、ＩＯ回路が０．１６ｋｂｉｔである。

＜ＭＰＧ＞
図１９Ａに、ＭＰＧ８２０の回路図を示し、図１９Ｂに同光学顕微鏡写真を示す。

ＭＰＧ８２０は、ＳＷ１３０（図６）と同様の回路構成を有する。ＭＰＧ８２０は、２つのパスゲート回路（ＰＧＣ）８２１、およびコンテキスト選択回路８２２を有する。配線ＢＬは、ビット駆動回路８０２に接続されており、ＣＭセルに書き込むデータ信号が入力される。配線ＷＬは、ワード駆動回路８０３に接続されており、データを書き込むコンフィギュレーション・メモリ・セルを選択する選択信号が入力される。

ＰＧＣ８２１は、スイッチ回路であり、１ビットのＣＭセルで構成されている。ＰＧＣ８２１は、トランジスタＭ２０、トランジスタＭ２１、容量素子Ｃ２０を有する。トランジスタＭ２１は、パストランジスタとして機能し、容量素子Ｃ２０で保持している電圧によって、トランジスタＭ２１の導通状態が決定する。ＣＯＮＬ［０］、ＣＯＮＬ［１］には、コンテキスト信号（ｃｏｎｔｅｘｔ［０］、ｃｏｎｔｅｘｔ［１］）がそれぞれ入力され、コンテキスト選択回路８２２の２つのトランジスタＭ２２のいずれか一方を導通状態にする。ＭＰＧ８２０の入力と出力間の導通は、コンフィギュレーション・データによるＰＧＣ８２１内のトランジスタＭ２１の導通状態、およびｃｏｎｔｅｘｔ［１：０］によるコンテキスト選択回路８２２内のトランジスタＭ２２の導通状態で決定される。ＰＧＣ８２１は、容量素子Ｃ２０で電位を保持することにより、データを保持する不揮発性メモリとみなせ、データ保持に電力をほとんど消費しない回路である。

トランジスタＭ２０は、ＣＡＡＣ−ＩＧＺＯＦＥＴであり、チャネル長Ｌ／チャネル幅Ｗ＝１μｍ／４μｍである。トランジスタＭ２１、Ｍ２２は、Ｓｉトランジスタであり、Ｌ／Ｗ＝０．５μｍ／１５μｍである。また、容量素子Ｃ２０の容量は１８４ｆＦである。ＭＰＧ８２０のレイアウトサイズは、９０μｍ×１２μｍである。また、ＰＧＣ８２１をＳＲＡＭセルで構成する場合よりも、ＭＰＧ８２０のレイアウト面積が２０％削減されている。

配線間スイッチ（ＭＰＧ８２０）は、ＦＰＧＡの最も数が多い構成要素である。そのため、ＦＰＧＡの回路規模を拡張した場合、配線間スイッチとして、ＭＰＧ８２０を適用することは、面積、およびデータ保持電力の削減の寄与が多大である。

＜ＰＬＥ＞
図２０Ａに、ＰＬＥ８３０のブロック図を示し、図２０Ｂに同光学顕微鏡写真を示す。ＰＬＥ８３０は、ＭＬＥ１０（図１２）と同様の回路構成を有する。ＰＬＥ８３０は、論理回路（ＬＥ）８３１、パワースイッチ回路（ＰＳＷ）８３２、ＭＣＭアレイ（ＭＣＭＡ）８３３を有する。

図２１に、ＬＥ８３１の回路図を示す。ＬＥ８３１は、図１２のロジック・エレメント（ＬＥ）１１に対応する回路である。ＬＥ８３１は、４入力（ｄａｔａｉｎ［３：０］）、２出力（ｄａｔａｏｕｔ［１：０］）の回路であり、複数のＥＸ−ＯＲ回路８４１、ルック・アップ・テーブル（ＬＵＴ）８４２、マルチプレクサ（ＭＵＸ）８４３、フリップフロップ回路（ＦＦ）８４４、ＭＵＸ８４５を有する。ＬＥ８３１には、３１個のＭＣＭ８５０の出力（ｍｃｍ［３０：０］）、クロック信号（ｃｌｏｃｋ）およびリセット信号（ｒｅｓｅｔ）が入力される。

ＭＣＭＡ８３３には、３２個のマルチ・コンフィギュレーション・メモリ（ＭＣＭ）８５０がアレイ状に配列されている。各ＭＣＭ８５０は、その配列に対応する配線ＢＬ、ＷＬに接続されている。

ＰＳＷ８３２は、ＬＥ８３１への電源電位ＶＤＤの供給を制御するスイッチ回路であり、ＰＬＥ８３０に含まれている１つのＭＣＭ８５０の出力電位により、オン、オフが制御される。試作したＭＣ−ＦＰＧＡ８００では、ＭＣＭ８５０以外の論理回路（ＬＥ）８３１を、パワーゲーティングの対象としている。各ＰＬＥ８３０に設けたＰＳＷ８３２の導通を制御することで、ＰＬＥ８３０毎の細粒度なパワーゲーティングを可能としている。ＰＳＷ８３２はＳｉトランジスタであり、Ｌ／Ｗ＝０．５μｍ／４４８０μｍである。ＰＳＷ８３２をＰＬＥ８３０に設けたことによる、面積オーバーヘッドは７．５％に抑えられた。

また、コンテキスト切り替えに伴う消費電力はパワーゲーティングの有無に依らないので、パワーゲーティングに伴う実質的な電力オーバーヘッドは、ＰＳＷ８３２のゲート電位の充放電に要するエネルギーのみである。このように、細粒度ＰＧ機能をＭＣ方式のＦＰＧＡに容易に付加できる。

つまり、ＰＳＷ８３２により、細粒度のパワーゲーティングが可能なマルチコンテキスト方式のＦＰＧＡを容易に実現することが可能である。

＜ＭＣＭ＞
図２２Ａに、ＭＣＭ８５０の回路図を示し、図２２Ｂに同光学顕微鏡写真を示す。ＭＣＭ８５０は、マルチコンテキスト方式のコンフィギュレーション・メモリであり、ＭＥ１２１（図５）に対応する回路である。

ＭＣＭ８５０は、ＭＥ１２１と同様の回路構成を有しており、２つのメモリ・セル（ＭｅｍＣ）８５１、およびコンテキスト選択回路８５２を有する。ＭｅｍＣ８５１は、２つの１ビットＣＭセルで構成されており、トランジスタＭ５１−Ｍ５４、および容量素子Ｃ５１、Ｃ５２を有する。配線ＢＢＬは、配線ＢＬに入力されるデータ信号の反転信号が入力される配線である。ＭｅｍＣ８５１において、ノードＮ５１、ノードＮ５２の電位により、トランジスタＭ５２またはＭ５４の導通状態が決定される。コンフィギュレーションにより、ノードＮ５１、ノードＮ５２には、互いに電位レベルが反転関係にある電位が書き込まれるため、ＭｅｍＣ８５１の出力値は、”０”または”１”のいずれか一方に決定される。ＣＯＮＬ［０］、ＣＯＮＬ［１］には、ｃｏｎｔｅｘｔ［０］、ｃｏｎｔｅｘｔ［１］がそれぞれ入力され、コンテキスト選択回路の２つのトランジスタＭ５５のいずれか一方を導通状態にする。

トランジスタＭ５１、Ｍ５３は、ＣＡＡＣ−ＩＧＺＯＦＥＴであり、チャネル長Ｌ／チャネル幅Ｗは１μｍ／４μｍである。トランジスタＭ５２、Ｍ５４、Ｍ５５は、Ｓｉトランジスタであり、Ｌ／Ｗは０．５μｍ／１５μｍである。また、容量素子Ｃ５１、Ｃ５２の容量は１８４ｆＦである。ＭＣＭ８５０のレイアウトサイズは、６０μｍ×１６μｍである。ＭＣＭ８５０も、ＰＧＣ８２１と同様に、容量素子Ｃ５１、Ｃ５２で電位を保持することで、データを保持しているため、データ保持に電力をほとんど消費しない回路である。

＜待機電力＞
ＭＣ−ＦＰＧＡ８００は、コンフィギュレーション・データを格納するため、合計７．５２ｋビットのＣＭセルを有しており、内訳はＭＰＧ８２０が６．０８ｋｂｉｔ、ＰＬＥ８３０が１．２８ｋｂｉｔ、ＩＯ回路が０．１６ｋｂｉｔである。ＭＰＧ８２０、ＭＣＭ８５０、およびＩＯ回路において、ＣＭセルには、データ書き込みの際に、フラッシュメモリのような高電圧を要する書き込み回路は必要なく、また、ＭＲＡＭのような大電流を供給する必要がないため、ＳＲＡＭと同様の駆動回路を用いることが可能である。

ＭＣ−ＦＰＧＡ８００のＣＭセルと駆動回路（８０２、８０３を含む）の待機電力をＳＰＩＣＥシミュレーションにより算出したところ、駆動電圧が２．５Ｖのとき９２ｎＷであった。他方、比較例として、ＭＣ−ＦＰＧＡ８００の１ビットＣＭセルをＳＲＡＭセルで構成したＭＣ−ＦＰＧＡでは、待機電力は５３４ｎＷであった。つまり、本実施例により、ＭＣ−ＦＰＧＡの待機電力を８２．８％削減できることが確認された。ＳＲＡＭセルを適用したＭＣ−ＦＰＧＡでは、ＣＭセル数が増えると相対的に駆動回路よりもＣＭセルでの消費電力が増えることになる。よって、ＭＣ−ＦＰＧＡを大規模化するに当たっては、本実施例のＭＣ−ＦＰＧＡの方がより有利である。

＜コンテキスト切り替え処理＞
以下、図２３を参照して、ＭＣ−ＦＰＧＡ８００のコンテキスト切り替えの検証結果を示す。図２３Ａ、Ｂはコンテキストの切り替えによるＭＣ−ＦＰＧＡ８００の再構成を説明する図である。

コンテキストの切り替えにより、ＭＣ−ＦＰＧＡ８００の構成を、３つのＰＬＥからなる２分周回路から、４つのＰＬＥからなる４分周回路に変更する。図２３Ｃに、分周回路の出力信号（ＯＵＴ［２：０］）、クロック信号ｃｌｏｃｋ、および外部から入力されるコンテキスト切り替え信号（ｃｏｎｔｅｘｔ）の波形を示す。電源電圧２．５Ｖであり、動作周波数１０ＭＨｚである。なお、ｏｕｔ［０］がＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ（ＬＳＢ）に相当する。

時刻０ｎｓでは２分周回路が構成されている。時刻３５５ｎｓで外部入力信号であるｃｏｎｔｅｘｔを変化させる。時刻４００ｎｓにｃｌｏｃｋの立ち上がりに同期して、内部信号ｃｏｎｔｅｘｔ［１：０］が変化し、コンテキスト切り替え動作が開始する。時刻５００ｎｓでｏｕｔ［０］がカウントアップされていないことから、この時点で、４分周回路が構成されていることがわかる。時刻５００ｎｓ以降、ＭＣ−ＦＰＧＡ８００は４分周回路として動作している。つまり、図２３Ｃは、ｃｏｎｔｅｘｔ［１：０］が変化してからｃｌｏｃｋの１周期で、ＭＣ−ＦＰＧＡ８００の再構成が行われていることを示している。

以下、細粒度のパワーゲーティング（ＰＧ）による電力削減効果について説明する。

＜消費電力の削減＞
２０個のＰＬＥ８３０のうち、５個のＰＬＥ８３０で５段のシフトレジスタを構成し、１５個のＰＬＥ８３０は非アクティブ状態とする回路構成において、１５個の非アクティブなＰＬＥ（ＮＡＰＬＥｓ）８３０にパワーゲーティングを行った場合と、行わない場合での、ＭＣ−ＦＰＧＡ８００全体の消費電力を測定した。なお、ＮＡＰＬＥｓの入力信号は、コンフィギュレーション・データによって接地電位に固定されるようにした。電源電圧２．５Ｖ、動作周波数１０ＭＨｚにおいて５段のシフトレジスタ内でパルス信号が循環する動作条件で、ＭＣ−ＦＰＧＡ８００全体の消費電力を測定した。また、ＳＰＩＣＥシミュレーションにより、同条件下における、ＭＣ−ＦＰＧＡ８００全体の消費電力に対する非アクティブなＰＬＥ８３０単体の消費電力の割合を算出した。その結果を図２４Ａに示す。パワーゲーティングが行われない構成において、ＭＣ−ＦＰＧＡ８００の消費電力は４．３８６３ｍＷであり、ＰＬＥ８３０の消費電力の割合は０．３５８４１％である。パワーゲーティングが行われる構成では、ＭＣ−ＦＰＧＡ８００の消費電力は４．１２４８ｍＷであり、ＰＬＥ８３０の消費電力の割合は０．００１５３％である。

ＭＣ−ＦＰＧＡ８００全体の消費電力（実測値）と、非アクティブなＰＬＥ８３０の消費電力の割合（シミュレーション）とを乗算することにより、非アクティブなＰＬＥ８３０単体の消費電力を算出した。この消費電力は、電源オフ状態（待機状態）のＰＬＥ８３０の消費電力に相当する。その結果を図２４Ｂに示す。

ＰＬＥ８３０の消費電力は、パワーゲーティングを行わない場合は１５．７２１μＷであり、パワーゲーティングを行う場合は６３ｎＷである。つまり、図２４Ｂは、細粒度のパワーゲーティングを行うことで、待機状態のＰＬＥ８３０の消費電力を１５．６５８μＷ（９９．６％）削減できることを示している。なお、電源オフ状態のＰＬＥ８３０において、パワーゲーティングを行う場合、６３ｎＷの電力が消費されているのは、ＰＳＷ８３２、ＭＣＭ８５０に起因するリーク電流の発生によるものである。

＜電力オーバーヘッド、損益分岐時間＞
さらに、パワーゲーティングに伴う電力オーバーヘッドを得るため、上記の回路構成、および動作条件において、ＳＰＩＣＥシミュレーションにより、パワーゲーティングに要する電力を算出した。その結果を図２５Ａ、図２５Ｂに示す。この電力オーバーヘッドは、ｃｏｎｔｅｘｔ［１：０］、ＰＳＷ８３２の制御に要する消費電力が主要因である。

図２５Ａ、図２５Ｂに、コンテキスト信号（ｃｏｎｔｅｘｔ［１：０］）の波形と、コンテキスト切り替えに伴う消費電力、およびＮＡＰＬＥｓの消費電力（ＰＧあり、ＰＧなし）の時間変化を示す。図２５Ａには、コンテキストの切り替えにより、ＰＬＥ８３０を電源オン状態から電源オフ状態に切り替える場合の消費電力の時間変化を示す。ｃｏｎｔｅｘｔ［０］がローレベルからハイレベルになることでＰＳＷ８３２が導通状態から、非導通状態に設定が変更される。図２５Ｂには、コンテキスト切り替えにより、ＰＬＥ８３０を電源オフ状態から電源オン状態にする場合の消費電力の時間変化を示す。ｃｏｎｔｅｘｔ［０］が、ハイレベルからローレベルに遷移することで、ＰＳＷ８３２が非導通状態から、導通状態に設定が変更される。

ここでは、電源オン／オフの切り替え完了の判定は、ＰＳＷ８３２の導通状態で行った。電源オンとは、ＰＳＷ８３２が、ゲート電圧が０．２５Ｖのときオフ電流が１０ｍＡ以上となる状態とした。電源オフとは、ゲート電圧が２．２５Ｖのときオン電流が１１０ｎＡ以下となる状態とした。

なお、以下では、図２５Ａ、図２５Ｂのシミュレーション結果から得られる電力オーバーヘッドを、それぞれ、電源オフの電力オーバーヘッド、電源オンの電力オーバーヘッドと呼ぶことにする。

図２５Ａ、図２５Ｂのデータ値は、データ点を中心とした２００ｎｓの範囲における平均電力値である。また、時刻０ｎｓは、ｃｏｎｔｅｘｔ［１：０］が変化を開始する時刻である。ｃｏｎｔｅｘｔ［１：０］の変化開始時点から電源オンになるのに要する時間は９０ｎｓであり、電源オフになるのに要する時間は７００ｎｓである。電源オフに要する時間が電源オンに要する時間よりも長いが、これはＭＣＭ８５０の構成により短縮可能であり、パワーゲーティングに伴うＭＣ−ＦＰＧＡ８００全体の消費電力とのトレードオフで最適化が可能である。また、パワーゲーティングの対象のＮＡＰＬＥｓからの出力信号を他のアクティブなＰＬＥで使用しないことは、コンフィギュレーション・データで保証されているため、電源オフに要する時間が有限であっても、ＭＣ−ＦＰＧＡ８００の動作に悪影響を及ぼさない。

電源オン／オフの電力オーバーヘッドは２．２５ｎＪ／２．２６ｎＪとなり、内訳はｃｏｎｔｅｘｔ［１：０］の制御に要する消費電力量が０．９８ｎＪ／０．９９ｎＪであり、ＮＡＰＬＥｓの制御に要する消費電力量が１．２７ｎＪ／１．２７ｎＪである。ＮＡＰＬＥｓの待機電力は２３２μＷである。これらの結果から、損益分岐時間（ＢＥＴ）が１９．４μｓと算出される。ＢＥＴは、パワーゲーティング実行時にｃｏｎｔｅｘｔ［１：０］、およびＮＡＰＬＥｓの制御に要する電源オン／電源オフの電力オーバーヘッドの合計電力量と、パワーゲーティングの非実行時でのＮＡＰＬＥｓの消費電力量（待機電力量）が等しくなる時間である。

また、パワーゲーティングを実行する非アクティブなＰＬＥの数を１、５、１０とすると、ＢＥＴは１３８．２μｓ、３６．４μｓ、２３．７μｓと見積もられる。ｃｏｎｔｅｘｔ［１：０］の制御に要する電力はＰＬＥの数に関わらず一定であるので、パワーゲーティングを行う非アクティブなＰＬＥの数が多いほど、電力オーバーヘッドに対するｃｏｎｔｅｘｔ［１：０］の制御に要する消費電力量の割合を小さくできるため、ＢＥＴを短縮できる。

以上述べたように、本実施例により、細粒度なパワーゲーティングが可能なマルチコンテキスト方式のＦＰＧＡは、消費電力削減と面積削減とを双方が可能であることが示された。

本実施例は、上記実施の形態と適宜組み合わせることが可能である。

１０ＭＬエレメント
１１ロジック・エレメント
１２メモリ
１３配線
１４ラッチ回路
１５、３０スイッチ回路
２０、２１メモリ・エレメント
３０スイッチ回路
５０入出力回路
５１出力回路
５２メモリ
５３、５４排他的ＯＲ回路
５５インバータ
５６バッファー
５７ラッチ回路
６１−６３配線
１００、１０１ＰＬＤ
１１０ロジック・エレメント
１１１ルック・アップ・テーブル（ＬＵＴ）
１１２フリップフロップ（ＦＦ）
１１３回路
１１４マルチプレクサ（ＭＵＸ）
１１５入力端子
１１６、１１７出力端子
１２１メモリ・エレメント
１２２、１２３配線群
１３０スイッチ回路
１３３ラッチ回路
１３４リセット回路
１４０配線
１５０パワーゲーティング回路
１５１スイッチ回路
１５２メモリ・エレメント
１６０端子
１７０電源
１８０パワーゲーティング回路
１８１スイッチング・レギュレータ
１８２メモリ
２０１トランジスタ
２１０メモリ・セル
２１１−２１８配線
２２１−２２５トランジスタ
２２６、２２７容量素子
２３０ラッチ回路
２３１インバータ
２３２トランジスタ
２４０リセット回路
２４１トランジスタ
２５１―２５８配線
２６０メモリ・セル
２６１−２６５トランジスタ
２６６、２６７容量素子
２７０ラッチ回路
２７１インバータ
２７２トランジスタ
２８０リセット回路
２８１トランジスタ
３１０メモリ・セル
３１１−３１６配線
３２１−３２３トランジスタ
３２４容量素子
３３１インバータ
３３２、３３３トランジスタ
４００ＰＬＤ
４０１−４０３ブロック
４０４、４０５端子群
４１１、４１２クロック発振回路
４２１コントローラ
４２２、４２３駆動回路
４３１ＩＯアレイ
４３２メモリ・ロジック・アレイ
４３３スイッチ・アレイ
６００単結晶シリコンウエハ
６０１、６０２トランジスタ
６０３容量素子
６０４ウェル
６０５ＳＴＩ
６０６不純物領域
６０７絶縁層
６０８導電層
６０９−６１８絶縁層
６２１−６２６コンタクトプラグ
６３１−６３６配線層
６４０層
６５１−６５４導電層
６６１、６６２絶縁層
７００プリンタ
７０１Ｉ／Ｏインターフェース
７０１入出力インターフェース
７０２プリンタ・コントローラ
７０３プリンタ・エンジン
７１０ＣＰＵ
７２０画像処理回路
７３１ＲＯＭ
７３２ＤＲＡＭ
８００ＭＣ−ＦＰＧＡ
８０１コンフィギュレーション・コントローラ
８０２ビット駆動回路
８０３ワード駆動回路
８０４、８０５ＩＯＡ
８１１−８１３ＳＷＡ
８１４、８１５ＰＬＥＡ
８２０ＭＰＧ
８２１ＰＧＣ
８２２コンテキスト選択回路
８３０ＰＬＥ
８３１ＬＥ
８３２ＰＳＷ
８３３ＭＣＭＡ
８４１ＥＸ−ＯＲ回路
８４２ＬＵＴ
８４３ＭＵＸ
８４４ＦＦ
８４５ＭＵＸ
８５０ＭＣＭ
８５１ＭｅｍＣ
８５２コンテキスト選択回路
５００１、５００２筐体
５００３、５００４表示部
５００５マイクロホン
５００６スピーカ
５００７操作キー
５００８スタイラス
５０２１、５０２２筐体
５０２３、５０２４表示部
５０２５接続部
５０２６操作キー
５０４１筐体
５０４２表示部
５０４３キーボード
５０４４ポインティングデバイス
５０６１筐体
５０６２冷蔵室用扉
５０６３冷凍室用扉
５０８１、５０８２筐体
５０８３表示部
５０８４操作キー
５０８５レンズ
５０８６接続部
５１０１車体
５１０２車輪
５１０３ダッシュボード
５１０４ライト

Claims

ロジック・エレメントと、メモリと、スイッチと、を有し、
前記ロジック・エレメントは、演算処理を行う機能を有し、
前記メモリは、複数のコンフィギュレーション・データを格納する機能を有し、
前記スイッチは、前記複数のコンフィギュレーション・データの一に従って導通状態が制御され、
前記ロジック・エレメントは、外部の電源から第１の電位が入力される端子と、前記スイッチを介して電気的に接続されており、
前記メモリは、複数のメモリ・セルを有し、
前記複数のメモリ・セルは、第１乃至第５のトランジスタと、第１の容量素子と、第２の容量素子と、をそれぞれ有し、
前記第２のトランジスタのゲートは、前記第１のトランジスタを介して第１の配線に電気的に接続されており、
前記第４のトランジスタのゲートは、前記第３のトランジスタを介して第２の配線に電気的に接続されており、
前記第１の容量素子は、前記第２のトランジスタのゲートに電気的に接続されており、
前記第２の容量素子は、前記第４のトランジスタのゲートに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第５のトランジスタを介して第５の配線に電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、第４の配線に電気的に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタを介して前記第５の配線に電気的に接続されており、
前記第５の配線の電位に応じた信号が、前記スイッチに供給されることを特徴とする半導体装置。
ロジック・エレメントと、メモリと、スイッチング・レギュレータと、を有し、
前記ロジック・エレメントは、演算処理を行う機能を有し、
前記メモリは、複数のコンフィギュレーション・データを格納する機能を有し、
前記スイッチング・レギュレータは、スイッチを有し、
前記スイッチは、前記複数のコンフィギュレーション・データの一に従ってスイッチ動作が制御され、
前記スイッチング・レギュレータは、外部の電源から入力される第１の電位を、前記スイッチのスイッチ動作により第２の電位に変換する機能と、前記第２の電位を前記ロジック・エレメントに供給する機能と、を有し、
前記メモリは、複数のメモリ・セルを有し、
前記複数のメモリ・セルは、第１乃至第５のトランジスタと、第１の容量素子と、第２の容量素子と、をそれぞれ有し、
前記第２のトランジスタのゲートは、前記第１のトランジスタを介して第１の配線に電気的に接続されており、
前記第４のトランジスタのゲートは、前記第３のトランジスタを介して第２の配線に電気的に接続されており、
前記第１の容量素子は、前記第２のトランジスタのゲートに電気的に接続されており、
前記第２の容量素子は、前記第４のトランジスタのゲートに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第５のトランジスタを介して第５の配線に電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、第４の配線に電気的に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタを介して前記第５の配線に電気的に接続されており、
前記第５の配線の電位に応じた信号が、前記スイッチに供給されることを特徴とする半導体装置。
ロジック・エレメントと、メモリと、スイッチと、を有し、
前記ロジック・エレメントは、演算処理を行う機能を有し、
前記メモリは、複数のコンフィギュレーション・データを格納する機能を有し、
前記スイッチは、前記複数のコンフィギュレーション・データの一に従って導通状態が制御され、
前記ロジック・エレメントは、外部の電源から第１の電位が入力される端子と、前記スイッチを介して電気的に接続されており、
前記メモリは、複数のメモリ・セルを有し、
前記複数のメモリ・セルが有する第１のメモリ・セルは、第１乃至第５のトランジスタと、第１の容量素子と、第２の容量素子と、をそれぞれ有し、
前記複数のメモリ・セルが有する第２のメモリ・セルは、第６乃至第１０のトランジスタと、第３の容量素子と、第４の容量素子と、をそれぞれ有し、
前記第２のトランジスタのゲートは、前記第１のトランジスタを介して第１の配線に電気的に接続されており、
前記第４のトランジスタのゲートは、前記第３のトランジスタを介して第２の配線に電気的に接続されており、
前記第１の容量素子は、前記第２のトランジスタのゲートに電気的に接続されており、
前記第２の容量素子は、前記第４のトランジスタのゲートに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第５のトランジスタを介して第５の配線に電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、第４の配線に電気的に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタを介して前記第５の配線に電気的に接続されており、
前記第７のトランジスタのゲートは、前記第６のトランジスタを介して前記第１の配線に電気的に接続されており、
前記第９のトランジスタのゲートは、前記第８のトランジスタを介して前記第２の配線に電気的に接続されており、
前記第３の容量素子は、前記第７のトランジスタのゲートに電気的に接続されており、
前記第４の容量素子は、前記第９のトランジスタのゲートに電気的に接続されており、
前記第７のトランジスタのソース又はドレインの一方は、前記第３の配線に電気的に接続されており、
前記第７のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタを介して前記第５の配線に電気的に接続されており、
前記第９のトランジスタのソース又はドレインの一方は、前記第４の配線に電気的に接続されており、
前記第９のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタを介して前記第５の配線に電気的に接続されており、
前記第５の配線の電位に応じた信号が、前記スイッチに供給されることを特徴とする半導体装置。
ロジック・エレメントと、メモリと、スイッチング・レギュレータと、を有し、
前記ロジック・エレメントは、演算処理を行う機能を有し、
前記メモリは、複数のコンフィギュレーション・データを格納する機能を有し、
前記スイッチング・レギュレータは、スイッチを有し、
前記スイッチは、前記複数のコンフィギュレーション・データの一に従ってスイッチ動作が制御され、
前記スイッチング・レギュレータは、外部の電源から入力される第１の電位を、前記スイッチのスイッチ動作により第２の電位に変換する機能と、前記第２の電位を前記ロジック・エレメントに供給する機能と、を有し、
前記メモリは、複数のメモリ・セルを有し、
前記複数のメモリ・セルが有する第１のメモリ・セルは、第１乃至第５のトランジスタと、第１の容量素子と、第２の容量素子と、をそれぞれ有し、
前記複数のメモリ・セルが有する第２のメモリ・セルは、第６乃至第１０のトランジスタと、第３の容量素子と、第４の容量素子と、をそれぞれ有し、
前記第２のトランジスタのゲートは、前記第１のトランジスタを介して第１の配線に電気的に接続されており、
前記第４のトランジスタのゲートは、前記第３のトランジスタを介して第２の配線に電気的に接続されており、
前記第１の容量素子は、前記第２のトランジスタのゲートに電気的に接続されており、
前記第２の容量素子は、前記第４のトランジスタのゲートに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第５のトランジスタを介して第５の配線に電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、第４の配線に電気的に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタを介して前記第５の配線に電気的に接続されており、
前記第７のトランジスタのゲートは、前記第６のトランジスタを介して前記第１の配線に電気的に接続されており、
前記第９のトランジスタのゲートは、前記第８のトランジスタを介して前記第２の配線に電気的に接続されており、
前記第３の容量素子は、前記第７のトランジスタのゲートに電気的に接続されており、
前記第４の容量素子は、前記第９のトランジスタのゲートに電気的に接続されており、
前記第７のトランジスタのソース又はドレインの一方は、前記第３の配線に電気的に接続されており、
前記第７のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタを介して前記第５の配線に電気的に接続されており、
前記第９のトランジスタのソース又はドレインの一方は、前記第４の配線に電気的に接続されており、
前記第９のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタを介して前記第５の配線に電気的に接続されており、
前記第５の配線の電位に応じた信号が、前記スイッチに供給されることを特徴とする半導体装置。
請求項１乃至請求項４のいずれか一において、
前記第１の配線は、第１の信号を供給する機能を有し、
前記第２の配線は、第２の信号を供給する機能を有し、
前記第２の信号は、前記第１の信号の反転信号であることを特徴とする半導体装置。
請求項１乃至請求項５のいずれか一において、
前記第１のトランジスタまたは前記第３のトランジスタは、酸化物半導体膜を有する層にチャネルが形成されることを特徴とする半導体装置。