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JP6013543B2 - 電界効果トランジスタ - Google Patents

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Description

本発明は、半導体を用いた電界効果トランジスタ（ＦＥＴ）に関する。
電界効果トランジスタ（ＦＥＴ）とは、半導体にソース、ドレインという領域を設け、そ
れぞれに電極を設けて、電位を与え、絶縁膜あるいはショットキーバリヤを介してゲート
とよばれる電極より半導体に電界をかけ、半導体の状態を制御することにより、ソースと
ドレイン間に流れる電流を制御するものである。用いられる半導体としては、珪素やゲル
マニウム等のＩＶ族元素（１４族元素）やガリウムヒ素、インジウムリン、窒化ガリウム
等のＩＩＩ−Ｖ族化合物、硫化亜鉛、カドミウムテルル等のＩＩ−ＶＩ族化合物等が挙げ
られる。
近年、酸化亜鉛や酸化インジウムガリウム亜鉛系化合物等の酸化物を半導体として用いた
ＦＥＴが報告された（特許文献１および特許文献２）。これらの酸化物半導体を用いたＦ
ＥＴでは、比較的大きな移動度が得られると共に、それらの材料が３電子ボルト以上の大
きなバンドギャップを有するが故に、酸化物半導体を用いたＦＥＴをディスプレーやパワ
ーデバイス等に応用することが議論されている。
例えば、バンドギャップが３電子ボルト以上ということは、可視光に対して透明であるの
で、ディスプレーとして用いた場合、ＦＥＴ部分も光を透過でき、開口率が向上すること
が期待される。
また、このような大きなバンドギャップという特徴は、パワーデバイスに用いられる炭化
珪素と同じなので、同様にパワーデバイスとなることが期待される。
さらに、バンドギャップが大きいということは、熱励起キャリアが少ないことを意味する
。例えば、室温において、珪素では、バンドギャップが１．１電子ボルトであるので、熱
励起キャリアは１０１１／ｃｍ３程度であるが、バンドギャップが３．２電子ボルトの半
導体では、熱励起キャリアは１０−７／ｃｍ３程度と計算される。
珪素の場合、全く、不純物を含まないものを作っても、熱励起によるキャリアが上記のよ
うに存在するため、抵抗率は、１０５Ωｃｍ以上とできないが、バンドギャップが３．２
電子ボルトの半導体では、理論的には、１０２０Ωｃｍ以上の抵抗率が得られる。このよ
うな半導体でＦＥＴを作製し、オフ状態（ゲートの電位がソースの電位と同じ状態）にお
ける高い抵抗率を用いれば、電荷を半永久的に閉じこめることも可能となると期待される
。
ところで、特に亜鉛もしくはインジウムを有する酸化物半導体においては、これまで、Ｐ
型の導電性を示すものはほとんど報告されていない。そのため、珪素のＦＥＴのようなＰ
Ｎ接合を用いたものは報告されておらず、特許文献１および特許文献２にあるように、Ｎ
型の酸化物半導体に導体電極を接触させた導体半導体接合によって、ソース、ドレインに
相当するものを形成していた。
なお、一般的な半導体関連の学術書では「導体半導体接合」は「金属半導体接合」と表記
される。この場合、金属とは、導体という意味である。例えば、高濃度にドーピングされ
、抵抗率が著しく低下した珪素等の半導体（特に縮退半導体）や、窒化チタン、窒化タン
グステン等の金属窒化物や酸化錫インジウムや酸化アルミニウム亜鉛等の金属酸化物等も
「金属半導体接合」では金属として扱われる。しかしながら、そのような場合、「金属」
という用語は誤解を招きやすいので、本明細書では「金属半導体接合」ではなく「導体半
導体接合」と表記する。
さて、導体半導体接合によって、ソース、ドレインに相当するものを形成したＦＥＴでは
、用いる半導体のキャリア濃度が大きいと、オフ状態でもソース電極とドレイン電極の間
に電流（オフ電流）が流れてしまう。そこで、半導体中のドナーあるいはアクセプタの濃
度を低減させて、Ｉ型とすることにより、オフ電流を低減することが望まれた。なお、本
明細書では、ドナーあるいはアクセプタに由来するキャリア濃度が１０１２／ｃｍ３以下
の半導体をＩ型という。しかしながら、このような試みは、ＦＥＴのチャネル長を短くし
、半導体層を厚くすると適用できないことが明らかとなった。
一般に、導体半導体接合においては、導体の仕事関数と半導体の電子親和力（あるいはフ
ェルミ準位）の関係によって、オーミック接合になったり、ショットキーバリヤ型接合に
なったりする。例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数３．９電子
ボルトの導体を接触させ、理想的な（すなわち、界面に化合物やトラップ準位等がない）
導体半導体接合を形成したとすると、導体から半導体の一定の幅を有する領域へ電子が流
入する。
その場合、導体と半導体の接合界面に近いほど電子の濃度が高く、大雑把な計算では、電
子濃度は、導体半導体接合界面から数ｎｍでは１０２０／ｃｍ３、数十ｎｍでは１０１８
／ｃｍ３、数百ｎｍでは１０１６／ｃｍ３、数μｍでも１０１４／ｃｍ３である。すなわ
ち、半導体自体がＩ型であっても、導体との接触によって、キャリア濃度の高い領域がで
きてしまう。このようなキャリアの多い領域が導体半導体接合界面近傍にできることによ
り、導体半導体接合はオーミック接合となる。
一方、例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数４．９電子ボルトの
導体を接触させ、理想的な導体半導体接合を形成したとすると、半導体のある幅の領域に
存在する電子が導体へ移動する。電子がなくなった領域では、当然のことながら、電子の
濃度は極めて低くなる。電子が移動する半導体の領域の幅は、半導体の電子濃度に依存し
、例えば、もともとの半導体の電子濃度が１０１８／ｃｍ３であれば、数十ｎｍである。
そして、この部分の電子濃度が著しく低くなるため、バンド図においては、導体と半導体
との接合界面において、バリヤができる。このようなバリヤを有する導体半導体接合をシ
ョットキーバリヤ型接合という。電子は、半導体から導体へは流れやすいが、導体から半
導体へは、バリヤがあるため流れにくい。したがって、ショットキーバリヤ型接合では整
流作用が観測される。
同様のことは、導体が直接、半導体に接していなくても起こる。例えば、半導体と導体と
の間に絶縁膜が存在する場合にも半導体の電子濃度は導体の影響を受ける。もちろん、そ
の程度は、絶縁膜の厚さや誘電率により影響される。絶縁膜が厚くなるか、誘電率が低く
なれば、導体の影響は小さくなる。
ＦＥＴにおいて、ソース電極と半導体あるいはドレイン電極と半導体との接合は、電流が
流れやすいことが好ましいので、オーミック接合となるようにソース電極あるいはドレイ
ン電極の材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との接
合がオーミック接合であると、得られるＦＥＴの特性が安定し、良品率が高くなるという
メリットもある。
また、ゲートの材料としては、半導体の電子を排除する作用を有する材料が選択される。
例えば、タングステンや白金等である。このような材料を用いて、半導体のサイズ（典型
的には、ソース電極とドレイン電極の間隔）Ｌと実効的なゲート絶縁膜と半導体の厚さの
和Ｔの比率Ｌ／Ｔが１０以上であれば、オフ電流が１×１０−１８Ａ以下の極めて小さい
ＦＥＴを作製できる。ここで、Ｔ＝（ゲート絶縁膜の厚さ×半導体の誘電率／ゲート絶縁
膜の誘電率）＋半導体の厚さ、で算出される。
オン状態の電流（オン電流）を大きくするためや、薄膜形成技術の限界、あるいは微細化
の結果等の理由により、比率Ｌ／Ｔは低下することが要求されている。例えば、半導体層
を厚くすれば、断面積が大きくなるので、より多くの電流を流すことができる。また、半
導体層やゲート絶縁層の厚さを量産できる限界まで薄くし、さらに、チャネル（ソース電
極とドレイン電極の間の距離）を短くすると、相対的にＬがＴに対して小さくなる。また
、パワーデバイスへの応用では、耐圧を高めるために、ゲート絶縁膜を厚くすることも求
められる。
しかしながら、このような構造では、比率Ｌ／Ｔが４以下となると、オフ電流を低く保つ
ことは不可能となった。同様な現象は、Ｌを１００ｎｍ未満、あるいはＴを１μｍ以上と
することによっても観測される。その原因を図７を用いて説明する。図７（Ａ）には導体
半導体接合を有する典型的なＦＥＴの構造を示す。すなわち、半導体層１１の一方の面に
ソース電極１３ａとドレイン電極１３ｂを有する。また、半導体層１１の他方の面にはゲ
ート絶縁膜１４とゲート１５を有する。
ソース電極１３ａと半導体層１１、およびドレイン電極１３ｂと半導体層１１との接合は
オーミック接合となるように、導体が選択されている。また、ゲート１５には半導体の電
子親和力より仕事関数の大きな材料を用いることにより、ソース電極１３ａやドレイン電
極１３ｂから流入する電子を排除するようにする。
話を単純にするため、ソース電極１３ａやドレイン電極１３ｂが半導体層１１に電子を注
入しようとする力と、ゲート１５が半導体層１１から電子を排除しようとする力を等しい
ものと考える。それらの力は、それぞれ、ソース電極１３ａ（あるいはドレイン電極１３
ｂ）やゲート１５からの距離に依存すると考えられる。
半導体層１１の中で双方から同じだけ離れた場所では、それぞれの力が拮抗して、電子濃
度は、本来の値と等しくなると考えられる。ソース電極１３ａからの距離がゲート１５か
らの距離より短ければ、前者の作用が勝り、その地点では、電子濃度がより高くなる。逆
に、前者の距離が後者の距離より長ければ、後者の作用が勝り、その地点では、電子濃度
がより低くなる。
ここで、距離について注意しておく。この場合の距離とは、空間的な距離ではなく、電磁
気的な距離であるので、空間的な距離に誘電率をかけた値で比較する必要がある。
上記の前提に基づく、図７（Ａ）のＦＥＴの半導体層１１中の電子濃度の概念的な等高線
を図７（Ｂ）に示す。ここでは、話を簡単にするために、ゲート絶縁膜１４の誘電率は半
導体層１１の誘電率と等しいものとする。また、ソース電極１３ａ、ドレイン電極１３ｂ
とゲート１５の電位は等しくしてある。
ソース電極１３ａやドレイン電極１３ｂと半導体層１１との界面付近には電子濃度の高い
領域１ａが存在する。そして、その次には、それよりも１桁程度電子濃度の低い領域１ｂ
、さらに、その外側には、さらに１桁程度電子濃度の低い領域１ｃが存在し、さらに、そ
の外側には、さらに１桁程度電子濃度の低い領域１ｄが存在し、その外側には、電子濃度
がそれ以下の領域１ｅが存在する。
注目すべきは、領域１ｄが半導体層１１のゲート１５との反対側でつながっているという
ことである。これは、その領域まではゲート１５の力が及ばず、ソース電極１３ａやドレ
イン電極１３ｂの力により電子が注入されたためである。
この図においては、比率Ｌ／Ｔは２弱である。ソース電極１３ａとドレイン電極１３ｂの
間の距離を１２０ｎｍとすれば、半導体層１１の厚さは５０ｎｍであり、領域１ａと領域
１ｂとの間の等高線は、概ね、電子濃度が１０２０／ｃｍ３であり、領域１ｄと領域１ｅ
との間の等高線は、概ね、電子濃度が１０１７／ｃｍ３であることを示すと考えてよい。
また、ソース電極１３ａとドレイン電極１３ｂの間の距離を１．２μｍとすれば、半導体
層１１の厚さは０．５μｍであり、領域１ａと領域１ｂとの間の等高線は、概ね、電子濃
度が１０１８／ｃｍ３であり、領域１ｄと領域１ｅとの間の等高線は、概ね、電子濃度が
１０１５／ｃｍ３であることを示すと考えてよい。
電子濃度が１０１５／ｃｍ３という値は、十分に低い値のように思えるが、抵抗率で１ｋ
Ωｃｍ程度である。図に示すように、半導体層の３分の１以上は、電子濃度が１０１５／
ｃｍ３以上であるので、チャネル長とチャネル幅が同じＦＥＴにおいては、抵抗は１０Ｍ
Ω程度であり、ソース電極１３ａとドレイン電極１３ｂ間の電位差を１Ｖとした場合、オ
フ電流は０．１μＡも流れる。
つまり、オフ電流を小さくするには、このようなゲートの反対側の電子濃度が無視できな
い程度の値となる領域をなくすことが必要である。そのためには、半導体層１１を薄くす
ることが考えられる。つまり、ゲート１５の影響力が及ばない領域を減らすことである。
図の場合では、例えば、半導体層１１を半分の厚さにすれば、オフ電流は１０万分の１ま
で下げることができると計算される。
しかしながら、例えば、ソース電極１３ａとドレイン電極１３ｂの間の距離が２４ｎｍと
いうような極めて小さなデバイスにおいては、半導体層１１の厚さを、例えば、２．５ｎ
ｍ以下としなければならず、そのような薄い半導体層１１を均質に形成することには技術
的な困難が伴う。また、半導体層１１を薄くすると、オン電流を減らすこととなる。
第２の方法はゲート絶縁膜１４を薄くすることである。図のゲート絶縁膜１４の厚さを６
分の１以下とすれば、ゲート１５の影響力を、半導体層１１の裏面にまで及ぼすことがで
きる。しかし、上記の例と同様に、ソース電極１３ａとドレイン電極１３ｂの間の距離を
２４ｎｍとすると、ゲート絶縁膜１４は０．８ｎｍ以下である必要がある。
酸化物半導体上においては、ゲート絶縁膜はスパッタ法やＣＶＤ法によって形成されてい
る。これらの方法は、珪素の熱酸化法のように、高性能な絶縁膜を均一の厚さで形成する
ことは困難なので、やはり、現実的ではない。
上記の考察は、ソース電極１３ａやドレイン電極１３ｂが半導体層１１に電子を注入しよ
うとする力と、ゲート１５が半導体層１１から電子を排除しようとする力が等しいという
前提であり、前者の力が後者よりも大きければ、より多くの電子がソース電極１３ａやド
レイン電極１３ｂから半導体層１１に注入される。
米国特許公開２００５／０１９９８７９号公報 米国特許公開２００７／０１９４３７９号公報
本発明は、導体半導体接合を有する新規の半導体装置、あるいは、新規の電界効果トラン
ジスタ、あるいは新規の半導体装置の製造方法、あるいは新規の電界効果トランジスタの
製造方法の少なくともひとつを提供することを課題とする。また、本発明は、上記に説明
したように導体半導体接合を有するＦＥＴのサイズを変更することにより、ＦＥＴのオフ
電流が増大してしまうことに対して有効な対策を提供することを課題の一つとする。特に
、比率Ｌ／Ｔが２以下、あるいは、Ｌが１００ｎｍ未満、あるいはＴが１μｍ以上のＦＥ
Ｔにおいて、オフ電流が実用的に十分な小ささとなるような新規の構造を提供することを
課題の一つとする。本発明は上記の課題の少なくとも１つを解決する。
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず
、トランジスタのソースとドレインについては、本明細書においては、Ｎチャネル型ＦＥ
Ｔにおいては、高い電位を与えられる方をドレイン、他方をソースとし、Ｐチャネル型Ｆ
ＥＴにおいては、低い電位を与えられる方をドレイン、他方をソースとする。いずれの電
位もおなじであれば、いずれか一方をソース、他方をドレインとする。また、ソース電極
、ドレイン電極という用語のかわりに第１の導体電極、第２の導体電極とも表現すること
がある。その場合は、電位の高低によって呼び名を変えない。
本発明の一態様は、半導体層と、その一方の面に接して設けられた第１および第２の導体
電極と、半導体層の他方の面に設けられたゲートとを有するＦＥＴにおいて、第１の導体
電極および第２の導体電極の中間に、半導体層を横切るように設けられた第３の導体電極
を有する。また、本発明の一態様は、半導体層と、その一方の面に接して設けられた第１
および第２の導体電極とゲートとを有するＦＥＴにおいて、半導体層の他方の面に半導体
層を横切るように設けられた第３の導体電極を有する。上記において、第３の導体電極は
、第１の導体電極から第２の導体電極への電流の流れを妨げるように形成されるとよい。
あるいは、第３の導体電極は、第１の導体電極と第２の導体電極の中間に形成されるとよ
い。あるいは、第３の導体電極が半導体層に接する部分が、第１の導体電極および第２の
導体電極がそれぞれ半導体層に接する部分の中間にあるように第３の導体電極を配置する
とよい。
また、上記において、第３の導体電極は、第１もしくは第２の導体電極のいずれか一方の
みと接しているか、同じ電位に保たれるような構造となっていることが好ましい。
上記に加えて、第３の導体電極が設けられたのと同じ面に、半導体層を横切るように設け
られた第４の導体電極を有してもよい。第４の導体電極は第３の導体電極とは離間して設
けられるとよい。その際、第３の導体電極は、第１もしくは第２の導体電極の一方と接し
ているか、同じ電位に保たれるような構造となっており、かつ、第４の導体電極は第１も
しくは第２の導体電極の他方と接しているか、同じ電位に保たれるような構造となってい
ることが好ましい。
また、半導体層がドーピングにより、ドナーまたはアクセプタを高濃度に有する第１のド
ーピング領域と第２のドーピング領域を有するように構成し、第１のドーピング領域は第
１の導体電極に接し、第２のドーピング領域は第２の導体電極に接するようにしてもよい
。第１および第２のドーピング領域におけるドナーまたはアクセプタの濃度は１×１０１
８／ｃｍ３以上１×１０２１／ｃｍ３未満、好ましくは１×１０１９／ｃｍ３以上１×１
０２０／ｃｍ３未満となるように設定すればよい。
上記において、第１および第２の導体電極の半導体層と接する部分の仕事関数は、半導体
層の電子親和力と０．３電子ボルトの和（すなわち、電子親和力＋０．３電子ボルト）よ
りも小さい、あるいは、第１および第２の導体電極と半導体層はオーミック接合であるこ
とが好ましい。
また、第３および／または第４の導体電極の半導体層と接する部分の仕事関数は、半導体
層の電子親和力と０．６電子ボルトの和（すなわち、電子親和力＋０．６電子ボルト）よ
りも大きい、あるいは、第３および／または第４の導体電極と半導体層はショットキーバ
リヤ型接合であることが好ましい。また、ゲートの仕事関数は、半導体層の電子親和力よ
りも大きいことが好ましい。
さらに、半導体層とゲートとの間にはゲート絶縁膜を設けてもよい。あるいは、半導体層
とゲートとの間をショットキーバリヤ型接合してもよい。また、第１の導体電極と第２の
導体電極は同じ材料で構成される必要はない。
なお、半導体層の種類は、酸化物に限らず、硫化物等のＩＩ−ＶＩ族化合物でもよい。ま
た、半導体のバンドギャップは２電子ボルト以上４電子ボルト未満、好ましくは、２．９
電子ボルト以上３．５電子ボルト未満とするとよい。
以下、図面を用いて本発明のＦＥＴについて説明する。使用する用語は、上記に使用した
用語と基本的に同じものを用いる。したがって、それらの用語の示す材料には、上記で使
用した各用語に適用される条件を適用すればよい。例えば、以下の説明で第１の導体電極
という説明があった場合には、その仕事関数としては上記の説明で示されたものを用いて
もよい。
図１には本発明のＦＥＴの１例を示す。図１（Ａ）のＦＥＴは半導体層１と、その一方の
面に第１の導体電極３ａと第２の導体電極３ｂ、第３の導体電極２と、半導体層１の他方
の面にゲート絶縁膜４を間にはさんでゲート５を有する。
図１（Ｂ）は、図１（Ａ）で示したＦＥＴを下から見た様子を模式的に示したものである
。図１（Ａ）のＦＥＴは何らかの基板上に構成されてもよいが、ここではわかりやすくす
るために基板を無視して表示する。図１（Ｂ）に示すように第３の導体電極２は、半導体
層１を横切るように設けられる。
また、このＦＥＴでは第３の導体電極２は第１の導体電極３ａおよび第２の導体電極３ｂ
とは接していないが、他の配線等によってそのいずれか一方と同じ電位となるように構成
されていてもよい。かくすると、使用中に何らかの理由で第３の導体電極２に流入したキ
ャリア（Ｎチャネル型ＦＥＴであれば電子）を容易に排除できる。
図２（Ａ）には本発明のＦＥＴの他の例を示す。図２（Ａ）のＦＥＴは半導体層１と、そ
の一方の面に第１の導体電極３ａと第２の導体電極３ｂおよびゲート絶縁膜４を間にはさ
んでゲート５を有する。また、半導体層の他方の面に第３の導体電極２を有する。
半導体層１にはドーピングによってドナー濃度の高い第１のドーピング領域６ａと第２の
ドーピング領域６ｂを設け、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接す
る。第１のドーピング領域６ａと第２のドーピング領域６ｂはゲート５をマスクとして自
己整合的に形成するとよい。第１のドーピング領域６ａと第２のドーピング領域６ｂは離
間して形成する。
図２（Ｂ）には本発明のＦＥＴの他の例を示す。図２（Ｂ）のＦＥＴは半導体層１と、そ
の一方の面に第１の導体電極３ａと第２の導体電極３ｂ、第３の導体電極２を有する。ま
た、半導体層１の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。さらに、
半導体層１は第１のドーピング領域６ａと第２のドーピング領域６ｂを有する。第１のド
ーピング領域６ａと第２のドーピング領域６ｂは離間して形成され、それぞれ、第１の導
体電極３ａと第２の導体電極３ｂに接する。
図２（Ｃ）には本発明のＦＥＴの他の例を示す。図２（Ｃ）のＦＥＴは半導体層１と、そ
の一方の面に第１の導体電極３ａと第２の導体電極３ｂ、第３の導体電極２と、半導体層
１の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。ここで、第３の導体電
極２は第１の導体電極３ａと接するように形成する。第１の導体電極３ａの代わりに、第
２の導体電極３ｂと接するように形成してもよい。
図２（Ｄ）には本発明のＦＥＴの他の例を示す。図２（Ｄ）のＦＥＴは半導体層１と、そ
の一方の面に第１の導体電極３ａと第２の導体電極３ｂ、第３の導体電極２ａ、第４の導
体電極２ｂと、半導体層１の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する
。ここで、第３の導体電極２ａは第１の導体電極３ａと、また、第４の導体電極２ｂは第
２の導体電極３ｂと接するように形成する。
図３（Ａ）には本発明のＦＥＴの他の例を示す。図３（Ａ）のＦＥＴは半導体層１と、そ
の一方の面に第１の導体電極３ａと第２の導体電極３ｂおよびゲート絶縁膜４を間にはさ
んでゲート５を有する。また、半導体層の他方の面に第３の導体電極２を有する。
さらに半導体層１には離間して形成された第１のドーピング領域６ａと第２のドーピング
領域６ｂが設けられ、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第
３の導体電極２は第１のドーピング領域６ａと接するように形成する。第１のドーピング
領域６ａの代わりに第２のドーピング領域６ｂと接するように形成してもよい。
図３（Ｂ）には本発明のＦＥＴの他の例を示す。図３（Ｂ）のＦＥＴは半導体層１と、そ
の一方の面に第１の導体電極３ａと第２の導体電極３ｂおよび第３の導体電極２を有する
。また、半導体層の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。
さらに半導体層１には離間して形成された第１のドーピング領域６ａと第２のドーピング
領域６ｂが設けられ、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第
３の導体電極２は第１のドーピング領域６ａおよび第１の導体電極３ａと接するように形
成する。代わりに、第２のドーピング領域６ｂおよび第２の導体電極３ｂと接するように
形成してもよい。
図３（Ｃ）には本発明のＦＥＴの他の例を示す。図３（Ｃ）のＦＥＴは半導体層１と、そ
の一方の面に第１の導体電極３ａと第２の導体電極３ｂおよびゲート絶縁膜４を間にはさ
んでゲート５を有する。また、半導体層の他方の面に第３の導体電極２ａと第４の導体電
極２ｂを有する。
さらに半導体層１には離間して形成された第１のドーピング領域６ａと第２のドーピング
領域６ｂが設けられ、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第
３の導体電極２ａは第１のドーピング領域６ａと接するように形成され、第４の導体電極
２ｂは第２のドーピング領域６ｂと接するように形成される。
図３（Ｄ）には本発明のＦＥＴの他の例を示す。図３（Ｄ）のＦＥＴは半導体層１と、そ
の一方の面に第１の導体電極３ａと第２の導体電極３ｂおよび第３の導体電極２ａと第４
の導体電極２ｂを有する。また、半導体層の他方の面にゲート絶縁膜４を間にはさんでゲ
ート５を有する。
さらに半導体層１には離間して形成された第１のドーピング領域６ａと第２のドーピング
領域６ｂが設けられ、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第
３の導体電極２ａは第１のドーピング領域６ａと第１の導体電極３ａに接するように形成
され、第４の導体電極２ｂは第２のドーピング領域６ｂと第２の導体電極３ｂに接するよ
うに形成される。
上記の構成のいずれかを採用することにより、前記課題を解決できる。図１を用いて、そ
の効果を説明する。図１（Ａ）には、本発明の１例であるＦＥＴの断面を示す。すなわち
、半導体層１と、その一方の面に接して設けられた第１の導体電極３ａおよび第２の導体
電極３ｂと、半導体層の他方の面に設けられたゲート絶縁膜４を間に挟んで設けられたゲ
ート５とを有するＦＥＴにおいて、第１の導体電極３ａおよび第２の導体電極３ｂの中間
に、半導体層１を横切るように設けられた第３の導体電極２を有する。
このような構成のＦＥＴでオフ電流が小さくなる理由を図１（Ｃ）で説明する。図１（Ｃ
）では、ゲート５、第１の導体電極３ａ、第２の導体電極３ｂ、第３の導体電極２とも同
じ電位に保たれているものとする。ゲート５、第１の導体電極３ａ、第２の導体電極３ｂ
、半導体層１とゲート絶縁膜４の条件は、簡単のため、ここでは、図７での説明と同じも
のとする。また、第３の導体電極２の仕事関数は、ゲート５に用いられている材料の仕事
関数と同じものとする。
図７（Ｂ）で示した場合と同様に、第１の導体電極３ａ、第２の導体電極３ｂから半導体
層１に電子が注入されるため、第１の導体電極３ａ、第２の導体電極３ｂの近傍に極めて
電子濃度の高い領域が形成され、周辺に向かうにしたがって、電子濃度が低くなる。また
、ゲート５と半導体層１との間の作用で、ゲート絶縁膜４の近傍の電子が排除され、その
部分の電子濃度が薄くなる。
しかし、図７（Ｂ）で示した場合と異なり、第３の導体電極２の周辺も極めて電子濃度の
低い領域となる。これは、第３の導体電極２と半導体層１との間で、ショットキーバリヤ
型接合が形成されるためである。その結果、図７（Ｂ）とは異なり、電子濃度の比較的高
い領域が、ＦＥＴの中央部で分断される。このため、図７で示したようなＦＥＴに比べて
、格段にオフ電流を低減できる。
上記の効果は、第３の導体電極２の半導体層１から電子を吸収する力が第１の導体電極３
ａや第２の導体電極３ｂが半導体層１に電子が注入する力より大きい場合に顕著である。
このような力の大小は、仕事関数や電子親和力によって決定される。具体的には、第３の
導体電極２の仕事関数が、第１の導体電極３ａや第２の導体電極３ｂの仕事関数より０．
３電子ボルト以上大きいとよい。
あるいは、第１の導体電極３ａや第２の導体電極３ｂの仕事関数は、半導体層１の電子親
和力と０．３電子ボルトの和（すなわち、電子親和力＋０．３電子ボルト）よりも小さい
こと、あるいは、第１および第２の導体電極と半導体層はオーミック接合であることが好
ましい。
あるいは、第３の導体電極２の仕事関数は、半導体層の電子親和力と０．６電子ボルトの
和（すなわち、電子親和力＋０．６電子ボルト）よりも大きいこと、あるいは、第３の導
体電極２と半導体層１はショットキーバリヤ型接合であることが好ましい。また、ゲート
の仕事関数は、半導体層の電子親和力よりも大きいことが好ましい。
なお、第３の導体電極２は、半導体層１との間でショットキーバリヤ型接合を形成するた
め、電子は半導体層１から第３の導体電極２に比較的簡単に移動できるが、その逆は難し
い。その場合、電子が第３の導体電極２に蓄積され、第３の導体電極２が電子を排除する
作用がより一層、強まってしまい、ＦＥＴの動作が不安定となる。
このことを避けるためには、第３の導体電極２を第１の導体電極３ａもしくは第２の導体
電極３ｂのいずれか一方と配線等を介して接するように構成するか、第１の導体電極３ａ
もしくは第２の導体電極３ｂのいずれか一方と同じ電位となるように設定すればよい。
また、興味深いことには、図１（Ａ）に示すＦＥＴの半導体層をさらに厚くした場合でも
、電子濃度の分布の形状は、図１（Ｃ）と基本的に同じとなる。
ここでは、話を簡単にするため、第３の導体電極２が半導体層１から電子を排除する力が
、第１の導体電極３ａや第２の導体電極３ｂが半導体層１に電子を注入する力と等しいも
のとする。その場合、図７の説明でおこなったように、それぞれの力の大小は、それぞれ
の距離に依存する。
ここで、第３の導体電極２からゲート５に垂直に引いた線を考える。この線上の、いずれ
の点においても、第１の導体電極３ａや第２の導体電極３ｂのいずれよりも、第３の導体
電極２に近い。そのため、第３の導体電極２の影響力が、第１の導体電極３ａや第２の導
体電極３ｂのいずれよりも大きく、結果として、電子を排除する力が、電子を注入する力
にまさる。したがって、もともとの電子濃度よりも低い電子濃度となる。
すなわち、本発明は、半導体層１を厚く積層して、より多くの電流を取り出す装置にも都
合がよい。上記は、半導体層１を厚くした場合についての考察であったが、同様にゲート
絶縁膜４を厚くしても、同じく本発明によって効果が確認できる。その場合は、ＦＥＴの
ゲートの耐圧を高めることができる。
例えば、ここで、ゲートのみを正の電位に保つとすると、電位に応じて、ゲート絶縁膜４
の近傍の半導体層１に電子濃度の高い領域ができ、第１の導体電極３ａや第２の導体電極
３ｂの近傍の電子濃度の高い領域（すなわち抵抗の低い領域）とつながって、オン状態と
なる。
さらに、ゲート５の電位を高めると、ゲート絶縁膜４の近傍の半導体層の電子濃度は、さ
らに高くなり、また、ゲート絶縁膜４から離れた部分にも電子濃度の高い領域ができ、こ
れらが第１の導体電極３ａや第２の導体電極３ｂの近傍の電子濃度の高い領域とつながっ
て、さらにＦＥＴの抵抗が低下し、より多くの電流が流れる。しかし、半導体層１が薄い
と、ゲート５の電位を高めても、流れる電流はある段階で飽和してしまう。
しかし、半導体層１が厚いと、ゲート５の電位をさらに高めれば、よりゲート絶縁膜から
離れた領域にも電子濃度の高い領域ができるので、より多くの電流を得ることができる。
従来のＦＥＴでは半導体層を厚くすると、先に説明したような理由で、オフ電流が大きく
なったが、本発明では、半導体層を厚くしても、十分に低いオフ電流を得ることができる
。
なお、本発明によって十分に低いオフ電流を得るには、ドナーあるいはアクセプタに由来
するキャリア濃度を１０１２／ｃｍ３以下とすることが好ましい。特に、半導体層を厚く
する場合には、このことに注意すべきである。なお、本明細書ではドナー（あるいはアク
セプタ）の濃度とは、ドナー（あるいはアクセプタ）となりうる元素や化学基等の濃度に
、そのイオン化率を乗じたものを言う。例えば、あるドナー元素が２％含まれていても、
そのイオン化率が０．００５％であれば、ドナー濃度は１ｐｐｍ（＝０．０２×０．００
００５）である。
上記の説明で、第３の導体電極２からゲート５に垂直に引いた線上のいずれの点において
も、電子を排除する力が、電子を注入する力にまさる、と述べたが、第３の導体電極２か
ら離れるに従って、第３の導体電極２と上記の点との距離と、第１の導体電極３ａや第２
の導体電極３ｂと上記の点との距離との差は小さくなる。
したがって、電子濃度の低下も限られるようになり、半導体層１の本来の電子濃度（すな
わち、ドナーあるいはアクセプタに由来する電子濃度）に近づく。そのような場合におい
ては、オフ電流を決定するのは、半導体層１の本来の電子濃度であるため、その値がある
程度小さくないと、オフ電流の低下も限られる。
上記に関連して、半導体層１が酸化物半導体である場合は、酸素欠損や水素濃度が小さい
方が好ましい。酸素欠損や水素はドナーとなるためである。また、水素を含有すると、Ｆ
ＥＴの動作を不安定にする。水素濃度は１０１８／ｃｍ３以下とすることが好ましい。
上記の議論は導体半導体接合を有するＦＥＴに関するものであるが、ドナー濃度の濃度勾
配を有するＦＥＴにおいても適応できる。特に、ＰＮ接合によって絶縁できないＦＥＴに
おいては本発明によってソースドレイン間の分離ができる。
導体と半導体との接合においては、上記の説明のように、仕事関数と電子親和力等によっ
て導体から半導体に電子が供給されたり、半導体から導体に電子が吸収されたりする。同
じことが高濃度のドナーを有する領域と、低濃度のドナーを有する領域との境界で起こる
。
例えば、第１の領域は、ドナー濃度が１×１０２０／ｃｍ３で、第２の領域は、ドナー濃
度が１×１０１２／ｃｍ３であるとする。その場合、第１の領域の電子はバンド図では伝
導帯の下端近辺に存在するのに対し、第２の領域の電子はバンドギャップの中央付近に存
在する。すなわち、第１の領域の電子は、第２の領域の電子よりもポテンシャルが高い。
もし、第１の領域と第２の領域を接合すると、ポテンシャルの差により、第１の領域の電
子は第２の領域に流入する。第１の領域の電子濃度が１×１０２０／ｃｍ３というような
比較的、高濃度であれば、電子の供給は、導体と第２の領域が接した場合と同様と考えら
れ、第２の領域の相当、深い部分にまで電子が流入する。
その程度は、第２の領域の電子のポテンシャルの高さと第１の領域の電子のポテンシャル
の高さの比率、すなわち、第２の領域の電子濃度と第１の領域の電子濃度の比率に依存し
、第２の領域の電子濃度が低ければ、より深い部分にまで第１の領域から電子が注入され
る。いうまでもなく、このように注入された電子は、オフ電流を増加させる。
特に、珪素の場合と、よりバンドギャップの大きな半導体の場合とを比較すると、後者の
方が、第２の領域のより深い部分まで電子が注入される。これは、後者の方がバンドギャ
ップが大きいため、第１の領域の電子と第２の領域の電子のポテンシャルの差が大きいた
めである。
このような、高濃度のドナーを有する領域からのキャリアの流入を防ぐには、上記のよう
な第３の導体電極によって、ショットキーバリヤ型接合を形成し、半導体層中に図１（Ｃ
）に示されるような電子濃度の極めて低い領域を形成すればよい。
なお、上記のＦＥＴにおいて、第３の導体電極２が第１の導体電極３ａと同電位に保たれ
ており、かつ第１の導体電極３ａに印加される電位が、第２の導体電極３ｂに印加される
電位よりも高くなった場合には、上記のようなショットキーバリヤ型接合の領域は縮小し
、第２の導体電極３ｂより半導体層１に電子が流入する。
そのことを避けるためには、常に、第１の導体電極３ａの電位が第２の導体電極３ｂの電
位より高くなるように回路を設計するか、図２（Ｄ）、図３（Ｃ）あるいは図３（Ｄ）に
示すように、第３の導体電極に加えて、第４の導体電極を設けて、これを第２の導体電極
３ｂと同じ電位となるようにすればよい。
このような構造は、第１の導体電極と第２の導体電極の間で、電流が往復する回路、例え
ば、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等のメモリセルのトランジ
スタや、アクティブマトリクス表示装置のスイッチングトランジスタにおいて有効である
。
なお、上記の説明で、導体の仕事関数について議論した。もっとも簡単な仮定では、導体
の仕事関数は半導体との界面で決定される値を用いればよいが、現実には界面では、化学
的反応により半導体と導体の化合物が生成されたり、あるいは電荷や異種元素がトラップ
されたりして複雑な物性が観察されることも多い。
また、例えば、半導体層に厚さが数ｎｍ以下の極めて薄い第１の導体層と、それに重なる
、ある程度の厚みのある第２の導体層が積層している場合は、第１の導体層の仕事関数の
影響度がかなり低下する。したがって、本発明を適用するに当たっては、界面から５ｎｍ
離れた部分での各種材料の値が、本発明で好ましいとする条件を満たすように設計しても
よい。
さらに、第３の導体電極の材料として、半導体層との間で化学的に安定な材料、例えば、
白金やパラジウム等の貴金属を用いるとよい。また、半導体層が酸化物であれば、第３の
導体電極の材料として、酸化物導電体を用いてもよい。
本発明は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導
体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度は、１
ｃｍ２／Ｖｓ以上であるのに対し、他方の移動度が０．０１ｃｍ２／Ｖｓ以下であるとか
、他方がキャリアとして存在しないとか、あるいは、他方の有効質量が自由電子の１００
倍以上であるとか、という場合において好ましい結果が得られる。
本発明の電界効果トランジスタの一例および動作原理を示す図である。 本発明の電界効果トランジスタの例を示す図である。 本発明の電界効果トランジスタの例を示す図である。 実施の形態１の電界効果トランジスタの作製工程を示す図である。 実施の形態２の電界効果トランジスタの作製工程を示す図である。 実施の形態３の電界効果トランジスタの作製工程を示す図である。 従来の電界効果トランジスタの例および動作を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同
様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
（実施の形態１）
本実施の形態では、図１（Ａ）に示すＦＥＴの作製方法について図４（Ａ）乃至図４（Ｆ
）を用いて説明する。まず、図４（Ａ）に示すように、基板１０１上に、第３の導体電極
１０２を形成する。基板１０１としては、様々なものが用いられるが、その後の処理に耐
えられる物性を有していることが必要である。また、その表面は絶縁性であることが好ま
しい。すなわち、基板１０１は絶縁体単独、あるいは絶縁体や導体や半導体の表面に絶縁
層を形成したもの等であることが好ましい。
基板１０１に絶縁体を用いる場合には、各種ガラスやサファイヤ、石英、セラミックス等
を用いることができる。導体を用いる場合には、アルミニウム、銅、ステンレス鋼、銀等
を用いることができる。半導体を用いる場合には、珪素、ゲルマニウム、炭化珪素、窒化
ガリウム等を用いることができる。本実施の形態では、基板１０１としてバリウム硼珪酸
ガラスを用いる。
第３の導体電極１０２の材料としては、白金、金、タングステン等の仕事関数の大きな金
属を用いることができる。あるいは窒化インジウムのように電子親和力が５電子ボルト以
上の化合物を用いてもよい。第３の導体電極１０２はそのような材料単独で構成してもよ
いし、多層構造とし、後に設けられる半導体層に接する部分を、上記の材料で構成しても
よい。本実施の形態では、厚さ１００ｎｍの白金膜をスパッタリング法で形成し、これを
エッチングして、第３の導体電極１０２を形成する。
次に、図４（Ｂ）に示すように、導体膜１０３を形成する。導体膜１０３は、後に、第１
および第２の導体電極となるものである。そのため、その目的に適した材料を用いて構成
する。例えば、チタン、モリブテン、窒化チタン、窒化モリブテン等である。導体膜１０
３はそのような材料単独で構成してもよいし、多層構造とし、後に設けられる半導体層に
接する部分を、上記の材料で構成してもよい。
また、導体膜１０３は、第３の導体電極１０２に重なって形成され、その後、所定の形状
にパターニングされるため、第３の導体電極１０２を構成する材料とエッチングレートが
異なるものであることが好ましい。本実施の形態では、厚さ１００ｎｍのチタン膜を形成
した後、その表面を窒化して、窒化チタンを形成し、これを導体膜１０３とする。
次に、導体膜１０３をエッチングして、第１の導体電極１０３ａ、第２の導体電極１０３
ｂを形成する。さらに、スパッタリング法により、第１の絶縁膜１０４を形成する（図４
（Ｃ）参照）。第１の絶縁膜１０４の材料としては、酸化珪素、酸化アルミニウム、窒化
アルミニウム等を用いることができる。本実施の形態では、第１の絶縁膜１０４として、
スパッタリング法により形成した厚さ１００ｎｍの酸化珪素を用いる。
次に、第１の絶縁膜１０４を化学的機械的研磨法等でエッチングして、基板１０１の表面
を平坦化する。このエッチングは、図４（Ｄ）に示すように、第１の導体電極１０３ａ、
第２の導体電極１０３ｂ、第３の導体電極１０２が露出するまでおこなう。その結果、第
１の導体電極１０３ａと第３の導体電極１０２の間、および、第２の導体電極１０３ｂと
第３の導体電極１０２の間に絶縁物１０４ａ、１０４ｂそれぞれが埋め込まれた形状とな
る。
その後、インジウムと亜鉛を有する酸化物半導体層を形成し、これをパターニングして、
半導体層１０５を得る。酸化物半導体としては、上記以外にも各種のものが用いられる。
本実施の形態では、インジウムと亜鉛が等しく含まれる酸化物ターゲットを用いたスパッ
タリング法によって、厚さ２００ｎｍのインジウム亜鉛酸化物膜を形成し、これを半導体
層１０５に用いる。
さらに、スパッタリング法により、第２の絶縁膜１０６を形成する（図４（Ｅ）参照）。
第２の絶縁膜１０６はゲート絶縁膜として用いられる。第２の絶縁膜１０６の材料として
は、酸化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ランタン、
酸化イットリウム等を用いることができる。本実施の形態では、第２の絶縁膜１０６とし
て、スパッタリング法により形成した厚さ１００ｎｍの酸化アルミニウムを用いる。
半導体層１０５を形成後、あるいは、第２の絶縁膜１０６を形成後のいずれか一方、もし
くは双方で、適切な熱処理をおこなうとよい。これは、半導体層１０５中の水素濃度や酸
素欠損を低減させるためであり、可能であれば、半導体層１０５形成直後におこなうとよ
い。
その後、ゲート１０７を形成する。ゲート１０７は、図４（Ｆ）に示すように、第３の導
体電極１０２と重なり、かつ、第１の導体電極１０３ａ、第２の導体電極１０３ｂの一部
と重なるように形成されることが好ましい。
ゲート１０７の材料としては、白金、金、タングステン等の仕事関数の大きな金属を用い
ることができる。ゲート１０７はそのような材料単独で構成してもよいし、多層構造とし
、第２の絶縁膜１０６に接する部分を、上記の材料で構成してもよい。本実施の形態では
、厚さ１００ｎｍの白金膜と厚さ１００ｎｍのアルミニウム膜をスパッタリング法で形成
し、これをエッチングして、ゲート１０７を形成する。このようにして、ＦＥＴが形成さ
れる。
（実施の形態２）
本実施の形態では、図２（Ｄ）に示すＦＥＴの作製方法について図５（Ａ）乃至図５（Ｇ
）を用いて説明する。まず、図５（Ａ）に示すように、基板１０１上に、第３の導体電極
１０２ａと第４の導体電極１０２ｂを形成する。本実施の形態では、基板１０１としてバ
リウム硼珪酸ガラスを用いる。また、第３の導体電極１０２ａと第４の導体電極１０２ｂ
の材料としては、スパッタリング法で形成した厚さ１００ｎｍの白金を用いる。これをエ
ッチングして、第３の導体電極１０２ａと第４の導体電極１０２ｂを形成する。
次に、図５（Ｂ）に示すように、導体膜１０３を形成する。本実施の形態では、厚さ１０
０ｎｍのチタン膜を形成した後、その表面を窒化して、窒化チタンを形成し、これを導体
膜１０３とする。
次に、導体膜１０３を化学的機械的研磨法等でエッチングして、基板１０１の表面を平坦
化する。このエッチングは、図５（Ｃ）に示すように、第３の導体電極１０２ａ、第４の
導体電極１０２ｂが露出するまでおこなう。その結果、導体膜１０３ｃが、第３の導体電
極１０２ａと第４の導体電極１０２ｂの間に埋め込まれた形状となる。
そして、図５（Ｄ）に示すように、導体膜１０３ｃをエッチングして、第３の導体電極１
０２ａ、第４の導体電極１０２ｂの間に隙間を形成する。さらに、図５（Ｅ）に示すよう
にスパッタリング法により、第１の絶縁膜１０４を形成する。本実施の形態では、第１の
絶縁膜１０４として、スパッタリング法により形成した厚さ１００ｎｍの酸化珪素を用い
る。
次に、第１の絶縁膜１０４を化学的機械的研磨法等でエッチングして、基板１０１の表面
を平坦化する。このエッチングは、図５（Ｆ）に示すように、第１の導体電極１０３ａ、
第２の導体電極１０３ｂ、第３の導体電極１０２ａ、第４の導体電極１０２ｂが露出する
までおこなう。この結果、絶縁物１０４ａが、第３の導体電極１０２ａと第４の導体電極
１０２ｂの間に埋め込まれた形状となる。
その後、インジウムと亜鉛とガリウムが等しく含まれる酸化物ターゲットを用いたスパッ
タリング法によって、厚さ２００ｎｍのインジウム亜鉛ガリウム酸化物膜を形成し、これ
をパターニングして、半導体層１０５を形成する。さらに、スパッタリング法により形成
した厚さ１００ｎｍの酸化アルミニウムにより、第２の絶縁膜１０６を形成する。
その後、厚さ１００ｎｍの白金膜と厚さ１００ｎｍのチタン膜をスパッタリング法で形成
し、これをエッチングして、ゲート１０７を形成する。ゲート１０７は、図５（Ｇ）に示
すように、第３の導体電極１０２ａ、第４の導体電極１０２ｂと重なり、かつ、第１の導
体電極１０３ａ、第２の導体電極１０３ｂの一部と重なるように形成されることが好まし
い。このようにして、ＦＥＴが形成される。
（実施の形態３）
本実施の形態では、図２（Ａ）に示すＦＥＴの作製方法について図６（Ａ）乃至図６（Ｅ
）を用いて説明する。まず、基板１０１上に、第３の導体電極１０２を形成する。本実施
の形態では、基板１０１としてバリウム硼珪酸ガラスを用いる。また、第３の導体電極１
０２は、厚さ１００ｎｍの白金膜をスパッタリング法で形成し、これをエッチングして形
成する。
次に、図６（Ａ）に示すように、第１の絶縁膜１０４を形成する。本実施の形態では、第
１の絶縁膜１０４として、スパッタリング法により形成した厚さ１００ｎｍの酸化珪素を
用いる。
次に、第１の絶縁膜１０４を化学的機械的研磨法等でエッチングして、基板１０１の表面
を平坦化する。このエッチングは、図６（Ｂ）に示すように、第３の導体電極１０２が露
出するまでおこなう。この結果、第３の導体電極１０２が絶縁物１０４ａと絶縁物１０４
ｂの間に埋め込まれた形状となる。
その後、半導体層１０５として、インジウムと亜鉛とガリウムがインジウム：ガリウム：
亜鉛＝２：２：１の比率で含まれる酸化物ターゲットを用いたスパッタリング法によって
、厚さ２００ｎｍのインジウム亜鉛ガリウム酸化物膜を形成する。さらに、スパッタリン
グ法により形成した厚さ１００ｎｍの酸化アルミニウムにより、第２の絶縁膜１０６を形
成する。
その後、厚さ５０ｎｍの白金膜と厚さ１５０ｎｍのアルミニウム膜をスパッタリング法で
形成し、これをエッチングして、ゲート１０７を形成する。図６（Ｃ）に示すように、ゲ
ート１０７は、第３の導体電極１０２と重なるように形成されることが好ましい。
そして、ゲート１０７をマスクとして、半導体層１０５にインジウム亜鉛ガリウム酸化物
を還元させる作用のあるイオン、例えば、リンイオン、硼素イオン、チタンイオン等をイ
オン注入法で導入する。
本実施の形態ではリンイオンを用いる。リンイオンは珪素半導体プロセスでも用いられて
おり、かつ、イオン半径も大きく、イオンがＦＥＴの中を移動しないため、ＦＥＴの特性
の安定性信頼性の面でメリットがある。かくして、図６（Ｄ）に示すように第１のドーピ
ング領域１０８ａと第２のドーピング領域１０８ｂを形成する。
その後、第３の絶縁膜１０９として、厚さ３００ｎｍの酸化珪素膜をＣＶＤ法により形成
する。第３の絶縁膜１０９は、その表面を化学的機械的研磨法等で平坦化される。そして
、第３の絶縁膜１０９および第２の絶縁膜１０６に、第１のドーピング領域１０８ａと第
２のドーピング領域１０８ｂに達するコンタクトホールを形成し、第１の導体電極１０３
ａと第２の導体電極１０３ｂを形成する。
本実施の形態では、第１の導体電極１０３ａと第２の導体電極１０３ｂは、厚さ５０ｎｍ
の窒化チタン膜と厚さ１５０ｎｍのチタン膜を、スパッタリング法で連続的に形成して、
これをパターニングして形成する。このようにして、図６（Ｅ）に示されるＦＥＴが形成
される。
（実施の形態４）
上記実施の形態１乃至３で示した半導体装置は、さまざまな電子機器に用いることができ
る。例えば、液晶ディスプレー、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）デ
ィスプレー、ＦＥ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ）ディスプレー等の表示装置の駆動回
路、イメージセンサの駆動回路、半導体メモリ等である。また、それらを用いた各種電子
機器、例えば、テレビジョン、パーソナルコンピュータ、携帯電話他の通信機器、電子手
帳、携帯音楽プレーヤ等である。
１ 半導体層
１ａ 領域
１ｂ 領域
１ｃ 領域
１ｄ 領域
１ｅ 領域
２ 第３の導体電極
２ａ 第３の導体電極
２ｂ 第４の導体電極
３ａ 第１の導体電極
３ｂ 第２の導体電極
４ ゲート絶縁膜
５ ゲート
６ａ 第１のドーピング領域
６ｂ 第２のドーピング領域
１１ 半導体層
１３ａ ソース電極
１３ｂ ドレイン電極
１４ ゲート絶縁膜
１５ ゲート
１０１ 基板
１０２ 第３の導体電極
１０２ａ 第３の導体電極
１０２ｂ 第４の導体電極
１０３ 導体膜
１０３ａ 第１の導体電極
１０３ｂ 第２の導体電極
１０３ｃ 導体膜
１０４ 第１の絶縁膜
１０４ａ 絶縁物
１０４ｂ 絶縁物
１０５ 半導体層
１０６ 第２の絶縁膜
１０７ ゲート
１０８ａ 第１のドーピング領域
１０８ｂ 第２のドーピング領域
１０９ 第３の絶縁膜

Claims (3)

  1. 第１の表面と、前記第１の表面と反対側の第２の表面とを有する半導体層と、
    前記半導体層の前記第１の表面に接するソース電極と、
    前記半導体層の前記第１の表面に接するドレイン電極と、
    前記ソース電極と前記ドレイン電極との間において、前記半導体層の前記第１の表面に接する第１の導体電極と、
    前記半導体層の前記第２の表面上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲートと、を有し、
    前記半導体層は、第１のドーピング領域と第２のドーピング領域とを有し、
    前記第１のドーピング領域は、前記ソース電極と接し、
    前記第２のドーピング領域は、前記ドレイン電極と接し、
    前記半導体層は、チャネル幅方向において、第１の端部と、前記第１の端部と対向する第２の端部を有し、
    前記第１の導体電極は、前記第１の表面において、前記半導体層の前記第１の端部から前記第２の端部にわたって位置し、
    前記第１の導体電極の仕事関数は、前記半導体層の電子親和力より大きく、
    前記半導体層は酸化物半導体を有し、
    前記第１の導体電極は、前記ソース電極または前記ドレイン電極と接する電界効果トランジスタ。
  2. 第１の表面と、前記第１の表面と反対側の第２の表面とを有する半導体層と、
    前記半導体層の前記第１の表面に接するソース電極と、
    前記半導体層の前記第１の表面に接するドレイン電極と、
    前記ソース電極と前記ドレイン電極との間において、前記半導体層の前記第１の表面に接する第１の導体電極と、
    前記ソース電極と前記ドレイン電極との間において、前記半導体層の前記第１の表面に接する第２の導体電極と、
    前記半導体層の前記第２の表面上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲートと、を有し、
    前記半導体層は、第１のドーピング領域と第２のドーピング領域とを有し、
    前記第１のドーピング領域は、前記ソース電極と接し、
    前記第２のドーピング領域は、前記ドレイン電極と接し、
    前記第１のドーピング領域と前記第２のドーピング領域とは、前記ゲートとは重ならず、
    前記半導体層は、チャネル幅方向において、第１の端部と、前記第１の端部と対向する第２の端部を有し、
    前記第１の導体電極は、前記第１の表面において、前記半導体層の前記第１の端部から前記第２の端部にわたって位置し、
    前記第１の導体電極の仕事関数は、前記半導体層の電子親和力より大きく、
    前記第２の導体電極は、前記第１の表面において、前記半導体層の前記第１の端部から前記第２の端部にわたって位置し、
    前記第２の導体電極の仕事関数は、前記半導体層の電子親和力より大きく、
    前記半導体層は酸化物半導体を有し、
    前記第１の導体電極は、前記ソース電極と接し、
    前記第２の導体電極は、前記ドレイン電極と接する電界効果トランジスタ。
  3. 請求項１又は請求項２において、
    前記酸化物半導体は、インジウムを含む電界効果トランジスタ。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
KR20180105252A (ko) 2010-09-03 2018-09-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전계 효과 트랜지스터 및 반도체 장치의 제조 방법
TWI567736B (zh) 2011-04-08 2017-01-21 半導體能源研究所股份有限公司 記憶體元件及信號處理電路
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
TWI541978B (zh) 2011-05-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之驅動方法
JP6082189B2 (ja) 2011-05-20 2017-02-15 株式会社半導体エネルギー研究所 記憶装置及び信号処理回路
JP5886496B2 (ja) 2011-05-20 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
TWI616873B (zh) 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
US8982607B2 (en) 2011-09-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
KR102097171B1 (ko) * 2012-01-20 2020-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9196741B2 (en) * 2012-02-03 2015-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103972296B (zh) * 2013-01-31 2017-10-24 清华大学 薄膜晶体管
CN103474473B (zh) * 2013-09-10 2016-02-03 深圳市华星光电技术有限公司 一种薄膜晶体管开关及其制造方法
KR20220149368A (ko) * 2021-04-30 2022-11-08 에스케이하이닉스 주식회사 가변 저항을 가지는 활성층을 포함하는 반도체 장치

Family Cites Families (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04367265A (ja) * 1991-06-14 1992-12-18 Canon Inc Ｓｏｉ型薄膜トランジスタ、及びそれを用いた電子装置、及びその電子装置の製造方法
JPH098317A (ja) * 1995-06-20 1997-01-10 Casio Comput Co Ltd 薄膜トランジスタ
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09223937A (ja) * 1996-02-16 1997-08-26 Hitachi Ltd 増幅回路
TW324862B (en) 1996-07-03 1998-01-11 Hitachi Ltd Liquid display apparatus
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3423896B2 (ja) * 1999-03-25 2003-07-07 科学技術振興事業団 半導体デバイス
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4920836B2 (ja) * 2001-07-30 2012-04-18 シャープ株式会社 半導体素子
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7205640B2 (en) * 2002-05-22 2007-04-17 Masashi Kawasaki Semiconductor device and display comprising same
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004288853A (ja) * 2003-03-20 2004-10-14 Yasuo Ono 電界効果型トランジスタ及びオーミック電極の形成方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005236180A (ja) 2004-02-23 2005-09-02 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
JP2005259897A (ja) * 2004-03-10 2005-09-22 Fujitsu Ltd 半導体素子、半導体素子の製造方法、および座標入力装置
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP2006253490A (ja) 2005-03-11 2006-09-21 Sharp Corp 薄膜トランジスタおよびこれを用いた表示装置
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4247257B2 (ja) * 2006-08-29 2009-04-02 株式会社東芝 半導体装置の製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008124215A (ja) * 2006-11-10 2008-05-29 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP5345349B2 (ja) * 2008-07-24 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101791713B1 (ko) 2010-02-05 2017-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전계 효과 트랜지스터 및 반도체 장치

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