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JP2023063081A - スイッチング回路、ｄｃ／ｄｃコンバータおよびその制御回路 - Google Patents

スイッチング回路、ｄｃ／ｄｃコンバータおよびその制御回路 Download PDF

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Abstract

【課題】ブートストラップスイッチを適切に駆動可能なスイッチング回路を提供する。【解決手段】第１抵抗Ｒ３１は、ブートストラップ端子ＢＳＴと出力ライン２３２の間に接続される。第１トランジスタＭ３１は、ドレインが出力ライン２３２に接続される。第２抵抗Ｒ３２は、第１トランジスタＭ３１のソースと接地の間に接続される。第３抵抗Ｒ３３は、第１端がブートストラップ端子ＢＳＴと接続される。第２トランジスタＭ３２のドレインは、第３抵抗Ｒ３３の第２端と接続される。第３トランジスタＭ３３は、第２トランジスタＭ３２のソースと接地の間に接続される。第１キャパシタＣ３１は、第３トランジスタＭ３３と並列に接続される。第４トランジスタＭ３４は、ソースがブートストラップ端子ＢＳＴと接続され、ドレインが出力ライン２３２と接続され、ゲートが第２トランジスタＭ３２のドレインと接続される。【選択図】図３

Description

本開示は、スイッチング回路に関する。
ＤＣ／ＤＣコンバータやインバータなどに、スイッチング回路が用いられる。図１は、スイッチング回路の回路図である。スイッチング回路１００Ｒは、入力端子（ＶＩＮ）とスイッチング端子（ＳＷ）の間に設けられたハイサイドトランジスタＭ１、ＳＷ端子と接地端子（ＧＮＤ）の間に設けられたローサイドトランジスタＭ２を備える。ハイサイドトランジスタＭ１がオン、ローサイドトランジスタＭ２がオフの状態では、ＳＷ端子はハイレベル（ＶＩＮ端子の電圧ＶＩＮが発生）となり、ハイサイドトランジスタＭ１がオフ、ローサイドトランジスタＭ２がオンの状態では、ＳＷ端子には、ローレベル（ＧＮＤ端子の電圧ＶＧＮＤ）が発生する。なお、ローサイドトランジスタＭ２に代えて、ショットキーダイオードなどの整流素子を設けてもよい。
ハイサイドトランジスタＭ１として、Ｎチャンネル（あるいはＮＰＮ型）のトランジスタを用いることがある。この場合、ハイサイドトランジスタＭ１をターンオンするためには、そのゲートに、入力電圧ＶＩＮより高いゲート電圧ＶＨＧを与える必要がある。入力電圧ＶＩＮより高いゲート電圧ＶＨＧを生成するために、ブートストラップ回路が利用される。
ブートストラップ端子（ＢＳＴ）と、ＳＷ端子の間には、ブートストラップキャパシタＣＢＳＴが接続される。ブートストラップ回路用の電源回路１１０は、定電圧ＶＤＤを生成する。定電圧ＶＤＤは、ハイサイドトランジスタＭ１のゲートソース間のしきい値電圧ＶＧＳ（ｔｈ）より高く定められる。定電圧ＶＤＤは、ダイオードＤ１およびＢＳＴ端子を介して、ブートストラップキャパシタＣＢＳＴに印加される。
ＳＷ端子がロー（０Ｖ）の状態では、ブートストラップキャパシタＣＢＳＴが、ΔＶ＝ＶＤＤ－Ｖｆで充電される。ＶｆはダイオードＤ１の順電圧である。ＢＳＴ端子の電圧ＶＢＳＴは、ＶＳＷ＋ΔＶとなる。ＢＳＴ端子の電圧ＶＢＳＴは、ハイサイドドライバ１０２の上側の電源端子に供給される。ハイサイドドライバ１０２の接地側端子は、ＳＷ端子と接続される。ハイサイドドライバ１０２は、制御信号ＳＨがオンレベル（たとえばハイ）のときにＶＢＳＴを、オフレベル（たとえばロー）のときにＶＳＷを出力する。
特開２０２０－１９５２６１号公報
ダイオードＤ１に代えて、ブートストラップスイッチを用いる構成もある。ブートストラップスイッチは、ローサイドトランジスタＭ２がオンの期間、オンとなり、ローサイドトランジスタＭ２がオフの期間、オフとなる。
ブートストラップスイッチは、ＰチャンネルＭＯＳ（Metal Oxide Semiconductor Field Effect Transistor）トランジスタで構成される。この場合、ＰチャンネルＭＯＳトランジスタのソースは、ＢＳＴ端子と接続される。すなわちＰチャンネルＭＯＳトランジスタのソース電圧は、ＢＳＴ端子のＶＢＳＴであるから、スイッチング回路１００Ｒのスイッチングと連動して変動する。このＰチャンネルＭＯＳトランジスタを適切に駆動するために、レベルシフタが必要となる。このレベルシフタの応答速度が遅いと、ブートストラップスイッチが誤動作する。
本開示は係る状況においてなされたものであり、その例示的な目的のひとつは、ブートストラップスイッチを適切に駆動可能なスイッチング回路の提供にある。
本開示のある態様は、スイッチング回路に関する。スイッチング回路は、入力端子と、スイッチング端子と、接地端子と、ブートストラップ端子と、入力端子とスイッチング端子の間に接続されたハイサイドトランジスタと、スイッチング端子と接地端子の間に接続されたローサイドトランジスタと、スイッチング端子とブートストラップ端子の間に接続されたブートストラップキャパシタと、定電圧ラインとブートストラップ端子の間に接続されたＰＭＯＳトランジスタを含むブートストラップスイッチと、ローサイドトランジスタがオンの期間、ブートストラップスイッチをオンし、ローサイドトランジスタがオフの期間、ブートストラップスイッチをオフするドライバ回路と、を備える。ドライバ回路は、制御信号をレベルシフトするレベルシフタと、レベルシフタの出力に応じてＰＭＯＳトランジスタを駆動するバッファと、を含む。レベルシフタは、出力ラインと、ブートストラップ端子と出力ラインの間に接続された第１抵抗と、ドレインが出力ラインに接続され、制御信号がオンレベルのときにオンとなる第１トランジスタと、第１トランジスタのソースと接地の間に接続された第２抵抗と、第１端がブートストラップ端子と接続された第３抵抗と、ドレインが第３抵抗の第２端と接続され、制御信号がオフレベルのときにオンとなる第２トランジスタと、第２トランジスタのソースと接地の間に接続され、制御信号がオンレベルのときにオンとなる第３トランジスタと、第３トランジスタと並列に接続された第１キャパシタと、ソースがブートストラップ端子と接続され、ドレインが出力ラインと接続され、ゲートが第２トランジスタのドレインと接続された第４トランジスタと、を含む。
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本開示のある態様によれば、ブートストラップスイッチを適切に駆動できる。
図１は、スイッチング回路の回路図である。 図２は、実施形態１に係るスイッチング回路の回路図である。 図３は、実施形態に係る制御回路の回路図である。 図４は、比較技術１に係る制御回路の回路図である。 図５は、比較技術１に係る制御回路の動作波形図である。 図６は、比較技術２に係る制御回路の回路図である。 図７は、制御信号ＢＳＴ＿ＯＮがオンレベルのときの制御回路の等価回路図である。 図８は、制御信号ＢＳＴ＿ＯＮがオフレベルのときの制御回路の等価回路図である。 図９は、変形例に係る制御回路の回路図である。 図１０は、ＤＣ／ＤＣコンバータの回路図である。
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
一実施形態に係るスイッチング回路は、入力端子と、スイッチング端子と、接地端子と、ブートストラップ端子と、入力端子とスイッチング端子の間に接続されたハイサイドトランジスタと、スイッチング端子と接地端子の間に接続されたローサイドトランジスタと、スイッチング端子とブートストラップ端子の間に接続されたブートストラップキャパシタと、定電圧ラインとブートストラップ端子の間に接続されたＰＭＯＳトランジスタを含むブートストラップスイッチと、ローサイドトランジスタがオンの期間、ブートストラップスイッチをオンし、ローサイドトランジスタがオフの期間、ブートストラップスイッチをオフするドライバ回路と、を備える。ドライバ回路は、制御信号をレベルシフトするレベルシフタと、レベルシフタの出力に応じてＰＭＯＳトランジスタを駆動するバッファと、を含む。レベルシフタは、出力ラインと、ブートストラップ端子と出力ラインの間に接続された第１抵抗と、ドレインが出力ラインに接続され、制御信号がオンレベルのときにオンとなる第１トランジスタと、第１トランジスタのソースと接地の間に接続された第２抵抗と、第１端がブートストラップ端子と接続された第３抵抗と、ドレインが第３抵抗の第２端と接続され、制御信号がオフレベルのときにオンとなる第２トランジスタと、第２トランジスタのソースと接地の間に接続され、制御信号がオンレベルのときにオンとなる第３トランジスタと、第３トランジスタと並列に接続された第１キャパシタと、ソースがブートストラップ端子と接続され、ドレインが出力ラインと接続され、ゲートが第２トランジスタのドレインと接続された第４トランジスタと、を含む。
制御信号がオンレベル（ハイ）となると、第１トランジスタがオンとなり、出力ラインの電圧はローとなり、ブートストラップスイッチはオンとなる。このとき、第２トランジスタはオフ、第３トランジスタはオンとなり、第１キャパシタが放電され、その電圧が０となる。制御信号がオフレベル（ロー）に遷移すると、第１トランジスタがターンオフし、出力ラインは、第１抵抗によりプルアップされる。第１抵抗によるプルアップにより、出力ラインの電圧は、ブートストラップ端子の電圧に向かって上昇しようとするが、第１抵抗の抵抗値によって、その変化速度は制限される。上記構成では、第３トランジスタがオフし、第２トランジスタがオンすることで、第１キャパシタが充電される。この充電電流は、第２トランジスタのドレインから供給されるため、第２トランジスタのドレイン電圧、つまり第４トランジスタのゲート電圧は速やかに低下し、これにより第４トランジスタがターンオンする。この第４トランジスタのインピーダンスは、第１抵抗のインピーダンスより低いため、第４トランジスタによって出力ラインの電圧を急峻に上昇させることができ、ブートストラップスイッチを速やかにターンオフすることができる。
スイッチング端子の電圧が上昇したとき、第１トランジスタのドレイン電圧が追従できないと、ブートストラップスイッチが誤ってターンオンするおそれがある。上記構成では、第１トランジスタのドレイン電圧が遅れる状況において、第２トランジスタのドレイン電圧、つまり第４トランジスタのゲート電圧も遅れるため、第４トランジスタがオンとなる。これにより、出力ラインの電圧をハイに維持できるため、ブートストラップスイッチが誤ってターンオンするのを防止できる。つまり、スイッチング端子の遷移時にブートストラップスイッチがオフとなるため、安全に動作する。
一実施形態において、レベルシフタは、第２トランジスタのドレイン電圧の変化速度は、出力ラインの電圧の変化速度より低くなるように構成されてもよい。これにより、スイッチング端子の電圧が遷移する際に、第４トランジスタのオフ状態をより確実に維持できるようになり、ブートストラップスイッチの誤ったターンオンを防止できる。
一実施形態において、第３抵抗の抵抗値は第１抵抗の抵抗値より大きくてもよい。これにより、スイッチング端子の電圧が遷移する際に、第４トランジスタのオフ状態をより確実に維持できるようになり、ブートストラップスイッチの誤ったターンオンを防止できる。
一実施形態において、第２トランジスタのサイズは、第１トランジスタのサイズより大きくてもよい。これにより、スイッチング端子の電圧が遷移する際に、第４トランジスタのオフ状態をより確実に維持できるようになり、ブートストラップスイッチの誤ったターンオンを防止できる。
一実施形態において、レベルシフタは、第２トランジスタのドレインに接続された第２キャパシタをさらに含んでもよい。これにより、スイッチング端子の電圧が遷移する際に、第４トランジスタのオフ状態をより確実に維持できるようになり、ブートストラップスイッチの誤ったターンオンを防止できる。
一実施形態において、スイッチング回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
一実施形態に係るＤＣ／ＤＣコンバータの制御回路は、上述のいずれかのスイッチング回路と、ＤＣ／ＤＣコンバータの状態が目標状態に近づくように、スイッチング回路をフィードバック制御するフィードバックコントローラと、を備えてもよい。
（実施形態）
以下、好適な実施形態について図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
図２は、実施形態１に係るスイッチング回路２００の回路図である。スイッチング回路２００は、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２、ハイサイドドライバ２０２、ローサイドドライバ２０４、ブートストラップキャパシタＣＢＳＴ、ブートストラップスイッチＳＷ１、電源回路２１０、ドライバ回路２２０を備える。
スイッチング回路２００の構成部品のうち、ブートストラップキャパシタＣＢＳＴは外付けされており、残りの部品は集積回路である制御回路３００に集積化される。なお、ハイサイドトランジスタＭ１やローサイドトランジスタＭ２にディスクリート素子を採用して、制御回路３００に外付けしてもよい。
入力（ＶＩＮ）端子には、外部からの直流電圧（入力電圧）ＶＩＮが供給される。接地（ＧＮＤ）端子は接地される。スイッチング（ＳＷ）端子には、図示しない負荷やインダクタ、トランスが接続される。スイッチング回路２００は、スイッチング端子ＳＷに、ハイ（ＶＩＮ）とロー（ＶＧＮＤ）の間を遷移するスイッチング信号ＶＳＷを発生する。
ブートストラップ（ＢＳＴ）端子とＳＷ端子の間には、ブートストラップキャパシタＣＢＳＴが外付けされる。ハイサイドトランジスタＭ１は、ＶＩＮ端子とＳＷ端子の間に設けられる。ローサイドトランジスタＭ２は、ＳＷ端子とＧＮＤ端子の間に設けられる。
この実施形態では、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２をＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）としたがトランジスタの種類は限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタを用いることもできる。ハイサイドドライバ２０２は、ハイサイドパルスＳＨにもとづいてハイサイドトランジスタＭ１を駆動する。ハイサイドドライバ２０２の電源側端子はＢＳＴ端子と接続され、電圧ＶＢＳＴを受ける。ハイサイドドライバ２０２の接地側端子は、ＳＷ端子と接続され、スイッチング電圧ＶＳＷを受ける。ローサイドドライバ２０４はローサイドパルスＳＬにもとづいてローサイドトランジスタＭ２を駆動する。
電源回路２１０は、ブートストラップ用の電源電圧ＶＤＤを生成し、定電圧ライン２１２に供給する。電源回路２１０の構成は特に限定されず、たとえばリニアレギュレータであってもよい。この電源電圧ＶＤＤは、制御回路３００の外部の電源回路において生成してもよい。
ブートストラップスイッチＳＷ１は、定電圧ライン２１２とＢＳＴ端子の間に接続される。ブートストラップスイッチＳＷ１はＰＭＯＳトランジスタであり、そのソースは、ＢＳＴ端子と接続され、そのドレインは定電圧ライン２１２と接続されている。
ドライバ回路２２０は、制御信号ＢＳＴ＿ＯＮに応じて、ブートストラップスイッチＳＷ１を駆動する。具体的には、ローサイドトランジスタＭ２がオンの期間、つまりスイッチング電圧ＶＳＷがロー（０Ｖ）の期間、ブートストラップスイッチＳＷ１がオンとなり、ローサイドトランジスタＭ２がオフの期間、つまり、スイッチング電圧ＶＳＷがハイ（ＶＩＮ）またはスイッチング端子ＳＷがハイインピーダンスの区間、ブートストラップスイッチＳＷ１はオフである。したがって、制御信号ＢＳＴ＿ＯＮの論理レベルは、ローサイドトランジスタＭ２に対する制御信号ＳＬと同じである。
ドライバ回路２２０は、レベルシフタ２３０およびバッファ２４０を含む。レベルシフタ２３０は、制御信号ＢＳＴ＿ＯＮをレベルシフトする。バッファ２４０はレベルシフト後の制御信号ＢＳＴ＿ＯＮ＿ＬＶＳにもとづいて、ブートストラップスイッチＳＷ１を駆動する。
以上がスイッチング回路２００の構成である。続いてドライバ回路２２０の具体的な構成を説明する。
図３は、実施形態に係る制御回路３００の回路図である。レベルシフタ２３０の出力ライン２３２は、バッファ２４０の入力ノードと接続される。レベルシフタ２３０は、第１トランジスタＭ３１～第４トランジスタＭ３４、第１抵抗Ｒ３１～第３抵抗Ｒ３３、第１キャパシタＣ３１、インバータＩＮＶ３１，ＩＮＶ３２を備える。
第１抵抗Ｒ３１は、ＢＳＴ端子と出力ライン２３２の間に接続される。第１トランジスタＭ３１は、ＮＭＯＳトランジスタであり、そのドレインが出力ライン２３２に接続され、そのゲートは、制御信号ＢＳＴ＿ＯＮがオンレベル（ハイ）のときにオンとなるように接続される。この例では、第１トランジスタＭ３１のゲートには、制御信号ＢＳＴ＿ＯＮと同じ論理レベルを有するインバータＩＮＶ３２の出力信号が入力される。第２抵抗Ｒ３２は、第１トランジスタＭ３１のソースと接地の間に接続される。
第３抵抗Ｒ３３は、その第１端がＢＳＴ端子と接続される。第２トランジスタＭ３２は、ＮＭＯＳトランジスタであり、そのドレインが第３抵抗Ｒ３３の第２端と接続され、そのゲートは、制御信号ＢＳＴ＿ＯＮがオフレベルのときにオンとなるように接続される。この例では、第２トランジスタＭ３２のゲートには、制御信号ＢＳＴ＿ＯＮと反対の論理レベルを有するインバータＩＮＶ３１の出力信号が入力される。第３トランジスタＭ３３は、ＮＭＯＳトランジスタであり、第２トランジスタＭ３２のソースと接地の間に接続され、そのゲートは、制御信号ＢＳＴ＿ＯＮがオンレベルのときにオンとなるように接続される。この例では、第３トランジスタＭ３３のゲートには、制御信号ＢＳＴ＿ＯＮと同じ論理レベルを有するインバータＩＮＶ３２の出力信号が入力される。
第１キャパシタＣ３１は、第３トランジスタＭ３３と並列に接続される。すなわち第１キャパシタＣ３１の第１端は接地され、その第２端は、第３トランジスタＭ３３のドレインと接続される。
第４トランジスタＭ３４は、ＰＭＯＳトランジスタであり、そのソースがＢＳＴ端子と接続され、そのドレインが出力ライン２３２と接続される。第４トランジスタＭ３４のゲートは、第２トランジスタＭ３２のドレインと接続される。
バッファ２４０は、たとえば２個のインバータ２４２，２４４を含む。
以上がスイッチング回路２００の構成である。スイッチング回路２００の利点は、比較技術との対比によって一層明確となる。そこでスイッチング回路２００の動作を説明する前に、本発明者が検討した比較技術について説明する。
図４は、比較技術１に係る制御回路３００Ｒの回路図である。ドライバ回路２２０Ｒは、レベルシフタ２３０Ｒおよびバッファ２４０を含む。
レベルシフタ２３０Ｒは、抵抗Ｒ４１、ＮＭＯＳトランジスタＭ４１、抵抗Ｒ４２、インバータＩＮＶ４１，ＩＮＶ４２を含む。制御信号ＢＳＴ＿ＯＮがオンレベル（ハイ）となると、ＮＭＯＳトランジスタＭ４１がオンとなる。その結果、ＮＭＯＳトランジスタＭ４１に流れる電流によって、出力ライン２３２の電荷が放電され、出力ライン２３２の電圧ＢＳＴ＿ＯＮ＿ＬＶＳがローとなる。
制御信号ＢＳＴ＿ＯＮがオフレベル（ロー）となると、ＮＭＯＳトランジスタＭ４１がオフとなる。その結果、抵抗Ｒ４１に流れる電流によって、出力ライン２３２に電荷が供給され、出力ライン２３２の電圧ＢＳＴ＿ＯＮ＿ＬＶＳがハイとなる。
ＮＭＯＳトランジスタＭ４１のドレインには、対ソース間の容量と、対基板間の容量を含む寄生容量Ｃ４１が存在する。この寄生容量Ｃ４１と抵抗Ｒ４１がＣＲ回路を形成しており、その時定数によって、ブートストラップスイッチＳＷ１をターンオフ時間が制限される。つまり、高速なスイッチングが難しい（課題１）。
また、スイッチング端子ＳＷの電圧ＶＳＷが上昇する際に、ＢＳＴ端子の電圧ＶＢＳＴも電圧ＶＳＷに追従して上昇する。一方、トランジスタＭ４１のドレイン電圧、つまり出力ライン２３２の電圧は、トランジスタＭ４１の寄生容量Ｃ４１の影響で、スイッチング電圧ＶＳＷおよびＢＳＴ端子の電圧ＶＳＷに追従できずに、遅れて上昇する。これにより、ブートストラップスイッチＳＷ１が誤ってオンしてしまうおそれがある（課題２）。
図５は、比較技術１に係る制御回路３００Ｒの動作波形図である。制御信号ＢＳＴ＿ＯＮは、ローサイドトランジスタがオンであるときに、ハイをとるものとする。そうすると、ＢＳＴ＿ＯＮ信号がローに切り替わってからブートストラップスイッチＳＷ１がターンオフするまでには遅延があるため、スイッチング電圧ＶＳＷが上昇している間にも、ブートストラップスイッチＳＷ１がオンを維持し続ける場合がある。そうすると、ＢＳＴ端子から定電圧ライン２１２に対して逆流電流が発生し、ＢＳＴ端子とＳＷ端子間の電圧が変動したり、電源電圧ＶＤＤがオーバーシュートするという問題が生じうる（課題３）。
図６は、比較技術２に係る制御回路３００Ｓの回路図である。ドライバ回路２２０Ｓは、レベルシフタ２３０Ｓおよびバッファ２４０を含む。レベルシフタ２３０Ｓは、おトランジスタＭ５１～Ｍ５６、抵抗Ｒ５１，Ｒ５２、インバータＩＮＶ１，ＩＮＶ２を含む。この構成は、図５のレベルシフタ２３０Ｒに比べて高速であるため、上述した課題１～３を解決することができる。ところが、トランジスタＭ５３，Ｍ５４，Ｍ５５，Ｍ５６を高耐圧素子で構成する必要があるため、チップ面積が大きくなり、コストが高くなるという問題がある。
実施形態に戻り、制御回路３００の動作を説明する。
図７は、制御信号ＢＳＴ＿ＯＮがオンレベル（ハイ）のときの制御回路３００の等価回路図である。
制御信号ＢＳＴ＿ＯＮがオンレベル（ハイ）となると、第１トランジスタＭ３１がオンとなる。これにより、第１トランジスタＭ３１および第２抵抗Ｒ３２の経路で電流Ｉ１が流れ、出力ライン２３２および第１トランジスタＭ３１の電荷が放電され、第１トランジスタＭ３１のドレイン電圧ＶＤ１、つまり出力ライン２３２の電圧ＢＳＴ＿ＯＮ＿ＬＶＳはローとなる。これにより、ブートストラップスイッチＳＷ１はオンとなる。
一方、第２トランジスタＭ３２がオフであるから、第２トランジスタＭ３２のドレインは抵抗Ｒ３３によってプルアップされる。これにより、ドレイン電圧ＶＤ２はハイ（ＶＢＳＴ）となり、第４トランジスタＭ３４はオフとなる。
このとき、第２トランジスタＭ３２はオフ、第３トランジスタＭ３３はオンとなる。第３トランジスタＭ３３がオンすることで、第１キャパシタＣ３１が放電され、第１キャパシタＣ３１の電圧ＶＣ３１が０Ｖとなる。
図８は、制御信号ＢＳＴ＿ＯＮがオフレベル（ロー）のときの制御回路３００の等価回路図である。制御信号ＢＳＴ＿ＯＮがオフレベル（ロー）に遷移すると、第１トランジスタＭ３１がターンオフし、出力ライン２３２は、第１抵抗Ｒ３１によりプルアップされる。第１抵抗Ｒ３１によるプルアップにより、第１トランジスタＭ３１のドレイン電圧ＶＤ１つまり出力ライン２３２の電圧ＢＳＴ＿ＯＮ＿ＬＶＳは、ＢＳＴ端子の電圧ＶＢＳＴに向かって上昇しようとするが、第１抵抗Ｒ３１に流れる電流が、電圧ＢＳＴ＿ＯＮ＿ＬＶＳの上昇に寄与する割合は小さく、以下で説明するように、第４トランジスタＭ３４に流れる電流によって、電圧ＢＳＴ＿ＯＮ＿ＬＶＳが上昇する。
制御信号ＢＳＴ＿ＯＮがオフレベルのとき、第３トランジスタＭ３３がオフし、第２トランジスタＭ３２がオンすることで、第２トランジスタＭ３２に流れる電流Ｉ２によって第１キャパシタＣ３１が充電される。この充電電流Ｉ２は、第２トランジスタＭ３２のドレインから供給されるため、第２トランジスタＭ３２のドレイン電圧ＶＤ２、つまり第４トランジスタＭ３４のゲート電圧は速やかに低下し、これにより第４トランジスタＭ３４が瞬時にターンオンする。この第４トランジスタＭ３４のインピーダンスは、第１抵抗Ｒ３１のインピーダンスより低いため、第４トランジスタＭ３４に流れる電流Ｉ４によって、出力ライン２３２および第１トランジスタＭ３１のドレインの容量が充電され、これによりドレイン電圧ＶＤ１すなわち出力ライン２３２の電圧ＢＳＴ＿ＯＮ＿ＬＶＳを急峻に上昇させることができ、ブートストラップスイッチＳＷ１を速やかにターンオフすることができる。
以上がスイッチング回路２００の動作である。
この構成によれば、ブートストラップスイッチＳＷ１を高速にスイッチングできるため、上述の課題１および課題３を解決することができる。
ここで、第１トランジスタＭ３１と第２トランジスタＭ３２は同種類の素子で構成され、ドレインには同様に寄生容量が付く。スイッチング電圧ＶＳＷが上昇した場合に、第１トランジスタＭ３１のドレイン電圧が追従できない懸念があるが、第２トランジスタＭ３２のドレイン電圧も同様に追従できないため、第４トランジスタＭ３４がオンとなり、出力ライン２３２はＢＳＴ端子の電圧ＶＢＳＴに固定される。これにより、スイッチング電圧ＶＳＷの遷移時にはブートストラップスイッチＳＷ１はオフとすることができる。つまり、課題２も解決することができる。
図３のうち、第１トランジスタＭ３１と第２トランジスタＭ３２のみを高耐圧素子で構成すればよく、その他は低耐圧素子で構成することができる。したがって、比較技術１（図４）に比べればチップ面積は大きくなるが、比較技術２（図６）に比べてチップ面積を小さくできる。
続いてスイッチング回路２００のより好ましい構成や変形例を説明する。
第２トランジスタＭ３２のドレイン電圧ＶＤ２の変化速度（第４トランジスタＭ３４のゲート電圧）は、第１トランジスタＭ３１のドレイン電圧ＶＤ１（出力ライン２３２の電圧）の変化速度より低くなるように構成するとよい。これにより、スイッチング電圧ＶＳＷの上昇時に、出力ライン２３２の電圧よりも、第２トランジスタＭ３２のドレイン電圧（第４トランジスタＭ３４のドレイン）の方が遅れて上昇するため、第４トランジスタＭ３４を確実にオンすることができる。これにより課題２の解決をより確実なものとできる。
たとえば、第３抵抗Ｒ３３の抵抗値を第１抵抗Ｒ３１の抵抗値より大きくしてもよい。
あるいは、第２トランジスタＭ３２のサイズを、第１トランジスタＭ３１のサイズより大きくしてもよい。これにより、第２トランジスタＭ３２のドレインの寄生容量の方が、第１トランジスタＭ３１のドレインの寄生容量よりも大きくなるため、第２トランジスタＭ３２のドレイン電圧の変化速度を相対的に低くすることができる。
図９は、変形例に係る制御回路３００Ａの回路図である。レベルシフタ２３０Ａは、第２トランジスタＭ３２のドレインと接続された第２キャパシタＣ３２を備える。この第２キャパシタＣ３２によって、第２トランジスタＭ３２のドレイン電圧ＶＤ２の変化速度（第４トランジスタＭ３４のゲート電圧）を、第１トランジスタＭ３１のドレイン電圧ＶＤ１（出力ライン２３２の電圧）の変化速度より低くできる。
続いて、スイッチング回路２００の用途を説明する。スイッチング回路２００は、たとえばＤＣ／ＤＣコンバータに利用できる。図１０は、ＤＣ／ＤＣコンバータ５００の回路図である。ＤＣ／ＤＣコンバータ５００は、制御回路４００と、ブートストラップキャパシタＣＢＳＴ、インダクタＬ１、出力キャパシタＣ１、抵抗Ｒ１１，Ｒ１２を備える。制御回路３００は、ひとつの半導体基板に集積化された機能ＩＣである。
このＤＣ／ＤＣコンバータ５００は、定電圧出力であり、図示しない負荷に、所定のレベルに安定化された出力電圧ＶＯＵＴを供給する。制御回路３００のフィードバック（ＦＢ）端子には、ＤＣ／ＤＣコンバータ５００の出力電圧ＶＯＵＴを、抵抗Ｒ１１，Ｒ１２によって分圧して得られるフィードバック信号ＶＦＢが入力される。定電流出力のコンバータでは、出力電流に応じたフィードバック信号ＶＦＢがフィードバックされる。
パルス変調器４１０は、フィードバック信号ＶＦＢが目標値ＶＲＥＦに近づくように、ハイサイドトランジスタＭ１のオンオフを指示するパルス信号ＳＰＷＭを生成する。ロジック回路４２０は、パルス信号ＳＰＷＭに応じて、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２それぞれを制御するためのパルス信号ＳＰＷＭＨ，ＳＰＷＭＬを生成する。ハイサイドのパルス信号ＳＰＷＭＨは、レベルシフタ５０４によってハイサイドパルスＳＨに変換され、ハイサイドドライバ２０２に供給される。ローサイドのパルス信号ＳＰＷＭＬは、ローサイドパルスＳＬとしてローサイドドライバ２０４に供給される。
スイッチング回路２００の用途はＤＣ／ＤＣコンバータに限定されず、インバータやコンバータなどの電力変換器などにも利用可能であり、あるいはモータドライバにも適用可能である。
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示または本発明の範囲に含まれることは当業者に理解されるところである。
１００ スイッチング回路
Ｍ１ ハイサイドトランジスタ
Ｍ２ ローサイドトランジスタ
ＣＢＳＴ ブートストラップキャパシタ
２００ スイッチング回路
２０２ ハイサイドドライバ
２０４ ローサイドドライバ
２１０ 電源回路
２１２ 定電圧ライン
２２０ ドライバ回路
２３０ レベルシフタ
２３２ 出力ライン
Ｒ３１ 第１抵抗
Ｒ３２ 第２抵抗
Ｒ３３ 第３抵抗
Ｍ３１ 第１トランジスタ
Ｍ３２ 第２トランジスタ
Ｍ３３ 第３トランジスタ
Ｍ３４ 第４トランジスタ
Ｃ３１ 第１キャパシタ
Ｃ３２ 第２キャパシタ
２４０ バッファ
２４２，２４４ インバータ
３００ 制御回路
ＳＷ１ ブートストラップスイッチ
５００ 降圧ＤＣ／ＤＣコンバータ

Claims (8)

  1. 入力端子と、
    スイッチング端子と、
    接地端子と、
    ブートストラップ端子と、
    前記入力端子と前記スイッチング端子の間に接続されたハイサイドトランジスタと、
    前記スイッチング端子と前記接地端子の間に接続されたローサイドトランジスタと、
    前記スイッチング端子と前記ブートストラップ端子の間に接続されたブートストラップキャパシタと、
    定電圧ラインと前記ブートストラップ端子の間に接続されたＰＭＯＳトランジスタを含むブートストラップスイッチと、
    前記ローサイドトランジスタがオンの期間、前記ブートストラップスイッチをオンし、前記ローサイドトランジスタがオフの期間、前記ブートストラップスイッチをオフするドライバ回路と、
    を備え、
    前記ドライバ回路は、
    制御信号をレベルシフトするレベルシフタと、
    前記レベルシフタの出力に応じて前記ＰＭＯＳトランジスタを駆動するバッファと、
    を含み、
    前記レベルシフタは、
    出力ラインと、
    前記ブートストラップ端子と前記出力ラインの間に接続された第１抵抗と、
    ドレインが前記出力ラインに接続され、前記制御信号がオンレベルのときにオンとなる第１トランジスタと、
    前記第１トランジスタのソースと接地の間に接続された第２抵抗と、
    第１端が前記ブートストラップ端子と接続された第３抵抗と、
    ドレインが前記第３抵抗の第２端と接続され、前記制御信号がオフレベルのときにオンとなる第２トランジスタと、
    前記第２トランジスタのソースと前記接地の間に接続され、前記制御信号が前記オンレベルのときにオンとなる第３トランジスタと、
    前記第３トランジスタと並列に接続された第１キャパシタと、
    ソースが前記ブートストラップ端子と接続され、ドレインが前記出力ラインと接続され、ゲートが前記第２トランジスタのドレインと接続された第４トランジスタと、
    を含む、スイッチング回路。
  2. 前記第２トランジスタのドレイン電圧の変化速度は、前記出力ラインの電圧の変化速度より低くなるように構成される、請求項１に記載のスイッチング回路。
  3. 前記第３抵抗の抵抗値は前記第１抵抗の抵抗値より大きい、請求項１または２に記載のスイッチング回路。
  4. 前記第２トランジスタのサイズは、前記第１トランジスタのサイズより大きい、請求項１または２に記載のスイッチング回路。
  5. 前記レベルシフタは、
    前記第２トランジスタの前記ドレインに接続された第２キャパシタをさらに含む、請求項１から４のいずれかに記載のスイッチング回路。
  6. ひとつの半導体基板に一体集積化される、請求項１から５のいずれかに記載のスイッチング回路。
  7. ＤＣ／ＤＣコンバータの制御回路であって、
    請求項１から６のいずれかに記載のスイッチング回路と、
    前記ＤＣ／ＤＣコンバータの状態が目標状態に近づくように、前記スイッチング回路をフィードバック制御するフィードバックコントローラと、
    を備える、制御回路。
  8. 請求項７に記載の制御回路を備える、ＤＣ／ＤＣコンバータ。
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