JP5669634B2 - 定電流回路 - Google Patents

Description

本発明は、定電流回路に関する。

従来の定電流回路について説明する。図８は、従来の定電流回路を示す回路図である。

ＰＭＯＳトランジスタ５１とＰＭＯＳトランジスタ５２は、等しいＫ値及び等しい閾値電圧を有する。また、ＮＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４は、等しいＫ値及び異なる閾値電圧を有する。ＰＭＯＳトランジスタ５１とＰＭＯＳトランジスタ５２は、カレントミラー回路を構成するので、等しい電流Ｉ０を流す。ここで、ＮＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４は、ゲート電圧共通のカレントミラー回路を構成し、等しい電流Ｉ０を流し、等しいＫ値を有している。従って、ＮＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４の閾値電圧の差分電圧が抵抗５５に発生する。この差分電圧及び抵抗５５の抵抗値に基づき、定電流である電流Ｉ０が抵抗５５に流れる。ＮＭＯＳトランジスタ５３の閾値電圧をＶｔｎ５３とし、ＮＭＯＳトランジスタ５４の閾値電圧をＶｔｎ５４とし、抵抗５５の抵抗値をＲとすると、電流Ｉ０について、式（７）が成立する（例えば、特許文献１参照）。
Ｉ０＝（Ｖｔｎ５３−Ｖｔｎ５４）／Ｒ・・・（７）

特公平０３−０１５８５４号公報（図１）

電子機器やＩＣの低消費電流化により、定電流回路は小さな電流を流すことを要求される。従来の定電流回路は、抵抗５５の抵抗値を高くすることにより、定電流である電流Ｉ０を小さくする。例えば、Ｖｔｎ５３−Ｖｔｎ５４が１００ｍＶのときに、電流Ｉ０を１０ｎＡにする場合、式７より抵抗５５の抵抗値は１０ＭΩになる。従って、従来の定電流回路は、電流Ｉ０を小さくすると、抵抗５５の面積が大きくなってしまう、と言う課題があった。

本発明は、上記課題に鑑みてなされ、面積の小さい定電流回路を提供する。

本発明は、上記課題を解決するため、ソースが第一電源端子に接続される、第一の第一導電型ＭＯＳトランジスタと、ゲートが前記第一の第一導電型ＭＯＳトランジスタのゲートに接続され、ドレインに第一の定電流が流れる、第二の第一導電型ＭＯＳトランジスタと、ドレインが前記第二の第一導電型ＭＯＳトランジスタのソースに接続され、ソースが前記第一電源端子に接続され、強反転領域の非飽和領域で動作する、第三の第一導電型ＭＯＳトランジスタと、ゲートとドレインが前記第一の第一導電型ＭＯＳトランジスタのゲートと前記第二の第一導電型ＭＯＳトランジスタのゲートとに接続され、ソースが前記第一の第一導電型ＭＯＳトランジスタのドレインに接続され、ドレインに前記第一の定電流に比例する第二の定電流が流れる、第四の第一導電型ＭＯＳトランジスタと、ゲートとドレインが前記第三の第一導電型ＭＯＳトランジスタのゲートに接続され、ソースが前記第一の第一導電型ＭＯＳトランジスタのドレインと前記第四の第一導電型ＭＯＳトランジスタのソースとに接続され、ドレインに前記第一の定電流に比例する第三の定電流が流れる、第五の第一導電型ＭＯＳトランジスタと、を備えることを特徴とする定電流回路を提供する。

本発明の定電流回路は、強反転領域の非飽和領域で動作する第三の第一導電型ＭＯＳトランジスタの高い抵抗値のオン抵抗により、定電流を小さくする。第三の第一導電型ＭＯＳトランジスタの面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることが可能である。

本実施形態の定電流回路を示す回路図である。 本実施形態の定電流回路の他の例を示す回路図である。 本実施形態の定電流回路の他の例を示す回路図である。 本実施形態の定電流回路の他の例を示す回路図である。 本実施形態の定電流回路の他の例を示す回路図である。 本実施形態の定電流回路の他の例を示す回路図である。 本実施形態の定電流回路の他の例を示す回路図である。 従来の定電流回路を示す回路図である。

以下、本実施形態の定電流回路を、図面を参照して説明する。
まず、定電流回路の構成について説明する。図１は、本実施形態の定電流回路を示す回路図である。
本実施形態の定電流回路は、ＮＭＯＳトランジスタ１１〜１５を備える。

ＮＭＯＳトランジスタ１１は、ゲートは第２ノードＮ２に接続され、ソースは接地端子に接続される。ＮＭＯＳトランジスタ１２は、ゲートは第２ノードＮ２とＮＭＯＳトランジスタ１１のゲートとに接続され、ドレインは第１ノードＮ１に接続される。ＮＭＯＳトランジスタ１３は、ゲートは第３ノードＮ３に接続され、ドレインはＮＭＯＳトランジスタ１２のソースに接続され、ソースは接地端子に接続される。ＮＭＯＳトランジスタ１４は、ゲートはドレインと第２ノードＮ２とＮＭＯＳトランジスタ１１のゲートとＮＭＯＳトランジスタ１２のゲートとに接続され、ソースはＮＭＯＳトランジスタ１１のドレインに接続される。ＮＭＯＳトランジスタ１５は、ゲートはドレインと第３ノードＮ３とＮＭＯＳトランジスタ１３のゲートとに接続され、ソースはＮＭＯＳトランジスタ１１のドレインとＮＭＯＳトランジスタ１４のソースとに接続される。

ここで、各ＮＭＯＳトランジスタのしきい値電圧は等しい。また、ＮＭＯＳトランジスタ１３は強反転領域の非飽和領域（抵抗領域）で動作する。また、第１ノードＮ１及び第２ノードＮ２及び第３ノードＮ３には、それぞれ互いに比例関係にある定電流が流れる。第１ノードＮ１に流れる定電流をＩＲＥＦ、第２ノードＮ２に流れる定電流をＩ２、第３ノードＮ３に流れる定電流をＩ３とする。さらに、定電流Ｉ２と定電流Ｉ３の加算を定電流Ｉ１とする。また、第３ノードＮ３の電圧をＶ３とする。ＮＭＯＳトランジスタ１４のドレインを第４ノードＮ４とし、その電圧をＶ４とする。

次に、本実施形態の定電流ＩＲＥＦについて説明する。
定電流ＩＲＥＦは、第４ノードＮ４電圧Ｖ４と強反転領域の非飽和領域で動作するＮＭＯＳトランジスタ１３のオン抵抗の除算により決定される。これについて、数式を用いて説明する。ＮＭＯＳトランジスタ１１〜１２及びＮＭＯＳトランジスタ１４〜１５が弱反転領域で動作し、ＮＭＯＳトランジスタ１３が強反転領域の非飽和領域（抵抗領域）で動作すると仮定する。ここで、スロープファクタをｎ、ボルツマン定数をｋ、温度をＴ、電子電荷をｑ、ドレイン電流をＩｄ、プロセス依存のパラメータをＩ０、トランジスタのアスペクト比をＫ、閾値電圧をＶｔ、ゲート幅をＷ、ゲート長をＬとすると、弱反転領域のゲート・ソース間電圧Ｖｇｓについて、式（１）が成立する。

ＮＭＯＳトランジスタ１１のゲート・ソース間電圧をＶｇｓ１１、アスペクト比をＫ１１とし、ＮＭＯＳトランジスタ１２のゲート・ソース間電圧をＶｇｓ１２、アスペクト比をＫ１２とし、ＮＭＯＳトランジスタ１４のゲート・ソース間電圧をＶｇｓ１４、アスペクト比をＫ１４とし、ＮＭＯＳトランジスタＫ１５のゲート・ソース間電圧をＶｇｓ１５、アスペクト比をＫ１５とし、ＮＭＯＳトランジスタのしきい値電圧をＶｔｎとすると、式（１）から、電圧Ｖ３及び電圧Ｖ４について、式（２）及び式（３）が成立する。

ＮＭＯＳトランジスタの移動度をμ、単位面積あたりのゲート絶縁膜の容量をＣｏｘとし、ＮＭＯＳトランジスタ１３のアスペクト比をＫ１３とする。すると、強反転領域の非飽和領域で動作するＮＭＯＳトランジスタ１３のオン抵抗の抵抗値Ｒ１３について、式（４）が成立する。

式（１）〜式（４）から、定電流ＩＲＥＦについて、式（５）が成立する。

ここで、Ｉ１＝ＩＲＥＦとし、Ｉ１＝Ｉ２＋Ｉ３の関係を式（５）に代入すると、式（６）が成立する。

本実施形態の定電流回路は、以上のことから、強反転領域の非飽和領域で動作するＮＭＯＳトランジスタ１３の高い抵抗値のオン抵抗により、定電流回路の定電流ＩＲＥＦを小さくする。ＮＭＯＳトランジスタ１３の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。

また、式（６）より、定電流ＩＲＥＦはＭＯＳトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流ＩＲＥＦはばらつかない。

また、式（６）より、定電流ＩＲＥＦは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流ＩＲＥＦは変動しない。
また、図示しないが、接地端子を電源端子とし、ＮＭＯＳトランジスタをＰＭＯＳトランジスタとして構成しても同様の効果が得られる。

［変形例１］
図２は、本実施形態の定電流回路の他の例を示す回路図である。
図１と比較し、ＰＭＯＳトランジスタ３１〜３３が追加されている。

ＰＭＯＳトランジスタ３１のゲートはドレインと第１ノードＮ１とに接続され、ソースは電源端子に接続される。ＰＭＯＳトランジスタ３２のゲートは第１ノードＮ１とＰＭＯＳトランジスタ３１のゲートとに接続され、ドレインは第２ノードＮ２に接続され、ソースは電源端子に接続される。ＰＭＯＳトランジスタ３３のゲートは第１ノードＮ１とＰＭＯＳトランジスタ３１のゲート及びドレインとＰＭＯＳトランジスタ３２のゲートとに接続され、ドレインは第３ノードＮ３に接続され、ソースは電源端子に接続される。

次に、本実施形態の定電流回路の動作について説明する。
ＰＭＯＳトランジスタ３１及び３２は、カレントミラー回路として動作し、定電流ＩＲＥＦに比例する定電流Ｉ２を第２ノードＮ２に供給する。また、ＰＭＯＳトランジスタ３１及び３３は、カレントミラー回路として動作し、定電流ＩＲＥＦに比例する定電流Ｉ３を第３ノードＮ３に供給する。

従って、定電流ＩＲＥＦと定電流Ｉ２と定電流Ｉ３とが比例関係になる。
このため、本実施形態の定電流回路についても式（６）が成立し、強反転領域の非飽和領域で動作するＮＭＯＳトランジスタ１３の高い抵抗値のオン抵抗により、定電流回路の定電流ＩＲＥＦを小さくする。ＮＭＯＳトランジスタ１３の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。

また、式（６）より、定電流ＩＲＥＦはＭＯＳトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流ＩＲＥＦはばらつかない。

また、式（６）より、定電流ＩＲＥＦは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流ＩＲＥＦは変動しない。

［変形例２］
図３は、本実施形態の定電流回路の他の例を示す回路図である。
図１と比較して、ディプレッション型ＮＭＯＳトランジスタ１６とＰＭＯＳトランジスタ３１〜３３とが追加されている。

ディプレッション型ＮＭＯＳトランジスタ１６のゲートは第１ノードＮ１に接続され、ソースは第２ノードＮ２に接続される。ＰＭＯＳトランジスタ３１のゲートはディプレッション型ＮＭＯＳトランジスタ１６のドレインと接続され、ソースは電源端子に接続される。ＰＭＯＳトランジスタ３２のゲートはドレインとディプレッション型ＮＭＯＳトランジスタ１６のドレインとＰＭＯＳトランジスタ３１のゲートとに接続され、ソースは電源端子に接続される。ＰＭＯＳトランジスタ３３のゲートはディプレッション型ＮＭＯＳトランジスタ１６のドレインとＰＭＯＳトランジスタ３１のゲートとＰＭＯＳトランジスタ３２のゲート及びドレインとに接続され、ドレインは第３ノードＮ３に接続され、ソースは電源端子に接続される。

次に、本実施形態の定電流回路の動作について説明する。
ＰＭＯＳトランジスタ３１及び３２は、カレントミラー回路として動作し、第２ノードＮ２に流れる定電流Ｉ２に比例する定電流をＰＭＯＳトランジスタ３１のドレイン電流として流す。ＰＭＯＳトランジスタ３２及び３３は、カレントミラー回路として動作し、定電流Ｉ２に比例する定電流Ｉ３を第３ノードＮ３に供給する。

このとき、ディプレッション型ＮＭＯＳトランジスタ１６による負帰還により第１ノードＮ１が安定化され、第１ノードＮ１を流れる定電流ＩＲＥＦとＰＭＯＳトランジスタ３１のドレイン電流とが等しくなる。具体的には、定電流ＩＲＥＦがＰＭＯＳトランジスタ３１のドレイン電流より大きい時、ディプレッション型ＮＭＯＳトランジスタ１６のゲート電圧は下降する。このとき、ディプレッション型ＮＭＯＳトランジスタ１６のドレイン電流は一定のため、ディプレッション型ＮＭＯＳトランジスタ１６のゲート・ソース間電圧も一定に保たれ、ディプレッション型ＮＭＯＳトランジスタ１６のソース電圧が下降する。このため、ディプレッション型ＮＭＯＳトランジスタ１６のソースと接続されたＮＭＯＳトランジスタ１２のゲート電圧が下降して、定電流ＩＲＥＦが減少する。従って、定電流ＩＲＥＦとＰＭＯＳトランジスタ３１のドレイン電流とが等しくなる。定電流ＩＲＥＦがＰＭＯＳトランジスタ３１のドレイン電流より小さいときも同様に、定電流ＩＲＥＦが増加して、定電流ＩＲＥＦとＰＭＯＳトランジスタ３１のドレイン電流とが等しくなる。

従って、定電流ＩＲＥＦと定電流Ｉ２と定電流Ｉ３とが比例関係になる。
このため、本実施形態の定電流回路についても式（６）が成立し、強反転領域の非飽和領域で動作するＮＭＯＳトランジスタ１３の高い抵抗値のオン抵抗により、定電流回路の定電流ＩＲＥＦを小さくする。ＮＭＯＳトランジスタ１３の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。

また、式（６）より、定電流ＩＲＥＦはＭＯＳトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流ＩＲＥＦはばらつかない。

また、式（６）より、定電流ＩＲＥＦは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流ＩＲＥＦは変動しない。
また、起動時に第２ノードＮ２は低インピーダンスとなり、ディプレッション型ＮＭＯＳトランジスタ１６が電流を供給するため、起動用のスタートアップ回路は不必要である。

［変形例３］
図４は、本実施形態の定電流回路の他の例を示す回路図である。
図１と比較して、ディプレッション型ＮＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７とＰＭＯＳトランジスタ３１〜３３とが追加されている。

ディプレッション型ＮＭＯＳトランジスタ１６のドレインは電源端子に接続され、ソースは第２ノードＮ２に接続される。ＮＭＯＳトランジスタ１７のゲートは第２ノードＮ２に接続され、ドレインはディプレッション型ＮＭＯＳトランジスタ１６のゲートに接続され、ソースは接地端子に接続される。ＰＭＯＳトランジスタ３１のゲートはドレインと第１ノードＮ１とに接続され、ソースは電源端子に接続される。ＰＭＯＳトランジスタ３２のゲートはＰＭＯＳトランジスタ３１のゲートに接続され、ドレインはＮＭＯＳトランジスタ１７のドレインに接続され、ソースは電源端子に接続される。ＰＭＯＳトランジスタ３３のゲートはＰＭＯＳトランジスタ３１のゲートとＰＭＯＳトランジスタ３２のゲートとに接続され、ドレインは第３ノードＮ３に接続され、ソースは電源端子に接続される。

次に、本実施形態の定電流回路の動作について説明する。
ＰＭＯＳトランジスタ３１及び３２は、カレントミラー回路として動作し、第１ノードＮ１に流れる定電流ＩＲＥＦに比例する定電流をＰＭＯＳトランジスタ３２のドレイン電流として流す。ＰＭＯＳトランジスタ３１及び３３は、カレントミラー回路として動作し、定電流ＩＲＥＦに比例する定電流Ｉ３を第３ノードＮ３に供給する。ＮＭＯＳトランジスタ１１及び１７は、カレントミラー回路として動作し、第２ノードＮ２に流れる定電流Ｉ２と定電流Ｉ３との加算電流Ｉ１に比例する定電流をＮＭＯＳトランジスタ１７のドレイン電流として流す。このとき、図３に示された定電流回路と同様に、ディプレッション型ＮＭＯＳトランジスタ１６による負帰還によりディプレッション型ＮＭＯＳトランジスタのゲート電圧が安定化され、ＰＭＯＳトランジスタ３２のドレイン電流とＮＭＯＳトランジスタ１７のドレイン電流とが等しくなる。そのため、定電流Ｉ１と定電流ＩＲＥＦとが比例関係になる。

従って、定電流ＩＲＥＦと定電流Ｉ２と定電流Ｉ３とが比例関係になる。
このため、本実施形態の定電流回路についても式（６）が成立し、強反転領域の非飽和領域で動作するＮＭＯＳトランジスタ１３の高い抵抗値のオン抵抗により、定電流回路の定電流ＩＲＥＦを小さくする。ＮＭＯＳトランジスタ１３の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。

また、式（６）より、定電流ＩＲＥＦはＭＯＳトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流ＩＲＥＦはばらつかない。
また、式（６）より、定電流ＩＲＥＦは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流ＩＲＥＦは変動しない。

また、起動時に第２ノードＮ２は低インピーダンスとなり、ディプレッション型ＮＭＯＳトランジスタ１６が電流を供給するため、起動用のスタートアップ回路は不必要である。
また、電源端子電圧がＮＭＯＳトランジスタ１１のドレイン・ソース間電圧とＮＭＯＳトランジスタ１５のゲート・ソース間電圧とＰＭＯＳトランジスタ３３のドレイン・ソース間電圧との加算電圧よりも高ければ、定電流回路は動作できる。即ち、１つのゲート・ソース間電圧と、２つのドレイン・ソース間電圧で、定電流回路は動作できる。

［変形例４］
図５は、本実施形態の定電流回路の他の例を示す回路図である。
図４と比較して、ディプレッション型ＮＭＯＳトランジスタ１６のゲートの接続先が第１ノードＮ１に変更され、ＰＭＯＳトランジスタ３１のゲートの接続先がＰＭＯＳトランジスタ３２のドレインに変更されている。

次に、本実施形態の定電流回路の動作について説明する。
ＰＭＯＳトランジスタ３１及び３２は、カレントミラー回路として動作し、ＰＭＯＳトランジスタ３２のドレイン電流に比例する定電流をＰＭＯＳトランジスタ３１のドレイン電流として流す。ＰＭＯＳトランジスタ３２及び３３は、カレントミラー回路として動作し、ＰＭＯＳトランジスタ３２のドレイン電流に比例する定電流Ｉ３を第３ノードＮ３に供給する。ＮＭＯＳトランジスタ１１及び１７は、カレントミラー回路として動作し、第２ノードＮ２に流れる定電流Ｉ２と定電流Ｉ３との加算電流Ｉ１に比例する定電流をＮＭＯＳトランジスタ１７のドレイン電流として流す。このとき、図３に示された定電流回路と同様に、ディプレッション型ＮＭＯＳトランジスタ１６による負帰還によりディプレッション型ＮＭＯＳトランジスタのゲート電圧が安定化され、ＰＭＯＳトランジスタ３１のドレイン電流と第１ノードＮ１を流れる定電流ＩＲＥＦとが等しくなる。そのため、定電流Ｉ１と定電流ＩＲＥＦとが比例関係になる。

従って、定電流ＩＲＥＦと定電流Ｉ２と定電流Ｉ３とが比例関係になる。
このため、本実施形態の定電流回路についても式（６）が成立し、強反転領域の非飽和領域で動作するＮＭＯＳトランジスタ１３の高い抵抗値のオン抵抗により、定電流回路の定電流ＩＲＥＦを小さくする。ＮＭＯＳトランジスタ１３の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。

また、式（６）より、定電流ＩＲＥＦはＭＯＳトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流ＩＲＥＦはばらつかない。
また、式（６）より、定電流ＩＲＥＦは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流ＩＲＥＦは変動しない。

また、起動時に第２ノードＮ２は低インピーダンスとなり、ディプレッション型ＮＭＯＳトランジスタ１６が電流を供給するため、起動用のスタートアップ回路は不必要である。
また、電源端子電圧がＮＭＯＳトランジスタ１１のドレイン・ソース間電圧とＮＭＯＳトランジスタ１５のゲート・ソース間電圧とＰＭＯＳトランジスタ３３のドレイン・ソース間電圧との加算電圧よりも高ければ、定電流回路は動作できる。即ち、１つのゲート・ソース間電圧と、２つのドレイン・ソース間電圧で、定電流回路は動作できる。

［変形例５］
図６は、本実施形態の定電流回路の他の例を示す回路図である。
図４と比較して、第１ノードＮ１とＮＭＯＳトランジスタ１２のドレインとの間に、カスコード素子としてディプレッション型ＮＭＯＳトランジスタ１８が接続されている。ＮＭＯＳトランジスタ１８のゲートは接地端子に接続され、ドレインは第１ノードＮ１に接続され、ソースはＮＭＯＳトランジスタ１２のドレインに接続される。

ディプレッション型ＮＭＯＳトランジスタ１８のゲート・ソース間電圧は電源端子電圧によらずほぼ一定となるため、ＮＭＯＳトランジスタ１２のドレイン電圧は電源端子電圧によらずほぼ一定の電圧に保たれる。これにより、ＮＭＯＳトランジスタ１２のドレイン・ソース間電圧は、電源端子電圧によらずほぼ一定に保たれ、電源端子電圧の変化によるチャネル長変効果の影響を受けにくくなる。

［変形例６］
図７は、本実施形態の定電流回路の他の例を示す回路図である。
図４と比較して、第２ノードＮ２とディプレッション型ＮＭＯＳトランジスタのソースとの間に、インピーダンス素子４１が接続されている。

インピーダンス素子４１は、電圧降下を発生させることで、ディプレッション型ＮＭＯＳトランジスタ１６のソース及びゲート電圧を上昇させる。即ち、第１ノードＮ１の電圧を上昇させる。これにより、ＮＭＯＳトランジスタ１２のドレイン・ソース間電圧を十分確保し、ＮＭＯＳトランジスタ１２がより飽和領域で動作し易くなる。

ここで、図示しないが、インピーダンス素子４１として、抵抗及びダイオード及びダイオード接続されたＮＭＯＳトランジスタが用いられる。

１１〜１５、１７ ＮＭＯＳトランジスタ
１６、１８ ディプレッション型ＮＭＯＳトランジスタ
３１〜３３ ＰＭＯＳトランジスタ
４１ インピーダンス素子

Claims (8)

1. ソースが第一電源端子に接続される、第一の第一導電型ＭＯＳトランジスタと、
   ゲートが前記第一の第一導電型ＭＯＳトランジスタのゲートに接続され、ドレインに第一の定電流が流れる、第二の第一導電型ＭＯＳトランジスタと、
   ドレインが前記第二の第一導電型ＭＯＳトランジスタのソースに接続され、ソースが前記第一電源端子に接続され、強反転領域の非飽和領域で動作する、第三の第一導電型ＭＯＳトランジスタと、
   ゲートとドレインが前記第一の第一導電型ＭＯＳトランジスタのゲートと前記第二の第一導電型ＭＯＳトランジスタのゲートとに接続され、ソースが前記第一の第一導電型ＭＯＳトランジスタのドレインに接続され、ドレインに前記第一の定電流に比例する第二の定電流が流れる、第四の第一導電型ＭＯＳトランジスタと、
   ゲートとドレインが前記第三の第一導電型ＭＯＳトランジスタのゲートに接続され、ソースが前記第一の第一導電型ＭＯＳトランジスタのドレインと前記第四の第一導電型ＭＯＳトランジスタのソースとに接続され、ドレインに前記第一の定電流に比例する第三の定電流が流れる、第五の第一導電型ＭＯＳトランジスタと、
   を備えることを特徴とする定電流回路。
2. 入力端子と第一出力端子と第二出力端子を有し、前記入力端子が前記第二の第一導電型ＭＯＳトランジスタのドレインに接続され、前記第一出力端子が前記第四の第一導電型ＭＯＳトランジスタのドレインに接続され、前記第二出力端子が前記第五の第一導電型ＭＯＳトランジスタのドレインに接続される、第一及び第二及び第三の第二導電型ＭＯＳトランジスタからなるカレントミラー回路と、
   を備えることを特徴とする請求項１記載の定電流回路。
3. ゲートが前記第二の第一導電型ＭＯＳトランジスタのドレインに接続され、ソースが前記第四の第一導電型ＭＯＳトランジスタのドレインに接続される、第一のディプレッション型第一導電型ＭＯＳトランジスタと、
   入力端子と第一出力端子と第二出力端子を有し、前記入力端子が前記第一のディプレッション型第一導電型ＭＯＳトランジスタのドレインに接続され、前記第一出力端子が前記第二の第一導電型ＭＯＳトランジスタのドレインに接続され、前記第二出力端子が前記第五の第一導電型ＭＯＳトランジスタのドレインに接続される、第一及び第二及び第三の第二導電型ＭＯＳトランジスタからなるカレントミラー回路と、
   を備えることを特徴とする請求項１記載の定電流回路。
4. ゲートが前記第一の第一導電型ＭＯＳトランジスタのゲートに接続され、ソースが前記第一電源端子に接続される、第六の第一導電型ＭＯＳトランジスタと、
   ゲートが前記第六の第一導電型ＭＯＳトランジスタのドレインに接続され、ドレインが第二電源端子に接続され、ソースが前記第四の第一導電型ＭＯＳトランジスタのドレインに接続される、第一のディプレッション型第一導電型ＭＯＳトランジスタと、
   入力端子と第一出力端子と第二出力端子を有し、前記入力端子が前記第二の第一導電型ＭＯＳトランジスタのドレインに接続され、前記第一出力端子が前記第六の第一導電型ＭＯＳトランジスタのドレインに接続され、前記第二出力端子が前記第五の第一導電型ＭＯＳトランジスタのドレインに接続される、第一及び第二及び第三の第二導電型ＭＯＳトランジスタからなるカレントミラー回路と、
   を備えることを特徴とする請求項１記載の定電流回路。
5. ゲートが前記第一の第一導電型ＭＯＳトランジスタのゲートに接続され、ソースが前記第一電源端子に接続される、第六の第一導電型ＭＯＳトランジスタと、
   ゲートが前記第六の第一導電型ＭＯＳトランジスタのドレインに接続され、ドレインが第二電源端子に接続され、ソースが前記第四の第一導電型ＭＯＳトランジスタのドレインに接続される、第一のディプレッション型第一導電型ＭＯＳトランジスタと、
   入力端子と第一出力端子と第二出力端子を有し、前記入力端子が前記第六の第一導電型ＭＯＳトランジスタのドレインに接続され、前記第一出力端子が前記第二の第一導電型ＭＯＳトランジスタのドレインに接続され、前記第二出力端子が前記第五の第一導電型ＭＯＳトランジスタのドレインに接続される、第一及び第二及び第三の第二導電型ＭＯＳトランジスタからなるカレントミラー回路と、
   を備えることを特徴とする請求項１記載の定電流回路。
6. 前記カレントミラー回路の前記入力端子に、カスコード回路を設けたことを特徴とする請求項４または５に記載の定電流回路。
7. 前記カスコード回路は、
   ゲートを前記第一電源端子に接続される第二のディプレッション型第一導電型ＭＯＳトランジスタで構成されることを特徴とする請求項６に記載の定電流回路。
8. 前記第一のディプレッション型第一導電型ＭＯＳトランジスタのソースと前記第四の第一導電型ＭＯＳトランジスタとの間に、インピーダンス素子を設けたことを特徴とする請求項３から７のいずれかに記載の定電流回路。

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