JP5467809B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5467809B2 JP5467809B2 JP2009167578A JP2009167578A JP5467809B2 JP 5467809 B2 JP5467809 B2 JP 5467809B2 JP 2009167578 A JP2009167578 A JP 2009167578A JP 2009167578 A JP2009167578 A JP 2009167578A JP 5467809 B2 JP5467809 B2 JP 5467809B2
- Authority
- JP
- Japan
- Prior art keywords
- well
- electrode
- floating gate
- gate electrode
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 264
- 239000003990 capacitor Substances 0.000 claims description 159
- 238000007667 floating Methods 0.000 claims description 108
- 239000004020 conductor Substances 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 49
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 11
- 239000010949 copper Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 62
- 239000012535 impurity Substances 0.000 description 28
- 229910021332 silicide Inorganic materials 0.000 description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 17
- 230000008878 coupling Effects 0.000 description 12
- 238000010168 coupling process Methods 0.000 description 12
- 238000005859 coupling reaction Methods 0.000 description 12
- 102100021879 Adenylyl cyclase-associated protein 2 Human genes 0.000 description 11
- 101000897856 Homo sapiens Adenylyl cyclase-associated protein 2 Proteins 0.000 description 11
- 101000836079 Homo sapiens Serpin B8 Proteins 0.000 description 11
- 101000798702 Homo sapiens Transmembrane protease serine 4 Proteins 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000002955 isolation Methods 0.000 description 6
- 239000002344 surface layer Substances 0.000 description 6
- 102000000582 Retinoblastoma-Like Protein p107 Human genes 0.000 description 5
- 108010002342 Retinoblastoma-Like Protein p107 Proteins 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000013641 positive control Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000009966 trimming Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000013642 negative control Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
Images
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
本実施の形態1による半導体装置は、同一の半導体チップに、主回路と、その主回路に関する比較的小容量の所望の情報を記憶する不揮発性メモリとが形成されているものである。上記主回路には、例えばDRAM(Dynamic Random Access Memory)やSRAM(Static RAM)等のようなメモリ回路、CPU(Central Processing Unite)やMPU(Micro Processing Unite)等のような論理回路、これらメモリ回路および論理回路の混在回路あるいはLCD(Liquid Crystal Device)ドライバ回路等がある。また、上記所望の情報には、例えば半導体チップ内のトリミングの際に使用する有効(使用)素子の配置アドレス情報、メモリやLCDの救済の際に使用する有効メモリセル(不良のないメモリセル)や有効LCD素子の配置アドレス情報、LCD画像調整時に使用する調整電圧のトリミングタップ情報、あるいは半導体装置の製造番号等がある。この半導体装置(半導体チップ、半導体基板)の外部から供給される外部電源は、単一電源とされている。単一電源の電源電圧は、例えば3.3V程度である。
αr=(C1+Cm)/((C1+Cm)+C2+Cr)
ここで、C1は容量部Cの制御ゲート電極CGW(p型のウエルHPW1)と容量電極FGC2(浮遊ゲートFG)との間の容量、Cmは容量部Cのキャップ電極CAPと容量電極FGC2(浮遊ゲートFG)との間の容量、C2は容量部CWEのp型のウエルHPW2と容量電極FGC1(浮遊ゲートFG)との間の容量、Crはデータ読み出し用のMIS・FETQRのp型のウエルHPW3とゲート電極FGR(第2電極)との間の容量である。
本実施の形態2では、前述した実施の形態1による不揮発性メモリのメモリセルMCの変形例について説明する。前述した実施の形態1によるメモリセルMCと本実施の形態2によるメモリセルMC2とが相違する点はキャップ電極の構造であり、他の部分の構造は前述した実施の形態1によるメモリセルMCとほぼ同じである。よって、ここでは、キャップ電極以外の上記他の部分の構造の説明は省略する。
本実施の形態3では、前述した実施の形態1による不揮発性メモリのメモリセルMCの他の変形例について説明する。
4a p+型の半導体領域
6 絶縁層
6a 絶縁膜
6b 層間絶縁膜
7a〜7g 導体部
8a n+型の半導体領域
10b ゲート絶縁膜(第2絶縁膜)
10c 容量絶縁膜(第3絶縁膜)
10d 容量絶縁膜(第1絶縁膜)
10e ゲート絶縁膜
12 n型の半導体領域
12a n−型の半導体領域
12b n+型の半導体領域
13 p型の半導体領域
13a p−型の半導体領域
13b p+型の半導体領域
15 p型の半導体領域
15a p−型の半導体領域
15b p+型の半導体領域
20a ストッパ絶縁層
20b 絶縁層
21 配線溝
30 n型の半導体領域
30a n−型の半導体領域
30b n+型の半導体領域
31 n型の半導体領域
31a n−型の半導体領域
31b n+型の半導体領域
40a,40b n+型の半導体領域
41a,41b p+型の半導体領域
C 容量部
CAP,CAP2 キャップ電極
CG,CG0,CG1 制御ゲート配線
CGW 制御ゲート電極
CT コンタクトホール
CWE データ書き込み・消去用の容量部(電荷注入放出部)
DNW n型の埋込ウエル(第1ウエル)
FA ネック部分
FG 浮遊ゲート電極
FGC1 容量電極(第1電極)
FGC2 容量電極(第3電極)
FGR ゲート電極(第2電極)
FGS ゲート電極
GS 選択線
HPW1 p型のウエル(第4ウエル)
HPW2 p型のウエル(第2ウエル)
HPW3 p型のウエル(第3ウエル)
HNW n型のウエル
L,L1〜L5 活性領域
MC,MC2,MC3 メモリセル
MCs 選択メモリセル
NA,NB 開口部
PA,PB 開口部
QR データ読み出し用のMIS・FET
QS 選択用MIS・FET
RBL,RBL0,RBL1 データ読み出し用のビット線
SL シリサイド層
SR 保護絶縁膜
SW サイドウォール
TI 分離部
WBL,WBL0,WBL1 データ書き込み・消去用のビット線
Claims (16)
- 半導体基板の第1主面に配置された主回路形成領域と、
前記半導体基板の第1主面に配置された不揮発性メモリ領域とを備え、
前記不揮発性メモリ領域には、
前記半導体基板の主面に形成された第1導電型の第1ウエルと、
前記第1導電型とは反対の導電型を有する第2導電型のウエルであって、前記第1ウエルに内包されるように配置された第2ウエルと、
前記第2導電型のウエルであって、前記第2ウエルとは電気的に分離された状態で、前記第2ウエルに対して沿うように、前記第1ウエルに内包されるように配置された第3ウエルと、
前記第2導電型のウエルであって、前記第2ウエルおよび前記第3ウエルとは電気的に分離された状態で、前記第2ウエルに対して沿うように、前記第1ウエルに内包されるように配置された第4ウエルと、
前記第2ウエル、前記第3ウエルおよび前記第4ウエルに平面的に重なるように配置された不揮発性メモリセルとを備え、
前記不揮発性メモリセルは、
前記第2ウエル、前記第3ウエルおよび前記第4ウエルに平面的に重なるように第1方向に延在して配置された浮遊ゲート電極と、
前記浮遊ゲート電極が前記第2ウエルに平面的に重なる第1位置に形成されたデータ書き込みおよび消去用の素子と、
前記浮遊ゲート電極が前記第3ウエルに平面的に重なる第2位置に形成されたデータ読み出し用の電界効果トランジスタと、
前記浮遊ゲート電極が前記第4ウエルに平面的に重なる第3位置に形成された容量素子とを有し、
前記データ書き込みおよび消去用の素子は、
前記浮遊ゲート電極の前記第1位置に形成される第1電極と、前記第1電極と前記半導体基板との間に形成される第1絶縁膜と、前記第2ウエル内において前記第1電極を挟み込む位置に形成される第2導電型の一対の半導体領域と、前記第2ウエルとを有し、
前記データ読み出し用の電界効果トランジスタは、
前記浮遊ゲート電極の前記第2位置に形成される第2電極と、前記第2電極と前記半導体基板との間に形成される第2絶縁膜と、前記第3ウエル内において前記第2電極を挟み込む位置に形成された第1導電型の一対の半導体領域とを有し、
前記容量素子は、
前記浮遊ゲート電極の前記第3位置に形成される第3電極と、前記第3電極と前記半導体基板との間に形成される第3絶縁膜と、前記第4ウエル内において前記第3電極を挟み込む位置に形成される第2導電型の一対の半導体領域と、前記第4ウエルと、前記浮遊ゲート電極を覆う絶縁層上に前記第3電極と平面的に重なる位置に形成されるキャップ電極とを有し、
前記キャップ電極は、前記絶縁層に形成されるコンタクトホール内の導体部および前記第4ウエル内に形成される前記一対の半導体領域を通じて前記第4ウエルと電気的に接続されて、前記容量素子は、前記キャップ電極と前記第3電極との間の容量および前記第3電極と前記第4ウエルとの間の容量を加算した容量を有し、
前記キャップ電極は、複数の線パターンから構成されて、前記浮遊ゲート電極の前記第3位置に形成される前記第3電極と平面的に重なる位置に形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記データ書き込みおよび消去用の素子におけるデータの書き換えは、チャネル全面のFNトンネル電流により行うことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記キャップ電極は、前記浮遊ゲート電極の前記第1位置に形成される前記第1電極および前記第2位置に形成される前記第2電極とは平面的に重なっていないことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記キャップ電極と前記浮遊ゲート電極の前記第3位置に形成されている前記第3電極との間の前記絶縁層の厚さは100〜350nmであることを特徴とする半導体装置。
- 請求項4記載の半導体装置において、前記絶縁層は窒化シリコンからなることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記キャップ電極は、銅を主導電材料とするダマシン配線からなる第1層目の金属配線により形成されていることを特徴とする半導体装置。
- 半導体基板の第1主面に配置された主回路形成領域と、
前記半導体基板の第1主面に配置された不揮発性メモリ領域とを備え、
前記不揮発性メモリ領域には、
前記半導体基板の主面に形成された第1導電型の第1ウエルと、
前記第1導電型とは反対の導電型を有する第2導電型のウエルであって、前記第1ウエルに内包されるように配置された第2ウエルと、
前記第2導電型のウエルであって、前記第2ウエルとは電気的に分離された状態で、前記第2ウエルに対して沿うように、前記第1ウエルに内包されるように配置された第3ウエルと、
前記第2導電型のウエルであって、前記第2ウエルおよび前記第3ウエルとは電気的に分離された状態で、前記第2ウエルに対して沿うように、前記第1ウエルに内包されるように配置された第4ウエルと、
前記第2ウエル、前記第3ウエルおよび前記第4ウエルに平面的に重なるように配置された不揮発性メモリセルとを備え、
前記不揮発性メモリセルは、
前記第2ウエル、前記第3ウエルおよび前記第4ウエルに平面的に重なるように第1方向に延在して配置された浮遊ゲート電極と、
前記浮遊ゲート電極が前記第2ウエルに平面的に重なる第1位置に形成されたデータ書き込みおよび消去用の素子と、
前記浮遊ゲート電極が前記第3ウエルに平面的に重なる第2位置に形成されたデータ読み出し用の電界効果トランジスタと、
前記浮遊ゲート電極が前記第4ウエルに平面的に重なる第3位置に形成された容量素子とを有し、
前記データ書き込みおよび消去用の素子は、
前記浮遊ゲート電極の前記第1位置に形成される第1電極と、前記第1電極と前記半導体基板との間に形成される第1絶縁膜と、前記第2ウエル内において前記第1電極を挟み込む位置に形成される一対の半導体領域と、前記第2ウエルとを有し、
前記データ読み出し用の電界効果トランジスタは、
前記浮遊ゲート電極の前記第2位置に形成される第2電極と、前記第2電極および前記半導体基板の間に形成される第2絶縁膜と、前記第3ウエル内において前記第2電極を挟み込む位置に形成された第1導電型の一対の半導体領域とを有し、
前記容量素子は、
前記浮遊ゲート電極の前記第3位置に形成される第3電極と、前記第3電極および前記半導体基板の間に形成される第3絶縁膜と、前記第4ウエル内において前記第3電極を挟み込む位置に形成される一対の半導体領域と、前記第4ウエルと、前記浮遊ゲート電極を覆う絶縁層上に前記第3電極と平面的に重なる位置に形成されるキャップ電極とを有し、
前記キャップ電極は、前記絶縁層に形成されるコンタクトホール内の導体部および前記第4ウエル内に形成される前記一対の半導体領域を通じて前記第4ウエルと電気的に接続されて、前記容量素子は、前記キャップ電極と前記第3電極との間の容量および前記第3電極と前記第4ウエルとの間の容量を加算した容量を有しており、
前記容量素子の前記一対の半導体領域は、互いに逆の導電型とされており、
前記データ書き込みおよび消去用の素子の前記一対の半導体領域は、互いに逆の導電型とされており、
前記キャップ電極は、複数の線パターンから構成されて、前記浮遊ゲート電極の前記第3位置に形成される前記第3電極の全面と平面的に重なる位置に形成されていることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、前記データ書き込みおよび消去用の素子と前記容量素子との配置領域の前記浮遊ゲート電極には、前記第1導電型の半導体領域と前記第2導電型の半導体領域との両方が形成されていることを特徴とする半導体装置。
- 請求項8記載の半導体装置において、前記データ書き込みおよび消去用の素子と前記容量素子との配置領域の前記浮遊ゲート電極の前記第1導電型の半導体領域と前記第2導電型の半導体領域とは、
前記浮遊ゲート電極の導電型が、前記第1方向に交差する第2方向に沿って前記第1導電型と前記第2導電型とに分かれ、
前記浮遊ゲート電極の導電型が、前記第1方向に沿って前記第1導電型と前記第2導電型とに分かれないように配置されていることを特徴とする半導体装置。 - 請求項9記載の半導体装置において、前記データ書き込みおよび消去用の素子と前記容量素子との配置領域の前記浮遊ゲート電極の前記第1導電型の半導体領域と前記第2導電型の半導体領域との境界は、前記第2方向の中央に配置されていることを特徴とする半導体装置。
- 請求項7記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記一対の半導体領域の各々は、その各々に前記第1導電型と前記第2導電型との境界が形成されないように、1つの導電型で形成されており、
前記容量素子の前記一対の半導体領域の各々は、その各々に前記第1導電型と前記第2導電型との境界が形成されないように、1つの導電型で形成されていることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、前記データ書き込みおよび消去用の素子におけるデータの書き換えは、チャネル全面のFNトンネル電流により行うことを特徴とする半導体装置。
- 請求項7記載の半導体装置において、前記キャップ電極は、前記浮遊ゲート電極の前記第1位置に形成される前記第1電極および前記第2位置に形成される前記第2電極とは平面的に重なっていないことを特徴とする半導体装置。
- 請求項7記載の半導体装置において、前記キャップ電極と前記浮遊ゲート電極の前記第3位置に形成されている前記第3電極との間の前記絶縁層の厚さは100〜350nmであることを特徴とする半導体装置。
- 請求項14記載の半導体装置において、前記絶縁層は窒化シリコンからなることを特徴とする半導体装置。
- 請求項7記載の半導体装置において、前記キャップ電極は、銅を主導電材料とするダマシン配線からなる第1層目の金属配線により形成されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009167578A JP5467809B2 (ja) | 2009-07-16 | 2009-07-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009167578A JP5467809B2 (ja) | 2009-07-16 | 2009-07-16 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011023567A JP2011023567A (ja) | 2011-02-03 |
JP5467809B2 true JP5467809B2 (ja) | 2014-04-09 |
Family
ID=43633371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009167578A Expired - Fee Related JP5467809B2 (ja) | 2009-07-16 | 2009-07-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5467809B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5556873B2 (ja) * | 2012-10-19 | 2014-07-23 | 株式会社フローディア | 不揮発性半導体記憶装置 |
JP6069137B2 (ja) * | 2013-09-04 | 2017-02-01 | 株式会社フローディア | 不揮発性半導体記憶装置 |
US9236453B2 (en) * | 2013-09-27 | 2016-01-12 | Ememory Technology Inc. | Nonvolatile memory structure and fabrication method thereof |
JP6280428B2 (ja) | 2014-04-18 | 2018-02-14 | 株式会社フローディア | 不揮発性半導体記憶装置 |
JP2015211138A (ja) * | 2014-04-25 | 2015-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63150955A (ja) * | 1986-12-15 | 1988-06-23 | Hitachi Medical Corp | X線ct装置用計測回路 |
JPH0456264A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体集積回路装置 |
JP2004153283A (ja) * | 1990-07-12 | 2004-05-27 | Renesas Technology Corp | 半導体集積回路装置 |
JP2004165182A (ja) * | 2002-11-08 | 2004-06-10 | Ricoh Co Ltd | 半導体装置 |
JP4800109B2 (ja) * | 2005-09-13 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR100660901B1 (ko) * | 2005-12-22 | 2006-12-26 | 삼성전자주식회사 | 단일 게이트 구조를 갖는 이이피롬, 상기 이이피롬의동작방법 및 상기 이이피롬의 제조방법 |
-
2009
- 2009-07-16 JP JP2009167578A patent/JP5467809B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011023567A (ja) | 2011-02-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4800109B2 (ja) | 半導体装置 | |
JP6235901B2 (ja) | 半導体装置 | |
JP4901325B2 (ja) | 半導体装置 | |
JP2817500B2 (ja) | 不揮発性半導体記憶装置 | |
TWI458079B (zh) | Semiconductor device | |
TWI518849B (zh) | 包含具有反熔絲組件之非揮發性記憶體結構之電子器件及其形成方法 | |
JP5259081B2 (ja) | 単一ゲート構造を有するeeprom、該eepromの動作方法及び該eepromの製造方法 | |
US8084303B2 (en) | Semiconductor device and a method of manufacturing the same | |
JP5045105B2 (ja) | 不揮発性半導体記憶装置,その駆動方法およびその製造方法 | |
TWI390713B (zh) | 非揮發性半導體記憶裝置及其製造方法 | |
JP2008218625A (ja) | 半導体装置およびその製造方法 | |
JP5467809B2 (ja) | 半導体装置 | |
US10304851B2 (en) | Semiconductor memory device | |
CN105870122B (zh) | 半导体器件 | |
JP2006344735A (ja) | 半導体装置 | |
JP5374546B2 (ja) | 半導体装置 | |
JP2014116547A (ja) | 半導体装置 | |
JP2015211138A (ja) | 半導体装置およびその製造方法 | |
JP4480541B2 (ja) | 不揮発性半導体記憶装置 | |
KR20070030711A (ko) | 반도체장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120626 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131003 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131015 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140107 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140128 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |