Nothing Special   »   [go: up one dir, main page]

JP4800109B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4800109B2
JP4800109B2 JP2006139823A JP2006139823A JP4800109B2 JP 4800109 B2 JP4800109 B2 JP 4800109B2 JP 2006139823 A JP2006139823 A JP 2006139823A JP 2006139823 A JP2006139823 A JP 2006139823A JP 4800109 B2 JP4800109 B2 JP 4800109B2
Authority
JP
Japan
Prior art keywords
well
type
voltage
type semiconductor
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006139823A
Other languages
English (en)
Other versions
JP2007110073A (ja
Inventor
保志 岡
和佳 志波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2006139823A priority Critical patent/JP4800109B2/ja
Priority to TW095130826A priority patent/TWI404215B/zh
Priority to US11/470,651 priority patent/US7460396B2/en
Priority to CN2006101514864A priority patent/CN101075619B/zh
Publication of JP2007110073A publication Critical patent/JP2007110073A/ja
Priority to US12/260,124 priority patent/US7652917B2/en
Application granted granted Critical
Publication of JP4800109B2 publication Critical patent/JP4800109B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
半導体装置の中には、その内部に、例えばトリミング時、救済時およびＬＣＤ（Liquid Crystal Device）の画像調整時に使用する情報や半導体装置の製造番号等のように比較的小容量の情報を記憶するための不揮発性メモリ回路部を有するものがある。
この種の不揮発性メモリ回路部を有する半導体装置については、例えば特開２００１−１８５６３３号公報（特許文献１）に記載がある。この文献には、半導体基板上に絶縁層によって絶縁して配置された単一導電層上に構成されるＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory）デバイスにおいて、ビット当たりの面積を小さくできる単一レベル・ポリＥＥＰＲＯＭデバイスが開示されている。
また、例えば特開２００１−２５７３２４号公報（特許文献２）には、単層ポリフラッシュ技術で形成された不揮発性記憶素子において、長期の情報保持性能を向上させることのできる技術が開示されている。
さらに、例えばＵＳＰ６７８８５７４（特許文献３）のＦｉｇ.７には、容量部、書き込みトランジスタ、読み出しトランジスタが、それぞれｎウエルで分離されている構成が開示されている。また、特許文献３のＦｉｇ．４Ａ−４Ｃ、ｃｏｌｕｍｎ６−７には、書き込み／消去はＦＮトンネル電流で行う構成が開示されている。
特開２００１−１８５６３３号公報 特開２００１−２５７３２４号公報 ＵＳＰ６７８８５７４のＦｉｇ.７，Ｆｉｇ.４Ａ−４Ｃ
ところで、本発明者は上記不揮発性メモリにおいて、書き込み用電界効果トランジスタにチャネル全面のＦＮトンネル電流によりデータを書き込むことについて検討した。その結果、上記ＦＮトンネル電流によりデータ書き込みを行うと、書き込み用電界効果トランジスタのソース・ドレイン用の半導体領域とウエルとの接合耐圧が持たずブレークダウンし書き込み用電界効果トランジスタが劣化する問題、データ書き換えが不安定になる問題およびデータを上手く書き込むことができない問題等が生じることを見出した。
そこで、本発明の目的は、不揮発性メモリセルのデータ書き込みおよび消去用の素子において、チャネル全面のＦＮトンネル電流によりデータを書き換えることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、共通の浮遊ゲート電極をゲート電極とするデータ書き込みおよび消去用の素子とデータ読み出し用のトランジスタとを有する不揮発性メモリセルにおいて、上記データ書き込みおよび消去用の素子とデータ読み出し用のトランジスタとを互いに電気的に分離された同一導電型のウエル内に設け、データ書き込みおよび消去用の素子の一対の半導体領域をウエルと同一導電型の半導体領域により形成したものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、共通の浮遊ゲート電極をゲート電極とするデータ書き込みおよび消去用の素子とデータ読み出し用のトランジスタとを有する不揮発性メモリセルにおいて、上記データ書き込みおよび消去用の素子とデータ読み出し用のトランジスタとを互いに電気的に分離された同一導電型のウエル内に設け、データ書き込みおよび消去用の素子の一対の半導体領域をウエルと同一導電型の半導体領域により形成する。これにより、不揮発性メモリセルのデータ書き込みおよび消去用の素子において、チャネル全面のＦＮトンネル電流によりデータを書き換えることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
まず、本発明者が検討したフラッシュメモリの構成およびそのフラッシュメモリにおけるデータ書き込み時の問題について説明する。図１は本発明者が検討したフラッシュメモリのメモリセルＭＣの平面図、図２および図３は図１のＹ１−Ｙ１線の断面図であってチャネル全面のＦＮトンネル電流によりデータ書き込みを行う場合のそれぞれ異なる例を示したものである。なお、符号のＹは第１方向でローカルデータ線の延在方向、符号のＸは第１方向に直交する第２方向でワード線の延在方向を示している。
半導体チップを構成する半導体基板（以下、単に基板という）１Ｓは、例えばｐ型（第２導電型）のシリコン（Ｓｉ）単結晶により形成されている。この基板１Ｓの主面には分離部ＴＩが配置されている。この分離部ＴＩは、活性領域Ｌ（Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５）を規定する部分である。ここでは分離部ＴＩが、例えば基板１Ｓの主面に掘られた浅溝内に酸化シリコン等からなる絶縁膜を埋め込むことで形成された、いわゆるＳＧＩ（Shallow Groove Isolation）またはＳＴＩ（Shallow Trench Isolation）と称する溝形の分離部とされている。
上記基板１Ｓには、その主面から所望の深さに渡ってｎ型（第１導電型）の埋込ウエルＤＮＷが形成されている。この埋込ウエルＤＮＷには、ｐ型のウエルＨＰＷａ，ＨＰＷｂおよびｎ型のウエルＨＮＷが形成されている。ｐ型のウエルＨＰＷａ，ＨＰＷｂは、ｎ型のウエルＨＮＷにより互いに電気的に分離された状態で埋込ウエルＤＮＷに内包されている。
このｐ型のウエルＨＰＷａ，ＨＰＷｂには、例えばホウ素等のようなｐ型を示す不純物が含有されている。このｐ型のウエルＨＰＷａの上層一部には、ｐ＋型の半導体領域４ａが形成されている。ｐ＋型の半導体領域４ａには、ｐ型のウエルＨＰＷａと同じ不純物が含有されているが、ｐ＋型の半導体領域４ａの不純物濃度の方が、ｐ型のウエルＨＰＷａの不純物濃度よりも高くなるように設定されている。このｐ＋型の半導体領域４ａの表層一部には、例えばコバルトシリサイド（ＣｏＳｉｘ）等のようなシリサイド層５ａが形成されている。このｐ＋型の半導体領域４ａは、シリサイド層５ａを介して、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ａに電気的に接続されている。絶縁層６は、絶縁層６ａとその上に堆積された絶縁層６ｂとを有している。下層の絶縁層６ａは、例えば窒化シリコン（Ｓｉ３Ｎ４）からなり、上層の絶縁層６ｂは、例えば酸化シリコン（ＳｉＯ２）からなる。
また、上記ｎ型のウエルＨＮＷには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型を示す不純物が含有されており、その不純物濃度は、上記の埋込ウエルＤＮＷよりも高い濃度で形成されている。このｎ型のウエルＨＮＷの上層一部には、ｎ＋型の半導体領域８ａが形成されている。ｎ＋型の半導体領域８ａには、ｎ型のウエルＨＮＷと同じ不純物が含有されているが、ｎ＋型の半導体領域８ａの不純物濃度の方が、ｎ型のウエルＨＮＷの不純物濃度よりも高くなるように設定されている。このｎ＋型の半導体領域８ａは、その表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｂに電気的に接続されている。
上記フラッシュメモリのメモリセルＭＣは、浮遊ゲート電極ＦＧと、データ書き込み・消去用のＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＷと、データ読み出し用のＭＩＳ・ＦＥＴＱＲと、容量部Ｃとを有している。
浮遊ゲート電極ＦＧは、情報の記憶に寄与する電荷を蓄積する部分である。この浮遊ゲート電極ＦＧは、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態（他の導体と絶縁された状態）で形成されている。また、この浮遊ゲート電極ＦＧは、図１に示すように、互いに隣接する上記ｐ型のウエルＨＰＷａ，ＨＰＷｂの両方に平面的に重なるように第１方向Ｙに沿って延在した状態で形成されている。
この浮遊ゲート電極ＦＧがｐ型のウエルＨＰＷａの活性領域Ｌ１に平面的に重なる位置には、上記データ書き込み・消去用のＭＩＳ・ＦＥＴＱＷが配置されている。データ書き込み・消去用のＭＩＳ・ＦＥＴＱＷは、ゲート電極ＦＧＷと、ゲート絶縁膜１０ａと、一対のソース用のｎ型の半導体領域１１ＳＷおよびドレイン用のｎ型の半導体領域１１ＤＷとを有している。データ書き込み・消去用のＭＩＳ・ＦＥＴＱＷのチャネルは、上記ゲート電極ＦＧＷと活性領域Ｌ１とが平面的に重なる上記ｐ型のウエルＨＰＷａの上層に形成される。
ゲート電極ＦＧＷは、上記浮遊ゲート電極ＦＧの一部により形成されている。上記ゲート絶縁膜１０ａは、例えば酸化シリコンからなり、ゲート電極ＦＧＷと基板１Ｓ（ｐ型のウエルＨＰＷａ）との間に形成されている。ゲート絶縁膜１０ａの厚さは、例えば１３．５ｎｍ程度である。上記ソース用の半導体領域１１ＳＷおよびドレイン用の半導体領域１１ＤＷは、ｐ型のウエルＨＰＷａ内においてゲート電極ＦＧＷを挟み込む位置にゲート電極ＦＧＷに対して自己整合的に形成されている。この半導体領域１１ＳＷ，１１ＤＷは、それぞれチャネル側のｎ−型の半導体領域と、その各々に接続されたｎ＋型の半導体領域とを有している。このｎ−型の半導体領域およびｎ＋型の半導体領域には、例えばリンまたはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域の不純物濃度の方が、ｎ−型の半導体領域の不純物濃度よりも高くなるように設定されている。このような半導体領域１１ＳＷ，１１ＤＷは、その表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｃに電気的に接続されている。
また、上記浮遊ゲート電極ＦＧがｐ型のウエルＨＰＷａの活性領域Ｌ２に平面的に重なる位置には、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲが配置されている。データ読み出し用のＭＩＳ・ＦＥＴＱＲは、ゲート電極ＦＧＲと、ゲート絶縁膜１０ｂと、一対のｎ型の半導体領域１２Ｒ，１２Ｒとを有している。データ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルは、上記ゲート電極ＦＧＲと活性領域Ｌ２とが平面的に重なる上記ｐ型のウエルＨＰＷａの上層に形成される。
ゲート電極ＦＧＲは、上記浮遊ゲート電極ＦＧの一部により形成されている。上記ゲート絶縁膜１０ｂは、例えば酸化シリコンからなり、ゲート電極ＦＧＲと基板１Ｓ（ｐ型のウエルＨＰＷ）との間に形成されている。ゲート絶縁膜１０ｂの厚さは、例えば１３．５ｎｍ程度である。上記一対のｎ型の半導体領域１２Ｒ，１２Ｒは、ｐ型のウエルＨＰＷａ内においてゲート電極ＦＧＲを挟み込む位置にゲート電極ＦＧＲに対して自己整合的に形成されている。一対のｎ型の半導体領域１２Ｒ，１２Ｒは、それぞれチャネル側のｎ−型の半導体領域と、その各々に接続されたｎ＋型の半導体領域とを有している。このｎ−型の半導体領域およびｎ＋型の半導体領域には、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域の不純物濃度の方が、ｎ−型の半導体領域の不純物濃度よりも高くなるように設定されている。このような半導体領域１２Ｒ，１２Ｒは、その表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｄに電気的に接続されている。
また、上記浮遊ゲート電極ＦＧが上記ｐ型のウエルＨＰＷｂに平面的に重なる位置には、上記容量部Ｃが形成されている。この容量部Ｃは、制御ゲート電極ＣＧＷと、容量電極ＦＧＣと、容量絶縁膜１０ｃと、ｐ＋型の半導体領域１３ａとを有している。
制御ゲート電極ＣＧＷは、浮遊ゲート電極ＦＧが対向するｐ型のウエルＨＰＷｂ部分により形成されている。一方、容量電極ＦＧＣは、上記制御ゲート電極ＣＧＷに対向する浮遊ゲート電極ＦＧ部分により形成されている。このようにメモリセルＭＣのゲート構成を単層構成とすることにより、フラッシュメモリのメモリセルＭＣと主回路の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。
また、容量電極ＦＧＣの第２方向Ｘの長さは、上記データ書き込み・消去用のＭＩＳ・ＦＥＴＱＷや上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＦＧＷ，ＦＧＲの第２方向Ｘの長さよりも長くなるように形成されている。これにより、容量電極ＦＧＣの平面積を大きく確保できるので、カップリング比を高めることができ、制御ゲート配線ＣＧＷからの電圧供給効率を向上させることが可能となっている。
上記容量絶縁膜１０ｃは、例えば酸化シリコンからなり、上記制御ゲート電極ＣＧＷと容量電極ＦＧＣとの間に形成されている。この容量絶縁膜１０ｃは、上記ゲート絶縁膜１０ａ，１０ｂを形成するための熱酸化工程により同時に形成されており、その厚さは、例えば１３．５ｎｍ程度である。また、上記ゲート絶縁膜１０ａ，１０ｂおよび容量絶縁膜１０ｃは、主回路における相対的に厚いゲート絶縁膜を持つ高耐圧ＭＩＳＦＥＴと相対的に薄いゲート絶縁膜を持つ低耐圧ＭＩＳＦＥＴのうち、高耐圧ＭＩＳＦＥＴのゲート絶縁膜と同工程により形成されている。これにより、フラッシュメモリの信頼性を向上させることができる。
上記ｐ＋型の半導体領域１３ａは、ｐ型のウエルＨＰＷｂ内において容量電極ＦＧＣを挟み込む位置に容量電極ＦＧＣに対して自己整合的に形成されている。この半導体領域１３ａには、例えばホウ素（Ｂ）等のような上記ｐ型のウエルＨＰＷｂと同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１３ａの不純物濃度の方が、ｐ型のウエルＨＰＷｂの不純物濃度よりも高くなるように設定されている。この半導体領域１３ａは、その表層一部に形成されたシリサイド層５ａを介して、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｅに電気的に接続されている。
ところで、本願実施の形態のメモリセルは、特に実施の形態２に詳細に示されているように、基本的に６Ｖ耐圧ＭＩＳＦＥＴを使用している。このような構成のフラッシュメモリの書き込み・消去用のＭＩＳ・ＦＥＴＱＷにおいて、チャネル全面のＦＮトンネル電流により、データを書き込む際には、図２および図３に示すように、書き込み・消去用のＭＩＳ・ＦＥＴＱＷのソースおよびドレイン用のｎ型の半導体領域１１ＳＷ，１１ＤＷを、例えばオープン（ＯＰＥＮ）に設定するか、または９Ｖに設定する。仮に、制御ゲート電極となる半導体領域１３ａを＋９Ｖ、ｐ型のウエルＨＰＷａを−９Ｖにした時、ソースおよびドレイン用のｎ型の半導体領域１１ＳＷ，１１ＤＷを０Ｖにしたとすると、書き込み・消去用のＭＩＳ・ＦＥＴＱＷのチャネル部はソース及びドレインの電位に固定されるため、ゲートと基板の間には、書き込みのための電位差は、約８Ｖしか発生せず、書き込みができない。しかし、この対策として、半導体領域１１ＳＷ，１１ＤＷをオープンにする場合（図２）は、ソースおよびドレイン用のｎ型の半導体領域１１ＳＷ，１１ＤＷの両側にカットオフするためのトランジスタが必要となり半導体装置の小型化を阻害する問題があることを見出した。一方、ｎ型の半導体領域１１ＳＷ，１１ＤＷに９Ｖを印加する場合は（図３）、ｎ型の半導体領域１１ＳＷ，１１ＤＷとｐ型のウエルＨＰＷａの各々の９Ｖ電圧は、別経路からの供給であり、完全に同期させることは難しい状態にある。ここで、ｐ型のウエルＨＰＷａが先に立ち上がった場合、拡散層の接合は順方向だが、ドレインの先の６Ｖ系デバイスを保護するため、９Ｖ系の大きなカットオフ用のトランジスタの追加が必要となる。また、ｐ型のウエルＨＰＷａが後に立ち上がる場合、ソースおよびドレイン用のｎ型の半導体領域１１ＳＷ，１１ＤＷの接合耐圧が９Ｖより低いと、接合耐圧が持たずブレークダウンし書き込み・消去用のＭＩＳ・ＦＥＴＱＷが劣化する問題が生じる。また、データ書き換え領域とデータ読み出し領域とが同一のウエル内に形成されていること等により、データ書き換えが不安定になりデータを上手く書き込むことができない問題が生じることを見出した。
そこで、上記構成のフラッシュメモリでは、ソースおよびドレイン用のｎ型の半導体領域１１ＳＷ，１１ＤＷに耐圧以上の電圧がかからないようにタイミング設計が必要となる。図４〜図６はフラッシュメモリのデータ消去動作時における電圧印加のタイミングを示す説明図を示している。まず、図４に示すように、ｐ型のウエルＨＰＷａに９Ｖの電圧が印加されるのに先立ってデータ書き込み・消去用のＭＩＳ・ＦＥＴＱＷのドレインに９Ｖの電圧を印加する。また、データ書き込み・消去用のＭＩＳ・ＦＥＴＱＷのドレイン電圧を０Ｖに戻すのに先立ってｐ型のウエルＨＰＷａの電圧を０Ｖに戻すと、双方の電位差Ｖ１が上記接合耐圧を超えてしまい接合破壊を引き起こしてしまう。そこで、データ消去動作時においては、図５および図６に示すようなタイミングでｐ型のウエルＨＰＷａおよびデータ書き込み・消去用のＭＩＳ・ＦＥＴＱＷのドレイン（ｎ型半導体領域１１ＤＷ）に電圧を印加し、双方の電位差Ｖ１が約７Ｖ以上とならないようにする。
例えば図５に示すように、ｐ型のウエルＨＰＷａの電圧を立ち上げるのに先立ってＭＩＳ・ＦＥＴＱＷのドレインの電圧を立ち上げる。この時、双方の電圧は、急峻に立ち上げずに緩やかに上昇させ、双方の電位差Ｖ１が上記接合耐圧を超えないようにする。また、ＭＩＳ・ＦＥＴＱＷのドレイン電圧を０Ｖに戻すのに先立ってｐ型のウエルＨＰＷａの電圧を０Ｖに戻し、この時の双方の電圧変化も急峻とならないようにすることにより、双方の電位差Ｖ１が上記接合耐圧を超えないようにする。
また、例えば図６に示すように、ｐ型のウエルＨＰＷａの電圧を立ち上げるのに先立ってＭＩＳ・ＦＥＴＱＷのドレインの電圧を立ち上げ、９Ｖまで上昇させる前に４Ｖもしくは５Ｖとし、その間にｐ型のウエルＨＰＷａの電圧を立ち上げても良い。この時、ｐ型のウエルＨＰＷａの電圧は、タイミングが異なるだけでＭＩＳ・ＦＥＴＱＷのドレインの電圧と同様に変化させる。それにより、双方の電位差Ｖ１が上記接合耐圧を超えないようにすることができる。また、ＭＩＳ・ＦＥＴＱＷのドレイン電圧およびｐ型のウエルＨＰＷａの電圧を０Ｖに戻す際には、ＭＩＳ・ＦＥＴＱＷのドレイン電圧を低下させるのに先立ってｐ型のウエルＨＰＷａの電圧を低下させ、その際の電圧変化は、電圧を上昇させる際の変化過程を逆に経るようにすれば良い。
このように上記構成のフラッシュメモリの書き込み・消去用のＭＩＳ・ＦＥＴＱＷにおいてチャネル全面のＦＮトンネル電流によりデータの書き換えを行うべく、そのソースおよびドレイン用のｎ型の半導体領域１１ＳＷ，１１ＤＷに９Ｖを印加する場合、上記のようなタイミング設計が必要となる。しかし、上記のようなタイミング設計を実現するためには、同一の基板１Ｓ上に形成する周辺回路の規模が大きくなり、半導体装置の小型化を阻害する問題があることを見出した。
次に、本実施の形態１の半導体装置について説明する。
本実施の形態１の半導体装置は、同一の半導体チップに、主回路と、その主回路に関する比較的小容量の所望の情報を記憶するフラッシュメモリ（不揮発性メモリ）とが形成されているものである。上記主回路には、例えばＤＲＡＭ（Dynamic Random Access Memory）、やＳＲＡＭ（Static RAM）等のようなメモリ回路、ＣＰＵ（Central Processing Unite）やＭＰＵ（Micro Processing Unite）等のような論理回路、これらメモリ回路および論理回路の混在回路あるいはＬＣＤ（Liquid Crystal Device）ドライバ回路等がある。また、上記所望の情報には、例えば半導体チップ内のトリミングの際に使用する有効（使用）素子の配置アドレス情報、メモリやＬＣＤの救済の際に使用する有効メモリセル（不良のないメモリセル）や有効ＬＣＤ素子の配置アドレス情報、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報あるいは半導体装置の製造番号等がある。この半導体装置（半導体チップ、半導体基板）の外部から供給される外部電源は、単一電源とされている。単一電源の電源電圧は、例えば３．３Ｖ程度である。
図７は本実施の形態１の半導体装置におけるフラッシュメモリの要部回路図を示している。このフラッシュメモリは、メモリセルアレイＭＲと周辺回路領域ＰＲとを有している。メモリセルアレイＭＲには、第１方向Ｙに延在する複数のデータ書き込み・消去用のビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１・・・）と、データ読み出し用のビット線ＲＢＬ（ＲＢＬ０，ＲＢＬ２・・・）とが第２方向Ｘに沿って配置されている。また、メモリセルアレイＭＲには、上記ビット線ＷＢＬ，ＲＢＬに対して直交する第２方向Ｘに沿って延在する複数の制御ゲート配線（ワード線）ＣＧ（ＣＧ０，ＣＧ１・・・）と、複数のソース線ＳＬと、複数の選択線ＧＳとが第１方向Ｙに沿って配置されている。
各データ書き込み・消去用のビット線ＷＢＬは、上記周辺回路領域ＰＲに配置されたデータ（０／１）入力用のインバータ回路ＩＮＶに電気的に接続されている。また、各データ読み出し用のビット線ＲＢＬは、上記周辺回路領域ＰＲに配置されたセンスアンプ回路ＳＡに電気的に接続されている。センスアンプ回路ＳＡは、例えばカレントミラー形とされている。そして、このようなビット線ＷＢＬ，ＲＢＬと、制御ゲート配線ＣＧ、ソース線ＳＬおよび選択線ＧＳとの格子状交点の近傍に、１ビット分のメモリセルＭＣが電気的に接続されている。ここでは、１ビットが２つのメモリセルＭＣで構成されている場合が例示されている。
各メモリセルＭＣは、データ書き込み・消去用の容量部（電荷注入放出部）ＣＷＥと、データ読み出し用のＭＩＳ・ＦＥＴＱＲと、容量部Ｃと、選択ＭＩＳ・ＦＥＴＱＳとを有している。各ビットの２つのメモリセルＭＣの各々のデータ書き込み・消去用の容量部ＣＷＥ，ＣＷＥは、互いに並列になるように電気的に接続されている。その各々のデータ書き込み・消去用の容量部ＣＷＥの一方の電極は、データ書き込み・消去用のビット線ＷＢＬに電気的に接続されている。また、その各々のデータ書き込み・消去用の容量部ＣＷＥの他方の電極（浮遊ゲート電極ＦＧ）は、それぞれ別々のデータ読み出し用のＭＩＳ・ＦＥＴＱＲ，ＱＲのゲート電極（浮遊ゲート電極ＦＧ）に電気的に接続されるとともに、容量部Ｃ，Ｃの一方の電極（浮遊ゲート電極ＦＧ）に電気的に接続されている。そして、その容量部Ｃ，Ｃは他方の電極（制御ゲート電極ＣＧＷ）は制御ゲート配線ＣＧに電気的に接続されている。一方、各ビットの２つのメモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲ，ＱＲは、互いに直列に電気的に接続されており、そのドレインは、選択ＭＩＳ・ＦＥＴＱＳを介してデータ読み出し用のビット線ＲＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。選択ＭＩＳ・ＦＥＴＱＳのゲート電極は、選択線ＧＳに電気的に接続されている。
次に、このようなフラッシュメモリにおけるデータ書き込み動作例を図８〜図１１により説明する。図８は図７のフラッシュメモリのデータ書き込み動作時における各部への印加電圧を示している。破線Ｓ１はデータ書き込み対象のメモリセルＭＣ（以下、選択メモリセルＭＣｓという）を示している。なお、ここでは、電子を浮遊ゲート電極に注入することをデータ書き込みと定義するが、その逆に浮遊ゲート電極の電子を抜き取ることをデータ書き込みと定義することもできる。
データの書き込み時には、上記選択メモリセルＭＣｓの上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０（ＣＧ）に、例えば９Ｖ程度の正の制御電圧を印加する。それ以外の制御ゲート配線ＣＧ１（ＣＧ）には、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣｓの上記データ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０（ＷＢＬ）に、例えば−９Ｖ程度の負の電圧を印加する。それ以外のデータ書き込み・消去用のビット線ＷＢＬ１（ＷＢＬ）には、例えば０Ｖの電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ書き込み用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、選択メモリセルＭＣｓのデータ書き込み・消去用の容量部ＣＷＥ，ＣＷＥの浮遊ゲート電極にチャネル全面のＦＮトンネル電流により電子を注入し、データを書き込む。
次に、図９は図７のフラッシュメモリのデータ一括消去動作時における各部への印加電圧を示している。破線Ｓ２はデータ一括消去対象の複数のメモリセルＭＣ（以下、選択メモリセルＭＣｓｅ１という）を示している。なお、ここでは、浮遊ゲート電極の電子を引き抜くことをデータ消去と定義するが、その逆に浮遊ゲート電極に電子を注入することをデータ消去と定義することもできる。
データ一括消去時には、上記複数の選択メモリセルＭＣｓｅ１の上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０，ＣＧ１（ＣＧ）に、例えば−９Ｖ程度の負の制御電圧を印加する。また、選択メモリセルＭＣｓｅ１の上記データ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０，ＷＢＬ１（ＷＢＬ）に、例えば９Ｖ程度の負の電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ書き込み用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、データ一括消去を行う複数の選択メモリセルＭＣｓｅ１のデータ書き込み・消去用の容量部ＣＷＥ，ＣＷＥの浮遊ゲート電極に蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、複数の選択メモリセルＭＣｓｅ１のデータを一括消去する。
次に、図１０は図７のフラッシュメモリのデータ・ビット単位消去動作時における各部への印加電圧を示している。破線Ｓ３はデータ括消去対象のメモリセルＭＣ（以下、選択メモリセルＭＣｓｅ２という）を示している。
データ・ビット単位消去時には、上記選択メモリセルＭＣｓｅ２の上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０（ＣＧ）に、例えば−９Ｖ程度の負の制御電圧を印加する。それ以外の制御ゲート配線ＣＧ１（ＣＧ）には、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣｓｅ２の上記データ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０（ＷＢＬ）に、例えば９Ｖ程度の正の電圧を印加する。それ以外のデータ書き込み・消去用のビット線ＷＢＬ１（ＷＢＬ）には、例えば０Ｖの電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ書き込み用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、データ消去対象の選択メモリセルＭＣｓｅ２のデータ書き込み・消去用の容量部ＣＷＥ，ＣＷＥの浮遊ゲート電極に蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、データ消去対象の選択メモリセルＭＣｓｅ２のデータを消去する。
次に、図１１は図７のフラッシュメモリのデータ読み出し動作時における各部への印加電圧を示している。破線Ｓ４はデータ読み出し対象のメモリセルＭＣ（以下、選択メモリセルＭＣｒという）を示している。
データ読み出し時には、上記選択メモリセルＭＣｒの上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０（ＣＧ）に、例えば３Ｖ程度の制御電圧を印加する。それ以外の制御ゲート配線ＣＧ１（ＣＧ）には、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣｒの上記データ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０，ＷＢＬ０（ＷＢＬ）に、例えば０Ｖ程度の電圧を印加する。また、上記選択メモリセルＭＣｒの上記選択ＭＩＳ・ＦＥＴＱＳのゲート電極が電気的に接続されている選択線ＧＳに、例えば３Ｖ程度の電圧を印加する。そして、データ書き込み用のビット線ＲＢＬに、例えば１Ｖ程度の電圧を印加する。さらに、ソース線ＳＬに、例えば０Ｖを印加する。これにより、データ読み出し対象の選択メモリセルＭＣｒのデータ読み出し用のＭＩＳ・ＦＥＴＱＲをオン条件とし、そのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣｒに記憶されているデータが０／１のいずれなのかを読み出す。
次に、図１２は本実施の形態１の半導体装置におけるフラッシュメモリの１ビット分のメモリセルＭＣの平面図、図１３は図１２のＹ２−Ｙ２線の断面図である。なお、図１２では図面を見易くするために一部にハッチングを付した。
ｐ型の基板１Ｓの主面には、活性領域Ｌ（Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５）を規定する上記溝形の分離部ＴＩが形成されている。この基板１Ｓに形成されたｎ型（第１導電型）の埋込ウエル（第１ウエル）ＤＮＷには、ｐ型（第２導電型）のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３およびｎ型のウエルＨＮＷが形成されている。ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３は、埋込ウエルＤＮＷおよびｎ型のウエルＨＮＷにより互いに電気的に分離された状態で埋込ウエルＤＮＷに内包されている。
このｐ型のウエルＨＰＷ１〜ＨＰＷ３には、例えばホウ素（Ｂ）等のようなｐ型を示す不純物が含有されている。ｐ型のウエルＨＰＷ３の上層一部には、ｐ＋型の半導体領域４ａが形成されている。ｐ＋型の半導体領域４ａには、ｐ型のウエルＨＰＷ３と同じ不純物が含有されているが、ｐ＋型の半導体領域４ａの不純物濃度の方が、ｐ型のウエルＨＰＷ３の不純物濃度よりも高くなるように設定されている。このｐ＋型の半導体領域４ａは、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ａに電気的に接続されている。この導体部７ａが接するｐ＋型の半導体領域４ａの表層一部に上記シリサイド層５ａを形成しても良い。
また、上記ｎ型のウエルＨＮＷには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型を示す不純物が含有されている。このｎ型のウエルＨＮＷの上層一部には、ｎ＋型の半導体領域８ａが形成されている。ｎ＋型の半導体領域８ａには、ｎ型のウエルＨＮＷと同じ不純物が含有されているが、ｎ＋型の半導体領域８ａの不純物濃度の方が、ｎ型のウエルＨＮＷの不純物濃度よりも高くなるように設定されている。ｎ＋型の半導体領域８ａは、上記ｐ型のウエルＨＰＷ１〜ＨＰＷ３に接触しないように、ｐ型のウエルＨＰＷ１〜ＨＰＷ３から離れている。すなわち、ｎ＋型の半導体領域８ａとｐ型のウエルＨＰＷ１〜ＨＰＷ３との間にはｎ型の埋込ウエルＤＮＷの一部が介在されている。このようなｎ＋型の半導体領域８ａは、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｂに電気的に接続されている。この導体部７ｂが接するｎ＋型の半導体領域８ａの表層一部にシリサイド層５ａを形成しても良い。
本実施の形態１のフラッシュメモリのメモリセルＭＣは、浮遊ゲート電極ＦＧと、データ書き込み・消去用の容量部ＣＷＥと、データ読み出し用のＭＩＳ・ＦＥＴＱＲと、容量部Ｃとを有している。
浮遊ゲート電極ＦＧは、情報の記憶に寄与する電荷を蓄積する部分である。この浮遊ゲート電極ＦＧは、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態（他の導体と絶縁された状態）で形成されている。また、この浮遊ゲート電極ＦＧは、図１２に示すように、互いに隣接する上記ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３に平面的に重なるように第１方向Ｙに沿って延在した状態で形成されている。
この浮遊ゲート電極ＦＧがｐ型のウエル（第２ウエル）ＨＰＷ２の活性領域Ｌ２に平面的に重なる第１位置には、上記データ書き込み・消去用の容量部ＣＷＥが配置されている。データ書き込み・消去用の容量部ＣＷＥは、容量電極（第１電極）ＦＧＣ１と、容量絶縁膜（第１絶縁膜）１０ｄと、ｐ型の半導体領域１５，１５と、ｐ型のウエルＨＰＷ２とを有している。
容量電極ＦＧＣ１は、上記浮遊ゲート電極ＦＧの一部により形成されており、容量部ＣＷＥの上記他方の電極を形成する部分である。上記容量絶縁膜１０ｄは、例えば酸化シリコンからなり、容量電極ＦＧＣ１と基板１Ｓ（ｐ型のウエルＨＰＷ２）との間に形成されている。容量絶縁膜１０ｄの厚さは、例えば１０ｎｍ以上、２０ｎｍ以下とされている。ただし、本実施の形態１の容量部ＣＷＥでは、データの書き換えにおいて、電子をｐ型のウエルＨＰＷ２から容量絶縁膜１０ｄを介して容量電極ＦＧＣ１に注入したり、容量電極ＦＧＣ１の電子を容量絶縁膜１０ｄを介してｐ型のウエルＨＰＷ２に放出したりするので、容量絶縁膜１０ｄの厚さは薄く、具体的には、例えば１３．５ｎｍ程度の厚さに設定されている。容量絶縁膜１０ｄの厚さを１０ｎｍ以上とする理由は、それより薄いと容量絶縁膜１０ｄの信頼性を確保できないからである。また、容量絶縁膜１０ｄの厚さを２０ｎｍ以下とする理由は、それより厚いと電子を通過させることが難しくなり、データの書き換えが上手くできないからである。
容量部ＣＷＥのｐ型の半導体領域１５は、ｐ型のウエルＨＰＷ２内において容量電極ＦＧＣ１を挟み込む位置に容量電極ＦＧＣ１に対して自己整合的に形成されている。この半導体領域１５は、それぞれチャネル側のｐ−型の半導体領域１５ａと、その各々に接続されたｐ＋型の半導体領域１５ｂとを有している。このｐ−型の半導体領域１５ａおよびｐ＋型の半導体領域１５ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１５ｂの不純物濃度の方が、ｐ−型の半導体領域１５ａの不純物濃度よりも高くなるように設定されている。このｐ型の半導体領域１５は、ｐ型のウエルＨＰＷ２と電気的に接続されている。ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２は、容量部ＣＷＥの上記一方の電極を形成する部分である。このｐ型の半導体領域１５は、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｃに電気的に接続されている。この導体部７ｃは、上記データ書き込み・消去用のビット線ＷＢＬに電気的に接続されている。この導体部７ｃが接するｐ＋型の半導体領域１５ｂの表層一部にシリサイド層５ａを形成しても良い。
また、上記浮遊ゲート電極ＦＧがｐ型のウエル（第３ウエル）ＨＰＷ３の活性領域Ｌ１に平面的に重なる第２位置には、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲが配置されている。データ読み出し用のＭＩＳ・ＦＥＴＱＲの構成は図１〜図３で説明したものと同じである。すなわち、データ読み出し用のＭＩＳ・ＦＥＴＱＲは、ゲート電極（第２電極）ＦＧＲと、ゲート絶縁膜（第２絶縁膜）１０ｂと、一対のｎ型の半導体領域１２，１２とを有している。データ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルは、上記ゲート電極ＦＧＲと活性領域Ｌ１とが平面的に重なる上記ｐ型のウエルＨＰＷ３の上層に形成される。
ゲート電極ＦＧＲは、上記浮遊ゲート電極ＦＧの一部により形成されている。上記ゲート絶縁膜１０ｂは、例えば酸化シリコンからなり、ゲート電極ＦＧＲと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。ゲート絶縁膜１０ｂの厚さは、例えば１３．５ｎｍ程度である。上記データ読み出し用のＭＩＳ・ＦＥＴＱＲの一対のｎ型の半導体領域１２，１２は、ｐ型のウエルＨＰＷ３内においてゲート電極ＦＧＲを挟み込む位置にゲート電極ＦＧＲに対して自己整合的に形成されている。データ読み出し用のＭＩＳ・ＦＥＴＱＲの一対のｎ型の半導体領域１２，１２は、それぞれチャネル側のｎ−型の半導体領域１２ａと、その各々に接続されたｎ＋型の半導体領域１２ｂとを有している。このｎ−型の半導体領域１２ａおよびｎ＋型の半導体領域１２ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域１２ｂの不純物濃度の方が、ｎ−型の半導体領域１２ａの不純物濃度よりも高くなるように設定されている。このようなデータ読み出し用のＭＩＳ・ＦＥＴＱＲの半導体領域１２，１２の一方は、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｄに電気的に接続されている。この導体部７ｄは、上記ソース線ＳＬに電気的に接続されている。この導体部７ｄが接するｎ＋型の半導体領域１２ｂの表層一部にシリサイド層５ａを形成しても良い。一方、データ読み出し用のＭＩＳ・ＦＥＴＱＲの半導体領域１２，１２の他方は、上記選択ＭＩＳ・ＦＥＴＱＳのソースおよびドレイン用のｎ型の半導体領域１２の一方と共有とされている。
選択ＭＩＳ・ＦＥＴＱＳは、ゲート電極ＦＧＳと、ゲート絶縁膜１０ｅと、ソース・ドレイン用の一対のｎ型の半導体領域１２，１２とを有している。選択ＭＩＳ・ＦＥＴＱＳのチャネルは、上記ゲート電極ＦＧＳと活性領域Ｌ１とが平面的に重なる上記ｐ型のウエルＨＰＷ３の上層に形成される。
上記ゲート電極ＦＧＳは、例えば低抵抗な多結晶シリコンにより形成されている。このゲート電極ＦＧＳは、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｆに電気的に接続されている。この導体部７ｆは、上記選択線ＧＳに電気的に接続されている。上記ゲート絶縁膜１０ｅは、例えば酸化シリコンからなり、ゲート電極ＦＧＳと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。このゲート絶縁膜１０ｅの厚さは、例えば１３．５ｎｍ程度である。選択ＭＩＳ・ＦＥＴＱＳの一対のｎ型の半導体領域１２，１２の構成は、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのｎ型の半導体領域１２と同じである。選択ＭＩＳ・ＦＥＴＱＳの他方のｎ型の半導体領域１２は、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｇに電気的に接続されている。この導体部７ｇには、上記データ読み出し用のビット線ＲＢＬに電気的に接続されている。この導体部７ｇが接するｎ＋型の半導体領域１２ｂの表層一部にシリサイド層５ａを形成しても良い。
また、上記浮遊ゲート電極ＦＧが上記ｐ型のウエル（第４ウエル）ＨＰＷ１に平面的に重なる位置には、上記容量部Ｃが形成されている。この容量部Ｃの構成は図１〜図３で説明したものと同じである。すなわち、この容量部Ｃは、制御ゲート電極ＣＧＷと、容量電極（第３電極）ＦＧＣ２と、容量絶縁膜（第３絶縁膜）１０ｃと、ｐ型の半導体領域１３と、ｐ型のウエルＨＰＷ１とを有している。
容量電極ＦＧＣ２は、上記制御ゲート電極ＣＧＷに対向する浮遊ゲート電極ＦＧ部分により形成されており、上記容量部Ｃの一方の電極を形成する部分である。このようにメモリセルＭＣのゲート構成を単層構成とすることにより、フラッシュメモリのメモリセルＭＣと主回路の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。
また、容量電極ＦＧＣ２の第２方向Ｘの長さは、上記データ書き込み・消去用の容量部ＣＷＥの容量電極ＦＧＣ１や上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＦＧＲの第２方向Ｘの長さよりも長くなるように形成されている。これにより、容量電極ＦＧＣ２の平面積を大きく確保できるので、カップリング比を高めることができ、制御ゲート配線ＣＧＷからの電圧供給効率を向上させることが可能となっている。
上記容量絶縁膜１０ｃは、例えば酸化シリコンからなり、容量電極ＦＧＣ２と基板１Ｓ（ｐ型のウエルＨＰＷ１）との間に形成されている。容量絶縁膜１０ｃは、上記ゲート絶縁膜１０ｂ，１０ｅ、容量絶縁膜１０ｄを形成するための熱酸化工程により同時に形成されており、その厚さは、例えば１３．５ｎｍ程度である。
容量部Ｃのｐ型の半導体領域１３は、ｐ型のウエルＨＰＷ１内において容量電極ＦＧＣ２を挟み込む位置に容量電極ＦＧＣ２に対して自己整合的に形成されている。この半導体領域１３は、それぞれチャネル側のｐ−型の半導体領域１３ｂと、その各々に接続されたｐ＋型の半導体領域１３ａとを有している。このｐ−型の半導体領域１３ｂおよびｐ＋型の半導体領域１３ａには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１３ａの不純物濃度の方が、ｐ−型の半導体領域１３ｂの不純物濃度よりも高くなるように設定されている。このｐ型の半導体領域１３は、ｐ型のウエルＨＰＷ１と電気的に接続されている。ｐ型の半導体領域１３およびｐ型のウエルＨＰＷ１は、容量部Ｃの制御ゲート電極ＣＧＷ（上記他方の電極）を形成する部分である。このｐ型の半導体領域１３は、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｅに電気的に接続されている。この導体部７ｅは、上記制御ゲート配線ＣＧに電気的に接続されている。この導体部７ｃが接するｐ＋型の半導体領域１５ｂの表層一部にシリサイド層５ａを形成しても良い。
次に、図１４は本実施の形態１のフラッシュメモリのデータ書き込み動作時の上記選択メモリセルＭＣｓでの各部への印加電圧の一例を示す図１２のＹ２−Ｙ２線の断面図である。
ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば９Ｖ程度の正の制御電圧を印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて容量部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば−９Ｖ程度の負の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｆを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、上記ソース線ＳＬから導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ書き込み用のビット線ＲＢＬから導体部７ｇを通じて、選択ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。これにより、選択メモリセルＭＣｓのデータ書き込み・消去用の容量部ＣＷＥのｐ型のウエルＨＰＷ２の電子ｅを、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じて容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）に注入し、データを書き込む。
次に、図１５は本実施の形態１のフラッシュメモリのデータ消去動作時における各部への印加電圧を示す図１２のＹ２−Ｙ２線の断面図である。
ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば−９Ｖ程度の負の制御電圧を印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて容量部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば９Ｖ程度の正の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｆを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、上記ソース線ＳＬから導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ書き込み用のビット線ＲＢＬから導体部７ｇを通じて、選択ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。これにより、選択メモリセルＭＣｓｅ１（ＭＣｓｅ２）のデータ書き込み・消去用の容量部ＣＷＥの容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）に蓄積された電子ｅを、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じてｐ型のウエルＨＰＷ２に放出し、データを消去する。
次に、図１６は本実施の形態１のフラッシュメモリのデータ読み出し動作時における各部への印加電圧を示す図１２のＹ２−Ｙ２線の断面図である。
ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば３Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば３Ｖ程度の正の制御電圧を印加する。これにより、データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＦＧＲに正の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｆを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば３Ｖを印加する。また、上記ソース線ＳＬから導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ書き込み用のビット線ＲＢＬから導体部７ｇを通じて、選択ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば１Ｖを印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて容量部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば０Ｖの電圧を印加する。これにより、選択メモリセルＭＣｒのデータ読み出し用のＭＩＳ・ＦＥＴＱＲをオン条件とし、そのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣｒに記憶されているデータが０／１のいずれなのかを読み出す。
このような本実施の形態１によれば、データ書き換え領域（容量部ＣＷＥ）、データ読み出し領域（データ読み出し用のＭＩＳ・ＦＥＴＱＲ）および容量結合領域（容量部Ｃ）をそれぞれ別々のｐ型のウエルＨＰＷ１〜ＨＰＷ３内に形成し、それぞれをｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷにより分離する。データ書き換えは、容量素子で行う。
これにより、フラッシュメモリのデータ書き換え領域において、上記カットオフ用のトランジスタを設ける必要がなくなるので、半導体装置の小型化を推進できる。
また、データ書き換え用の素子を容量素子で形成し、チャネル全面のＦＮトンネル電流によるデータ書き換えにおいて、ｐ型の半導体領域１５とｐ型のウエルＨＰＷ２とは同電位になるので、上記接合耐圧の問題が生じることもない。このため、フラッシュメモリのメモリセルＭＣの劣化を抑制または防止でき、フラッシュメモリの動作信頼性を向上させることができる。また、上記のようなタイミング設計が不要となるので、フラッシュメモリの周辺回路の規模を小さく抑えることができるので、半導体装置の小型化を推進できる。また、データ書き換えを、最も消費電流が小さく、低電圧における単一電源書き換えに適したチャネル全面のＦＮトンネル電流により行えるので、内部昇圧回路による、単一電源化が容易である。さらに、データ書き込みおよび消去において、ホール発生のないチャネルＦＮトンネル電流を使用するため、データの書き換え回数を向上させることができる。
また、データ書き換え領域（容量部ＣＷＥ）と、データ読み出し領域（データ読み出し用のＭＩＳ・ＦＥＴＱＲ）とをそれぞれ別々のｐ型のウエルＨＰＷ２，ＨＰＷ３内に形成したことにより、データ書き換えを安定化させることができる。このため、フラッシュメモリの動作信頼性を向上させることができる。
（実施の形態２）
本実施の形態２では、例えばＬＣＤドライバ回路（主回路）が形成された半導体チップに、その主回路に関する比較的小容量の所望の情報を記憶するフラッシュメモリが形成されている半導体装置の製造方法の一例を図１７〜図２８により説明する。
図１７〜図２８は、本実施の形態２の半導体装置の製造工程中における同一の基板１Ｓ（ここでは、半導体ウエハと証する平面円形状の半導体薄板）の要部断面図である。高耐圧部および低耐圧部は、ＬＣＤドライバ回路を構成するＭＩＳ・ＦＥＴの形成領域である。高耐圧部のＭＩＳ・ＦＥＴの動作電圧は、例えば２５Ｖ程度である。また、低耐圧部のＭＩＳ・ＦＥＴの動作電圧は、例えば６．０Ｖ程度である。また、低耐圧部のＭＩＳ・ＦＥＴには、上記の動作電圧が６．０Ｖのものの他に、動作電圧が１．５ＶのＭＩＳ・ＦＥＴがある。この動作電圧が１．５ＶのＭＩＳ・ＦＥＴは、動作電圧が６．０ＶのＭＩＳ・ＦＥＴよりも高速に動作する目的で設けられ、他のＭＩＳ・ＦＥＴと共に上記のＬＣＤドライバ回路を構成する。また、動作電圧が１．５ＶのＭＩＳ・ＦＥＴは、そのゲート絶縁膜が動作電圧が６．０ＶのＭＩＳ・ＦＥＴのゲート絶縁膜よりも薄く、その膜厚が１〜３ｎｍ程度で構成されている。以降の図面および明細書文中では、説明の簡略化のため、主として動作電圧が２５Ｖの高耐圧部のＭＩＳ・ＦＥＴと、動作電圧が６．０Ｖの低耐圧部のＭＩＳ・ＦＥＴとを図示し、動作電圧が１．５ＶのＭＩＳ・ＦＥＴは図示しない。なお、本実施の形態２の半導体装置（半導体チップ、基板１Ｓ）においても外部から供給される電源は、単一電源とされている。
まず、図１７および図１８に示すように、ｐ型の基板１Ｓ（半導体ウエハ）を用意し、その高耐圧部に、ｐ型の埋込ウエルＤＰＷをフォトリソグラフィ（以下、単にリソグラフィという）工程およびイオン注入工程等により形成する。リソグラフィ工程は、フォトレジスト（以下、単にレジストという）膜の塗布、露光および現像等により所望のレジストパターンを形成する一連の工程である。イオン注入工程では、リソグラフィ工程を経て基板１Ｓの主面上に形成されたレジストパターンをマスクとして、基板１Ｓの所望の部分に所望の不純物を選択的に導入する。ここでのレジストパターンは、不純物の導入領域が露出され、それ以外の領域が覆われるようなパターンとされている。
続いて、高耐圧部、低耐圧部およびフラッシュメモリのメモリセル形成領域に、ｎ型の埋込ウエルＤＮＷをリソグラフィ工程およびイオン注入工程等により同時に形成する。その後、基板１Ｓの主面の分離領域に分離溝を形成した後、その分離溝内に絶縁膜を埋め込むことにより、溝形の分離部ＴＩを形成する。これにより、活性領域を規定する。
次いで、図１９および図２０に示すように、高耐圧部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ型の半導体領域ＮＶをリソグラフィ工程およびイオン注入工程等により形成する。このｎ型の半導体領域ＮＶはｎ型の埋込ウエルＤＮＷよりも高い不純物濃度を有する領域である。続いて、高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｐ型の半導体領域ＰＶをリソグラフィ工程およびイオン注入工程等により形成する。このｐ型の半導体領域ＰＶはｐ型の埋込ウエルＤＰＷよりも高い不純物濃度を有する領域である。
続いて、低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｐ型のウエルＰＷをリソグラフィ工程およびイオン注入工程等により形成する。このｐ型のウェルＰＷはｐ型の埋込ウエルＤＰＷよりも高い不純物濃度を有する領域であり、ｐ型の半導体領域ＰＶよりも高い不純物濃度を有する領域である。続いて、低耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ型のウエルＮＷをリソグラフィ工程およびイオン注入工程等により形成する。このｎ型のウェルＮＷはｎ型の埋込ウエルＤＮＷよりも高い不純物濃度を有する領域であり、ｎ型の半導体領域ＮＶよりも高い不純物濃度を有する領域である。
続いて、フラッシュメモリのメモリセル形成領域に、ｐ型のウエルＨＰＷ１〜ＨＰＷ３をリソグラフィ工程およびイオン注入工程等により同時に形成する。このｐ型のウェルＨＰＷ１〜ＨＰＷ３はｐ型の埋込ウエルＤＰＷよりも高い不純物濃度を有する領域であり、ｐ型の半導体領域ＰＶと同程度の不純物濃度を有する領域である。
また、これらｎ型の埋込ウエルＤＮＷ、ｐ型の埋込ウエルＤＰＷ、ｎ型の半導体領域ＮＶ、ｐ型の半導体領域ＰＶ、ｎ型のウェルＮＷ、ｐ型のウェルＰＷ、ｐ型のウェルＨＰＷ１〜ＨＰＷ３の不純物濃度の大小関係は、後述の実施の形態においても同様である。
その後、ゲート絶縁膜１０ｂ，１０ｅ，１０ｆ，１０ｇおよび容量絶縁膜１０ｃ，１０ｄを熱酸化法等により形成した後、基板１Ｓ（半導体ウエハ）の主面上に、例えば低抵抗な多結晶シリコンからなる導体膜２０をＣＶＤ（Chemical Vapor Deposition）法等により形成する。このとき、高耐圧部のＭＩＳ・ＦＥＴのゲート絶縁膜１０ｆは、２５Ｖの耐圧に耐えられるように、低耐圧部のＭＩＳ・ＦＥＴのゲート絶縁膜１０ｇよりも厚い膜厚のゲート絶縁膜で形成する。高耐圧のＭＩＳ・ＦＥＴのゲート絶縁膜１０ｆの厚さは、例えば５０〜１００ｎｍである。上記の熱酸化法による酸化膜の他に、ＣＶＤ法などによって堆積した絶縁膜を積層させることも出来る。
また、本実施の形態においては、不揮発性メモリのゲート絶縁膜１０ｂ，１０ｅおよび容量絶縁膜１０ｃ，１０ｄは、低耐圧部のＭＩＳ・ＦＥＴ（ここでは動作電圧が、例えば６．０ＶのＭＩＳ・ＦＥＴ）のゲート絶縁膜１０ｇと同じ工程によって形成されており、不揮発性メモリのゲート絶縁膜１０ｂ，１０ｅおよび容量絶縁膜１０ｃ，１０ｄの厚さは、上記低耐圧部のＭＩＳ・ＦＥＴのゲート絶縁膜１０ｇと同じ厚さで形成されている。前述の実施の形態１の絶縁膜１０ａ等と同様の理由から、ゲート絶縁膜１０ｂ，１０ｅ，１０ｇおよび容量絶縁膜１０ｃ，１０ｄの膜厚は１０ｎｍ以上であって２０ｎｍ以下が好ましく、例えば１３．５ｎｍで形成されている。
次いで、上記した導体膜２０を図２１および図２２に示すように、リソグラフィ工程およびエッチング工程によりパターニングすることにより、ゲート電極ＦＧＨ，ＦＧＬ，ＦＧＳおよび浮遊ゲートＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１，ＦＧＣ２）を同時に形成する。続いて、高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域、容量部Ｃの形成領域およびデータ書き込み・消去用の容量部ＣＷＥの形成領域に、ｐ−型の半導体領域２１ａ，１３ｂ，１５ａをリソグラフィ工程およびイオン注入法等により同時に形成する。続いて、高耐圧部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域、データ読み出し用のＭＩＳ・ＦＥＴＱＲの形成領域および選択ＭＩＳ・ＦＥＴＱＳの形成領域に、ｎ−型の半導体領域２２ａ，１２ａをリソグラフィ工程およびイオン注入法等により同時に形成する。続いて、低耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｐ−型の半導体領域２３ａをリソグラフィ工程およびイオン注入法等によりに形成する。続いて、低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ−型の半導体領域２４ａをリソグラフィ工程およびイオン注入法等により形成する。
次いで、図２３および図２４に示すように、基板１Ｓ（半導体ウエハ）の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等により堆積した後、それを異方性のドライエッチングによりエッチバックすることにより、ゲート電極ＦＧＨ，ＦＧＬ，ＦＧＲ，ＦＧＳおよび容量電極ＦＧＣ１，ＦＧＣ２の側面にサイドウォールＳＷを形成する。
続いて、高耐圧部および低耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域と、容量部および書き込み・消去用容量部形成領域と、ｐ型のウエルＨＰＷ３の引き出し領域とに、ｐ＋型の半導体領域２１ｂ，２３ｂ，１３ａ，１５ｂ，４ａをリソグラフィ工程およびイオン注入法等により同時に形成する。これにより、高耐圧部に、ソースおよびドレイン用のｐ型の半導体領域２１を形成し、ｐチャネル型のＭＩＳ・ＦＥＴＱＰＨを形成する。また、低耐圧部に、ソースおよびドレイン用のｐ型の半導体領域２３を形成し、ｐチャネル型のＭＩＳ・ＦＥＴＱＰＬを形成する。また、容量部形成領域に、ｐ型の半導体領域１３を形成し、容量部Ｃを形成する。また、書き込み・消去用容量部形成領域に、ｐ型の半導体領域１５を形成し、データ書き込み・消去用の容量部ＣＷＥを形成する。
続いて、高耐圧部、低耐圧部、読み出し部および選択部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ＋型の半導体領域２２ｂ，２４ｂ，１２ｂをリソグラフィ工程およびイオン注入法等により同時に形成する。これにより、高耐圧部に、ソースおよびドレイン用のｎ型の半導体領域２２を形成し、ｎチャネル型のＭＩＳ・ＦＥＴＱＮＨを形成する。また、低耐圧部に、ソースおよびドレイン用のｎ型の半導体領域２４を形成し、ｎチャネル型のＭＩＳ・ＦＥＴＱＮＬを形成する。また、読み出し部および選択部に、ｎ型の半導体領域１２を形成し、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳを形成する。
次いで、図２５および図２６に示すように、シリサイド層５ａを選択的に形成する。このシリサイド層５ａの形成工程に先立って、メモリセルＭＣの領域においては、浮遊ゲート電極ＦＧ（容量電極ＦＧＣ１，ＦＧＣ２、ゲート電極ＦＧＲ）およびゲート電極ＦＧＳの上面にキャップ絶縁膜２８を形成するとともに、基板１Ｓの一部上に絶縁膜を形成することで、その部分にシリサイド層５ａが形成されないようにする。続いて、図２７および図２８に示すように、基板１Ｓ（半導体ウエハ）の主面上に、例えば窒化シリコンからなる絶縁層６ａをＣＶＤ法等により堆積した後、その上に、例えば酸化シリコンからなる絶縁層６ｂを絶縁層６ａよりも厚くＣＶＤ法等により堆積し、さらに絶縁層６ｂに化学的機械的研磨（Chemical Mechanical Polishing:ＣＭＰ）処理を施し絶縁層６ｂの上面を平坦化する。その後、絶縁層６にコンタクトホールＣＴをリソグラフィ工程およびエッチング工程により形成する。その後、基板１Ｓ（半導体ウエハ）の主面上に、例えばタングステン（Ｗ）等からなる導体膜をＣＶＤ法等により堆積した後、それをＣＭＰ法等により研磨することでコンタクトホールＣＴ内に導体部７ａ，７ｃ〜７ｋを形成する。これ以降は通常の配線形成工程、検査工程および組立工程を経て半導体装置を製造する。
本実施の形態２によれば、ＬＣＤドライバ回路用のＭＩＳ・ＦＥＴＱＰＨ，ＱＮＨ，ＱＰＬ，ＱＮＬの構成部と、メモリセルＭＣの容量部Ｃ，ＣＷＥおよびＭＩＳ・ＦＥＴＱＲ，ＱＳの構成部とを同時に形成することができるので、半導体装置の製造工程を簡略化することができる。これにより、半導体装置の製造時間を短縮できる。また、半導体装置のコストを低減できる。
また、半導体装置の外部単一電源電圧（例えば３．３Ｖ）をＬＣＤドライバ回路用の負電圧昇圧回路（内部昇圧回路）により、メモリセルＭＣのデータ書き込み時に使用する電圧（例えば−９Ｖ）に変換できる。また、外部単一電源電圧（例えば３．３Ｖ）をＬＣＤドライバ回路用の正電圧昇圧回路（内部昇圧回路）により、メモリセルＭＣのデータ消去時に使用する電圧（例えば９Ｖ）に変換できる。すなわち、フラッシュメモリ用に新たに内部昇圧回路を設ける必要がない。このため、半導体装置の内部の回路規模を小さく抑えることができるので、半導体装置の小型化を推進できる。
（実施の形態３）
図２９は本実施の形態３の半導体装置のＬＣＤドライバ回路（主回路）領域の要部断面図、図３０は図２９と同じ基板１Ｓに形成されたフラッシュメモリ領域の要部断面図を示している。
本実施の形態３では、図２９および図３０に示すように、容量部Ｃ，ＣＷＥのｐ型のウエルＨＰＷ１，ＨＰＷ２内にｐ型のウエルＰＷが形成されている。これにより、容量電極ＦＧＣ１，ＦＧＣ２の直下の基板１Ｓ部分のｐ型不純物の濃度が高くなるので、データ書き換え（書き込み・消去）時において、容量電極ＦＧＣ１，ＦＧＣ２の直下の基板１Ｓ部分の空乏化を抑制または防止することができる。このため、容量絶縁膜１０ｃ，１０ｄに印加される電圧を高くすることができるので、データの書き換え速度を速くすることができる。図３１は、データの書き込み・消去特性を示している。実線Ａ１，Ｂ１はそれぞれ本実施の形態３の書き込み特性および消去を、実線Ａ０，Ｂ０はそれぞれｐ型のウエルＨＰＷ１，ＨＰＷ２内にｐ型のウエルＰＷを形成しない場合の書き込み特性および消去特を示している。本実施の形態３の場合、データの書き込み・消去時間を短縮できることが分かる。
このようなフラッシュメモリ領域におけるｐ型のウエルＨＰＷ１，ＨＰＷ２内のｐ型のウエルＰＷは、ＬＣＤドライバ回路領域の低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴＱＮＬの形成領域のｐ型のウエルＰＷを形成する際に同時に形成されている。すなわち、フラッシュメモリ領域および低耐圧部のｐ型のウエルＰＷの形成領域が露出され、それ以外の領域が覆われるようなレジストパターンを形成後、そのレジストパターンをマスクとして、ｐ型の不純物を基板１Ｓに導入することで形成されている。これにより、ｐ型のウエルＨＰＷ１，ＨＰＷ２内にｐ型のウエルＰＷを形成するからといって製造工程が増えることもない。これ以外の製造工程は前記実施の形態２と同じである。また、上記以外の効果は、前記実施の形態１，２と同じなので説明を省略する。
（実施の形態４）
図３２は本実施の形態４の半導体装置のＬＣＤドライバ回路（主回路）領域の要部断面図、図３３は図３２と同じ基板１Ｓに形成されたフラッシュメモリ領域の要部断面図を示している。
本実施の形態４では、図３２および図３３に示すように、容量部Ｃ，ＣＷＥのウエルが、ＬＣＤドライバ回路領域の低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴＱＮＬの形成領域のウエルであるｐ型のウエルＰＷにより形成されている。このｐ型のウエルＰＷのｐ型の不純物濃度の方が、ｐ型のウエルＨＰＷ３のｐ型の不純物濃度よりも高く設定されている。これにより、容量部Ｃ，ＣＷＥの容量電極ＦＧＣ１，ＦＧＣ２の直下の基板１Ｓ部分のｐ型不純物の濃度が高くなるので、データ書き換え（書き込み・消去）時において、容量電極ＦＧＣ１，ＦＧＣ２の直下の基板１Ｓ部分の空乏化を抑制または防止することができる。このため、容量絶縁膜１０ｃ，１０ｄに印加される電圧を高くすることができるので、データの書き換え速度を速くすることができる。
このようなフラッシュメモリ領域におけるｐ型のウエルＰＷは、前記実施の形態３と同様に、ＬＣＤドライバ回路領域の低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴＱＮＬの形成領域のｐ型のウエルＰＷを形成する際に同時に形成されている。これにより、メモリセルＭＣにｐ型のウエルＰＷを形成するからといって製造工程が増えることもない。これ以外の製造工程は前記実施の形態２と同じである。また、上記以外の効果は、前記実施の形態１，２と同じなので説明を省略する。
（実施の形態５）
図３４は本実施の形態５の半導体装置のＬＣＤドライバ回路（主回路）領域の要部断面図、図３５は図３４と同じ基板１Ｓに形成されたフラッシュメモリ領域の要部断面図を示している。
本実施の形態５では、図３４および図３５に示すように、容量部Ｃ，ＣＷＥ、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳのウエルが、ＬＣＤドライバ回路領域の高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴＱＰＨのｐ型の半導体領域ＰＶにより形成されている。この容量部Ｃ，ＣＷＥ、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳのウエルを形成するｐ型の半導体領域ＰＶは、ＬＣＤドライバ回路領域の高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴＱＰＨのｐ型の半導体領域ＰＶを形成する際に同時に形成されている。すなわち、フラッシュメモリ領域および高耐圧部のｐ型の半導体領域ＰＶの形成領域が露出され、それ以外の領域が覆われるようなレジストパターンを形成後、そのレジストパターンをマスクとして、ｐ型の不純物を基板１Ｓに導入することで形成されている。これにより、フラッシュメモリの上記ｐ型のウエルＨＰＷ１〜ＨＰＷ３の形成のためのリソグラフィ工程（レジスト塗布、露光および現像等のような一連の処理および露光時に使用するフォトマスクの製造工程）を削減できるので、半導体装置の製造時間を短縮できる。また、半導体装置の製造コストを低減できる。
これ以外の製造工程は前記実施の形態２と同じである。また、上記以外の効果は、前記実施の形態１，２と同じなので説明を省略する。
（実施の形態６）
図３６は本実施の形態６の半導体装置のＬＣＤドライバ回路（主回路）領域の要部断面図、図３７は図３６と同じ基板１Ｓに形成されたフラッシュメモリ領域の要部断面図を示している。
本実施の形態６では、図３６および図３７に示すように、容量部Ｃ，ＣＷＥ、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳのウエルが、ＬＣＤドライバ回路領域の高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴＱＰＨのｐ型の半導体領域ＰＶにより形成されている。この容量部Ｃ，ＣＷＥ、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳのウエルを形成するｐ型の半導体領域ＰＶは、前記実施の形態５と同様に、ＬＣＤドライバ回路領域の高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴＱＰＨのｐ型の半導体領域ＰＶを形成する際に同時に形成されている。これにより、前記実施の形態５と同様に、フラッシュメモリの上記ｐ型のウエルＨＰＷ１〜ＨＰＷ３の形成のためのリソグラフィ工程を削減できるので、半導体装置の製造時間を短縮できる。また、半導体装置の製造コストを低減できる。
また、容量部Ｃ，ＣＷＥのウエルを形成するｐ型の半導体領域ＰＶ内に、ｐ型のウエルＰＷが形成されている。これにより、容量部Ｃ，ＣＷＥの容量電極ＦＧＣ１，ＦＧＣ２の直下の基板１Ｓ部分のｐ型不純物の濃度が高くなるので、データ書き換え（書き込み・消去）時における、容量電極ＦＧＣ１，ＦＧＣ２の直下の基板１Ｓ部分の空乏化を抑制または防止することができる。このため、容量絶縁膜１０ｃ，１０ｄに印加される電圧を高くすることができるので、データの書き換え速度を速くすることができる。
また、メモリ領域の容量部Ｃ，ＣＷＥのｐ型の半導体領域ＰＶ内のｐ型のウエルＰＷは、前記実施の形態３と同様に、ＬＣＤドライバ回路領域の低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴＱＮＬの形成領域のｐ型のウエルＰＷを形成する際に同時に形成されている。これにより、容量部Ｃ，ＣＷＥのウエルを形成するｐ型の半導体領域ＰＶ内にｐ型のウエルＰＷを形成するからといって製造工程が増えることもない。これ以外の製造工程は前記実施の形態２と同じである。また、上記以外の効果は、前記実施の形態１，２と同じなので説明を省略する。
（実施の形態７）
図３８は本実施の形態７の半導体装置のＬＣＤドライバ回路（主回路）領域の要部断面図、図３９は図３８と同じ基板１Ｓに形成されたフラッシュメモリ領域の要部断面図を示している。
本実施の形態７では、図３８および図３９に示すように、容量部Ｃ，ＣＷＥのウエルが、ＬＣＤドライバ回路領域の低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴＱＮＬの形成領域のウエルであるｐ型のウエルＰＷにより形成されている。このｐ型のウエルＰＷのｐ型の不純物濃度の方が、上記ｐ型のウエルＨＰＷ１〜ＨＰＷ３のｐ型の不純物濃度よりも高く設定されている。これにより、容量部Ｃ，ＣＷＥの容量電極ＦＧＣ１，ＦＧＣ２の直下の基板１Ｓ部分のｐ型不純物の濃度が高くなるので、データ書き換え（書き込み・消去）時において、容量電極ＦＧＣ１，ＦＧＣ２の直下の基板１Ｓ部分の空乏化を抑制または防止することができる。このため、容量絶縁膜１０ｃ，１０ｄに印加される電圧を高くすることができるので、データの書き換え速度を速くすることができる。
このようなフラッシュメモリ領域におけるｐ型のウエルＰＷは、前記実施の形態３と同様に、ＬＣＤドライバ回路領域の低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴＱＮＬの形成領域のｐ型のウエルＰＷを形成する際に同時に形成されている。これにより、メモリセルＭＣにｐ型のウエルＰＷを形成するからといって製造工程が増えることもない。
また、本実施の形態７では、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳのウエルが、ＬＣＤドライバ回路領域の高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴＱＰＨのｐ型の半導体領域ＰＶにより形成されている。このデータ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳのウエルを形成するｐ型の半導体領域ＰＶは、前記実施の形態５と同様に、ＬＣＤドライバ回路領域の高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴＱＰＨのｐ型の半導体領域ＰＶを形成する際に同時に形成されている。すなわち、本実施の形態７では、前記実施の形態５と同様に、フラッシュメモリの上記ｐ型のウエルＨＰＷ１〜ＨＰＷ３の形成のためのリソグラフィ工程を削減できるので、半導体装置の製造時間を短縮できる。また、半導体装置の製造コストを低減できる。
これ以外の製造工程は前記実施の形態２と同じである。また、上記以外の効果は、前記実施の形態１，２と同じなので説明を省略する。
（実施の形態８）
図４０は本実施の形態８の半導体装置のフラッシュメモリ形成領域の要部平面図を示している。本実施の形態８の半導体装置の断面構成は前記実施の形態１〜７で示したものと同じなので図示および説明を省略する。
本実施の形態８においては、半導体チップを構成する基板１Ｓの主面（第１主面）のフラッシュメモリ領域には、例えば８×２ビット構成の複数の上記メモリセルＭＣがアレイ状（行列状）に規則的に並んで配置されている。
ｐ型のウエルＨＰＷ１〜ＨＰＷ２は、第２方向Ｘに延びて形成されている。ｐ型のウエルＨＰＷ１には、複数のビット分の容量部Ｃが配置されている。また、ｐ型のウエルＨＰＷ２には、複数のビット分のデータ書き込み・消去用の容量部ＣＷＥが配置されている。また、ｐ型のウエルＨＰＷ３には、複数のビット分のデータ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳが配置されている。
このようなアレイ構成にすることにより、フラッシュメモリの占有領域を縮小することができるので、主回路が形成された半導体チップのサイズ増大を招くことなく、半導体装置の付加価値を向上させることができる。
（実施の形態９）
本実施の形態９においては、前記フラッシュメモリのメモリセルの選択ＭＩＳ・ＦＥＴを、例えばＬＣＤドライバ回路（主回路）の動作電圧が１．２Ｖ（または１．５Ｖ）の相対的に低耐圧なＭＩＳ・ＦＥＴ（以下、１．２Ｖ系のＭＩＳ・ＦＥＴともいう）により形成した場合について説明する。
前記実施の形態においては、前記フラッシュメモリのメモリセルＭＣの選択ＭＩＳ・ＦＥＴＱＳが、作り易さを優先して、データ読み出し用のＭＩＳ・ＦＥＴＱＲと同じく、動作電圧が６ＶのＭＩＳ・ＦＥＴ（以下、６Ｖ系のＭＩＳ・ＦＥＴともいう）により形成されている。
しかし、本実施の形態のフラッシュメモリの構成においては、メモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲに印加されるドレイン電圧が、例えば〜１．０Ｖ程度である。すなわち、データ読み出し用のＭＩＳ・ＦＥＴＱＲの選択ＭＩＳ・ＦＥＴＱＳのドレインには、例えば１．０Ｖ程度しか印加されない。また、選択ＭＩＳ・ＦＥＴＱＳのゲート電極はメモリセルＭＣの浮遊ゲート電極ＦＧとも接続されておらず電荷保持能力に対する影響が無い。
そこで、本実施の形態９においては、図４１および図４２に示すように、データ読み出し用のＭＩＳ・ＦＥＴＱＲの選択ＭＩＳ・ＦＥＴＱＳ２を、例えばＬＣＤドライバ回路の上記１．２Ｖ系のＭＩＳ・ＦＥＴにより形成した。
図４１は本実施の形態９の半導体装置におけるフラッシュメモリのメモリセルＭＣの一例の平面図、図４２は図４１のＹ３−Ｙ３線の断面図である。なお、図４１では図面を見易くするために一部にハッチングを付した。
基板１Ｓの選択部には、ｐ型のウエルＰＷ２が形成されている。この選択部のｐ型のウエルＰＷ２は、上記メモリセルＭＣの上記ｐ型のウエルＨＰＷ３に取り囲まれている。すなわち、ｐ型のウエルＰＷ２は、ｐ型のウエルＨＰＷ３に内包されている。
この選択部のｐ型のウエルＰＷ２は、上記ＬＣＤドライバ回路の上記１．２Ｖ系のＭＩＳ・ＦＥＴの配置領域のｐ型のウエルと同じものである。すなわち、選択部のｐ型のウエルＰＷ２は、ＬＣＤドライバ回路の１．２Ｖ系のＭＩＳ・ＦＥＴ用のｐ型のウエルと同工程時にｐ型の不純物のホウ素が導入されることで形成されており、ｐ型のウエルＰＷ２の不純物濃度は、ＬＣＤドライバ回路の１．２Ｖ系のＭＩＳ・ＦＥＴ用のｐ型のウエルの不純物濃度と同じである。
このｐ型のウエルＰＷ２には、上記選択ＭＩＳ・ＦＥＴＱＳ２のソース・ドレイン用の一対のｎ型の半導体領域１２，１２を構成するｎ−型の半導体領域１２ｃが形成されている。このｎ−型の半導体領域１２ｃは、選択ＭＩＳ・ＦＥＴＱＳ２のチャネル形成領域を挟んでチャネル形成領域の両側に配置されており、ｎ＋型の半導体領域１２ｂに電気的に接続されている。このｎ−型の半導体領域１２ｃおよびｎ＋型の半導体領域１２ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域１２ｂの不純物濃度の方が、ｎ−型の半導体領域１２ｃよりも不純物濃度が高くなっている。
本実施の形態９において選択ＭＩＳ・ＦＥＴＱＳ２のｎ−型の半導体領域１２ｃの構成は、上記ＬＣＤドライバ回路の上記１．２Ｖ系のＭＩＳ・ＦＥＴのソース・ドレイン用の一対の半導体領域を構成するｎ−型の半導体領域の構成と同じである。すなわち、選択ＭＩＳ・ＦＥＴＱＳ２のｎ−型の半導体領域１２ｃは、ＬＣＤドライバ回路の上記１．２Ｖ系のＭＩＳ・ＦＥＴのｎ−型の半導体領域と同工程時にｎ型の不純物が導入されることで形成されており、ｎ−型の半導体領域１２ｃの不純物濃度は、ＬＣＤドライバ回路の１．２Ｖ系のＭＩＳ・ＦＥＴ用のｎ−型の半導体領域の不純物濃度と同じである。
上記ｐ型のウエルＰＷ２が形成された基板１Ｓの主面（チャネル形成領域）上には、選択ＭＩＳ・ＦＥＴＱＳ２のゲート絶縁膜１０ｈが形成されている。この選択ＭＩＳ・ＦＥＴＱＳ２のゲート絶縁膜１０ｈの構成は、上記ＬＣＤドライバ回路の上記１．２Ｖ系のＭＩＳ・ＦＥＴのゲート絶縁膜の構成と同じである。すなわち、選択ＭＩＳ・ＦＥＴＱＳ２のゲート絶縁膜１０ｈは、例えば酸化シリコンにより形成されている。また、選択ＭＩＳ・ＦＥＴＱＳ２のゲート絶縁膜１０ｈは、ＬＣＤドライバ回路の１．２Ｖ系のＭＩＳ・ＦＥＴのゲート絶縁膜と同工程時に形成されている。このため、選択ＭＩＳ・ＦＥＴＱＳ２のゲート絶縁膜１０ｈの厚さは、上記ＬＣＤドライバ回路の上記１．２Ｖ系のＭＩＳ・ＦＥＴのゲート絶縁膜の厚さと等しい。ただし、選択ＭＩＳ・ＦＥＴＱＳ２のゲート絶縁膜１０ｈの厚さは、２種ゲートプロセスによって、上記選択ＭＩＳ・ＦＥＴＱＳのゲート絶縁膜１０ｅや上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート絶縁膜１０ｂよりも薄く形成されている。
２種ゲートプロセスは、例えば以下の工程を有している。まず、基板１Ｓに対して第１回目の熱酸化処理を施すことにより、基板１Ｓの厚膜部および薄膜部の両方の主面上に所定の厚さの第１ゲート絶縁膜を同時に形成する。続いて、薄膜部の第１ゲート絶縁膜のみを選択的に除去する。その後、厚膜部に第１ゲート絶縁膜を残したまま、基板１Ｓに対して第２回目の熱酸化処理等を施す。この第２回目の熱酸化処理では、薄膜部に形成するゲート絶縁膜の厚さが所望の厚さになるように酸化処理を施す。これにより、薄膜部に相対的に薄いゲート絶縁膜を形成すると同時に、厚膜部に相対的に厚いゲート絶縁膜を形成する。
このようなゲート絶縁膜１０ｈ上には、選択ＭＩＳ・ＦＥＴＱＳ２のゲート電極ＦＧＳ２が形成されている。この選択ＭＩＳ・ＦＥＴＱＳ２のゲート電極ＦＧＳ２の構成は、上記ＬＣＤドライバ回路の上記１．２Ｖ系のＭＩＳ・ＦＥＴのゲート電極の構成と同じである。すなわち、選択ＭＩＳ・ＦＥＴＱＳ２のゲート電極ＦＧＳ２は、例えば低抵抗なｎ＋型の多結晶シリコンにより形成されている。また、選択ＭＩＳ・ＦＥＴＱＳ２のゲート電極ＦＧＳ２は、ＬＣＤドライバ回路の１．２Ｖ系のＭＩＳ・ＦＥＴのゲート電極と同工程時に形成されている。この選択ＭＩＳ・ＦＥＴＱＳ２のゲート電極ＦＧＳ２のゲート長（ゲート電極ＦＧＳ２の短方向の長さであって、ドレイン電流が流れる方向の長さ）Ｌｇは、上記ＬＣＤドライバ回路の上記１．２Ｖ系のＭＩＳ・ＦＥＴのゲート長さＬｇ（ミニマム寸法）と等しく、上記選択ＭＩＳ・ＦＥＴＱＳのゲート長や上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート長よりも小さい。
また、本実施の形態９においては、浮遊ゲート電極ＦＧ（すなわち、容量電極ＦＧＣ、ゲート電極ＦＧＷ，ＦＧＲ）の上面、サイドウォールＳＷの表面全体およびその外周の基板１Ｓの主面一部を覆うように、キャップ絶縁膜２８ｂが形成されている。
このキャップ絶縁膜２８ｂは、例えば酸化シリコンからなり、窒化シリコンからなる絶縁層６ａが浮遊ゲート電極ＦＧの上面に直接接しないように、浮遊ゲート電極ＦＧの上面と絶縁層６ｂとの間に形成されている。これは、以下の理由からである。すなわち、窒化シリコンからなる絶縁層６ａをプラズマ化学気相成長（Chemical Vapor Deposition:ＣＶＤ）法等により堆積する場合、絶縁層６ａは、その堆積の初期段階においてシリコンリッチな膜になり易い。このため、絶縁層６ａが浮遊ゲート電極ＦＧの上面に直接接した状態で形成されていると、浮遊ゲート電極ＦＧ中の電荷が絶縁層６ａのシリコンリッチな部分を通じて基板１Ｓ側に流れ、プラグを通じて放出されてしまう場合がある。その結果、フラッシュメモリのデータ保持特性が低下するので、そのような不具合を抑制または防止するためである。
また、このキャップ絶縁膜２８ｂは、半導体基板１Ｓの他の領域に設けられた抵抗素子（図示せず）の上にも形成されている。この抵抗素子は、例えば、前述の容量電極ＦＧＣおよびゲート電極ＦＧＷ，ＦＧＲ，ＦＧＳ，ＦＧＳ２等と同工程で形成することができ、多結晶シリコン膜から成る。このような抵抗素子上にキャップ絶縁膜２８ｂを設けることで、抵抗素子上にシリサイド層５ａが形成される領域と形成されない領域とを選択的に作り分けることができ、これにより所望の抵抗値を有する抵抗素子を形成することができる。
すなわち、本実施の形態では、キャップ絶縁膜２８ｂを用いることで、抵抗素子上にシリサイド層５ａを作り分けるための絶縁膜と、浮遊ゲート電極ＦＧ上の絶縁層６ａとの間に設ける絶縁膜を同工程で形成している。これにより、各々の絶縁膜を別工程で形成する必要がなく、製造工程の簡略化を図れる。
本実施の形態９では、浮遊ゲート電極ＦＧの上面と絶縁層６ｂとの間にキャップ絶縁膜２８ｂを形成したことにより、上記のような電荷の放出を抑制または防止することができるので、フラッシュメモリのデータ保持特性を向上させることができる。
また、上記シリサイド層５ａは、キャップ絶縁膜２８ｂをパターン形成した後に形成されている。このため、シリサイド層５ａは、基板１Ｓの主面（ｐ＋型の半導体領域１３ａ，１５ｂ、ｎ＋型の半導体領域１２ｂ）上には形成されているが、浮遊ゲート電極ＦＧの上面には形成されていない。
このように本実施の形態９においては、前記実施の形態で得られた効果の他に、以下の効果を得ることができる。
すなわち、選択ＭＩＳ・ＦＥＴＱＳ２のゲート長が、上記選択ＭＩＳ・ＦＥＴＱＳのゲート長より小さく、また、ゲート絶縁膜１０ｈの膜厚が、上記選択ＭＩＳ・ＦＥＴＱＳのゲート絶縁膜１０ｅよりも薄いことにより、同じ電圧で駆動させた場合、より大きな電流（ドレイン電流Ｉｄｓ）を得ることができる。このため、データの読み出し電流を増大させることができるので、回路的なマージンを拡大することができる。
また、選択ＭＩＳ・ＦＥＴＱＳ２の占有面積を小さくすることができるので、フラッシュメモリの占有面積を小さくできる。特に、複数のメモリセルＭＣをアレイ状に配置する場合に、フラッシュメモリの占有面積を縮小することができる。
（実施の形態１０）
本実施の形態１０においては、フラッシュメモリでのデータの消去時や書き込み時に基板１Ｓに空乏層が形成されるのを抑制または防止するための構成について説明する。
図４３は本実施の形態１０の半導体装置におけるフラッシュメモリのメモリセルＭＣの一例の平面図、図４４は図４３のＹ４−Ｙ４線の断面図である。なお、図４３では図面を見易くするために一部にハッチングを付した。
本実施の形態１０においては、データ書き込み・消去用の容量部ＣＷＥに、ｐ型の半導体領域１５とｎ型の半導体領域３０との異なる導電型の半導体領域が形成されている。すなわち、データ書き込み・消去用の容量部ＣＷＥにおいては、容量電極ＦＧＣ１の左右の半導体領域の導電型が非対称になっている。
ｎ型の半導体領域３０は、互いに電気的に接続されたｎ−型の半導体領域３０ａとｎ＋型の半導体領域３０ｂとを有している。ｎ−型の半導体領域３０ａは、容量電極ＦＧＣ１の一方の端部辺りから基板１Ｓの主面に沿ってサイドウォールＳＷの幅分程度延びて終端している。ｎ＋型の半導体領域３０ｂは、上記ｎ−型の半導体領域３０ａの終端で一部重なり、その重なり位置から基板１Ｓの主面に沿って所望の長さ分だけ延びて分離部ＴＩで終端している。
このｎ−型の半導体領域３０ａおよびｎ＋型の半導体領域３０ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域３０ｂの不純物濃度の方が、ｎ−型の半導体領域３０ａよりも不純物濃度が高くなっている。
本実施の形態１０では、上記ｎ型の半導体領域３０が、図４３に示すように、互いに隣接する２つの浮遊ゲート電極ＦＧの隣接間に形成されている。すなわち、ｎ型の半導体領域３０は、２つのデータ書き込み・消去用の容量部ＣＷＥの共有領域になっている。
また、本実施の形態１０においては、容量部Ｃに、ｐ型の半導体領域１３とｎ型の半導体領域３１との異なる導電型の半導体領域が形成されている。すなわち、容量部Ｃにおいては、容量電極ＦＧＣ２の左右の半導体領域の導電型が非対称になっている。
ｎ型の半導体領域３１は、互いに電気的に接続されたｎ−型の半導体領域３１ａとｎ＋型の半導体領域３１ｂとを有している。ｎ−型の半導体領域３１ａは、容量電極ＦＧＣ２の一方の端部辺りから基板１Ｓの主面に沿ってサイドウォールＳＷの幅分程度延びて終端している。ｎ＋型の半導体領域３１ｂは、上記ｎ−型の半導体領域３１ａの終端で一部重なり、その重なり位置から基板１Ｓの主面に沿って所望の長さ分だけ延びて分離部ＴＩで終端している。
このｎ−型の半導体領域３１ａおよびｎ＋型の半導体領域３１ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域３１ｂの不純物濃度の方が、ｎ−型の半導体領域３１ａよりも不純物濃度が高くなっている。
本実施の形態１０では、上記ｎ型の半導体領域３１が、図４３に示すように、互いに隣接する２つの浮遊ゲート電極ＦＧの隣接間に形成されている。すなわち、ｎ型の半導体領域３１は、２つの容量部Ｃの共有領域になっている。
上記したｎ−型の半導体領域３０ａ，３１ａは、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳのｎ−型の半導体領域１２ａの形成工程時に同時に形成されている。また、上記したｎ＋型の半導体領域３０ｂ，３１ｂは、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳのｎ＋型の半導体領域１２ｂの形成工程時に同時に形成されている。
次に、このような構成にした理由を図４５〜図４８により説明する。なお、図４５〜図４８において、符号３５は反転層、符号３６は空乏層、ｅ−は電子を示している。
まず、電荷注入放出部について説明する。図４５は前記実施の形態のメモリセルＭＣの電荷注入放出部の基板１Ｓの第２方向Ｘに沿った断面図を示している。データ書き込みに際して、電荷注入放出部のｐ型のウエルＨＰＷ２には、例えば−９Ｖ程度の負電圧が印加される。このため、容量絶縁膜１０ｄの直下に空乏層３６が形成される。その結果、カップリング容量が低下する。また、注入される電子も枯渇しており、注入効率が低下すると考えられる。したがって、データの書き込み速度が低下する。また、データの書き込み速度にバラツキが生じる。
一方、図４６は本実施の形態１０のメモリセルＭＣの電荷注入放出部の基板１Ｓの第２方向Ｘに沿った断面図を示している。上記のようにｎ＋型の半導体領域３０ｂを追加したことにより、反転層３５の形成が促進される。また、電子はｐ型半導体では少数キャリアであるのに対してｎ型半導体では多数キャリアである。このため、ｎ＋型の半導体領域３０ｂを設けたことにより、注入電子を容量電極ＦＧＣ１の直下の反転層３５に容易に供給することができる。その結果、実効的なカップリング容量を増大させることができるので、容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）の電位を効率的にコントロールすることができる。したがって、データの書き込み速度を向上させることができる。また、データ書き込み速度のバラツキも低減できる。
次に、容量部について説明する。図４７は前記実施の形態のメモリセルＭＣの容量部の基板１Ｓの第２方向Ｘに沿った断面図を示している。データ消去に際して、容量部のｐ型のウエルＨＰＷ１には、例えば−９Ｖ程度の負電圧が印加されるため、容量絶縁膜１０ｃの直下に空乏層３６が形成される。その結果、実質的なカップリング容量が低下し、データの消去が遅くなる。また、データの消去速度にバラツキが生じる。
一方、図４８は本実施の形態１０のメモリセルＭＣの容量部の基板１Ｓの第２方向Ｘに沿った断面図を示している。上記のようにｎ＋型の半導体領域３１ｂを追加したことにより、電子を容量絶縁膜１０ｃの直下にスムーズに供給することができる。このため、反転層３５を素早く形成することができるので、ｐ型のウエルＨＰＷ１を素早く−９Ｖに固定することができる。その結果、実効的なカップリング容量を増大させることができるので、容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）の電位を効率的にコントロールすることができる。したがって、データ消去速度を向上させることができる。また、データ消去速度のバラツキも低減できる。
このように本実施の形態１０によれば、電荷注入放出部および容量部に、ｐ＋型の半導体領域１５ｂ，１３ｂおよびｎ＋型の半導体領域３０ｂ，３１ｂの両方を設けたことにより、電荷注入放出部ではｎ＋型の半導体領域３０ｂが電荷注入時の電子の供給源として作用し、容量部ではｎ＋型の半導体領域３１ｂが反転層への電子の供給源として作用するので、データの書き込み速度および消去速度を向上させることができる。
ここで、図４９は、本実施の形態１０の場合と前記実施の形態の場合とでデータの書き込み・消去特性を比較して示している。また、図５０はデータ書き込み特性を抜き出して示し、図５１はデータ消去特性を抜き出して示している。
実線Ａ２，Ｂ２はそれぞれ本実施の形態１０のデータ書き込み特性およびデータ消去特性を示し、実線Ａ０１，Ｂ０１はｎ＋型の半導体領域３０ｂ，３１ｂを形成せず、ｐ＋型の半導体領域１５ｂ，１３ｂのみの場合のデータ書き込み特性およびデータ消去特性を示している。
本実施の形態１０の場合、データの書き込み時間を１．５桁ほど短くすることができた。また、データの消去時間を２桁ほど短くすることができた。
以上の説明では、電荷注入放出部および容量部の両方において、ｐ＋型の半導体領域１５ｂ，１３ｂおよびｎ＋型の半導体領域３０ｂ，３１ｂの両方を設けた場合について説明したが、これに限定されるものではない。
例えばデータの消去のみを高速化する場合、容量部にはｐ型の半導体領域１３（ｐ＋型の半導体領域１３ｂ）およびｎ型の半導体領域３１（ｎ＋型の半導体領域３１ｂ）の両方を設け、電荷注入放出部にはｐ型の半導体領域１５（ｐ＋型の半導体領域１５ｂ）のみを設けるようにしても良い。
また、データの書き込みのみ高速化する場合、電荷注入放出部にはｐ型の半導体領域１５（ｐ＋型の半導体領域１５ｂ）およびｎ型の半導体領域３０（ｎ＋型の半導体領域３０ｂ）の両方を設け、容量部にはｐ型の半導体領域１３（ｐ＋型の半導体領域１３ｂ）のみを設けるようにしても良い。
また、基板１Ｓの空乏化を抑制または防止する観点について、本実施の形態１０で説明した構成と前記実施の形態３で説明した構成とを組み合わせても良い。すなわち、本実施の形態１０においても、容量部Ｃ，ＣＷＥのｐ型のウエルＨＰＷ１，ＨＰＷ２内にｐ型のウエルＰＷを設けても良い。
次に、上記ｎ型の半導体領域３０，３１の形成方法の一例を図５２〜図５４により説明する。
図５２は本実施の形態１０の半導体装置のフラッシュメモリにおけるメモリセルＭＣにｎ型の半導体領域３０，３１およびｐ型の半導体領域１３，１５を形成する際のマスクを示したメモリセルＭＣの平面図を示している。
図５２に示す開口部ＮＡ，ＮＢは、本実施の形態１０の半導体装置の製造工程中において基板１Ｓ（この段階ではウエハと称する平面円形状の半導体薄板）の主面上に堆積された第１レジスト膜（マスク）に形成された平面四角形状の開口部である。この開口部ＮＡ，ＮＢは、それぞれ上記ｎ型の半導体領域３０，３１を形成するためのｎ型不純物の導入領域になる。
また、２つの開口部ＰＡおよび２つの開口部ＰＢは、本実施の形態１０の半導体装置の製造工程中において基板１Ｓ（この段階では上記ウエハ）の主面上に堆積された第２レジスト膜（マスク）に形成された平面四角形状の開口部である。この開口部ＰＡ，ＰＢは、それぞれ上記ｐ型の半導体領域１５，１３を形成するためのｐ型不純物の導入領域になる。
なお、上記第１レジスト膜および上記第２レジスト膜はそれぞれ別々に塗布された別々のレジスト膜であるが、ここでは開口部ＮＡ，ＮＢ，ＰＡ，ＰＢの相対的な平面位置関係を示すため同一の図に示した。
上記電荷注入放出部に配置される上記開口部ＮＡは、その第２方向Ｘの両端部が、互いに隣接する２つの容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）の一部に重なった状態で、互いに隣接する２つの容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）の間に配置されている。
この開口部ＮＡは、互いに隣接する２つの容量電極ＦＧＣ１の間の活性領域Ｌ２部分を内包するように配置されている。開口部ＮＡの第２方向Ｘの長さは、互いに隣接する２つの容量電極ＦＧＣ１のうち、一方の容量電極ＦＧＣ１の第２方向Ｘ（短方向）の中央から他方の容量電極ＦＧＣ１の第２方向Ｘ（短方向）の中央まで延在している。また、開口部ＮＡの第２方向Ｙの長さは、ｐ型のウエルＨＰＷ２の第２方向Ｙの長さとほぼ一致する程度となっている。
このため、開口部ＮＡからは、互いに隣接する容量電極ＦＧＣ１の間の活性領域Ｌ２部分の全体と、２つの容量電極ＦＧＣ１の各々の第２方向Ｘ（短方向）の半分の部分とが露出される。
一方、上記電荷注入放出部に配置される上記２つの開口部ＰＡの各々は、その第２方向Ｘの一端部が、互いに隣接する２つの容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）の各々の一部に重なるように配置されている。この２つの開口部ＰＡの各々の第２方向Ｘの一端は、互いに隣接する２つの容量電極ＦＧＣ１の各々の第２方向Ｘ（短方向）の中央で終端している。このため、２つの開口部ＰＡの各々からは、ｐ型の半導体領域１５の形成領域（活性領域Ｌ２）の他、２つの容量電極ＦＧＣ１の各々の第２方向Ｘ（短方向）の半分の部分が露出される。
このため、互いに隣接する２つの容量電極ＦＧＣ１の各々には、開口部ＮＡからのｎ型不純物の導入により形成されるｎ型の半導体領域と、開口部ＰＡからのｐ型不純物の導入により形成されるｐ型の半導体領域とが第２方向Ｘ（短方向）に沿って半分ずつ並んで形成されている。
ただし、この容量電極ＦＧＣ１のｎ型の半導体領域と、ｐ型の半導体領域との接合面（境界面）が、浮遊ゲート電極ＦＧの長手方向（第２方向Ｙ）に対して交差することのないように形成されている。すなわち、この容量電極ＦＧＣ１のｎ型の半導体領域と、ｐ型の半導体領域との接合面は、浮遊ゲート電極ＦＧの長手方向（第２方向Ｙ）に対して沿うように配置される。
これは、仮に容量電極ＦＧＣ１のｎ型の半導体領域と、ｐ型の半導体領域との接合面が、浮遊ゲート電極ＦＧの長手方向（第２方向Ｙ）に対して交差するように形成されると、そのｐｎ接合面が電位の供給方向に対して交差するので、電位の伝達が劣化し、データの書き込み・消去特性あるいは読み出し特性が劣化してしまうからである。
ここで、浮遊ゲート電極ＦＧの上面にシリサイド層が形成されている場合は、容量電極ＦＧＣ１の長手方向に対して交差するように上記ｐｎ接合面が形成されていたとしてもシリサイド層を通じて電位の供給ができる。これに対して、本実施の形態１０の場合、上記のように浮遊ゲート電極ＦＧの上面にシリサイド層が形成されていないので、上記ｐｎ接合面が容量電極ＦＧＣ１の長手方向に対して交差するように形成されていると、上記電位の伝達の劣化が生じ易い。したがって、本実施の形態１０の場合は、特に容量電極ＦＧＣ１に形成される上記ｐｎ接合面が容量電極ＦＧＣ１の長手方向に交差しないように配置することが好ましい。
なお、浮遊ゲート電極ＦＧは、上記開口部ＮＡ，ＰＡからの不純物導入工程前は、前記したようにｎ＋型の多結晶シリコンにより形成されている。
上記容量部に配置される上記開口部ＮＢは、その第２方向Ｘの両端部が、互いに隣接する２つの容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）の一部に重なった状態で、互いに隣接する２つの容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）の間に配置されている。
この開口部ＮＢは、互いに隣接する２つの容量電極ＦＧＣ２の間の活性領域Ｌ３部分を内包するように配置されている。開口部ＮＢの第２方向Ｘの長さは、互いに隣接する２つの容量電極ＦＧＣ２のうち、一方の容量電極ＦＧＣ２の第２方向Ｘ（短方向）の所望位置から他方の容量電極ＦＧＣ２の第２方向Ｘ（短方向）の所望位置まで延在している。また、開口部ＮＢの第２方向Ｙの長さは、ｐ型のウエルＨＰＷ１の第２方向Ｙの長さとほぼ一致する程度となっている。
このため、開口部ＮＢからは、互いに隣接する容量電極ＦＧＣ２の間の活性領域Ｌ３部分の全体と、２つの容量電極ＦＧＣ２の各々の大半部分とが露出される。ここでは、浮遊ゲート電極ＦＧのネック部分ＦＡ（くびれ部分、浮遊ゲート電極ＦＧの幅広の部分（容量電極ＦＧＣ２）と、幅の狭い部分との境界部分）も開口部ＮＢから露出される。
一方、上記容量部に配置される上記２つの開口部ＰＢの各々は、その第２方向Ｘの一端部が、互いに隣接する２つの容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）の各々の一部に重なるように配置されている。２つの開口部ＰＢの各々からは、ｐ型の半導体領域１３の形成領域（活性領域Ｌ３）の他、２つの容量電極ＦＧＣ２の各々の第２方向Ｘ（短方向）の一部分が露出される。
このため、互いに隣接する２つの容量電極ＦＧＣ２の各々には、開口部ＮＢからのｎ型不純物の導入により形成されるｎ型の半導体領域と、開口部ＰＢからのｐ型不純物の導入により形成されるｐ型の半導体領域とが第２方向Ｘ（短方向）に沿って隣接した状態で並んで形成されている。なお、この容量電極ＦＧＣ２のｎ型の半導体領域とｐ型の半導体領域との接合面は、浮遊ゲート電極ＦＧの長手方向（第２方向Ｙ）に対して沿うように容量電極ＦＧＣ２に形成される。
ただし、本実施の形態１０においては、浮遊ゲート電極ＦＧの上記ネック部分ＦＡにｎ型の半導体領域とｐ型の半導体領域との接合面（境界面）が形成されないようにしている。このため、開口部ＮＢは、その長辺（浮遊ゲート電極ＦＧの長手方向に交差する第２方向Ｘに沿う辺）が浮遊ゲート電極ＦＧの幅の細いところで横切るように形成される。
これは、仮に浮遊ゲート電極ＦＧのネック部分ＦＡにおいて、ｎ型の半導体領域とｐ型の半導体領域との接合面が、浮遊ゲート電極ＦＧの長手方向（第２方向Ｙ）に対して交差するように形成されてしまうと、そのｐｎ接合面が電位の供給方向に対して交差するので、電位の伝達が劣化し、データの書き込み・消去特性あるいは読み出し特性が劣化してしまうからである。
図５３は、上記ネック部分ＦＡに上記ｐｎ接合面が形成される場合の一例を示している。なお、この場合もｎ型不純物導入時のマスクとなるレジスト膜と、ｐ型不純物導入時のマスクとなるレジスト膜とはそれぞれ別々に塗布された別々のレジスト膜である。
開口部ＮＣはｎ型不純物導入用の開口部を示している。この開口部ＮＣは、その第２方向Ｘの両端部が、互いに隣接する２つの容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）の一部に重なった状態で、互いに隣接する２つの容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）の間に配置されている。ただし、開口部ＮＣの第２方向Ｙの長さは、活性領域Ｌ３の第２方向Ｙの長さよりも小さく、この開口部ＮＣからはネック部分ＦＡが露出されない。
一方、開口部ＰＣはｐ型不純物導入用の開口部を示している。この開口部ＰＣは、その第２方向Ｘの両端部が、互いに隣接する２つの容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）の一部に重なった状態で、互いに隣接する２つの容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）の間に配置されている。開口部ＰＣからは、互いに隣接する２つの容量電極ＦＧＣ２間の活性領域Ｌ３の全体と、２つの容量電極ＦＧＣ２の各々の第２方向Ｘ（短方向）の大半部分とが露出される他、上記ネック部分ＦＡも露出される。
この例では、２つの容量電極ＦＧＣ２の間の１つの活性領域Ｌ３内に、ｎ型の半導体領域３１とｐ型の半導体領域１３とが形成されるようになる。このため、上記基板１Ｓの空乏層の問題については効果的である。
しかし、上記のように浮遊ゲート電極ＦＧはｎ＋型の多結晶シリコンにより形成されているので、図５３の例の場合、ネック部分ＦＡに、ｐｎ接合面が浮遊ゲート電極ＦＧの長手方向に対して交差するように形成されてしまう。このため、そのｐｎ接合面が電位の供給方向に対して交差するように形成されるので、電位の伝達が劣化し、データの書き込み・消去特性あるいは読み出し特性が劣化してしまう。
ここで、浮遊ゲート電極ＦＧの上面にシリサイド層が形成されている場合は、浮遊ゲート電極ＦＧの長手方向に交差するように上記ｐｎ接合面が存在していてもシリサイド層を通じて電位の供給ができるので問題が生じない。これに対して、本実施の形態１０の場合、上記のように浮遊ゲート電極ＦＧの上面にシリサイド層が形成されていないので、上記ｐｎ接合面が浮遊ゲート電極ＦＧの長手方向に対して交差して形成されていると、上記電位の伝達の劣化が生じ易い。したがって、本実施の形態１０の場合は、特にネック部分ＦＡに上記ｐｎ接合面が形成されないようにすることが好ましい。
また、図５４は、上記ネック部分ＦＡに上記ｐｎ接合面が形成されないようにする他の一例を示している。なお、この場合もｎ型不純物導入時のマスクとなるレジスト膜と、ｐ型不純物導入時のマスクとなるレジスト膜とはそれぞれ別々に塗布された別々のレジスト膜である。
開口部ＮＤはｎ型不純物導入用の開口部を示している。この開口部ＮＤは、互いに隣接する２つの容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）および活性領域Ｌ３の上側部分に重なるように配置されている。この開口部ＮＤの第２方向Ｙの長さは、活性領域Ｌ３の第２方向Ｙの長さよりも小さいが、この開口部ＮＤからは上記ネック部分ＦＡが露出されている。一方、開口部ＰＤ，ＰＥはｐ型不純物導入用の開口部を示している。
この例では、２つの容量電極ＦＧＣ２の間の１つの活性領域Ｌ３内に、ｎ型の半導体領域３１とｐ型の半導体領域１３とが形成されるので、上記基板１Ｓの空乏層の問題については効果的である。また、上記ネック部分ＦＡにはｐｎ接合面が形成されないので、上記電位の伝達の劣化に起因するデータの書き込み・消去特性あるいは読み出し特性の劣化の問題についても効果的である。
しかし、この場合のように、一つの活性領域Ｌ３内に、ｎ型の半導体領域３１とｐ型の半導体領域１３とが形成される。この場合、以下の問題がある。すなわち、ウエットエッチング時や洗浄時に、ｎ型の半導体領域３１とｐ型の半導体領域１３とで形成されるｐｎ接合部に光が当たると光起電力が生じ、ｐ型の半導体領域３１とｎ型の半導体領域１３とでエッチングレートが変わってしまう不具合が生じる。このため、このような場合には、ウエットエッチング時や洗浄時に基板１Ｓのｎ型の半導体領域３１とｐ型の半導体領域１３とで形成されるｐｎ接合部に光が当たらないようにする。このように図５４に示したようにすることも可能ではあるが、一つの活性領域Ｌ３内にｐｎ接合部が形成されないようにする方が好ましい。
（実施の形態１１）
本実施の形態１１においては、フラッシュメモリの浮遊ゲート電極に、導電型の異なる半導体領域を形成する他の構成例について説明する。
図５５は本実施の形態１１の半導体装置のフラッシュメモリにおけるメモリセルＭＣにｎ型の半導体領域３０，３１およびｐ型の半導体領域１３，１５を形成する際のマスクを示したメモリセルＭＣの平面図を示している。なお、この場合もｎ型不純物導入時のマスクとなるレジスト膜と、ｐ型不純物導入時のマスクとなるレジスト膜とはそれぞれ別々に塗布された別々のレジスト膜である。
図５５に示す本実施の形態１１のフラッシュメモリのメモリセルＭＣにおいて、上記図５２のメモリセルＭＣの構成と異なるのは、容量部の開口部ＮＢ２の構成である。この開口部ＮＢ２は、本実施の形態１１の半導体装置の製造工程中において基板１Ｓ（この段階では上記ウエハ）の主面上の上記第１レジスト膜（マスク）に形成された平面四角形状の開口部であって、上記ｎ型の半導体領域３１を形成するためのｎ型不純物の導入領域になる。
この開口部ＮＢ２の第２方向Ｙの寸法や配置は、上記図５２で説明した構成と同じである。異なるのは、開口部ＮＢ２の第２方向Ｘの長さが、互いに隣接する２つの容量電極ＦＧＣ２のうち、一方の容量電極ＦＧＣ２の第２方向Ｘ（短方向）の中央から他方の容量電極ＦＧＣ２の第２方向Ｘ（短方向）の中央まで延在していることである。このため、開口部ＮＢ２からは、互いに隣接する容量電極ＦＧＣ２の間の活性領域Ｌ３部分の全体と、２つの容量電極ＦＧＣ２の各々の第２方向Ｘ（短方向）の半分の部分とが露出される。
次に、図５６は本実施の形態１１の半導体装置のフラッシュメモリにおけるメモリセルＭＣの電荷注入放出部の基板１Ｓの第２方向Ｘに沿った要部断面図、図５７は本実施の形態１１の半導体装置のフラッシュメモリにおけるメモリセルＭＣの容量部の基板１Ｓの第２方向Ｘに沿った要部断面図である。
図５６および図５７に示すように、電荷注入放出部および容量部の容量電極ＦＧＣ１，ＦＧＣ２の各々には、ｎ＋型の半導体領域４０ａ，４０ｂとｐ＋型の半導体領域４１ａ，４１ｂとが第２方向Ｘに沿って半分ずつ並んで形成されている。なお、浮遊ゲート電極ＦＧにおいて、容量部ＣＷＥ，Ｃ以外の部分はｎ＋型となっている。これ以外の構成は前記実施の形態１０と同じである。
このような構成にした理由は、容量電極ＦＧＣ１，ＦＧＣ２の導電型が単一であると、ｐ型のウエルＨＰＷ１，ＨＰＷ２に印加される電圧によって、容量電極ＦＧＣ１，ＦＧＣ２の下部全面が空乏化してしまう場合が生じるからである。例えば容量電極ＦＧＣ１，ＦＧＣ２の全体がｎ＋型の場合、ｐ型のウエルＨＰＷ１，ＨＰＷ２に正の電圧が印加される場合は良いが、ｐ型のウエルＨＰＷ１，ＨＰＷ２に負の電圧が印加されると、容量電極ＦＧＣ１，ＦＧＣ２の下部（ゲート絶縁膜１０ｃ，１０ｄに接する部分側）全体に空乏層が形成されてしまう。この結果、実効的なカップリング容量が低下するので、容量電極ＦＧＣ１，ＦＧＣ２（浮遊ゲート電極ＦＧ）の電位の制御効率が低下する。したがって、データの書き込み速度および消去速度が遅くなる。また、データ書き込み速度および消去速度にバラツキが生じる。
これに対して、本実施の形態１１によれば、容量電極ＦＧＣ１，ＦＧＣ２にｐ型とｎ型との両方の導電型の半導体領域を形成したことにより、ｐ型のウエルＨＰＷ１，ＨＰＷ２に正負いずれの電圧が印加されても、容量電極ＦＧＣ１，ＦＧＣ２の下部の半分のいずれか一方は空乏化されずに済む。これにより、実効的なカップリング容量を増大させることができるので、容量電極ＦＧＣ１，ＦＧＣ２（浮遊ゲート電極ＦＧ）の電位を効率的にコントロールすることができる。したがって、データの書き込み速度および消去速度を向上させることができる。また、データ書き込み速度および消去速度のバラツキも低減できる。
このメモリセルＭＣのデータ書き込み・消去時の容量部の様子の一例を図５８および図５９により説明する。なお、ここではメモリセルＭＣの容量部Ｃの様子を説明するが、電荷注入放出部（容量部ＣＷＥ）でも同様になる。
まず、図５８は本実施の形態１１のメモリセルＭＣのデータ書き込み時の容量部Ｃの基板１Ｓの第２方向Ｘに沿った要部断面図を示している。
データ書き込みに際して、容量部Ｃのｐ型のウエルＨＰＷ１には、例えば＋９Ｖ程度の正電圧が印加される。この場合、容量電極ＦＧＣ２のｐ＋型の半導体領域４１ｂには空乏層４３が形成されるが、容量電極ＦＧＣ２のｎ＋型の半導体領域４０ｂには空乏層４３が形成されない。このため、実効的なカップリング容量を確保することができるので、容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）の電位を効率的にコントロールすることができる。したがって、データ書き込み速度を向上させることができる。また、データ書き込み速度のバラツキも低減できる。
次に、図５９は本実施の形態１１のメモリセルＭＣのデータ消去時の容量部Ｃの第２方向Ｘに沿った基板１Ｓの要部断面図を示している。
データ消去に際して、容量部Ｃのｐ型のウエルＨＰＷ１には、例えば−９Ｖ程度の負電圧が印加される。この場合、容量電極ＦＧＣ２のｎ＋型の半導体領域４０ｂには空乏層４３が形成されるが、容量電極ＦＧＣ２のｐ＋型の半導体領域４１ｂには空乏層４３が形成されない。このため、実効的なカップリング容量を確保することができるので、容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）の電位を効率的にコントロールすることができる。したがって、データ消去速度を向上させることができる。また、データ消去速度のバラツキも低減できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばマイクロマシンの製造方法にも適用できる。この場合、マイクロマシンが形成された半導体基板に上記フラッシュメモリを形成することでマイクロマシンの簡単な情報を記憶することができる。
本発明は、不揮発性メモリを有する半導体装置の製造業に適用できる。
本発明者が検討した不揮発性メモリのメモリセルの平面図である。 図１のＹ１−Ｙ１線の断面図である。 図１のＹ１−Ｙ１線の断面図である。 本発明者が検討した不揮発性メモリのデータ消去動作時における電圧印加のタイミングを示す説明図である。 本発明者が検討した不揮発性メモリのデータ消去動作時における電圧印加のタイミングを示す説明図である。 本発明者が検討した不揮発性メモリのデータ消去動作時における電圧印加のタイミングを示す説明図である。 本発明の一実施の形態である半導体装置における不揮発性メモリの要部回路図である。 図７の不揮発性メモリのデータ書き込み動作時における各部への印加電圧を示す回路図である。 図７の不揮発性メモリのデータ一括消去動作時における各部への印加電圧を示す回路図である。 図７の不揮発性メモリのデータ・ビット単位消去動作時における各部への印加電圧を示す回路図である。 図７の不揮発性メモリのデータ読み出し動作時における各部への印加電圧を示す回路図である。 本発明の一実施の形態である半導体装置における不揮発性メモリの１ビット分のメモリセルの平面図である。 図１２のＹ２−Ｙ２線の断面図である。 本発明の一実施の形態である半導体装置における不揮発性メモリのデータ書き込み動作時のメモリセルでの各部への印加電圧の一例を示す図１２のＹ２−Ｙ２線の断面図である。 本発明の一実施の形態である半導体装置の不揮発性メモリのデータ消去動作時における各部への印加電圧を示す図１２のＹ２−Ｙ２線の断面図である。 本発明の一実施の形態である半導体装置の不揮発性メモリのデータ読み出し動作時における各部への印加電圧を示す図１２のＹ２−Ｙ２線の断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図１７と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。 図１７および図１８に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図１９と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。 図１９および図２０に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図２１と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。 図２１および図２２に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図２３と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。 図２３および図２４に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図２５と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。 図２５および図２６に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図２７と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。 本発明の他の実施の形態である半導体装置の主回路形成領域の半導体基板の断面図である。 図２９と同じ半導体装置の不揮発性メモリ領域の半導体基板の断面図である。 図２９および図３０の半導体装置のデータ書き込み特性および消去特性の説明図である。 本発明の他の実施の形態である半導体装置の主回路形成領域の半導体基板の断面図である。 図３２と同じ半導体装置の不揮発性メモリ領域の半導体基板の断面図である。 本発明の他の実施の形態である半導体装置の主回路形成領域の半導体基板の断面図である。 図３４と同じ半導体装置の不揮発性メモリ領域の半導体基板の断面図である。 本発明の他の実施の形態である半導体装置の主回路形成領域の半導体基板の断面図である。 図３６と同じ半導体装置の不揮発性メモリ領域の半導体基板の断面図である。 本発明の他の実施の形態である半導体装置の主回路形成領域の半導体基板の断面図である。 図３８と同じ半導体装置の不揮発性メモリ領域の半導体基板の断面図である。 本発明のさらに他の実施の形態である半導体装置の不揮発性メモリ領域の平面図である。 本発明の他の実施の形態である半導体装置におけるフラッシュメモリのメモリセルの一例の平面図である。 図４１のＹ３−Ｙ３線の断面図である。 本発明の他の実施の形態である半導体装置におけるフラッシュメモリのメモリセルの一例の平面図である。 図４３のＹ４−Ｙ４線の断面図である。 本発明の実施の形態である半導体装置のメモリセルの電荷注入放出部の半導体基板の断面図である。 本発明の他の実施の形態である半導体装置のメモリセルの電荷注入放出部の半導体基板の断面図である。 本発明の実施の形態である半導体装置のメモリセルの容量部の半導体基板の断面図である。 本発明の他の実施の形態である半導体装置のメモリセルの容量部の半導体基板の断面図である。 本発明の他の実施の形態である半導体装置のデータの書き込み・消去特性を比較して示したグラフ図である。 本発明の他の実施の形態である半導体装置のデータ書き込み特性を示すグラフ図である。 本発明の他の実施の形態である半導体装置のデータ消去特性を示すグラフ図である。 本発明の他の実施の形態である半導体装置の製造工程中の半導体基板の主面のメモリセル形成領域の平面図である。 半導体装置の製造工程中の半導体基板の主面のメモリセル形成領域の平面図である。 本発明の他の実施の形態である半導体装置の製造工程中の半導体基板の主面のメモリセル形成領域の平面図である。 本発明の他の実施の形態である半導体装置のフラッシュメモリにおけるメモリセルにｎ型の半導体領域およびｐ型の半導体領域を形成する際のマスクを示したメモリセルの平面図である。 本発明の他の実施の形態である半導体装置のフラッシュメモリにおけるメモリセルの電荷注入放出部の半導体基板の第２方向Ｘに沿った要部断面図である。 本発明の他の実施の形態である半導体装置のフラッシュメモリにおけるメモリセルの容量部の半導体基板の第２方向Ｘに沿った要部断面図である。 本発明の他の実施の形態である半導体装置のフラッシュメモリにおけるメモリセルのデータ書き込み時の容量部の半導体基板の第２方向Ｘに沿った要部断面図である。 本発明の他の実施の形態である半導体装置のフラッシュメモリにおけるメモリセルのデータ消去時の容量部の半導体基板の第２方向Ｘに沿った要部断面図である。
符号の説明
１Ｓ 半導体基板
４ａ ｐ＋型の半導体領域
５ａ シリサイド層
６，６ａ，６ｂ 絶縁層
７ａ〜７ｋ 導体部
８ａ ｎ＋型の半導体領域
１０ａ ゲート絶縁膜
１０ｂ ゲート絶縁膜（第２絶縁膜）
１０ｃ 容量絶縁膜（第３絶縁膜）
１０ｄ 容量絶縁膜（第１絶縁膜）
１０ｅ，１０ｆ，１０ｇ ゲート絶縁膜
１１ＳＷ，１１ＤＷ ｎ型の半導体領域
１２Ｒ ｎ型の半導体領域
１２ ｎ型の半導体領域
１２ａ ｎ−型の半導体領域
１２ｂ ｎ＋型の半導体領域
１３ ｐ型の半導体領域
１３ａ ｐ＋型の半導体領域
１３ｂ ｐ−型の半導体領域
１５ ｐ型の半導体領域
１５ａ ｐ−型の半導体領域
１５ｂ ｐ＋型の半導体領域
２０ 導体膜
２１ ｐ型の半導体領域
２１ａ ｐ−型の半導体領域
２１ｂ ｐ＋型の半導体領域
２２ ｎ型の半導体領域
２２ａ ｎ−型の半導体領域
２２ｂ ｎ＋型の半導体領域
２３ ｐ型の半導体領域
２３ａ ｐ−型の半導体領域
２３ｂ ｐ＋型の半導体領域
２４ ｎ型の半導体領域
２４ａ ｎ−型の半導体領域
２４ｂ ｎ＋型の半導体領域
２８ キャップ絶縁膜
２８ｂ キャップ絶縁膜
３０ ｎ型の半導体領域
３０ａ ｎ−型の半導体領域
３０ｂ ｎ＋型の半導体領域
３１ ｎ型の半導体領域
３１ａ ｎ−型の半導体領域
３１ｂ ｎ＋型の半導体領域
３５ 反転層
３６ 空乏層
４０ａ，４０ｂ ｎ＋型の半導体領域
４１ａ，４１ｂ ｐ＋型の半導体領域
４３ 空乏層
ＴＩ 分離部
ＤＮＷ ｎ型の埋込ウエル（第１ウエル）
ＨＰＷａ，ＨＰＷｂ ｐ型のウエル
ＨＰＷ１ ｐ型のウエル（第４ウエル）
ＨＰＷ２ ｐ型のウエル（第２ウエル）
ＨＰＷ３ ｐ型のウエル（第３ウエル）
ＨＮＷ ｎ型のウエル
ＣＴ コンタクトホール
Ｌ，Ｌ１〜Ｌ５ 活性領域
ＦＧ 浮遊ゲート電極
ＱＷ データ書き込み・消去用のＭＩＳ・ＦＥＴ
ＦＧＷ ゲート電極
ＱＲ データ読み出し用のＭＩＳ・ＦＥＴ
ＦＧＲ ゲート電極（第２電極）
Ｃ 容量部
ＣＧＷ 制御ゲート電極
ＦＧＣ 容量電極
ＦＧＣ２ 容量電極（第３電極）
ＭＲ メモリセルアレイ
ＰＲ 周辺回路領域
ＷＢＬ，ＷＢＬ０，ＷＢＬ１ データ書き込み・消去用のビット線
ＲＢＬ，ＲＢＬ０，ＲＢＬ２ データ読み出し用のビット線
ＣＧ，ＣＧ０，ＣＧ１ 制御ゲート配線
ＳＬ ソース線
ＧＳ 選択線
ＭＣ メモリセル
ＣＷＥ データ書き込み・消去用の容量部
ＦＧＣ１ 容量電極（第１電極）
ＱＳ 選択ＭＩＳ・ＦＥＴ
ＦＧＳ ゲート電極
ＤＰＷ ｐ型の埋込ウエル
ＰＶ ｐ型の半導体領域
ＮＶ ｎ型の半導体領域
ＰＷ ｐ型のウエル
ＮＷ ｎ型のウエル
ＦＧＨ ゲート電極
ＦＧＬ ゲート電極
ＱＰＨ ｐチャネル型のＭＩＳ・ＦＥＴ
ＱＰＬ ｐチャネル型のＭＩＳ・ＦＥＴ
ＱＮＨ ｎチャネル型のＭＩＳ・ＦＥＴ
ＱＮＬ ｎチャネル型のＭＩＳ・ＦＥＴ
ＳＷ サイドウォール
ＮＡ，ＮＢ，ＮＢ２，ＮＣ，ＮＤ 開口部
ＰＡ，ＰＢ，ＰＣ，ＰＤ，ＰＥ 開口部

Claims (6)

  1. 第１主面およびその裏側の第２主面を有する半導体基板と、
    前記半導体基板の第１主面に配置された主回路形成領域と、
    前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
    前記不揮発性メモリ領域には、
    前記半導体基板の主面に形成された第１導電型の第１ウエルと、
    前記第１導電型とは反対の導電型を有する第２導電型のウエルであって、前記第１ウエルに内包されるように配置された第２ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第３ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルおよび前記第３ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第４ウエルと、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように配置された不揮発性メモリセルとを備え、
    前記不揮発性メモリセルは、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように第１方向に延在して配置された浮遊ゲート電極と、
    前記浮遊ゲート電極が前記第２ウエルに平面的に重なる第１位置に形成されたデータ書き込みおよび消去用の素子と、
    前記浮遊ゲート電極が前記第３ウエルに平面的に重なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、
    前記浮遊ゲート電極が前記第４ウエルに平面的に重なる第３位置に形成された容量素子とを有し、
    前記データ書き込みおよび消去用の素子は、
    前記浮遊ゲート電極の前記第１位置に形成される第１電極と、前記第１電極および前記半導体基板の間に形成される第１絶縁膜と、前記第２ウエル内において前記第１電極を挟み込む位置に形成される第２導電型の一対の第１半導体領域と、前記第２ウエルとを有し、
    前記データ読み出し用の電界効果トランジスタは、
    前記浮遊ゲート電極の前記第２位置に形成される第２電極と、前記第２電極および前記半導体基板の間に形成される第２絶縁膜と、前記第３ウエル内において前記第２電極を挟み込む位置に形成された第１導電型の一対の第２半導体領域とを有し、
    前記容量素子は、
    前記浮遊ゲート電極の前記第３位置に形成される第３電極と、前記第３電極および前記半導体基板の間に形成される第３絶縁膜と、前記第４ウエル内において前記第３電極を挟み込む位置に形成される第２導電型の一対の第３半導体領域と、前記第４ウエルとを有し、
    前記不揮発性メモリセルの書込み動作時には、前記第１ウエルには第１電圧が印加され、前記第４ウエルには前記第３半導体領域を介して前記第１電圧が印加され、前記第２ウエルには前記第１半導体領域を介して前記第１電圧と正負が逆の第２電圧が印加され、且つ、前記第３ウエルには前記第１電圧および前記第２電圧とは別の第３電圧が印加されることで、前記第２、第３及び第４ウエルを各々個別に制御しており、
    前記不揮発性メモリセルの消去動作時には、前記第１ウエルには第４電圧が印加され、前記第４ウエルには前記第３半導体領域を介して前記第４電圧と正負が逆の第５電圧が印加され、前記第２ウエルには前記第１半導体領域を介して前記第４電圧が印加され、且つ、前記第３ウエルには前記第４電圧および前記第５電圧とは別の第６電圧が印加されることで、前記第２、第３及び第４ウエルを各々個別に制御しており、
    前記不揮発性メモリセルの書込み動作および消去動作は、前記データ書き込みおよび消去用の素子のチャネル全面にて、ＦＮトンネル電流により行うことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記半導体基板の外部から供給される外部電源は、単一電源であることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記第３電極の前記第１方向に交差する第２方向の長さは、前記第１電極および前記第２電極の前記第２方向の長さよりも長いことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記第１絶縁膜の厚さは、１０ｎｍ以上、２０ｎｍ以下であることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記主回路形成領域には、第１動作電圧で駆動する低耐圧の電界効果トランジスタと、前記第１動作電圧よりも高い第２動作電圧で駆動する高耐圧の電界効果トランジスタとが配置されており、
    前記低耐圧の電界効果トランジスタのゲート絶縁膜は、前記第１絶縁膜と同じ膜厚で形成されていることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記不揮発性メモリセルの前記データ読み出し用の電界効果トランジスタには、前記不揮発性メモリセルを選択可能なように選択用の電界効果トランジスタが電気的に接続されていることを特徴とする半導体装置。
JP2006139823A 2005-09-13 2006-05-19 半導体装置 Active JP4800109B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2006139823A JP4800109B2 (ja) 2005-09-13 2006-05-19 半導体装置
TW095130826A TWI404215B (zh) 2005-09-13 2006-08-22 Semiconductor device
US11/470,651 US7460396B2 (en) 2005-09-13 2006-09-07 Semiconductor device
CN2006101514864A CN101075619B (zh) 2005-09-13 2006-09-12 半导体器件
US12/260,124 US7652917B2 (en) 2005-09-13 2008-10-29 Semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005265548 2005-09-13
JP2005265548 2005-09-13
JP2006139823A JP4800109B2 (ja) 2005-09-13 2006-05-19 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011136165A Division JP5374546B2 (ja) 2005-09-13 2011-06-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2007110073A JP2007110073A (ja) 2007-04-26
JP4800109B2 true JP4800109B2 (ja) 2011-10-26

Family

ID=37854914

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006139823A Active JP4800109B2 (ja) 2005-09-13 2006-05-19 半導体装置

Country Status (4)

Country Link
US (2) US7460396B2 (ja)
JP (1) JP4800109B2 (ja)
CN (1) CN101075619B (ja)
TW (1) TWI404215B (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196758A (ja) * 2005-01-14 2006-07-27 Renesas Technology Corp 半導体装置
JP4901325B2 (ja) 2006-06-22 2012-03-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2009016462A (ja) 2007-07-03 2009-01-22 Renesas Technology Corp 半導体装置およびその製造方法
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP5265898B2 (ja) 2007-09-25 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置
JP5367977B2 (ja) * 2007-12-12 2013-12-11 セイコーインスツル株式会社 不揮発性半導体記憶装置およびその書き込み方法と読み出し方法
CN101430930B (zh) * 2008-09-23 2012-06-27 中国科学院上海微系统与信息技术研究所 一种电阻转换存储单元及其方法
JP5467809B2 (ja) * 2009-07-16 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
CN102063938B (zh) * 2009-11-18 2014-05-21 上海华虹宏力半导体制造有限公司 Mtp器件的单元结构
MX2012010470A (es) * 2010-03-10 2012-10-09 Probiodrug Ag Inhibidores heterociclicos d ciclasa de glutaminilo (qc, ec .3 2. 5).
US9042174B2 (en) 2010-06-17 2015-05-26 Ememory Technology Inc. Non-volatile memory cell
US8958245B2 (en) 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US8279681B2 (en) * 2010-06-24 2012-10-02 Semiconductor Components Industries, Llc Method of using a nonvolatile memory cell
CN102376719B (zh) * 2010-08-12 2014-04-16 上海华虹宏力半导体制造有限公司 Mtp器件的单元结构
JP2013102119A (ja) * 2011-11-07 2013-05-23 Ememory Technology Inc 不揮発性メモリーセル
CN103137470B (zh) * 2011-11-25 2015-09-16 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8760917B2 (en) * 2012-07-24 2014-06-24 Globalfoundries Singapore Pte. Ltd. Non-volatile memory cell with high bit density
KR101357847B1 (ko) 2012-09-07 2014-02-05 창원대학교 산학협력단 싱글 폴리 이이피롬 메모리
JP6078327B2 (ja) * 2012-12-19 2017-02-08 ルネサスエレクトロニクス株式会社 半導体装置
US9312014B2 (en) * 2013-04-01 2016-04-12 SK Hynix Inc. Single-layer gate EEPROM cell, cell array including the same, and method of operating the cell array
JP6235901B2 (ja) * 2013-12-27 2017-11-22 ルネサスエレクトロニクス株式会社 半導体装置
JP6280428B2 (ja) * 2014-04-18 2018-02-14 株式会社フローディア 不揮発性半導体記憶装置
JP2015211138A (ja) 2014-04-25 2015-11-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102143260B1 (ko) * 2016-01-15 2020-08-11 매그나칩 반도체 유한회사 싱글 폴리 비휘발성 기억소자, 이의 제조 방법 및 싱글 폴리 비휘발성 기억소자 어레이
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
JP6629142B2 (ja) * 2016-06-03 2020-01-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6876397B2 (ja) 2016-09-21 2021-05-26 ラピスセミコンダクタ株式会社 半導体メモリおよび半導体メモリの製造方法
JP6276447B1 (ja) 2017-03-24 2018-02-07 株式会社フローディア 不揮発性半導体記憶装置
US10446567B2 (en) * 2017-03-31 2019-10-15 Asahi Kasei Microdevices Corporation Nonvolatile storage element and reference voltage generation circuit
JP6954854B2 (ja) * 2017-03-31 2021-10-27 旭化成エレクトロニクス株式会社 不揮発性記憶素子および基準電圧生成回路
TWI652683B (zh) 2017-10-13 2019-03-01 力旺電子股份有限公司 用於記憶體的電壓驅動器
US11063772B2 (en) 2017-11-24 2021-07-13 Ememory Technology Inc. Multi-cell per bit nonvolatile memory unit
JP7027176B2 (ja) * 2018-01-22 2022-03-01 ラピスセミコンダクタ株式会社 半導体装置
JP7303006B2 (ja) * 2019-03-29 2023-07-04 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
KR20220160335A (ko) 2021-05-27 2022-12-06 주식회사 키파운드리 싱글 폴리 비휘발성 기억 소자를 포함하는 반도체 소자를 포함하는 반도체 소자 및 이의 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5301150A (en) * 1992-06-22 1994-04-05 Intel Corporation Flash erasable single poly EPROM device
US5633518A (en) * 1995-07-28 1997-05-27 Zycad Corporation Nonvolatile reprogrammable interconnect cell with FN tunneling and programming method thereof
US5912842A (en) * 1995-11-14 1999-06-15 Programmable Microelectronics Corp. Nonvolatile PMOS two transistor memory cell and array
EP1703521A1 (en) * 1999-02-01 2006-09-20 Hitachi, Ltd. Semiconductor integrated circuit and nonvolatile memory element
JP2001185633A (ja) * 1999-12-15 2001-07-06 Texas Instr Inc <Ti> Ｅｅｐｒｏｍデバイス
JP4530464B2 (ja) 2000-03-09 2010-08-25 ルネサスエレクトロニクス株式会社 半導体集積回路
US6788574B1 (en) * 2001-12-06 2004-09-07 Virage Logic Corporation Electrically-alterable non-volatile memory cell
JP4390480B2 (ja) * 2003-06-04 2009-12-24 パナソニック株式会社 不揮発性半導体記憶装置
KR100506941B1 (ko) * 2003-08-19 2005-08-05 삼성전자주식회사 더미 셀들을 갖는 플래쉬 메모리소자 및 그것의 소거방법들
JP2005175411A (ja) * 2003-12-12 2005-06-30 Genusion:Kk 半導体装置、及びその製造方法
US7099192B2 (en) * 2004-06-07 2006-08-29 Yield Microelectronics Corp. Nonvolatile flash memory and method of operating the same
JP4881552B2 (ja) * 2004-09-09 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2006196758A (ja) * 2005-01-14 2006-07-27 Renesas Technology Corp 半導体装置
US20070007577A1 (en) * 2005-07-06 2007-01-11 Matrix Semiconductor, Inc. Integrated circuit embodying a non-volatile memory cell
JP2007149947A (ja) * 2005-11-28 2007-06-14 Nec Electronics Corp 不揮発性メモリセル及びｅｅｐｒｏｍ

Also Published As

Publication number Publication date
JP2007110073A (ja) 2007-04-26
US7460396B2 (en) 2008-12-02
CN101075619B (zh) 2010-05-19
CN101075619A (zh) 2007-11-21
TW200715571A (en) 2007-04-16
US7652917B2 (en) 2010-01-26
US20090059677A1 (en) 2009-03-05
TWI404215B (zh) 2013-08-01
US20070058441A1 (en) 2007-03-15

Similar Documents

Publication Publication Date Title
JP4800109B2 (ja) 半導体装置
JP4901325B2 (ja) 半導体装置
JP6235901B2 (ja) 半導体装置
TWI458079B (zh) Semiconductor device
JP5259081B2 (ja) 単一ゲート構造を有するｅｅｐｒｏｍ、該ｅｅｐｒｏｍの動作方法及び該ｅｅｐｒｏｍの製造方法
JP2008218625A (ja) 半導体装置およびその製造方法
JP2009016462A (ja) 半導体装置およびその製造方法
JP5467809B2 (ja) 半導体装置
JP6457829B2 (ja) 半導体装置
JP2006066564A (ja) 半導体装置およびその製造方法
US10797063B2 (en) Single-poly nonvolatile memory unit
JP5374546B2 (ja) 半導体装置
TWI694590B (zh) 單層多晶矽非揮發性記憶體單元
JP2008166415A (ja) 半導体装置及びその製造方法
KR20070030711A (ko) 반도체장치
JP2014116547A (ja) 半導体装置
KR20090003746A (ko) 비휘발성 메모리 소자 및 그 제조방법
KR20060092579A (ko) 비휘발성 메모리 셀, 그 동작방법 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090511

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110419

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110421

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110620

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110712

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110803

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140812

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4800109

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350