JP5454283B2 - 窒化ガリウム系エピタキシャル成長基板及びその製造方法並びにこの基板を用いて製造される電界効果型トランジスタ - Google Patents
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Description
Organic Chemical Vapor Deposition)法等によってGaN半導体層をエピタキシャル成長させて形成したGaN系エピタキシャル成長基板を用意する必要がある。しかしながら、このGaN系エピタキシャル成長基板には、以下の解決すべき課題がある。
ャル成長層を形成する手法として、ELOG(Epitaxial Lateral Over Growth)法が利用される(例えば、特許文献1参照)。ELOG法は、GaN層をサファイア基板にエピタキシャル成長した後、このGaN層の表面にSiO2層等のストライプパターンを形成し、GaN層から横方向に繋がってGaNエピタキシャル成長層がSiO2層上にもエピタキシャル成長するという性質が利用された結晶成長方法である。ここで、GaN結晶が横方向にもエピタキシャル成長するとは、GaN層の表面に平行な方向からこのSiO2層上にGaN結晶が侵入してエピタキシャル成長することを意味する。
。
抗層の抵抗率が、このGaN系エピタキシャル成長基板を利用して形成されるFETの動作特性に影響を与えることがない程度の大きさにすることが可能となる。
図1を参照して、従来のGaN系エピタキシャル成長基板の構造及びその製造方法について説明する。図1は、従来のGaN系エピタキシャル成長基板の構造及びその製造方法についての説明に供する図であり、Si基板の主面に垂直な切断面で切断した断面構造図である。
0の界面近傍に自発分極とピエゾ分極の効果によって2次元電子ガス層19が発現する。この2次元電子ガス層19がGaN系HEMTの重要な役割を果たす。
図2を参照して、この発明の実施形態の第1のGaN系エピタキシャル成長基板の構造上の特徴について説明する。図2は、この発明の実施形態の第1のGaN系エピタキシャル成長基板の構造及びその製造方法についての説明に供する図であり、Si基板の主面に垂直な切断面で切断した断面構造図である。
キシャル成長基板の断面構造図である。
図5(A)〜図5(G)を参照して、この発明の実施形態の第2のGaN系エピタキシャル成長基板の製造方法について説明する。図5(A)〜図5(G)は、この発明の実施形態の第2のGaN系エピタキシャル成長基板の製造方法の説明に供する図であり、各図はSi基板の主面に垂直な切断面で切断した断面構造図である。
図6(A)〜図6(F)及び図7(A)〜図7(D)を参照して、この発明の実施形態の第3のGaN系エピタキシャル成長基板の製造方法について説明する。図6(A)〜図6(F)及び図7(A)〜図7(D)は、この発明の実施形態の第3のGaN系エピタキシャル成長基板の製造方法の説明に供する図であり、各図はSi基板の主面に垂直な切断面で切断した断面構造図である。図7(A)〜図7(D)は、図6(A)〜図6(F)を参照して説明した工程に続く工程の説明に供する図である。
、ストライプ状AlNバッファ層形成工程と、絶縁膜形成工程と、絶縁膜エッチング工程とを含んで構成される。
図8(A)〜図8(D)を参照して、この発明の実施形態の第4のGaN系エピタキシャル成長基板の製造方法について説明する。図8(A)〜図8(D)は、この発明の実施形態の第4のGaN系エピタキシャル成長基板の製造方法の説明に供する図であり、各図はSi基板の主面に垂直な切断面で切断した断面構造図である。
部分にのみ絶縁膜をストライプ状絶縁膜56として形成する縁膜形成工程を実行する。
図9を参照してこの発明の実施形態のGaN系FETの構成を説明する。図9は、この発明の実施形態のGaN系FETの構成の説明に供する概略的断面図である。
、AlGaNキャリア供給層20、及びGaNキャップ層22がエピタキシャル成長法によって形成されている基板が利用されて形成されている。
11:低抵抗層
12、12-1、12-2、12-3、12-4:AlNバッファ層
14、14-1、14-2、14-3、14-4:AlGaNバッファ層
16、16-1、16-2、16-3、16-4:AlN/GaN超格子バッファ層
18:GaNチャネル層
19:2次元電子ガス層
20:AlGaNキャリア供給層
22:GaNキャップ層
24、60-1、60-2、60-3、60-4:バッファ層
26、42、54、56:ストライプ状絶縁膜
28:SiO2絶縁膜
30、44、50:レジストパターン
32:開口部
34:AlNエピタキシャル成長層
36、44:レジストパターン
38、46:凹形状の窪み
40、48:絶縁膜
52:レジスト層が存在しない間隙
70:SiNパッシベーション膜
72:ソース電極
74:ゲート電極
76:ドレイン電極
Claims (9)
- Si基板の主面にストライプ状の絶縁膜を形成するストライプ状絶縁膜形成工程と、
該ストライプ状の絶縁膜が形成されたSi基板の主面に、バッファ層をエピタキシャル成長するバッファ層形成工程と、
該バッファ層上に、GaNチャネル層をエピタキシャル成長するGaNチャネル層形成工程と、
該GaNチャネル層上に、AlGaNキャリア供給層をエピタキシャル成長するAlGaNキャリア供給層形成工程と、
該AlGaNキャリア供給層上に、GaNキャップ層をエピタキシャル成長するGaNキャップ層形成工程と
を含み、
前記ストライプ状絶縁膜形成工程は、前記ストライプ状絶縁膜が形成されている領域も含めて、前記Si基板の主面にその上面が平坦となるように一様にAlNバッファ層を形成するAlNバッファ層形成工程を含む
ことを特徴とするGaN系エピタキシャル成長基板の製造方法。 - 前記ストライプ状絶縁膜形成工程は、
前記Si基板の主面に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に開口部を複数箇所形成してストライプ状絶縁膜として形成する絶縁膜開口部形成工程と
を含むことを特徴とする請求項1に記載のGaN系エピタキシャル成長基板の製造方法。 - 前記ストライプ状絶縁膜形成工程は、
前記Si基板の主面にフォトレジスト層のストライプ状パターンを形成するフォトレジストパターン形成工程と、
前記フォトレジスト層の存在しない前記Si基板の主面の部分をエッチングして凹形状の窪みを形成するSi基板エッチング工程と、
前記フォトレジスト層を除去して、前記凹形状の窪みが形成された前記Si基板の主面に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜が形成されたSi基板の主面を研磨して、前記凹形状の窪み部分に形成された絶縁膜のみを残して平坦化し、残された該絶縁膜をストライプ状絶縁膜として形成する研磨工程と
を含むことを特徴とする請求項1に記載のGaN系エピタキシャル成長基板の製造方法。 - 前記ストライプ状絶縁膜形成工程は、
前記Si基板の主面にAlNバッファ層をエピタキシャル成長するAlNバッファ層形成工程と、
前記AlNバッファ層上にストライプ状のレジスト層を形成するストライプ状レジストパターン形成工程と、
前記レジスト層で覆われていない部分をエッチングして、前記Si基板の主面を掘り込む深さに達する凹形状の窪みを形成し、前記AlNバッファ層のストライプ状パターンを形成するストライプ状AlNバッファ層形成工程と、
前記AlNバッファ層のストライプ状パターン上に絶縁膜を形成する絶縁膜形成工程と、
前記AlNバッファ層上に形成された前記絶縁膜のみを除去して、残された該絶縁膜をストライプ状絶縁膜として形成する絶縁膜エッチング工程と、
を含むことを特徴とする請求項1に記載のGaN系エピタキシャル成長基板の製造方法。 - 前記ストライプ状絶縁膜形成工程は、
前記Si基板の主面にAlNバッファ層をエピタキシャル成長するAlNバッファ層形成工程と、
前記AlNバッファ層上にストライプ状のレジスト層を形成するストライプ状レジストパターン形成工程と、
前記レジスト層で覆われていない部分をエッチングして、前記Si基板の主面を掘り込む
深さに達する凹形状の窪みを形成し、前記AlNバッファ層のストライプ状パターンを形成するストライプ状AlNバッファ層形成工程と、
前記Si基板のSiが露出している部分にのみ絶縁膜をストライプ状絶縁膜として形成する、絶縁膜形成工程と、
を含むことを特徴とする請求項1に記載のGaN系エピタキシャル成長基板の製造方法。 - 前記バッファ層形成工程は、
前記ストライプ状の絶縁膜が形成されたSi基板の主面に、AlNバッファ層をエピタキシャル成長するAlNバッファ層形成工程と、
前記AlNバッファ層上に、AlGaNバッファ層をエピタキシャル成長するAlGaNバッファ層形成工程と、
前記AlGaNバッファ層上に、AlN層とGaN層とを交互に積層した超格子バッファ層をエピタキシャル成長するAlN/GaN超格子バッファ層形成工程と
を含むことを特徴とする請求項1に記載のGaN系エピタキシャル成長基板の製造方法。 - Si基板の主面にストライプ状の絶縁膜が形成されており、
該ストライプ状の絶縁膜が形成されたSi基板の主面に、前記ストライプ状絶縁膜が形成されている領域も含めて、その上面を平坦とするバッファ層、GaNチャネル層、AlGaNキャリア供給層、及びGaNキャップ層がこの順序にエピタキシャル成長して形成されている
ことを特徴とするGaN系エピタキシャル成長基板。 - 前記バッファ層は、AlNバッファ層、AlGaNバッファ層、及びAlN/GaN超格子バッファ層がこの順序にエピタキシャル成長して形成されていることを特徴とする請求項7に記載のGaN系エピタキシャル成長基板
- 請求項7に記載のGaN系エピタキシャル成長基板の、前記GaNキャップ層上に、ソース電極、ゲート電極、ドレイン電極が形成されていることを特徴とするGaN系電界効果型トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010072209A JP5454283B2 (ja) | 2010-03-26 | 2010-03-26 | 窒化ガリウム系エピタキシャル成長基板及びその製造方法並びにこの基板を用いて製造される電界効果型トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010072209A JP5454283B2 (ja) | 2010-03-26 | 2010-03-26 | 窒化ガリウム系エピタキシャル成長基板及びその製造方法並びにこの基板を用いて製造される電界効果型トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011204980A JP2011204980A (ja) | 2011-10-13 |
JP5454283B2 true JP5454283B2 (ja) | 2014-03-26 |
Family
ID=44881308
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010072209A Expired - Fee Related JP5454283B2 (ja) | 2010-03-26 | 2010-03-26 | 窒化ガリウム系エピタキシャル成長基板及びその製造方法並びにこの基板を用いて製造される電界効果型トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5454283B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101256465B1 (ko) | 2011-12-30 | 2013-04-19 | 삼성전자주식회사 | 질화물계 반도체 소자 및 그 제조 방법 |
JP5947233B2 (ja) * | 2013-02-08 | 2016-07-06 | 国立大学法人東北大学 | 電界効果トランジスタ |
JP2015060883A (ja) * | 2013-09-17 | 2015-03-30 | トランスフォーム・ジャパン株式会社 | 化合物半導体装置及びその製造方法 |
JP6185398B2 (ja) * | 2014-01-31 | 2017-08-23 | 東京エレクトロン株式会社 | 窒化ガリウム系結晶の成長方法及び熱処理装置 |
JP6444045B2 (ja) * | 2014-04-02 | 2018-12-26 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
SG11201806030SA (en) * | 2016-01-20 | 2018-08-30 | Massachusetts Inst Technology | Fabrication of a device on a carrier substrate |
JP6540599B2 (ja) * | 2016-05-24 | 2019-07-10 | 三菱電機株式会社 | 半導体装置 |
KR102094990B1 (ko) * | 2019-04-01 | 2020-03-30 | 삼성전자주식회사 | 질화물 반도체층 성장 방법 |
CN110400835A (zh) * | 2019-08-21 | 2019-11-01 | 聚力成半导体(重庆)有限公司 | 一种提高氮化镓器件电子迁移率的结构及其制备方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5245305B2 (ja) * | 2007-07-06 | 2013-07-24 | サンケン電気株式会社 | 電界効果半導体装置及びその製造方法 |
-
2010
- 2010-03-26 JP JP2010072209A patent/JP5454283B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2011204980A (ja) | 2011-10-13 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130807 |
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TRDD | Decision of grant or rejection written | ||
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