JP2003188190A

JP2003188190A - ヘテロ接合電界効果トランジスタ及びその製造方法

Info

Publication number: JP2003188190A
Application number: JP2001389418A
Authority: JP
Inventors: Tomoyuki Yamada; 朋幸山田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2001-12-21
Filing date: 2001-12-21
Publication date: 2003-07-04

Abstract

(57)【要約】【課題】リセス構造を有する III族窒化物系ヘテロ接
合電界効果トランジスタ（ＨＦＥＴ）を形成する。【解決手段】基板上に、ＧａＮからなるバッファ層１
４と、アンドープ又はｎ型不純物を含有するＧａＮから
なるチャネル層１６と、チャネル層よりも大きな禁制帯
幅を有しかつｎ型不純物を含有するＡｌ_xＩｎ_yＧａ
_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）か
らなるキャリア供給層２０と、キャリア供給層よりも高
濃度のｎ型不純物を含有するＧａＮからなる前駆コンタ
クト層２２’とを順次設けて得られる第１積層体３０
の、キャリア供給層２０と前駆コンタクト層２２’との
エッチング選択比を利用してリセス構造を有するコンタ
クト層２２を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ヘテロ接合電界
効果トランジスタ、特に、 III族窒化物（ III-Nitrid
e)系電界効果トランジスタ及びその製造方法に関する。

【０００２】

【従来の技術】異種半導体からなるヘテロ接合を用い
た、ヘテロ接合電界効果トランジスタ（HFET:Heterojun
ction Feild Effect Transisitor 以下、HFETと称する
こともある。）は、マイクロ波等の高出力デバイスとし
てその重要性が年々増加している。

【０００３】現在、ＧａＡｓ系ＨＦＥＴ等が実用化に至
っている一方で、青・緑色ＬＥＤ等の作製に伴う III族
窒化物の材料開発により、 III族窒化物系ＨＦＥＴの研
究が盛んに行われている。

【０００４】例えば、河合らによる文献（日本学術振興
会極限構造電子物性第１５１委員会第４９回研究会資
料）では、 III族窒化物材料の、ＧａＡｓ（ガリウム砒
素）に比して６〜８倍の破壊電界や２〜３倍の飽和速度
等の優れた特性を挙げ、高速電力素子としての III族窒
化物系ＨＦＥＴの有意性が報告されている。

【０００５】

【発明が解決しようとする課題】III族窒化物ＨＦＥＴ
として、例えば、文献にも示すような、禁制帯幅の小さ
なＧａＮチャネル層内でキャリアを走行させ、チャネル
層よりも禁制帯幅の大きなＡｌＧａＮ電子供給層を介し
てゲート電極を設けたＧａＮ系ＨＦＥＴ（順型）があ
る。

【０００６】このＧａＮ系ＨＦＥＴでは、ゲート電極が
形成されるゲートコンタクト層（或いは、ショットキ層
とも称する。）である電子供給層上に、ソース及びドレ
イン電極を形成しなくてはならない。

【０００７】この（順型）ＧａＮ系ＨＦＥＴ（より詳し
くは、ＧａＮ／ＡｌＧａＮ系ＨＦＥＴ）では、塩素ガス
を用いた反応性イオンエッチング（RIE:Reactive Ion E
tching 以下、RIEと称する。）法だけが信頼性あるエッ
チング手段であるにも拘わらず、ＡｌＧａＮとＧａＮと
のエッチング選択比が殆どないため、リセス構造を再現
性良く形成することが困難である。

【０００８】一方、例えば、ＧａＡｓ層をチャネル層と
し、ＡｌＧａＡｓ層を電子供給層とするＧａＡｓ系ＨＦ
ＥＴでは、ＡｌＧａＡｓとＧａＡｓとの間のエッチング
選択比を利用して、ＡｌＧａＡｓ電子供給層上部にＧａ
Ａｓコンタクト層によるリセス構造が形成されている。
その結果、ソース及びドレイン電極が形成されるコンタ
クト層とゲート電極が形成される層とを別個にでき、ソ
ース及びドレイン電極の接触（コンタクト）抵抗の低減
を図ることができる。

【０００９】しかしながら、従来の III族窒化物ＨＦＥ
Ｔ、例えば、ＧａＮ系ＨＦＥＴでは、このようなリセス
構造によるデバイスの特性向上を図ることは困難であっ
た。

【００１０】また、ＧａＮ系ＨＦＥＴでは、ＡｌＧａＮ
層を形成するに当たり、Ａｌの組成比が大きい場合には
良質な結晶とならないことが知られている。よって、Ａ
ｌ組成比が０．２程度であるＡｌ_0.2Ｇａ_0.8Ｎを用いて
いるが、ＡｌＧａＮ層上のソース及びドレイン電極の接
触抵抗が１０^-5Ωｃｍ程度と高くなる。また、これら接
触抵抗の上昇に伴いソース抵抗が上昇するため、デバイ
ス特性の低下を招く。

【００１１】また、リセス構造が形成されていないＧａ
Ｎ系ＨＦＥＴでは、広大な表面空乏層が形成されてしま
う。その結果、この不所望な表面空乏層によっても、ソ
ース抵抗が上昇してしまう。

【００１２】そこで、上述の種々の問題点を技術的に解
決する手法の出現が望まれていた。

【００１３】

【課題を解決するための手段】そこで、この発明のヘテ
ロ接合電界効果トランジスタは、下記のような構成上の
特徴を有する。

【００１４】すなわち、基板上に、ＧａＮからなるバッ
ファ層と、アンドープ又はｎ型不純物を含有するＧａＮ
からなるチャネル層と、このチャネル層よりも大きな禁
制帯幅を有しかつｎ型不純物を含有するＡｌ_xＩｎ_yＧａ
_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）か
らなるキャリア供給層と、このキャリア供給層よりも高
濃度のｎ型不純物を含有するＧａＮからなり、互いに離
間された２つの領域として形成されたコンタクト層とを
順次具え、キャリア供給層上であって２つの領域間に、
当該２つの領域とは離間されてゲート電極が設けられて
おり、２つの領域のうち一方の領域上にはソース電極が
設けられており、他方の領域上にはドレイン電極が設け
られている。

【００１５】このようにして製造されたヘテロ接合電界
効果トランジスタ（ＨＦＥＴ）は、例えば、ＧａＮ系Ｈ
ＦＥＴに適用して好適である。この発明のＨＦＥＴの構
造によれば、コンタクト層によってリセス構造が形成さ
れている。よって、例えば、従来のＧａＮ系ＨＦＥＴに
比べて、上述したような表面空乏層によるソース抵抗の
増大を低減させることができる。

【００１６】また、上述したこの発明のＨＦＥＴの構造
によれば、例えば、従来のＧａＮ系ＨＦＥＴに比べ、ソ
ース電極及びドレイン電極が形成されるコンタクト層中
の不純物濃度を高くすることができる。よって、電子に
対する障壁（ポテンシャル障壁）を低下することがで
き、ソース電極及びドレイン電極のコンタクト（接触）
抵抗を低減させることができる。

【００１７】

【発明の実施の形態】以下、図１〜図１１を参照して、
この発明の実施の形態につき説明する。尚、図１〜図１
０は、この発明に係るヘテロ接合電界効果トランジスタ
の製造方法の一構成例を断面の切り口で示す工程図であ
る。尚、各図は、この発明が理解できる程度に各構成成
分の形状、大きさ及び配置関係を概略的に示してあるに
過ぎず、この発明を図示例に限定するものではない。ま
た、図を分かり易くするために、断面を示すハッチング
（斜線）は一部分を除き省略してある。また、以下の説
明において、特定の材料及び条件等を用いることがある
が、これら材料及び条件は好適例の一つに過ぎず、従っ
て、何らこれらに限定されない。また、各図において同
様の構成成分については同一の番号を付して示し、その
重複する説明を省略することもある。

【００１８】＜第１の実施の形態＞図１〜図３を参照し
て、この発明の第１の実施の形態に係るヘテロ接合電界
効果トランジスタ（以下、ＨＦＥＴと称することもあ
る。）の製造方法につき説明する。ここでは、ＨＦＥＴ
の一例として、ヘテロ接合面で量子化された２次元電子
ガス（２ＤＥＧ）を利用した高電子移動度トランジスタ
（HEMT:High ElectronMobility Transistor 以下、HEMT
と称する。）である、順型ＨＥＭＴの製造方法につき説
明する。

【００１９】第１の実施の形態によれば、先ず、第一工
程として、基板上に、ＧａＮからなるバッファ層と、ア
ンドープ又はｎ型不純物を含有するＧａＮからなるチャ
ネル層と、アンドープＡｌ_xＩｎ_yＧａ_1-(x+y)Ｎ（０＜
ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）からなるスペーサ層
と、チャネル層よりも大きな禁制帯幅を有しかつｎ型不
純物を含有するＡｌ_xＩｎ_yＧａ_1-(x+y)Ｎ（０＜ｘ＜
１，０＜ｙ＜１，ｘ＋ｙ≦１）からなるキャリア供給層
と、キャリア供給層よりも高濃度のｎ型不純物を含有す
るＧａＮからなるコンタクト層とを順次設けて、第１積
層体を形成する。そこで、第一工程につき、以下説明す
る。

【００２０】この実施の形態では、第１積層体を形成す
るに当たり、第１積層体の各層の形成を、アンモニア
（ＮＨ₃）を窒素（Ｎ₂）源とする有機金属気相成長法
（ＭＯＣＶＤ）を用いて行う。

【００２１】先ず、基板としてサファイア（Ａｌ₂Ｏ₃）
（０００１）基板１２を結晶成長装置に設置する。然る
後、当該基板温度を６００℃に加熱した条件下で、Ｇａ
Ｎ低温バッファ層（以下、単にバッファ層と称すること
もある。）１４を膜厚５０ｎｍの膜厚で形成する。続い
て、基板温度を１０５０℃に加熱させた条件下で、この
ＧａＮバッファ層１４上に、アンドープＧａＮチャネル
層１６を２０００ｎｍの膜厚で形成する。続いて、同条
件下で、このアンドープＧａＮチャネル層１６上に、ア
ンドープＡｌ_0.2Ｉｎ_0.05Ｇａ_0.75Ｎスペーサ層１８
を、３ｎｍの膜厚で形成する。続いて、このアンドープ
Ａｌ_0.2Ｉｎ_0.05Ｇａ_0.75Ｎスペーサ層１８上に、ケイ
素（Ｓｉ）を５×１０¹⁸ｃｍ^-3添加した、ｎ型Ａｌ_0.2
Ｉｎ_0.05Ｇａ_0.75Ｎキャリア供給層２０を５０ｎｍの膜
厚で形成する。続いて、このｎ型Ａｌ_0.2Ｉｎ_0.05Ｇａ
_0.75Ｎキャリア供給層２０上に、Ｓｉを１×１０¹⁹ｃｍ
^-3添加した、ｎ⁺（キャリア供給層２０に比して高不純
物濃度のため、ｎ⁺と記す。）型ＧａＮ前駆コンタクト
層（後工程にてエッチングされコンタクト層２２とな
る。）２２’を５０ｎｍの膜厚で形成する。

【００２２】こうして得られた第１積層体３０を、図１
（Ａ）に示す。尚、この実施の形態では、第１積層体３
０を形成するに当たり、バッファ層１４、チャネル層１
６、スペーサ層１８、キャリア供給層２０及び前駆コン
タクト層２２’となる結晶層同士を格子整合、すなわ
ち、基板１２上に成長させるこれら結晶層（１４，１
６，１８，２０，２２’）の格子定数が一致（整合）す
るように形成する。格子整合させることにより、格子定
数の不整合によって各層に発生する内部応力を低減する
ことができる。

【００２３】尚、Ａｌ_xＩｎ_yＧａ_1-(x+y)Ｎ層の組成比
は、Ａｌ_0.2Ｉｎ_0.05Ｇａ_0.75Ｎのみに限定されず、図
１１に示すバンドギャップ（＝禁制帯幅）とボンド長と
の関係図（（社）応用物理学会編「これから始めるナイ
トライド半導体」p.5）の、ＡｌＮ−ＩｎＮ−ＧａＮを
頂点とする三角形内の組成を有するものとする。また、
より好ましくは、当該三角形内の太実線上の点の組成、
すなわち、ＧａＮと等しいボンド長であり、かつ、Ｇａ
Ｎよりも禁制帯幅の大きな組成を有するＡｌ_xＩｎ_yＧａ
_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）を
任意好適に用いることにより、この発明をより好適に実
施することができる。

【００２４】また、この実施の形態では、チャネル層１
６をアンドープＧａＮ層としたが、ｎ型不純物を含有す
るｎ型ＧａＮ層であってもこの発明を適宜適用できる。

【００２５】次に、第二工程として、前駆コンタクト層
２２’上に、当該前駆コンタクト層２２’を基板面に対
して平行に離間された２つの領域として、例えば、島状
領域（或いは帯状領域）に形成（加工）するための第１
マスクを形成する。

【００２６】具体的には、前駆コンタクト層２２’によ
るリセス構造を形成するが、そのために、図１（Ａ）に
示す前駆コンタクト層２２’上に、当該前駆コンタクト
層２２’を間隔（幅）ａだけ、例えば、ストライプ状に
露出させるような、レジストパターン４２を任意好適な
フォトリソグラフィによって形成する。このレジストパ
ターン４２を第１マスクとする。そして、このレジスト
パターン４２をエッチングマスクとする（図１（Ｂ）参
照）。

【００２７】次に、第三工程として、第１マスク４２の
上方から異方性エッチングを行い、第１マスク４２から
露出している前駆コンタクト層２２’を選択的に除去し
てキャリア供給層２０を露出させる。このエッチングに
より、前駆コンタクト層２２’の残存領域は２つの島状
領域２２ａ及び２２ｂとなる。然る後、第１マスク４２
を除去する。

【００２８】具体的には、この実施の形態では、第三工
程のエッチング方法として、ドライエッチングの一つで
ある反応性イオンエッチング（RIE:Reactive Ion Etchi
ng以下、RIEと称する。）法を用いる。ＲＩＥ法では、
例えば、第１積層体３０を２３℃に保温し、高周波（Ｒ
Ｆ）パワー５０Ｗ、１．５ｍＴｏｒｒの減圧下におい
て、塩素ガス（Ｃｌ₂）を５ｓｃｃｍ及びアルゴンガス
（Ａｒ）を１０ｓｃｃｍのガス流量とする条件下で行
う。

【００２９】このとき、インジウム（Ｉｎ）の塩化物の
蒸気圧はガリウム（Ｇａ）の塩化物の蒸気圧よりも低い
ため、Ｉｎを含むＡｌ_0.2Ｉｎ_0.05Ｇａ_0.75Ｎ層である
キャリア供給層２０は、ＧａＮ層である前駆コンタクト
層２２’に比べてエッチングされにくい。

【００３０】その結果、図１（Ｃ）に示すように、実質
的に前駆コンタクト層２２’の一部だけを容易にかつ再
現性良くエッチングすることができる。そして、残存す
る前駆コンタクト層２２’の領域は、実質間隔ａだけ離
間された島状領域２２ａ及び２２ｂを形成する。これら
島状領域２２ａ及び２２ｂはそれぞれコンタクト層２２
となる。また、この２つのコンタクト層２２（２２ａ，
２２ｂ）に挟まれる部分、すなわち、ストライプ状の開
口２８には、キャリア供給層２０が露出している。その
後、レジストパターン４２を任意好適な方法により除去
し、第２積層体６０を得る（図２（Ａ）参照）。

【００３１】次に、第四工程として、２つの領域（２２
ａ，２２ｂ）に挟まれる部分である開口２８に露出して
いるキャリア供給層２０の少なくとも一部を露出させる
ように、第三工程で得られた第２積層体６０上に、第２
マスクを形成する。

【００３２】そこで、図２（Ａ）に示した第２積層体６
０の露出するキャリア供給層２０上に、当該キャリア供
給層２０を間隔ｂだけ、例えば、ストライプ状に露出さ
せるような、レジストパターン４４を任意好適なフォト
リソグラフィによって形成する（図２（Ｂ）参照）。こ
のレジストパターン４４を第２マスクとする。

【００３３】次に、第五工程として、第２マスク４４の
上方から第１金属を蒸着して、キャリア供給層２０上に
第１金属からなるゲート電極を形成した後、この第１金
属が堆積している第２マスク４４を除去する。

【００３４】具体的には、レジストパターン４４の上方
から第１金属としてレニウム（Ｒｅ）を、１００ｎｍの
膜厚となるように蒸着させる（図示せず）。その後、リ
フトオフ法によって第１金属が形成されているレジスト
パターン４４を除去し、キャリア供給層２０上に、実質
幅ｂを有する第１金属からなるストライプ状のゲート電
極４６が形成された第３積層体７０を得る（図２（Ｃ）
参照）。

【００３５】次に、第六工程として、第五工程によって
露出している２つの島状領域２２ａ，２２ｂの各々の少
なくとも一部をそれぞれ露出させるように、第五工程で
得られた第３積層体７０上に、第３マスクを形成する。

【００３６】具体的には、図２（Ｃ）に示した島状領域
２２ａ，２２ｂに形成された各々のコンタクト層２２上
に、当該コンタクト層を間隔ｃだけ、例えば、ストライ
プ状に露出させるような、レジストパターン４８を任意
好適なフォトリソグラフィによって形成する（図３
（Ａ）参照）。このレジストパターン４８を第３マスク
とする。

【００３７】次に、第七工程として、第３マスク４８の
上方から第２金属を蒸着して、２つの領域のうち一方の
領域上に第２金属からなるソース電極５０を形成し、他
方の領域上に第２金属からなるドレイン電極５２を形成
した後、第２金属が堆積している第３マスク４８を除去
する。

【００３８】具体的には、レジストパターン４８の上方
から、第２金属としてチタン（Ｔｉ）、アルミニウム
（Ａｌ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次蒸着
して積層金属を形成する。より詳しくは、チタンの膜厚
を１５ｎｍ、アルミニウムの膜厚を２２０ｎｍ、ニッケ
ルの膜厚を４０ｎｍ及び金の膜厚を５０ｎｍとなるよう
に蒸着させる（図示せず）。その後、リフトオフ法によ
ってこの積層金属が形成されているレジストパターン４
８を除去する。そして、残存する積層金属の部分（領
域）５０及び５２を備える第３積層体７０を、窒素（Ｎ
₂）雰囲気中で４５０℃以上の温度で数分間アニール処
理する。

【００３９】こうして、２つの島状領域２２ａ，２２ｂ
に形成されたコンタクト層２２上に、実質幅ｃを有する
ストライプ状の積層金属層５０及び５２がそれぞれ形成
され、それらのうち一方をソース電極５０とし他方をド
レイン電極５２とすることにより、ヘテロ接合電界効果
トランジスタ１０を得る（図３（Ｂ）参照）。

【００４０】上述した説明から明らかなように、この実
施の形態で製造されたヘテロ接合電界効果トランジスタ
には、キャリア供給層２０上のコンタクト層である島状
領域２２ａ及び２２ｂによってリセス構造が形成されて
いるので、ソース抵抗を小さくできる。

【００４１】また、ソース電極５０及びドレイン電極５
２がその表面上に形成されるコンタクト層２２には、ｎ
型不純物が高濃度含有されているため、電子に対する障
壁（ポテンシャル障壁）を低下させることができる。そ
の結果、ソース電極５０及びドレイン電極５２とコンタ
クト層２２（２２ａ，２２ｂ）との間の接触抵抗を低減
させることができ、良好なＧａＮ系ＨＦＥＴが得られ
る。

【００４２】また、ＧａＮ／ＡｌＩｎＧａＮ系ＨＦＥＴ
のＲＩＥにおけるエッチング速度は、従来のＧａＮ系Ｈ
ＦＥＴ（ＧａＮ／ＡｌＧａＮ系）のエッチング速度に比
べて充分遅い。よって、制御性及び再現性良くリセス構
造の設計を図ることができる。

【００４３】＜第２の実施の形態＞図４〜図５を参照し
て、この発明の第２の実施の形態に係るヘテロ接合電界
効果トランジスタの製造方法につき説明する。

【００４４】第２の実施の形態では、第１の実施の形態
において、先ず、ゲート電極４６を形成し、続いてソー
ス電極５０及びドレイン電極５２を形成していた形成順
序を、逆にして製造している点が相違している。

【００４５】先ず、第１の実施の形態の第一工程〜第三
工程と同様にして、第一工程〜第三工程を行う。そし
て、第三工程まで経ることにより得られた第２積層体６
０を図４（Ａ）に示す。

【００４６】次に、この実施の形態では、第四工程とし
て、第三工程によって露出している一対のコンタクト層
２２ａ，２２ｂの少なくとも一部をそれぞれ露出させる
ように、第三工程で得られた第２積層体６０上に、第２
マスクを形成する。

【００４７】具体的には、図４（Ａ）に示した島状領域
２２ａ，２２ｂに形成された各々のコンタクト層２２上
に、当該コンタクト層２２を間隔ｃだけ露出させるよう
な、第２マスクとしてのレジストパターン５４を形成す
る（図４（Ｂ）参照）。

【００４８】次に、第五工程として、第２マスク５４の
上方から第２金属を蒸着して、２つの領域のうち一方の
領域上に第２金属からなるソース電極５０を形成し、他
方の領域上に第２金属からなるドレイン電極５２を形成
した後、第２金属が堆積している第２マスク５４を除去
する。

【００４９】具体的には、レジストパターン５４の上方
から、第２金属として、第１の実施の形態で説明した積
層金属を蒸着させる（図示せず）。その後、リフトオフ
法によってレジストパターン５４を除去する。そして、
残存する積層金属の部分（領域）５０及び５２を具える
第２積層体６０を、窒素（Ｎ₂）雰囲気中で４５０℃以
上の温度で数分間アニール処理する。

【００５０】こうして、２つの島状領域２２ａ，２２ｂ
に形成されたコンタクト層２２上に、実質幅ｃを有する
ストライプ状のソース電極５０及びドレイン電極５２が
それぞれ形成された、第３積層体８０を得る（図４
（Ｃ）参照）。

【００５１】次に、第六工程として、２つの島状領域２
２ａ，２２ｂに挟まれる部分、すなわち、ストライプ状
の開口２８に露出しているキャリア供給層２０の少なく
とも一部を露出させるように、第五工程で得られた第３
積層体８０上に、第３マスクを形成する。

【００５２】具体的には、図４（Ｃ）に示した第３積層
体８０の露出するキャリア供給層２０上に、当該キャリ
ア供給層２０を間隔ｂだけストライプ状に露出させるよ
うな、第３マスクとしてのレジストパターン５６を形成
する（図５（Ａ）参照）。

【００５３】次に、第七工程として、第３マスク５６の
上方から第１金属を蒸着して、キャリア供給層２０上に
第１金属からなるゲート電極を形成した後、この第１金
属が堆積している第３マスク５６を除去する。

【００５４】具体的には、レジストパターン５６の上方
から、第１金属として、第１の実施の形態で説明したレ
ニウムを蒸着させる。その後、リフトオフ法によってレ
ジストパターン５６を除去する。こうして、キャリア供
給層２０上に、第１金属からなるゲート電極４６が形成
され、ヘテロ接合電界効果トランジスタ１０を得る（図
５（Ｂ）参照）。

【００５５】上述した説明から明らかなように、この実
施の形態で製造されたヘテロ接合電界効果トランジスタ
は、第１の実施の形態と同様の効果を得ることができ
る。

【００５６】更に、この実施の形態では、ゲート電極を
形成する前に、ソース電極及びドレイン電極を形成して
いる。よって、ゲート電極（ショットキー接触部）がア
ニール処理雰囲気下に晒されることはない。従って、第
１の実施の形態に比べて良質なショットキー接触を形成
できる。

【００５７】＜第３の実施の形態＞図６〜図８を参照し
て、この発明の第３の実施の形態に係るヘテロ接合電界
効果トランジスタの製造方法につき説明する。

【００５８】第３の実施の形態では、キャリア供給層２
０上にキャップ層２４を設けた後に、前駆コンタクト層
２２’を設けている点が、第１の実施の形態とは相違し
ている。

【００５９】第３の実施の形態によれば、先ず、第一工
程として、第１の実施の形態で説明した方法と同様に、
サファイア基板１２上に、ＧａＮバッファ層１４、アン
ドープＧａＮチャネル層１６、アンドープＡｌ_0.2Ｉｎ
_0.05Ｇａ_0.75Ｎスペーサ層１８、ｎ型Ａｌ_0.2Ｉｎ_0.05
Ｇａ_0.75Ｎキャリア供給層２０を順次形成する。

【００６０】この実施の形態では、ｎ型Ａｌ_0.2Ｉｎ
_0.05Ｇａ_0.75Ｎキャリア供給層２０と、後で形成される
ｎ⁺型ＧａＮ前駆コンタクト層２２’との間に、アンド
ープＡｌ_xＩｎ_yＧａ_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜
１，ｘ＋ｙ≦１）からなるキャップ層２４を設ける。

【００６１】具体的には、この実施の形態では、図６
（Ａ）に示すように、キャリア供給層２０上に、アンド
ープＡｌ_0.2Ｉｎ_0.05Ｇａ_0.75Ｎからなるキャップ層２
４を２ｎｍの膜厚で形成した後、前駆コンタクト層２
２’を形成する。こうして得られた積層体を第１積層体
９０とする。

【００６２】この第１積層体９０を形成するに当たり、
チャネル層１６、スペーサ層１８、キャリア供給層２
０、キャップ層２４及び前駆コンタクト層２２’となる
結晶層同士を格子整合、すなわち、基板１２上に成長さ
せるこれら結晶層（１６，１８，２０，２４，２２’）
の格子定数が一致するように設ける。

【００６３】次に、第１の実施の形態の第二工程と同様
にして、第二工程を行い、図６（Ａ）に示す前駆ンタク
ト層２２’上にレジストパターン５８を形成する（図６
（Ｂ）参照）。

【００６４】次に、第１の実施の形態の第三工程と同様
にして、第三工程を行うが、この実施の形態では、エッ
チングによって残存する前駆コンタクト層２２’は、実
質間隔ａだけストライプ状に離間された島状領域２２ａ
及び２２ｂに形成された、コンタクト層２２となる。

【００６５】また、この実施の形態では、２つのコンタ
クト層２２（２２ａ及び２２ｂ）に挟まれる部分（開口
２８）に、既述したように、コンタクト層２２材料との
エッチング選択比に基づいて残存するキャップ層２４が
露出している（図６（Ｃ）参照）。その後、レジストパ
ターン５８を除去し、第２積層体９５を得る（図７
（Ａ）参照）。

【００６６】次に、第１の実施の形態の第四工程と同様
にして、第四工程を行うが、この実施の形態では、図７
（Ｂ）に示すように、コンタクト層２２に挟まれる部分
すなわち開口２８に露出するキャップ層２４のうち、間
隔ｂだけストライプ状に露出させるようなレジストパタ
ーン６２を形成する。

【００６７】次に、第１の実施の形態の第五工程と同様
にして、第五工程を行うが、この実施の形態では、第１
金属層からなるゲート電極４６をキャップ層２４上に具
える、第３積層体９７が形成される（図７（Ｃ）参
照）。

【００６８】続いて、第１の実施の形態における第六工
程及び第七工程と同様にして、第六工程及び第七工程を
行うことにより、一方のコンタクト層２２上にソース電
極５０、他方のコンタクト層２２上にドレイン電極５２
を形成して、ヘテロ接合電界効果トランジスタ１０を得
る（図８参照）。

【００６９】上述した説明から明らかなように、この実
施の形態で製造されたヘテロ接合電界効果トランジスタ
は、第１の実施の形態と同様の効果を得ることができ
る。

【００７０】更に、この実施の形態では、アンドープで
あるキャップ層上にゲート電極が形成される。よって、
第１の実施の形態に比べてソース及びドレイン側の直列
抵抗は高くなるものの、ショットキー障壁を高く維持す
ることができる。その結果、ゲート漏れ電流を低減させ
ることができる。

【００７１】従って、ゲート電極の降伏電圧を低下させ
ることなく接触抵抗を低減させることができ、良好なＨ
ＦＥＴが得られる。

【００７２】また、ＧａＮ／ＡｌＩｎＧａＮ系ＨＦＥＴ
のＲＩＥにおけるエッチング速度が充分遅いことから、
制御性及び再現性良くリセス構造の設計を図ることがで
きる。

【００７３】＜第４の実施の形態＞図９〜図１０を参照
して、この発明の第４の実施の形態に係るヘテロ接合電
界効果トランジスタの製造方法につき説明する。

【００７４】第４の実施の形態では、先ず、第３の実施
の形態における、ゲート電極４６を形成し、続いてソー
ス電極５０及びドレイン電極５２を形成していた形成順
序を、逆にして製造している点が相違している。

【００７５】先ず、第３の実施の形態の第一工程〜第三
工程と同様にして、第一工程〜第三工程を行う。そし
て、第三工程まで行うことにより得られた第２積層体９
５を図９（Ａ）に示す。

【００７６】次に、第２の実施の形態の第四工程で説明
したのと同様の方法で第四工程を行い、図９（Ａ）に示
すコンタクト層２２上にレジストパターン６４を形成す
る（図９（Ｂ）参照）。

【００７７】次に、第２の実施の形態の第五工程と同様
にして、第五工程を行う。

【００７８】具体的には、レジストパターン６４の上方
から、第２金属として、第１の実施の形態で説明した積
層金属を蒸着させる（図示せず）。その後、リフトオフ
法によってレジストパターン６４を除去する。そして、
残存する積層金属の部分（領域）５０及び５２を備える
第２積層体９５を、窒素（Ｎ₂）雰囲気中で４５０℃以
上の温度で数分間アニール処理する。こうして、２つの
島状領域２２ａ，２２ｂに形成されたコンタクト層２２
上に、実質幅ｃを有するストライプ状のソース電極５０
及びドレイン電極５２がそれぞれ形成された、第３積層
体９７を得る（図９（Ｃ）参照）。

【００７９】次に、第２の実施の形態の第六工程と同様
にして、第六工程を行う。この実施の形態では、２つの
島状領域２２ａ及び２２ｂに形成されたコンタクト層２
２に挟まれる部分に露出しているキャップ層２４の少な
くとも一部（間隔ｂ）がストライプ状に露出するよう
に、第３積層体９７にレジトパターン６６を形成する
（図１０（Ａ）参照）。

【００８０】次に、第２の実施の形態の第七工程と同様
にして、第七工程を行う。この実施の形態では、キャッ
プ層２４上にゲート電極４６が形成され、ヘテロ接合電
界効果トランジスタ１０を得る（図１０（Ｂ）参照）。

【００８１】上述した説明から明らかなように、この実
施の形態で製造されたヘテロ接合電界効果トランジスタ
は、第３の実施の形態と同様の効果を得ることができ
る。

【００８２】更に、この実施の形態では、第２の実施の
形態と同様に、先ずソース電極及びドレイン電極を形成
するためゲート電極がアニール処理下に晒されることが
ない。従って、第３の実施の形態に比べて良質なショッ
トキー接触を形成することができる。

【００８３】以上、この発明は、上述した実施の形態の
組合せのみに限定されない。よって、任意好適な段階に
おいて好適な条件を組み合わせ、この発明を適用するこ
とができる。

【００８４】例えば、上述した各実施の形態では、チャ
ネル層とキャリア供給層との界面であるヘテロ界面に、
キャリア供給層と電子親和力が等しくかつ不純物を含有
しないスペーサ層を設けることにより、チャネル層での
電子移動度を増大させる構成としている。

【００８５】しかしながら、スペーサ層を設けることに
より電子移動度は増大するものの、２次元電子濃度は減
少する。したがって、スペーサ層を必ずしも設ける必要
はなく、設計及び目的に応じてスペーサ層を設けない構
成とすることもできる。

【００８６】また、ＨＦＥＴ以外の半導体デバイス（ダ
ブルリセス構造を有する半導体デバイスを含む。）に対
しても、この発明を適宜適用することができる。

【００８７】また、各実施の形態では、サファイア（Ａ
ｌ₂Ｏ₃）基板を用いたが、炭化ケイ素（ＳｉＣ）基板、
窒化ガリウム（ＧａＮ）基板等を用いても良い。尚、炭
化ケイ素を基板として用いる場合は、バッファ層を窒化
アルミニウム（ＡｌＮ）とするのが好適である。

【００８８】また、結晶成長を行う際の窒素源としてア
ンモニア（ＮＨ₃）を用いたが、第３ブチルヒドラジン
（（ＣＨ₃）₃ＣＨＮＮＨ₂）を用いることができる。そ
の場合は、低温バッファ層より上部の積層膜の形成を、
基板温度を６７０℃として行うことができる。第３ブチ
ルヒドラジン以外にも、ジメチルヒドラジン（（Ｃ
Ｈ ₃）₂ＮＮＨ₂）等が利用可能である。

【００８９】また、ｎ型不純物の濃度分布は必ずしも均
一でなくとも良く、目的や設計に応じて局所的に変化す
るような分布であっても良い。

【００９０】また、ｎ型不純物（ドーパント）として
は、ケイ素の他に、スズ（Ｓｎ）やテルル（Ｔｅ）等を
用いることができる。

【００９１】

【発明の効果】上述した説明から明らかなように、この
発明によれば、コンタクト層によってリセス構造が形成
されている。よって、リセス構造を有しない従来のＧａ
Ｎ系ＨＦＥＴに比べ、ソース抵抗を小さくできる。

【００９２】また、従来のＧａＮ系ＨＦＥＴに比べ、ソ
ース電極及びドレイン電極が形成される島状領域を形成
するコンタクト層中の不純物濃度を高くすることができ
る。

【００９３】よって、電子に対する障壁（ポテンシャル
障壁）を低下させることができ、ソース電極及びドレイ
ン電極のコンタクト（接触）抵抗を低減させることがで
きる。

【００９４】従って、従来よりも、優れたデバイス特性
を有する III族窒化物ＨＦＥＴが得られる。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｃ）は、この発明の第１の実施の形
態のヘテロ接合電界効果トランジスタの製造工程の説明
に供する断面図である。

【図２】（Ａ）〜（Ｃ）は、この発明の第１の実施の形
態のヘテロ接合電界効果トランジスタの製造工程の説明
に供する断面図である。

【図３】（Ａ）及び（Ｂ）は、この発明の第１の実施の
形態のヘテロ接合電界効果トランジスタの製造工程の説
明に供する断面図である。

【図４】（Ａ）〜（Ｃ）は、この発明の第２の実施の形
態のヘテロ接合電界効果トランジスタの製造工程の説明
に供する断面図である。

【図５】（Ａ）及び（Ｂ）は、この発明の第２の実施の
形態のヘテロ接合電界効果トランジスタの製造工程の説
明に供する断面図である。

【図６】（Ａ）〜（Ｃ）は、この発明の第３の実施の形
態のヘテロ接合電界効果トランジスタの製造工程の説明
に供する断面図である。

【図７】（Ａ）〜（Ｃ）は、この発明の第３の実施の形
態のヘテロ接合電界効果トランジスタの製造工程の説明
に供する断面図である。

【図８】この発明の第３の実施の形態のヘテロ接合電界
効果トランジスタの製造工程の説明に供する断面図であ
る。

【図９】（Ａ）〜（Ｃ）は、この発明の第４の実施の形
態のヘテロ接合電界効果トランジスタの製造工程の説明
に供する断面図である。

【図１０】（Ａ）及び（Ｂ）は、この発明の第４の実施
の形態のヘテロ接合電界効果トランジスタの製造工程の
説明に供する断面図である。

【図１１】この発明に係るＡｌ_xＩｎ_yＧａ_1-(x+y)Ｎ
（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）層の組成比の
説明に供する図である。

【符号の説明】

１０：ヘテロ接合電界効果トランジスタ１２：サファイア基板１４：バッファ層１６：チャネル層１８：スペーサ層２０：キャリア供給層２２ａ，２２ｂ，２２：コンタクト層２２’：前駆コンタクト層２４：キャップ層２８：開口３０，９０：第１積層体４２，４４，４８，５４，５６，５８，６２，６４，６
６：レジストパターン４６：ゲート電極５０：ソース電極５２：ドレイン電極６０，９５：第２積層体７０，８０，９７：第３積層体

フロントページの続きＦターム(参考） 4M104 AA04 AA07 BB04 BB14 CC01 CC03 DD34 DD68 DD78 FF27 GG11 GG12 HH15 HH17 5F102 FA03 GB01 GC01 GD01 GJ02 GJ04 GJ10 GK04 GL04 GM04 GM08 GN04 GQ01 GR10 HC11 HC16 HC19 HC21

Claims

【特許請求の範囲】

【請求項１】基板上に、ＧａＮからなるバッファ層
と、アンドープ又はｎ型不純物を含有するＧａＮからな
るチャネル層と、該チャネル層よりも大きな禁制帯幅を
有しかつｎ型不純物を含有するＡｌ_xＩｎ_yＧａ_1-(x+y)
Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）からなるキ
ャリア供給層と、該キャリア供給層よりも高濃度のｎ型
不純物を含有するＧａＮからなり、互いに離間された２
つの領域として形成されたコンタクト層とを順次具え、
前記キャリア供給層上であって前記２つの領域間に、該
２つの領域とは離間されてゲート電極が設けられてお
り、前記２つの領域のうち一方の領域上にはソース電極
が設けられており、他方の領域上にはドレイン電極が設
けられていることを特徴とするヘテロ接合電界効果トラ
ンジスタ。
【請求項２】請求項１に記載のヘテロ接合電界効果ト
ランジスタにおいて、前記バッファ層、前記チャネル
層、前記キャリア供給層及び前記コンタクト層の格子定
数は整合していることを特徴とするヘテロ接合電界効果
トランジスタ。
【請求項３】請求項１または２に記載のヘテロ接合電
界効果トランジスタにおいて、前記チャネル層と前記キ
ャリア供給層との間には、アンドープＡｌ_xＩｎ_yＧａ
_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）か
らなるスペーサ層が設けられていることを特徴とするヘ
テロ接合電界効果トランジスタ。
【請求項４】請求項３に記載のヘテロ接合電界効果ト
ランジスタにおいて、前記バッファ層、前記チャネル
層、前記スペーサ層、前記キャリア供給層及び前記コン
タクト層の格子定数は整合していることを特徴とするヘ
テロ接合電界効果トランジスタ。
【請求項５】基板上に、ＧａＮからなるバッファ層
と、アンドープ又はｎ型不純物を含有するＧａＮからな
るチャネル層と、該チャネル層よりも大きな禁制帯幅を
有する、ｎ型不純物を含有するＡｌ_xＩｎ_yＧａ_1-(x+y)
Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）からなるキ
ャリア供給層及びアンドープＡｌ_xＩｎ_yＧａ_1-(x+y)Ｎ
（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）からなるキャ
ップ層と、前記キャリア供給層よりも高濃度のｎ型不純
物を含有するＧａＮからなり、互いに離間された２つの
領域として形成されたコンタクト層とを順次具え、前記
キャップ層上であって前記２つの領域間に、該２つの領
域とは離間されてゲート電極が設けられており、前記２
つの領域のうち一方の領域上にはソース電極が設けられ
ており、他方の領域上にはドレイン電極が設けられてい
ることを特徴とするヘテロ接合電界効果トランジスタ。
【請求項６】請求項５に記載のヘテロ接合電界効果ト
ランジスタにおいて、前記バッファ層、前記チャネル
層、前記キャリア供給層、前記キャップ層及び前記コン
タクト層の格子定数は整合していることを特徴とするヘ
テロ接合電界効果トランジスタ。
【請求項７】請求項５または６に記載のヘテロ接合電
界効果トランジスタにおいて、前記チャネル層と前記キ
ャリア供給層との間には、アンドープＡｌ_xＩｎ_yＧａ
_1-(x+y)Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）か
らなるスペーサ層が設けられていることを特徴とするヘ
テロ接合電界効果トランジスタ。
【請求項８】請求項７に記載のヘテロ接合電界効果ト
ランジスタにおいて、前記バッファ層、前記チャネル
層、前記スペーサ層、前記キャリア供給層、前記キャッ
プ層及び前記コンタクト層の格子定数は整合しているこ
とを特徴とするヘテロ接合電界効果トランジスタ。
【請求項９】基板上に、ＧａＮからなるバッファ層
と、アンドープ又はｎ型不純物を含有するＧａＮからな
るチャネル層と、該チャネル層よりも大きな禁制帯幅を
有しかつｎ型不純物を含有するＡｌ_xＩｎ_yＧａ_1-(x+y)
Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）からなるキ
ャリア供給層と、該キャリア供給層よりも高濃度のｎ型
不純物を含有するＧａＮからなるコンタクト層とを順次
設けて、第１積層体を形成する第一工程と、前記コンタクト層上に、該コンタクト層を互いに離間さ
れた２つの領域に形成するための第１マスクを形成する
第二工程と、前記第１マスクの上方からエッチングを行い、前記第１
マスクから露出している前記コンタクト層を選択的に除
去して、前記キャリア供給層を露出させて前記コンタク
ト層を前記２つの領域とした後、前記第１マスクを除去
する第三工程と、前記２つの領域間に露出している前記キャリア供給層の
少なくとも一部を露出させるように、前記第三工程で得
られた第２積層体上に第２マスクを形成する第四工程
と、前記第２マスクの上方から第１金属を蒸着して、前記キ
ャリア供給層上に前記第１金属からなるゲート電極を形
成した後、前記第１金属が堆積している前記第２マスク
を除去する第五工程と、前記第五工程によって露出している前記２つの領域の各
々の少なくとも一部を露出させるように、前記第五工程
で得られた第３積層体上に第３マスクを形成する第六工
程と、前記第３マスクの上方から第２金属を蒸着して、前記２
つの領域のうち一方の領域上に前記第２金属からなるソ
ース電極を形成し、他方の領域上に前記第２金属からな
るドレイン電極を形成した後、前記第２金属が堆積して
いる第３マスクを除去する第七工程とを含むことを特徴
とするヘテロ接合電界効果トランジスタの製造方法。
【請求項１０】基板上に、ＧａＮからなるバッファ層
と、アンドープ又はｎ型不純物を含有するＧａＮからな
るチャネル層と、該チャネル層よりも大きな禁制帯幅を
有しかつｎ型不純物を含有するＡｌ_xＩｎ_yＧａ_1-(x+y)
Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）からなるキ
ャリア供給層と、該キャリア供給層よりも高濃度のｎ型
不純物を含有するＧａＮからなるコンタクト層とを順次
設けて、第１積層体を形成する第一工程と、前記コンタクト層上に、該コンタクト層を互いに離間さ
れた２つの領域に形成するための第１マスクを形成する
第二工程と、前記第１マスクの上方からエッチングを行い、前記第１
マスクから露出している前記コンタクト層を選択的に除
去して、前記キャリア供給層を露出させて前記コンタク
ト層を前記２つの領域とした後、前記第１マスクを除去
する第三工程と、前記第三工程によって露出している前記２つの領域の各
々の少なくとも一部を露出させるように、前記第三工程
で得られた第２積層体上に第２マスクを形成する第四工
程と、前記第２マスクの上方から第２金属を蒸着して、前記２
つの領域のうち一方の領域上に前記第２金属からなるソ
ース電極を形成し、他方の領域上に前記第２金属からな
るドレイン電極を形成した後、前記第２金属が堆積して
いる前記第２マスクを除去する第五工程と、前記２つの領域間に露出している前記キャリア供給層の
少なくとも一部を露出させるように、前記第五工程で得
られた第３積層体上に第３マスクを形成する第六工程
と、前記第３マスクの上方から第１金属を蒸着して、前記キ
ャリア供給層上に前記第１金属からなるゲート電極を形
成した後、前記第１金属が堆積している前記第３マスク
を除去する第七工程とを含むことを特徴とするヘテロ接
合電界効果トランジスタの製造方法。
【請求項１１】請求項９または１０に記載のヘテロ接
合電界効果トランジスタの製造方法において、前記第１
積層体を、前記バッファ層、前記チャネル層、前記キャ
リア供給層及び前記コンタクト層の格子定数が整合する
ように形成することを特徴とするヘテロ接合電界効果ト
ランジスタの製造方法。
【請求項１２】請求項９ないし１１のいずれか一項に
記載のヘテロ接合電界効果トランジスタの製造方法にお
いて、前記チャネル層と前記キャリア供給層との間に、
アンドープＡｌ_xＩｎ_yＧａ_1-(x+y)Ｎ（０＜ｘ＜１，０
＜ｙ＜１，ｘ＋ｙ≦１）からなるスペーサ層を設けるこ
とを特徴とするヘテロ接合電界効果トランジスタの製造
方法。
【請求項１３】請求項１２に記載のヘテロ接合電界効
果トランジスタの製造方法において、前記第１積層体
を、前記バッファ層、前記チャネル層、前記スペーサ
層、前記キャリア供給層及び前記コンタクト層の格子定
数が整合するように形成することを特徴とするヘテロ接
合電界効果トランジスタの製造方法。
【請求項１４】基板上に、ＧａＮからなるバッファ層
と、アンドープ又はｎ型不純物を含有するＧａＮからな
るチャネル層と、該チャネル層よりも大きな禁制帯幅を
有する、ｎ型不純物を含有するＡｌ_xＩｎ_yＧａ_1-(x+y)
Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）からなるキ
ャリア供給層及びアンドープＡｌ_xＩｎ_yＧａ_1-(x+y)Ｎ
（ｘ＜１，ｙ＜１，ｘ＋ｙ≦１）からなるキャップ層
と、前記キャリア供給層よりも高濃度のｎ型不純物を含
有するＧａＮからなるコンタクト層とを順次設けて、第
１積層体を形成する第一工程と、前記コンタクト層上に、該コンタクト層を互いに離間さ
れた２つの領域に形成するための第１マスクを形成する
第二工程と、前記第１マスクの上方からエッチングを行い、前記第１
マスクから露出している前記コンタクト層を選択的に除
去して、前記キャップ層を露出させて前記コンタクト層
を前記２つの領域とした後、前記第１マスクを除去する
第三工程と、前記２つの領域間に露出している前記キャップ層の少な
くとも一部を露出させるように、前記第三工程で得られ
た第２積層体上に第２マスクを形成する第四工程と、前記第２マスクの上方から第１金属を蒸着して、前記キ
ャップ層上に前記第１金属からなるゲート電極を形成し
た後、前記第１金属が堆積している前記第２マスクを除
去する第五工程と、前記第五工程によって露出している前記２つの領域の各
々の少なくとも一部を露出させるように、前記第五工程
で得られた第３積層体上に第３マスクを形成する第六工
程と、前記第３マスクの上方から第２金属を蒸着して、前記２
つの領域のうち一方の領域上に前記第２金属からなるソ
ース電極を形成し、他方の領域上に前記第２金属からな
るドレイン電極を形成した後、前記第２金属が堆積して
いる前記第３マスクを除去する第七工程とを含むことを
特徴とするヘテロ接合電界効果トランジスタの製造方
法。
【請求項１５】基板上に、ＧａＮからなるバッファ層
と、アンドープ又はｎ型不純物を含有するＧａＮからな
るチャネル層と、該チャネル層よりも大きな禁制帯幅を
有する、ｎ型不純物を含有するＡｌ_xＩｎ_yＧａ_1-(x+y)
Ｎ（０＜ｘ＜１，０＜ｙ＜１，ｘ＋ｙ≦１）からなるキ
ャリア供給層及びアンドープＡｌ_xＩｎ_yＧａ_1-(x+y)Ｎ
（ｘ＜１，ｙ＜１，ｘ＋ｙ≦１）からなるキャップ層
と、前記キャリア供給層よりも高濃度のｎ型不純物を含
有するＧａＮからなるコンタクト層を順次設けて、第１
積層体を形成する第一工程と、前記コンタクト層上に、該コンタクト層を互いに離間さ
れた２つの領域に形成するための第１マスクを形成する
第二工程と、前記第１マスクの上方からエッチングを行い、前記第１
マスクから露出している前記コンタクト層を選択的に除
去して、前記キャップ層を露出させて前記コンタクト層
を前記２つの領域とした後、前記第１マスクを除去する
第三工程と、前記第三工程によって露出している前記２
つの領域の各々の少なくとも一部を露出させるように、
前記第三工程で得られた第２積層体上に第２マスクを形
成する第四工程と、前記第２マスクの上方から第２金属を蒸着して、前記２
つの領域のうち一方の領域上に前記第２金属からなるソ
ース電極を形成し、他方の領域上に前記第２金属からな
るドレイン電極を形成した後、前記第２金属が堆積して
いる前記第２マスクを除去する第五工程と、前記２つの領域間に露出している前記キャップ層の少な
くとも一部を露出させるように、前記第五工程で得られ
た第３積層体上に第３マスクを形成する第六工程と、前記第３マスクの上方から第１金属を蒸着して、前記キ
ャップ層上に前記第１金属からなるゲート電極を形成し
た後、前記第１金属が堆積している前記第３マスクを除
去する第七工程とを含むことを特徴とするヘテロ接合電
界効果トランジスタの製造方法。
【請求項１６】請求項１４または１５に記載のヘテロ
接合電界効果トランジスタの製造方法において、前記第
１積層体を、前記バッファ層、前記チャネル層、前記キ
ャリア供給層、前記キャップ層及び前記コンタクト層の
格子定数が整合するように形成することを特徴とするヘ
テロ接合電界効果トランジスタの製造方法。
【請求項１７】請求項１４ないし１６のいずれか一項
に記載のヘテロ接合電界効果トランジスタの製造方法に
おいて、前記チャネル層と前記キャリア供給層との間
に、アンドープＡｌ_xＩｎ_yＧａ_1-(x+y)Ｎ（０＜ｘ＜
１，０＜ｙ＜１，ｘ＋ｙ≦１）からなるスペーサ層を設
けることを特徴とするヘテロ接合電界効果トランジスタ
の製造方法。
【請求項１８】請求項１７に記載のヘテロ接合電界効
果トランジスタの製造方法において、前記第１積層体
を、前記バッファ層、前記チャネル層、前記スペーサ
層、前記キャリア供給層、前記キャップ層及び前記コン
タクト層の格子定数が整合するように形成することを特
徴とするヘテロ接合電界効果トランジスタの製造方法。
【請求項１９】請求項９ないし１８のいずれか一項に
記載のヘテロ接合電界効果トランジスタの製造方法にお
いて、前記エッチングは、反応性イオンエッチングであ
ることを特徴とするヘテロ接合電界効果トランジスタの
製造方法。