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KR101688965B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

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KR101688965B1
KR101688965B1 KR1020150041418A KR20150041418A KR101688965B1 KR 101688965 B1 KR101688965 B1 KR 101688965B1 KR 1020150041418 A KR1020150041418 A KR 1020150041418A KR 20150041418 A KR20150041418 A KR 20150041418A KR 101688965 B1 KR101688965 B1 KR 101688965B1
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layer
semiconductor
forming
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조영우
손동혁
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경북대학교 산학협력단
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Abstract

반도체 소자 제조방법이 개시된다. 본 방법은, 기판 상에 제1 반도체층을 마련하는 단계, 제1 반도체층 상에 기 설정된 폭을 갖는 마스크층을 형성하여 제1 반도체층을 건식 식각하는 단계, 제1 반도체층의 폭이 마스크층의 폭보다 작은 폭을 갖도록 건식 식각된 제1 반도체층의 측면을 습식 식각하는 단계, 마스크층을 제거하는 단계, 건식 식각 및 습식 식각에 의해 제1 반도체층이 제거된 부분에 절연층을 형성하는 단계, 제1 반도체층과 절연층 상에 게이트 절연막을 형성하는 단계 및 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.

Description

반도체 소자 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조방법에 관한 것으로, 더욱 상세하게는 노말리 오프(Normally off) 특성 구현이 가능하며, 극미세한 게이트 길이를 갖는 반도체 소자 제조방법에 관한 것이다.
최근 전세계적으로 정보통신기술의 급격한 발달로 인하여 초고속, 대용량의 신호 전송을 위한 통신 기술이 급속도로 발달하고 있었다. 특히 무선통신기술에서 개인휴대폰, 위성통신, 군사용레이더, 방송통신, 통신용 중계기 등의 수요가 점점 확대됨에 따라 고속, 고전력 전자소자에 대한 요구가 증가되고 있었다. 따라서, 고전력 전자소자에 사용되는 파워소자 또한 에너지적인 손실을 줄이기 위한 많은 연구가 진행되고 있었다.
특히, GaN계 질화물 반도체는 에너지갭이 크고, 높은 열적 화학적 안정도, 높은 전자포화속도(~3×107 cm/sec)등의 뛰어난 물성 가지고 있어서, 광소자 뿐만 아니라 고주파, 고출력용 전자소자로의 응용이 용이하여 세계적으로 활발히 연구되고 있었다.
GaN계 질화물 반도체를 이용한 전자소자는 높은 항복전계(~3×106 V/cm) 및 최대전류밀도, 안정된 고온동작, 높은 열전도도 등의 다양한 장점이 있으며, 고전자 이동도 트랜지스터(High Electron Mobility Transistor,HEMT)의 경우, 접합계면에서의 밴드 불연속(band-discontinuity)이 크기 때문에 계면에 2DEG(two-dimensional electron gas)층이 생겨 높은 농도의 전자가 유기될 수 있어서 전자 이동도를 더욱 높일 수 있으므로, 고전력 소자로의 응용이 가능하다.
종래의 고전자 이동도 트랜지스터는 그 구조의 특성상 2DEG층이 항상 존재하기 때문에 전압을 인가하지 않을 때도 소자는 항상 켜져 있는 노멀 온(normally on) 상태를 유지하며, 소자를 끄기 위해서는 항상 전압을 가해주어야 한다. 따라서 대기 상태의 전력소모가 커서 스위치로 사용하기 어려운 문제점이 있었다. 또한, 고전자 이동도 트랜지스터와 같은 고속 소자에서는 높은 변조 동작을 위해 짧은 게이트 길이(gate length)를 가져야한다는 문제가 있었다.
본 발명은 상술한 문제점을 해결하기 위해 고안된 것으로, 본 발명의 목적은 노말리 오프 특성 구현이 가능하며, 극미세한 게이트 길이를 갖는 반도체 소자를 제조하는 방법을 제공하는 데 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 소자 제조방법은, 기판 상에 제1 반도체층을 마련하는 단계, 상기 제1 반도체층 상에 기 설정된 폭을 갖는 마스크층을 형성하여 상기 제1 반도체층을 건식 식각하는 단계, 상기 제1 반도체층의 폭이 상기 마스크층의 폭보다 작은 폭을 갖도록 상기 건식 식각된 제1 반도체층의 측면을 습식 식각하는 단계, 상기 마스크층을 제거하는 단계, 상기 건식 식각 및 상기 습식 식각에 의해 상기 제1 반도체층이 제거된 부분에 절연층을 형성하는 단계, 상기 제1 반도체층과 상기 절연층 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
이 경우, 상기 제1 반도체층을 마련하는 단계는, 상기 기판 상에 제3 반도체층을 마련하는 단계, 상기 제3 반도체층 상에 제2 반도체층을 형성하는 단계 및 상기 제2 반도체층 상에 상기 제1 반도체층을 형성하는 단계를 포함하며, 상기 제3 반도체층은 GaN으로 구성되고, 상기 제2 반도체층은 AlGaN 또는 AlN으로 구성될 수 있다.
이 경우, 상기 제1 반도체층은, p타입 도펀트로 도핑된 GaN으로 구성된 것일 수 있다.
한편, 본 실시 예에 따른 반도체 소자 제조방법은, 상기 제2 반도체층상에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
한편, 상기 절연층을 형성하는 단계는, 상기 건식 식각 및 상기 습식 식각에 의해 상기 제1 반도체층이 제거된 부분과 상기 제1 반도체층상에 절연층을 증착하는 단계, 상기 증착된 절연층에 스핀 코팅 방식으로 포토레지스트를 증착하는 단계 및 건식 식각을 수행하여, 상기 포토레지스트를 제거하며 상기 증착된 절연층을 평탄화하는 단계를 포함할 수 있다.
이 경우, 상기 평탄화하는 단계는, 상기 제1 반도체층과 상기 절연층을 같은 높이로 평탄화하는 것일 수 있다.
한편, 상기 습식 식각하는 단계는, TMAH(tetra-methyl ammonium hydroxide) 용액을 사용하여 습식 식각하는 것일 수 있다.
도 1a 내지 도 9는 본 발명의 일 실시 예에 다른 반도체 소자 제조방법을 설명하기 위한 도면, 그리고,
도 10은 본 발명의 일 실시 예에 따른 반도체 소자를 설명하기 위한 도면이다.
이하 도면을 참고하여 본 발명의 다양한 실시 예에 대해 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 덧붙여, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시 예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
이하에선 본 발명의 다양한 실시 예에 따른 반도체 소자, 그리고 반도체 소자를 제조하기 위한 방법이 설명된다. 특히, 본 발명의 반도체 소자는 질화물 반도체를 이용한 소자로 구현될 수 있다.
질화물 반도체란, III-V족 반도체에 속하며, V족 원소로 질소를 이용한 반도체이다. 질화 갈륨(GaN), 질화 알루미늄(AIN), 질화 인듐(InN)이 대표적이다. 기존의 반도체에 비해 밴드갭이 큰 와이드갭 반도체이며, 또한 갈륨, 인듐, 알루미늄의 농도를 변화시켜서, 밴드갭을 크게 변화시킬 수 있다.
본 명세서에서의 반도체 소자는 이러한 질화물을 이용한 것으로, 트랜지스터, 다이오드 등 다양하게 구현될 수 있다. 이하에선 설명의 편의를 위해 반도체 소자가 트랜지스터인 것으로 가정하여 설명하도록 한다. 트랜지스터는 전자 회로에서 전류나 전압의 흐름을 조절하여 증폭시키거나, 스위치 역할을 한다.
그리고, 이하에서 사용하는 "증착", "성장" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다. 유기금속화학증착(MOCVD) 방식을 이용할 경우, MOCVD 반응 챔버의 용적에 따라, 그 안에 주입되는 기체의 유속을 결정할 수 있으며, 기체의 종류, 유속 반응 챔버 내부의 압력, 온도 조건 등에 따라 성장되는 박막의 두께, 표면 거칠기, 도펀트의 도핑된 농도 등의 특성이 달라질 수 있다. 특히 고온일수록 박막의 우수한 결정성을 얻을 수 있는데, 이는 반응 기체의 물성, 반응이 일어나는 온도 등을 고려하여 제한적으로 결정되어야할 사항이다. 특히, 정밀한 성장을 위해선 ALD(Atomic layer deposition) 방식을 이용할 수 있다. ALD 방식에 의하면 박막 성장이 원자 단위로 제어될 수 있다.
그리고, 이하에서 사용하는 용어 "반도체층"이란, 반도체 물질로 구성된 층을 지칭하는 것으로, 에피텍시층, 물질층 등과 같은 다른 용어로 대체될 수 있다.
도 1a 내지 도 9는 본 발명의 일 실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 도면이다.
먼저, 제1 반도체층(110)을 마련한다. 제1 반도체층(110)은 기판, 버퍼층 또는 제1 반도체층(110)과는 다른 물질의 반도체층 등 상에 형성될 수 있다. 다만 설명의 편의를 위해, 도 1a에 도시된 것처럼 제1 반도체층(110)은, 제3 반도체층(130) 상에 제2 반도체층(120)이 적층된 구조상에 형성된 것으로 가정하여 후속 공정들을 설명하기로 한다.
구체적으로, 도 1a를 참고하면, 버퍼층(또는 기판)(101) 상에 제3 반도체층(130)을 형성한다.
버퍼층(101)은 기판(미도시)과 그 위에 성장되는 물질의 결정 격자가 일치하지 않음으로 발생하는 결정결함을 줄이기 위한 완충층으로서의 역할을 하며, 고 전압 인가시 전류 누설 방지를 위한 저항층의 역할을 할 수 있다. 예를 들어, 버퍼층(101)은 고저항성 GaN(highly resistive GaN), GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 구성된 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층일 수 있다.
이어서, 도 1a에 도시된 바와 같이 버퍼층(101) 상에 제3 반도체층(130)을 형성한다. 제3 반도체층(130)은 GaN으로 구성된 것일 수 있다. 예컨대, 제3 반도체층(130)은 언도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다.
이어서, 도 1a에 도시된 바와 같이 제3 반도체층(130) 상에 제2 반도체층(120)을 형성한다. 제2 반도체층(120)은 제3 반도체층(130)과는 다른 반도체물질을 포함할 수 있다. 구체적으로, 제2 반도체층(120)을 구성하는 물질은 제3 반도체층(130)을 구성하는 물질과 분극특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 예를 들어, 제2 반도체층(120)은 제3 반도체층(130)보다 분극률과 에너지 밴드갭 중 적어도 하나가 제3 반도체층(130)보다 클 수 있다. 예컨대, 제2 반도체층(120)은 AlGaN층이거나, AlN층일 수 있다. 제2 반도체층(120)은 언도핑된 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다.
제2 반도체층(120)이 형성됨으로써 제3 반도체층(130)의 일부에 2차원 전자가스(2 Dimensional Electron Gas, 이하 ‘2DEG’ 라고 함)가 형성될 수 있다. 2DEG는 제2 반도체층(120)과 제3 반도체층(130)의 헤테로 접합 계면 아래의 제3 반도체층(130) 영역에 형성될 수 있다. 제3 반도체층(130)에 형성된 2DEG는 채널로 이용될 수 있다. 2DEG는 8.8 × 1012 cm- 2 의 농도, 1700 cm2·V-1·s- 1 의 전자 이동도를 가질 수 있다.
한편, GaN/AlGaN 또는 GaN/AlN 헤테로 접합을 이용하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 헤테로 접합 계면에 2DEG층을 형성할 수 있는 어떠한 물질들의 조합이라도 본 발명의 범주에 속할 수 있다. 이는 당업자에게 자명한 사항이므로 구체적인 설명은 생략한다.
본 발명의 일 실시 예에 따라 제조되는 반도체 소자는 이와 같은 2DEG를 채널로 이용하는 고전자 이동도 트랜지스터(HEMT)로 구현될 수 있다.
이어서, 도 1a에 도시된 바와 같이 제2 반도체층(120) 상에 제1 반도체층(110)을 마련할 수 있다. 제1 반도체층(110)은 예컨대 Mg와 같은 p형 도펀트로 도핑된 GaN 또는 AlGaN층일 수 있다. 도핑농도는 2×1019cm-3일 수 있다.
이어서, 도 1a에 도시된 것과 같이 제1 반도체층(110) 상에 기 설정된 폭을 갖는 마스크층(140)을 형성한다. 구체적으로, 노광 공정을 이용하여 기 설정된 패턴을 갖는 마스크층(140)을 형성할 수 있다. 이 경우, 예컨대 E-beam 리소그래피 기술이 이용될 수 있다. 마스크층(140)은 SiO2, SiNx(예를 들면, Si3N4) 등과 같은 유전체 또는 Cr, Ni 등의 금속이 가능하며, 이는 후속 공정에서 습식 식각에 사용되는 식각 용액에 반응을 일으키지 않는 물질로 선택될 수 있다.
도 1b는 제1 반도체층(110)에 마스크층(140)이 형성된 형상을 위에서 바라본 모습을 도시한 것이다. 마스크층(140)의 배치 방향은 도 1b에 도시된 것처럼 제1 반도체층(110)의 결정 성장의 기반이 된 기판(100)의 플랫존(flat zone)이나 노치(notch)를 기준으로 결정될 수 있다. 즉, 도 1b에 도시된 것처럼 마스크층(140)의 형상은 기판(100)의 플랫존(flat zone)이나 노치(notch)에 수직한 방향으로 길이가 긴 형상으로서, 마스크층(140)은 제1 반도체층(110) 상에 배치된다. 마스크층(140)의 배치 방향을 이와 같이 결정하는 이유는, 플랫존에 수직인 면이 수평인 면보다 식각 속도가 현저히 빠르다는 점을 이용하여, 후속하는 단계에서 수행될 제1 반도체층(110)의 습식 식각을 통해 폭이 나노 사이즈인 구조을 얻기 위함이다.
도 1c는 도 1a에 도시된 구조의 단면(A-A')을 도시한 것이다.
이어서, 도 2에 도시된 것처럼 마스크층(140) 하부의 제1 반도체층(110)을 건식 식각한다. 염소(Cl2), 브롬(Br2), 요오드(I2)와 같은 할로겐 기체를 사용한 플라즈마로 건식 식각이 수행될 수 있다. 예컨대, TCP-RIE(transformer coupled plasma reactive ion etching) 장비가 사용될 수 있다.
건식 식각을 하게 되면, 도 2에 도시된 것처럼 마스크층(140) 아래의 제1 반도체층(110)이 사다리꼴 형태의 구조가 될 수 있다. 즉, 건식 식각만으론 도 2에 도시된 것처럼 제1 반도체층(110)의 측벽이 똑바르지 못하는 경우가 대부분이다. 그 기울임 각(slanted angle)은 ~ 65 °정도이다. 따라서, 건식 식각된 측벽의 기울기를 수직하게 하면서 폭을 더 좁히기 위한 습식 식각이 추가로 수행된다.
구체적으로, TMAH(tetra-methyl ammonium hydroxide) 용액을 이용하여 습식 식각을 수행할 수 있다. 습식 식각이 수행되면, 먼저 도 3에 도시된 것처럼 건식 식각된 제1 반도체층(110)의 측면 기울기가 수직하게 된다. 이는, 구조의 하부 영역보다 상부 영역(마스크층(140)에 가까운 영역)의 식각 속도가 느리기 때문이다.
그리고, 습식 식각 시간이 경과될 수록, 도 4에 도시된 것처럼 그 폭이 좁아지게 된다. 이와 같이 측면방향으로만 선택적으로 식각될 수 있는 것은, 제1 반도체층(110)을 구성하는 3족 질화물 반도체 구조의 결정면에 따른 이방성 식각(anisotropic etch) 특성에 기인한다. 구체적으로, TMAH 용액을 이용하여 습식 식각하게 되면, 질소면(nitrogen face)에 대해서만 식각이 이루어지고 갈륨면(gallium face)에 대해선 식각이 이루어지지 않는다. 앞선 단계에서 이루어진 건식 식각에 의해 노출된 표면은 대부분 질소면을 갖기 때문에, TMAH 용액에 강하게 반응할 수 있다.
또한, 건식 식각된 제1 반도체층(110)의 측면의 방향은 기판(100)의 플랫존에 수직하기 때문에, 수평한 면보다 더 높은 식각률을 갖는다. 따라서 습식 식각이 진행될수록 도 4에 도시된 것처럼 제1 반도체층(110)의 폭이 좁아지게 된다.
한편, 습식 식각 시간을 달리하여 실험해본 결과, 습식 시간을 조절함에 따라, 폭을 효과적으로 조절할 수 있음을 알 수 있었다. 실험에서, 건식 식각 직후 구조는 사다리꼴 형상이었고, 상부 폭은 400㎚, 하부 폭은 ~550nm이었다. 이후 TMAH 용액(농도 5 %, 80℃)으로 습식 식각을 10, 25, 35 및 40 분 동안 각각 수행하였고, 그 결과, 구조의 폭은 300, 200, 100 및 50㎚로 각각 줄어들었다. 식각 속도(etch rate)는 8.5 내지 9 ㎚/min로 측정되었다. 식각 속도를 증가시킬수록 폭은 더 줄어들었고, 10nm이하까지 폭을 줄일 수 있었다.
건식 식각만을 이용하는 경우엔 반도체층의 폭을 나노 수준으로 정밀하게 제작하는 것이 매우 어려우나, 상술한 것과 같이 건식 식각과 습식 식각을 함께 수행하는 본 발명의 실시 예에 따르면 매우 안정적으로 나노 사이즈의 폭을 갖는 구조를 얻을 수 있다. 또한, 습식 식각에 의해, 건식 식각된 표면이 평탄화되며, 건식 식각된 표면에 유발된 플라즈마 데미지가 제거될 수 있는 부가적인 효과까지도 달성될 수도 있다.
결과적으로, 마스크층(140)의 폭보다 작은 나노 사이즈의 폭을 갖는 제1 반도체층(110)을 얻을 수 있다.
이어서, 도 5에 도시된 것처럼 마스크층(140)을 제거한다.
이어서, 건식 식각 및 습식 식각에 의해 상기 제1 반도체층(110)이 제거된 부분에 절연층을 형성한다. 구체적으로, 다음과 같은 단계를 통해 절연층을 형성할 수 있다.
먼저, 도 6에 도시된 것과 같이, 건식 식각 및 습식 식각에 의해 제1 반도체층(110)이 제거된 부분과 제1 반도체층(110)상에 절연층(150)을 증착한다. 절연층(150)은 SiO2, Al2O3, Si3N4, HfO2 등과 같은 절연 물질 중에서 선택된 것으로 구성될 수 있다.
그리고, 도 7에 도시된 것처럼 절연층(150)에 포토레지스트(160)를 증착한다. 포토레지스트(160)는 스핀 코팅(spin coating) 방식으로 증착될 수 있다. 스핀 코팅은 기판을 매우 빠른 속도로 회전시킴에 따라 원심력에 의해 유체가 펼쳐지는 원리를 이용한 코팅 방식이다. 포토레지스트는 일정한 점도가 있으므로, 스핀 코팅방식으로 도포되는 경우 이러한 포토레지스트의 성질에 의해, 돌출된 영역엔 상대적으로 얇게, 돌출되지 않은 영역엔 상대적으로 두껍게 도포될 수 있다. 따라서, 도 7에 도시된 것처럼, 나노 사이즈의 폭을 갖는 제1 반도체층(110)의 돌출된 부분 상에는 포토레지스트(160)가 얇게 증착되고, 그 이외의 돌출되지 않은 부분에는 포토레지스트(160)가 비교적 두껍게 증착된다.
이어서, 절연층(150)이 평평해지도록 건식 식각을 수행한다. 이와 같이 포토레지스트(160)가 단차를 가지고 증착되는 성질을 이용하여 건식 식각을 수행하면, 포토 레지스트(160) 및 절연층(150)이 순차적으로 제거되면서, 도 8과 같이 포토레지스트(160) 및 특정 높이를 초과하는 범위 내에 증착된 절연층(150)이 제거되어 절연층(150)이 평탄화될 수 있다. 이 경우, 제1 반도체층(110)과 절연층(150)은 같은 높이가 되도록 평탄화될 수 있다.
이와 같이, 스핀 코팅에 의해 포토레지스트(160)가 단차를 가지고 증착되는 성질을 이용하면, 복잡한 공정을 거치지 않고 건식 식각만으로도 절연층(150) 내에 나노 사이즈의 폭을 갖는 제1 반도체층(110)을 배치시킬 수 있다.
이어서, 도 9에 도시한 것처럼 제1 반도체층(110)과 절연층(150) 상에 게이트 절연막(170)을 형성한다. 게이트 절연막(170)은 후속 공정에서 생성될 게이트 전극(미도시)과 제1 반도체층(110)을 전기적으로 절연시키기 위한 구성이다. 게이트 절연막(170)은 Al2O3, SiO2, Si3N4, HfO2 등과 같은 물질 중에서 선택된 것으로 구성될 수 있다.
이어서, 도 10에 도시된 것처럼 제2 반도체층상(120)에 소스 전극(181) 및 드레인 전극(183)을 형성하고, 게이트 절연막(170) 상에 게이트 전극(190)을 형성한다.
일 예에 따르면, 다음과 같은 방식으로 소스 전극(181)과 드레인 전극(183)을 형성할 수 있다. 구체적으로, 소스 전극(181)과 드레인 전극(183)을 형성할 영역(컨택홀)을 형성한다. 그리고 컨택홀을 제외하고 소자 전체에 마스크층을 형성한다. 그리고 마스크층 및 컨택홀에 전자 빔 증발(tron-beam evaporator)을 이용하여 전극을 증착할 수 있다. 전극은 Au/Ni/Al/Ti 금속층으로 구성될 수 있다. 그리고 전극에 급속 열처리(rapid thermal annealing)를 가한다. 이때 열처리는 N2 분위기에서 500℃ (20 sec) - 800℃(30 sec)로 수행될 수 있다. 그리고 리프트 오프 공정을 통해 마스크층을 들어내면 컨택홀 영역에 소스 전극(181) 및 드레인 전극(183)이 형성될 수 있다.
이어서, 소스 전극(181)과 드레인 전극(183) 사이에 게이트 전극(190)을 형성한다. 게이트 전극(190)은 예를 들어, Au/Ni 금속층으로 구성된 것일 수 있다.
상술한 실시 예에 따른 반도체 소자 제조방법에 따르면 E-beam 리소그래피(E-beam lithography) 방법으로도 구현하기 어려운 나노 사이즈(예컨대 10 nm 이하)의 게이트 길이를 갖는 반도체 소자 제작이 가능하다.
이하, 도 11을 참고하여, 상술한 제조방법에 따라 제조될 수 있는 반도체 소자에 대해 설명하도록 한다.
도 11은 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 도면이다. 도 11을 참고하면, 반도체 소자(1000)는 기판(100), 버퍼층(101), 제3 반도체층(130), 제2 반도체층(120), 제1 반도체층(110), 절연층(150), 소스 전극(181), 드레인 전극(183) 및 게이트 전극(190)을 포함할 수 있다.
기판(100)은 그 상면에 반도체 물질을 성장시킬 수 있는 물질로 선택된다. 특히, 질화물층을 성장시키고자 한다면, 예를 들어, 질화물층과 같은 육방정계 격자구조(hexagonal crystal system)를 갖는 사파이어(Al2O3) 기판, 또는 실리콘 카바이드(SiC), 실리콘(Si), 산화아연(ZnO), 비화갈륨(Ga), 질화갈륨(GaN), 스피넬(MgAlO4) 등을 기판 물질로 이용할 수 있다.
버퍼층(101)은 기판(100)과 그 위에 성장되는 물질의 결정 격자가 일치하지 않음으로 발생하는 결정결함을 줄이기 위한 완충층으로서의 역할을 하며, 고 전압 인가시 전류 누설 방지를 위한 저항층의 역할을 할 수 있다. 예를 들어, 버퍼층(101)은 고저항성 GaN(highly resistive GaN), GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 구성된 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층일 수 있다. 한편, 버퍼층(101)은 임의적 구성으로, 기판(100) 상에 바로 제3 반도체층(130)이 형성될 수도 있다.
제3 반도체층(130)은 버퍼층(101)(또는 기판(100)) 상에 형성된다. 제3 반도체층(130)은 언도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다.
제2 반도체층(120)은 제3 반도체층(130) 상에 형성되며, 제3 반도체층(130)과는 다른 반도체물질을 포함한다. 구체적으로, 제2 반도체층(120)을 구성하는 물질은 제3 반도체층(1430)을 구성하는 물질과 분극특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 예를 들어, 제2 반도체층(120)은 제3 반도체층(130)보다 분극률과 에너지 밴드갭 중 적어도 하나가 제3 반도체층(130)보다 클 수 있다. 예컨대, 제2 반도체층(120)은 AlGaN층이거나, AlN층일 수 있다. 제2 반도체층(120)은 언도핑된 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다.
제2 반도체층(120)이 형성됨으로써 제3 반도체층(130)의 일부에 2차원 전자가스(2 Dimensional Electron Gas, 이하 ‘2DEG’ 라고 함)가 형성될 수 있다. 2DEG는 제2 반도체층(120)과 제3 반도체층(130)의 헤테로 접합 계면 아래의 제3 반도체층(130) 영역에 형성될 수 있다. 제3 반도체층(130)에 형성된 2DEG는 소스 전극(181)과 드레인 전극(183) 사이의 전류 통로 즉, 채널로 이용될 수 있다. 2DEG는 8.8 × 1012 cm- 2 의 농도, 1700 cm2·V-1·s- 1 의 전자 이동도를 가질 수 있다.
한편, GaN/AlGaN 또는 GaN/AlN 헤테로 접합을 이용하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 헤테로 접합 계면에 2DEG층을 형성할 수 있는 어떠한 물질들의 조합이라도 본 발명의 범주에 속할 수 있다. 이는 당업자에게 자명한 사항이므로 구체적인 설명은 생략한다.
제1 반도체층(110)은 제2 반도체층(120) 상의 일 영역에 배치된다. 제1 반도체층은 예컨대 Mg와 같은 p형 도펀트로 도핑된 GaN 또는 AlGaN층일 수 있다. 도핑농도는 2×1019cm-3일 수 있다. p형 도펀트로 도핑된 제1 반도체층(110)에 의해 그 아래의 제3 반도체층(130) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과, 제3 반도체층(130)의 2DEG의 전자가스가 감소될 수 있으므로, 노말리 오프(Normally off) 특성 구현이 가능하게 된다.
절연층(150)은 제2 반도체층(120)의 상부에 배치된다. 절연층(150)은 예컨대 SiO2, Al2O3, Si3N4, HfO2 등과 같은 절연 물질 중에서 선택된 것으로 구성될 수 있다. 절연층(150)은 드레인 전극(183) 쪽의 게이트 전극(190)의 모서리 부분의 필드를 분산시켜주는 필드 플레이트(field plate) 역할을 한다. 따라서 반도체 소자(1000)의 항복 전압(break down voltage)이 커질 수 있게 되므로 반도체 소자(1000)에 고 전압 인가가 가능하게 된다.
게이트 절연막(170)은 게이트 전극(190)과 제1 반도체층(110) 사이에 배치된다. 게이트 절연막(170)은 게이트 전극(190)과 제1 반도체층(110)을 전기적으로 절연시키기 위한 구성이다. 게이트 절연막(170)은 Al2O3, SiO2, Si3N4, HfO2 등과 같은 물질 중에서 선택된 것으로 구성될 수 있다.
게이트 전극(190)은 반도체 소자(1000)의 온/오프 동작을 제어하기 위한 전압이 인가될 수 있는 구성이다. 게이트 전극(190) 하부의 제1 반도체층(110)이 나노 사이즈, 예컨대 10nm 이하의 폭을 가지므로, 즉, 본 반도체 소자(1000)의 게이트 길이가 10nm이하가 될 수 있으므로, 본 반도체 소자(1000)는 고주파 소자 및 고출력 파워소자에 적용가능하다.
소스 전극(181)은 외부 소자와 본 반도체 소자(1000)를 전기적으로 접속시켜 반도체 소자(1000)에 캐리어(전자 또는 홀)를 공급하기 위한 구성으로, 제2 반도체층(120) 상에 배치될 수 있다. 또는, 제2 반도체층(120)을 통과하여 제3 반도체층(130)과 접하도록 배치될 수 있다.
드레인 전극(183)은 게이트 전극(190)을 사이에 두고 소스 전극(181)과 이격되어 제2 반도체층(120) 상에 배치될 수 있다. 또는, 제2 반도체층(120)을 통과하여 제3 반도체층(130)과 접하도록 배치될 수 있다. 드레인 전극(183)은 소스 전극(181)으로부터 공급받은 캐리어가 외부 소자로 이동되는 통로역할을 수행하는 구성이다.
소스 전극(181)과 드레인 전극(183)은 제1 반도체층(110)과 오믹 컨택(ohmic contact) 형성을 위해 Au/Ni/Al/Ti 금속 층으로 구성될 수 있다. 여기서 오믹 컨택이란 비정류 또는 저항 접촉으로서, I-V곡선이 일반적인 옴의 법칙을 따르는 경우를 말한다.
상술한 실시 예에 따른 반도체 소자는 2DEG를 채널로 이용하는 고전자 이동도 트랜지스터(HEMT)로 구현될 수 있으므로, 고전력 소자로서 응용 가능하며, 또한 p형 도펀트로 도핑된 반도체층(즉, 제1 반도체층(110))이 게이트 전극(190) 아래에 배치되어 있어, 노멀리 오프 소자 특성 구현이 가능하다. 또한, 이러한 p형 도펀트로 도핑된 반도체층이 나노 사이즈(예컨대 10nm 이하)의 폭을 가지므로, 초고주파, 고출력 소자뿐만 아니라 스위칭 파워 소자에도 적합하다. 또한, GaN의 평균 자유 행로(mean free path) 이하의 게이트 길이로 인한 발리스틱 전자수송(Ballistic transport) 현상의 측정까지도 가능하다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
110: 제1 반도체층 120: 제2 반도체층
130: 제3 반도체층 150: 절연층
170: 게이트 절연막 181: 소스 전극
183: 드레인 전극 190: 게이트 전극

Claims (7)

  1. 반도체 소자 제조방법에 있어서,
    기판 상에 제1 반도체층을 마련하는 단계;
    상기 제1 반도체층 상에 기 설정된 폭을 갖는 마스크층을 형성하여 상기 제1 반도체층을 건식 식각하는 단계;
    상기 제1 반도체층의 폭이 상기 마스크층의 폭보다 작은 폭을 갖도록 상기 건식 식각된 제1 반도체층의 측면을 습식 식각하는 단계;
    상기 마스크층을 제거하는 단계;
    상기 건식 식각 및 상기 습식 식각에 의해 상기 제1 반도체층이 제거된 부분에 절연층을 형성하는 단계;
    상기 제1 반도체층과 상기 절연층 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;를 포함하며,
    상기 절연층을 형성하는 단계는,
    상기 건식 식각 및 상기 습식 식각에 의해 상기 제1 반도체층이 제거된 부분과 상기 제1 반도체층상에 절연층을 증착하는 단계;
    상기 증착된 절연층에 스핀 코팅 방식으로 포토레지스트를 증착하는 단계; 및
    건식 식각을 수행하여, 상기 포토레지스트를 제거하며 상기 증착된 절연층을 평탄화하는 단계;를 포함하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 제1 반도체층을 마련하는 단계는,
    상기 기판 상에 제3 반도체층을 마련하는 단계;
    상기 제3 반도체층 상에 제2 반도체층을 형성하는 단계; 및
    상기 제2 반도체층 상에 상기 제1 반도체층을 형성하는 단계;를 포함하며,
    상기 제3 반도체층은 GaN으로 구성되고, 상기 제2 반도체층은 AlGaN 또는 AlN으로 구성되는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제2항에 있어서,
    상기 제1 반도체층은,
    p타입 도펀트로 도핑된 GaN으로 구성된 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제2항에 있어서,
    상기 제2 반도체층상에 소스 전극 및 드레인 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 평탄화하는 단계는,
    상기 제1 반도체층과 상기 절연층을 같은 높이로 평탄화하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제1항에 있어서,
    상기 습식 식각하는 단계는,
    TMAH(tetra-methyl ammonium hydroxide) 용액을 사용하여 습식 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
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