JP5314027B2 - 電源上の抵抗電圧降下の補償機能を有するピクセルマトリックス - Google Patents

Description

本発明は、基本セル(elementary cells)またはマトリックスピクセル(matrix pixels)で構成されたマイクロ電子デバイス(microelectronic devices)の分野に関し、特に、例えばＸ線検出器マトリックス(X-ray detector matrices)など、各ピクセルに電流源(current source)を備えた大規模マトリックスに適用する。

本発明は、各セルが電流源をそれぞれ備えたマトリックスデバイスのピクセル間または基本セル間で一様な消費(consumption)および性能(performances)を得ることを可能とする。

本発明は、その消費が二つのバイアス電位の差分に依存する電流源をそれぞれ有する基本セルで構成されるマトリックス型マイクロ電子デバイスの使用を提供すると共に、上記二つの電位のうちの一つを前記ピクセルに伝送する１又は２以上の配線(lines)における抵抗電圧降下(ohmic drop)を補償するための手段を提供する。

Ｘ線検出器マトリックスなどのマトリックス型マイクロ電子デバイスでは、このマトリックスの基本セルまたはピクセルから送出された信号は、通常、このマトリックスの水平の配線(lines)または行(rows)をスキャンすることにより読み取られる。マトリックスの所定の配線または所定の行の選択は、例えば、この所定の配線のピクセルからの出力信号が、このマトリックスの垂直の列(columns)または行(rows)上で得られることを可能にする。

電源またはパイロット電圧(pilot voltage)は、例えば、導電線または導電性ゲートの形式の導電網(conductive network)により、上記ピクセルに印加される。電源またはパイロット電圧は、この導電網において抵抗電圧降下を受け、それは、大規模マトリックス上で数１０ミリボルト以上に達する。

図１には、ピクセルとも称される基本セル１０_１１，１０_１２，１０_２１，１０_２２の、２つの水平行と２つの垂直行の２＊２マトリックスで構成されたＸ線検出マトリックスマイクロ電子デバイスの例が示されている。このデバイスでは、各ピクセルの消費は、主として、トランジスターＴ_１によって形成される電流源の消費である。この電流源は、マトリックスの水平の行または配線が選択されるときにのみ活性化される。この電流源によって供給される電流は、このトランジスターＴ_１の電圧Ｖｇｓ＝（Ｖｇ−Ｖｓ）に依存する。

電流源トランジスターＴ_１が弱反転状態にバイアスされた場合、そのドレインとソースとの間の電流Ｉｄｓは、次の関係式：Ｉｄｓ＝（Ｉ_０＊ｅ^{（Ｖｇｓ／（ｋＴ／ｇ）}）で定義される。ここで、
Ｉ_０：とりわけトランジスターＴのジオメトリーに電気的に依存する係数、
Ｋ：ボルツマン係数、
Ｔ：ケルビン温度、
ｑ：電荷
である。

この関係は、電流Ｉｄｓが、例えば室温(ambient temperature)で、約１８ｍＶのゲート・ソース間電圧Ｖｇｓの比較的低い変動に対して２のファクターで非常に急激に変化することを示している。

トランジスターＴ_１が強反転状態にバイアスされた場合、電流Ｉｄｓを規定する数式は異なるものになるが、問題は同じである。トランジスターＴ_１のゲートに対する電位Ｖｇの印加は、ゲートでの極めて小さな消費しか引き起こさない。従って、電流源として作動するトランジスターＴ１のゲートの全てに対して電位Ｖｇを印加する導電網では、抵抗電圧降下は比較的小さい。その引き換えに、トランジスターＴ_１のソースに対する電位Ｖｓの印加は、より大きな電流消費をそのソースで引き起こす。そして、その電流ＩｄｓをトランジスターＴ_１のソースから引き出すように設計された対応の導電網は、大きな抵抗電圧降下の影響を受け、そのマトリックスにおけるトランジスターの位置を関数で著しく異なる。

とりわけ、その基本セルまたはピクセルがそれぞれ電流源を備えた、例えばＸ線などの電磁放射を検出するための新規なマトリックス型マイクロ電子デバイスに対する要請がある。

本発明は、マトリックス型マイクロ電子デバイスに関し、本マトリックス型マイクロ電子デバイスは、
− それぞれが少なくとも一つの電流源トランジスターで構成された少なくとも一つの電流源を有し、マトリックス状に配列された複数の基本セルと、
− 複数のソースバイアス導電線のうちの一つのソースバイアス導電線に接続された前記トランジスターのソース電極と、
− 複数のゲートバイアス導電線のうちの一つのゲートバイアス導電線に接続された前記トランジスターのゲート電極とを備え、
当該デバイスは、ゲートバイアス導電線をバイアスするための手段を更に備え、該手段は、
− 前記ゲートバイアス導電線の１又は２以上に接続される少なくとも一つの第１接続線と、
− 電流または電圧を発生させるための手段であって、前記第１接続線の少なくとも一端に配置され、前記第１接続線に沿った電位の変化(change)または展開(evolution)または変動(variation)、例えば減少(decrease)を発生させるように構成された手段とを備える。

ゲートバイアス線は、マトリックスのセルのうち、行のセルの各電流発生トランジスターの各ゲート電極に接続して備えられる。

ソースバイアス線は、マトリックスのセルのうち、行のセルの各電流発生トランジスターの各ソース電極に接続して備えられる。

とりわけ、電流源トランジスターの消費は、これらのトランジスターのゲート電位とソース電位との間の差に依存する。従って、本発明は、或る電流源トランジスターから他の電流源トランジスターまで一定であるゲートとソース間の電位差を得るために、ゲート電位の対応の減少を発生させることにより、電流トランジスターのソース電位を伝送する１又は２以上の配線における抵抗電圧降下を補償するための手段の利用を提供する。前記発生手段は、前記第１接続線に沿った電位の変化または変動が、１又は２以上のソースバイアス配線（単数または複数）におけるソース電位の減少を補償することができるように備えられる。

第１の可能性のある実施形態によれば、発生手段は、第１接続線に定常的に接続され、前記第１接続線の第１端に第１電位ｖｇ_１を印加するための手段と、第１端とは反対の、前記第１接続線の第２端に第２電位ｖｇ_２を印加するための手段とを備えた電圧発生手段の形式である。

第１電位ｖｇ_１および第２電位ｖｇ_２は、少なくとも一つのソースバイアス線の両端間の電位の減少の少なくとも評価値の関数で提供されてもよい。

この評価値は、経験的に、またはコンピュータシステムツールを用いて作成されてもよい。

可能性のある第２の実施形態によれば、発生手段は、基準電流を発生させるための手段であり、前記マトリックスの１又は２以上の行は、更に、マトリックスの前記行のセルの電流発生トランジスターと共に電流ミラーをそれぞれ構成するように適合された少なくとも一つの追加のトランジスターを備え、ここで、前記基準電流は、前記電流ミラーへの入力電流として提供される。

この可能性のある第２の実施形態によれば、記第１接続線は、ゲートバイアス導電線に接続されたセルが選択されてそれらの出力信号を供給するときに、このゲートバイアス導電線に接続される。

ソースバイアス線は、第２接続線により互いに接続され、ここで、前記追加のトランジスターは、前記第２接続線に接続された追加の導電線に沿って配置される。

追加の導電線は、前記ソースバイアス導電線と同一であってもよい。

一つの可能性によれば、前記マトリックスの１又は２以上の行は、更に、スイッチング手段を備え、前記スイッチング手段は、セル行選択信号によって制御され、行のカレントミラーの入力に前記基準電流を前記選択信号の状態の関数で伝送する機能を有する。前記スイッチング手段は、少なくとも一つのスイッチングトランジスターの形式であってもよい。

一つの可能性のある実施形態によれば、カレントミラーの電流利得は、１／Ｋ（ここで、Ｋ＞１）に等しくてもよく、ここで、前記追加の導電線は、ソースバイアス線の線形抵抗の１／Ｋに等しい線形抵抗、または、その約１／Ｋである線形抵抗を有する。これは、前記ゲート電位が印加される場合よりもインピーダンスを低くすることを可能にする。

前記第１接続線は、前記ソースバイアス線の各線形抵抗と同一または実質的に等しい線形抵抗を有して備えられてもよい。

一連の電流源トランジスターの各トランジスターは、それぞれ、同じソースバイアス導電線に接続されたソース電極と、前記ゲートバイアス導電線のうちの一つにそれぞれ接続されたゲート電極とを有する。

発生手段および前記第１接続線は、前記一連のトランジスターの前記ゲート電極のゲート電極電位を異なる減少電位とするように備えられてもよい。

本発明は、添付の図面を参照して、全く制限的ではない純粋な事例により提供される実施形態の記述を読めば、より明確に理解されるであろう。
図１は、従来技術のマトリックス型マイクロ電子デバイスを示す。
図２は、本発明のマトリックス型マイクロ電子デバイスの第１の例を示す。
図３は、本発明のマトリックス型マイクロ電子デバイスの第２の例を示す。
種々の図面における同一、類似または等価な要素については、或る一つの図面を他のものに変更することを容易化するために、同一の参照番号を付す。
図に示される種々の要素は、図面の読み取りを容易にするために、必ずしも均等スケールに従っていない。

従来技術のマトリックス型マイクロ電子デバイスを示す図である。 本発明のマトリックス型マイクロ電子デバイスの第１の例を示す図である。 本発明のマトリックス型マイクロ電子デバイスの第２の例を示す図である。

本発明によるマトリックス型マイクロ電子デバイスの例が説明される。このデバイスは、ｎ個の水平行とｍ個の垂直行の基本セル１００_１１，１００_１２，．．．，１００_２１，１００_２２，．．．，１００_ｉｊ，１００_ｍｎのマトリックスを備え、ここで、ｎはｍに等しく、例えば１と１００００との間の値であり、例えば２０００に等しい。

上記基本セルは、例えば電磁放射検出器ピクセル(electromagnetic radiation sensor pixels)であってもよく、それぞれが、例えばＸ線検出器などの少なくとも一つの電磁放射検出器素子(electromagnetic radiation detector element)のほかに、上記検出器に関連する少なくとも一つの電子回路を備えてもよい。

一つの変形例によれば、上記基本セルは、例えば、読み取りマトリックス(reading matrix)のセルであってもよく、ここで、上記セルは、それぞれ、例えば、ＣｄＴｅ，ＣｄＺｎＴｅ，ＰｂＩ_２，ＨｇＩ_２，ＰｂＯ，Ｓｅタイプの、上記材料上へデポジット化またはアッセンブルまたはハイブリッド化された光伝導素子(photoconductive element)と関連していてもよい。

本発明は、他のタイプの大規模マトリックス型マイクロ電子デバイスに適用してもよく、とりわけ、それぞれ電流源を備えたピクセルマトリックスに適用してもよい。

基本セルのマトリックスは、そのサイズが大きくてもよく、例えば約１０平方センチメートルまたは数１００平方センチメートルであってもよく、例えば、そのディメンジョンが約１０ｃｍ×１０ｃｍまたは約２０ｃｍ×２０ｃｍであってもよい。

Ｘ線検出器のマトリックスの場合、基本セルは、それぞれ、フォトダイオードまたはフォトトランジスタの形式の可視光に対して感応する光検出器(photo detector)を備えてもよく、それは、例えばＸフォトンを検出して可視フォトンに変換することを可能にする１又は２以上のＣｓＩまたはＧｄ_２Ｏ_２Ｓベースのフラッシュレイヤ(flashing layers)と組み合わされている。例えばＣＭＯＳ技術を用いて作成された構成要素は、可視のフォトン(visible photons)を電荷に変換することにより検出を実施する。

図２に、ｎ＝２、ｍ＝２の基本セル、即ちピクセル１００_１１，１００_１２，１００_２１，１００_２２についての実施形態が示されている。

マトリックスデバイスの各基本セルまたはピクセルは、例えばフォトダイオードのほかに、複数のトランジスターを備えてもよい（各ピクセルのトランジスターおよびフォトダイオードは、図２に参照符号１０１を有するボックスの形式で図式的に示されている）。また、このデバイスは、１又は２以上のアドレス回路を備え、具体的には、例えば１又は２以上のオフセットレジスタ(offset registers)により構成された、上記マトリックスの水平の配線または行について少なくとも一つのアドレス回路１０２を備える。上記デバイスの可能性のある一つの実施形態によれば、ピクセルによって検出され信号の形式で変換されるサイズは、アドレス回路１０２により発生される行ｉ（ここで、１≦ｉ≦ｎ）の選択信号Ｐｈｉ＿ｌｉｎｅ（ｉ）を用いて、配線ごとに読み取られてもよい。

データ線（図示なし）は、上記マトリックスの垂直の行または列のピクセルのセルからの信号を伝送するために備えられ、ここで、これらの伝送された信号は多重化される。

各ピクセルの１又は２以上のトランジスターは、電源電圧Ｖｄｄを供給するバイアス線に接続されてもよい。

また、上記マトリックスの各セルまたはピクセルは電流源を備え、この電流源は、飽和領域で動作するようにバイアスされたトランジスターＴ_１の形式のものであってもよい。

例えば垂直の導電線１０５_１，１０５_２は、例えば、上記マトリックスの垂直の行の各ピクセルのトランジスターＴ_１の各ソースのバイアス線として機能するように備えられる。ソースバイアス導電線１０５_１，１０５_２は、接続領域(connection zone)１０６により、上記マトリックスの端部で互いに接続されてもよい。ソースバイアス線１０５_１，１０５_２は、それぞれ、Ｒ＿ｐｉｘ（ｉ，ｊ）で示された線形抵抗を有する。ソースバイアス線１０５_１，１０５_２に沿って、トランジスターＴ_１のソース電極の電位が減少する可能性がある。

接続領域１０６は、例えば約０Ｖの電位Ｖｓに設定され、ソースバイアス線１０５_１，１０５_２に対して垂直の少なくとも一つの導電線の形式であり、且つ、導電線１０５_１，１０５_２の間の相互接続点での電位差に対して十分な導電性を有し、接続１０６を無視できるよう、例えば少なくとも１ｍＶを下回るように備えられてもよい。

一つの可能性によれば、接続領域１０６が導電線１０５_１，１０５_２に関して十分な導電性を示すために、または接続領域１０６が導電線１０５_１，１０５_２よりも大きな電流を伝送することを可能にするために、接続領域１０６は、導電線１０５_１，１０５_２よりも大きく作成され、例えば、導電線１０５_１，１０５_２よりも１０倍または数１０倍の大きさに作成されてもよい。接続領域１０６は、例えば、約１００μｍの幅で備えられてもよく、一方、導電線１０５_１，１０５_２は、約２μｍの幅で備えられてもよい。

また、接続領域１０６は、導電線１０５_１，１０５_２よりも金属的相互接続レベル(metallic interconnection levels)で使用されてもよい。例えば、接続領域１０６は、ＣＭＯＳ技術を用いて２相互接続レベル(2 interconnection levels)で使用されてもよく、一方、導電線１０５_１，１０５_２は、単一のレベルで使用されてもよい。

上記接続領域は、導電線に沿って、規則的に間隔をおいて配置された接続ピンを備えてもよい。

例えば水平の導電線１０７_１，１０７_２は、マトリックスの例えば水平の行の各ピクセルの電流源トランジスターＴ_１の各ゲートについてのバイアス線として機能するように備えられる。

これらの導電線１０７_１，１０７_２は、接続領域１０８により相互に接続されてもよい。接続領域１０８は、ゲートバイアス線１０７_１，１０７_２に対して直交する少なくとも一つの第２導電線の形式であってもよい。接続領域１０８は、Ｒ＿ｌａｔ（ｉ）／Ｒ＿ｐｉｘ（ｉ，ｊ）なる関係が一定であるように備えられた線形抵抗Ｒ＿ｌａｔ（ｉ）を有してもよい。導電線１０５_１，１０５_２および導電線１０８は、Ｒ＿ｌａｔ（ｉ）／Ｒ＿ｐｉｘ（ｉ，ｊ）なる関係が１に等しくなるように設計されてもよい。この場合、接続領域１０８は、導電線１０５_１，１０５_２と同一の導電線の形式であってもよい。

導電線１０８は、第１電位Ｖｇ_１を印加する手段１１０からなる発生手段を用いて上記第１電位Ｖｇ_１に設定される一端と、例えばフリー(free)とされるか又は上記第１電位とは異なる第２電位Ｖｇ_２を印加する手段１２０に接続されて該第２電位に設定される他端とを有する。第２電位Ｖｇ_２は、第２電位Ｖｇ_２が印加されることを可能にする手段１２０を特徴とする前記発生手段を用いて印加されてもよい。一つの例によれば、Ｖｓが約０Ｖであり、Ｒｌａｔが約１Ωであり、ピクセル電流が約０．１ｍＡであり、配線数が約２０００であれば、電位Ｖｇ_２およびＶｇ_１は、それぞれ約０．７ボルトおよび０．５ボルトである。

異なる電位Ｖｇ_１およびＶｇ_２を導電線１０８の両端に印加することにより、電流源トランジスターＴ１のゲートに接続されたこの導電線１０８に電流が注入される。各ゲート導電線１０７_１，１０７_２と第２導電線の交点で異なる電位を得るために、導電線１０８に沿って、電位の変化(change)または電位の変動(variation)または電位の減少(decrease)が形成される。

図２のデバイスに関し、第１接続領域１０８とゲートバイアス線１０７_１との交点Ｐ_１０での電位は、第１接続領域１０８と他のゲートバイアス線１０７_２との交点Ｐ_２０での電位と異なる。

電流源トランジスターＴ_１のゲート電圧が誘発する消費は極めて小さいと仮定すれば、各ゲート導電線１０７_１，１０７_２に沿った電位は、実質的にその全長にわたって同じである。例えば、第１の接続領域１０８とゲートバイアス線１０７_１との交点Ｐ_１０での電位は、実質的に、電流源トランジスターＴ_１のゲートに位置されるゲートバイアス線１０７_１の第２の点Ｐ_１１での電位と等しく、且つ、実質的に、他の電流源トランジスターＴ_１のゲートに位置されるゲートバイアス線１０７_１の第３の点Ｐ_１２での電位に等しい。

二つの電位Ｖｇ_２およびＶｇ_１は、ソースバイアス線１０５_１，１０５_２の各両端間の電位降下の評価値の関数で提供されてもよい。

この評価値は、経験的に作成され、または、例えば、Ｐｓｐｉｃｅ（Ｃａｄｅｎｃｅ社）またはＥｌｄｏ（Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ社）のようなソフトウェアを用いたコンピュータシミュレーションによって作成されてもよい。

例えば、上記二つの電位Ｖｇ_２およびＶｇ_１は、これら二つの電位間の差Ｖｇ_２−Ｖｇ_１がＶｓ（Ｎ）−Ｖｓ（１）なる評価値と等しくなるように設定され、ここで、１およびＮは、マトリックスの垂直の行の両端でのピクセルを示す。

このように、マトリックスのピクセルの垂直の行にソース電位を伝送する配線１０５_１，１０５_２での抵抗電圧降下は、ゲート電位を伝送する配線に垂直な導電線に対応する電位の変化または減少を発生させることにより補償されてもよい。従って、電流源トランジスターＴ_１の全てについて実質的に等しい、ゲート電位とソース電位との間の差Ｖｇ−Ｖｓを得ることが可能となる。よって、上記マトリックスの或るピクセルから他のピクセルまで実質的に一定の消費を得ることが可能になる。

図３に、本発明による第２の例が例示されている。

本デバイスは、とりわけ、符号２０８の導電線を備える点で上述のものとは異なり（導電線１０８は除去された）、この導電線２０８は、ソースバイアス導電線１０５_１，１０５_２に接続する第１接続領域１０６に接続されている。導電線２０８は、好ましくは、とりわけ線形抵抗の観点でソース導電線１０５_１，１０５_２と同一であり、ソース導電線１０５_１，１０５_２と平行に配置されてもよい。

また、本デバイスは、例えば、ゲートが電位Ｖｒｅｆに設定されると共にドレインが電位Ｖｄｄに設定されたＰＭＯＳトランジスターなど、飽和状態で動作するようにバイアスされたトランジスターを活用して電流源Ｉ_１を構成する手段２１０を備える。電流源２１０は、導電線２１８の端部に配置されるてもよい。マトリックスのピクセルの電流源トランジスターＴ_１が選択されて、それらが出力信号を供給し電流を供給するときに、電流Ｉ_１が電流源トランジスターＴ_１の各ゲートに印加されてもよい。

このため、スイッチングトランジスターＴ’_２が備えられてもよい。スイッチングトランジスターＴ’_２は、マトリックスのピクセルの水平の配線または行の選択信号ｐｈｉ＿ｌｉｎｅによって制御されてもよい。スイッチングトランジスターＴ’_２は、例えば、ｐｈｉ＿ｌｉｎｅ配線選択信号を供給するアドレス回路の出力に接続されたゲート電極を備えてもよく、ここで、ソース電極は、電流Ｉ_１を発生させる手段２１０の出力に接続され、ドレイン電極は、ゲートの配線１０７_１または１０７_２に接続される。本デバイスは、水平の配線または行ごとにスイッチングトランジスターＴ’_２を備えるように提供されてもよく、このスイッチングトランジスターＴ’_２は、選択されたマトリックスのこの配線または行のゲート導電線１０７_１，１０７_２に電流源２１０を接続することができる。

また、マトリックスの各行は、ダイオード形式で実装された追加のトランジスターＴ’_１を備え、そのソース電極は導電線２０８に接続され、そのゲート電極とドレインは、相互に接続されると共にゲートバイアス線１０７_１，１０７_２のうちの一つに接続される。

マトリックスの水平の配線または行のトランジスターＴ’_１は、マトリックスのこの水平の配線または行の電流発生トランジスターＴ_１のそれぞれと共にカレントミラーを構成するように設定されている。

このようなデバイスの動作は次のようである。
マトリックスの配線ｉが選択されると、電流発生手段２１０によって発生される電流Ｉ_１は、ｐｈｉ＿ｌｉｎｅ線選択信号の活性化により導電状態とされたスイッチングトランジスターＴ’_２を通過して流れる。この電流Ｉ_１は、導電線２０８により電位Ｖｓに排出される。

１つの配線の各カレントミラーは、ダイオード形式で実装されたトランジスターＴ’_１と電流源トランジスターＴ_１によりそれぞれ形成される。

導電線２０８は、とりわけ、電流Ｉ_１がピクセルによって供給される電流に等しくなるように使用されるカレントミラーと線形抵抗の観点から、ソースバイアス線と同一または実質的に同一であってもよく、ここで、ダイオード形式で実装されたトランジスターＴ’_１のソース電位は、この同じ配線の電流源トランジスターＴ_１の各ソース電位と同じ値に確立される。

他の可能性によれば、電流発生手段２１０ Ｉ_１は、ピクセルの電流源トランジスターＴ_１によって供給されるカレントミラーの出力電流とカレントミラーの入力電流Ｉ_１との間に、Ｋに等しい関係が存在するように提供されてもよい。

この場合、トランジスターＴ’_１およびＴ_１によって形成されるカレントミラーの利得は、好ましくは１／Ｋに等しく提供され、一方、導電線２０８は、また、ソースバイアス導電線１０５_１，１０５_２の線形抵抗よりもＫ倍小さい線形抵抗を有するように備えられてもよい。これは、インピーダンスの低減を可能とし、そのインピーダンス以下でゲート電圧が供給される。このような利得を有するカレントミラーを得るために、トランジスターのチャネル幅およびチャネル長のディメンジョンＷおよびＬは、電流Ｉ_１が電流源トランジスターＴ_１から発生される電流よりもＫ倍大きくなるように調整されてもよい。

上述した二つの実施形態では、導電線は、マトリックスの端部で用いられたが、それは、ゲートバイアス線に接続されてもよく、この場合、電圧の展開(evolution)が、マトリックスのソースバイアス線の電圧と同一であってもよく、またはマトリックスのソースバイアス線の電圧に比例してもよい。

従って、ソース線における抵抗電圧降下現象は補償され、異なるピクセルにおいて、電流源トランジスターのソース電位とゲート電位との間に一定の差分が維持される。

Ｔ_１ トランジスター
１００_１１，１００_１２，１００_２１，１００_２２ 基本セル
１０２ アドレス回路
１０５_１，１０５_２ 導電線
１０６ 接続領域（導電線）
１０７_１，１０７_２ 導電線
１０８ 接続領域（導電線）

Claims (8)

1. マトリックス型マイクロ電子デバイスであって、
   − マトリックスに配列され、それぞれが少なくとも一つの電流源トランジスター（Ｔ１）から構成された少なくとも一つの電流源を有する複数の基本セル（１００_１１，１００_１２，１００_２１，１００_２２）を備え、
   − 前記トランジスター（Ｔ_１）のソース電極は、複数のソースバイアス導電線（１０５_１，１０５_２）のうちの一つのソースバイアス導電線に接続され、前記ソースバイアス導電線（１０５ _１ ，１０５ _２ ）は、電位Ｖ _Ｓ に置かれた接続ゾーンに接続され、前記ソースバイアス導電線は、それぞれ、前記マトリックスのセルの行の前記セルの各電流発生トランジスターの各ソース電極に接続し、
   − 前記トランジスター（Ｔ_１）のゲート電極は、複数のゲートバイアス導電線のうちの一つのゲートバイアス導電線（１０７_１，１０７_２）に接続され、前記ゲートバイアス導電線は、前記マトリックスのセルの行の前記セルの各電流発生トランジスターの各ゲート電極に接続し、
   ここで、当該デバイスは、前記ゲートバイアス導電線をバイアスするための手段を更に備え、該手段は、
   − 前記ゲートバイアス導電線の少なくとも複数に接続される少なくとも一つの第１接続線（１０８，２１８）と、
   − 前記第１接続線に沿って電位の変動を発生させるための手段とを備えていて、前記変動は、ソースバイアス導電線の電位の変動に比例するか、または同一であり、前記第１接続線（１０８，２１８）は、前記ソースバイアス線（１０５ _１ ，１０５ _２ ）の各線形抵抗（Ｒ＿ｐｉｘ（ｉ，ｊ））と同一であるか、または実質的に等しい線形抵抗（Ｒ＿ｌａｔ（ｉ））を有する
   マトリックス型マイクロ電子デバイス。
2. 前記第１接続線に沿って電位の変動を発生させるための手段は、前記第１接続線の第１端に第１電位（ｖｇ_１ ，Ｖ _Ｓ （ｉ，ｊ））を印加するための手段（１１０）と、前記第１接続線の第１端とは反対側の、前記第１接続線の第２端に第２電位（ｖｇ_２ ，Ｖ _Ｓ ）を印加するための手段（１２０）とを備えた請求項１記載のマトリックス型マイクロ電子デバイス。
3. 前記第１電位（ｖｇ_１）および前記第２電位（ｖｇ_２）は、少なくとも一つのソースバイアス線の両端間の電位の減少の少なくとも一つの評価値の関数で提供される請求項２記載のマトリックス型マイクロ電子デバイス。
4. 前記第１接続線に沿って電位の変動を発生させるための手段は、前記第１接続線から前記接続ゾーン（１０６）に流れる電流Ｉ _１ を発生するための手段（２１０）である請求項１記載のマトリックス型マイクロ電子デバイス。
5. 前記マトリックスの１又は２以上の行は、少なくとも一つの追加のトランジスター（Ｔ’_１）を更に備え、該追加のトランジスター（Ｔ’_１）は、前記マトリックスの前記行のセルの電流発生トランジスター（Ｔ_１）と共にカレントミラーをそれぞれ形成するように調整され、ここで、前記電流（Ｉ_１）は、前記カレントミラーへの入力電流として提供される請求項４記載のマトリックス型マイクロ電子デバイス。
6. 前記マトリックスの１又は２以上の行は、セルの行を選択するための信号（ｐｈｉ＿ｌｉｎｅ（ｉ））により制御されるスイッチング手段（Ｔ’_２）を更に備え、前記スイッチング手段は、行のカレントミラーの入力に前記基準電流（Ｉ_１）を前記選択信号の状態の関数で伝送する請求項５記載のマトリックス型マイクロ電子デバイス。
7. 前記カレントミラーの電流利得は、１／Ｋ（ここで、Ｋ＞１）に等しく、前記追加の導電線（２０８）は、前記ソースバイアス線（１０５_１，１０５_２）の線形抵抗よりもＫ倍小さな線形抵抗を有する請求項５または６記載のマトリックス型マイクロ電子デバイス。
8. 一連の電流源トランジスターのトランジスター（Ｔ_１）は、それぞれ、同じソースバイアス導電線に接続されたソース電極と、前記ゲートバイアス導電線のうちの一つに接続されたゲート電極とを備え、ここで、発生手段と前記第１接続線は、前記一連のトランジスターの前記ゲート電極のゲート電極電位を、減少する電位に設定するように備えられた請求項１ないし７の何れか１項記載のマトリックス型マイクロ電子デバイス。

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