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JP5010310B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Description

本発明は、大規模集積化半導体装置、特にシリサイド化されたソース、ドレイン電極を有する高速微細電界効果トランジスタを具備する半導体装置の製造方法および半導体装置に関する。
高周波移動体通信の目覚ましい普及に代表されるように、超高速高機能半導体装置の実現により社会生活の情報化が著しく進行している。この社会生活の情報化に伴い、情報化に用いられる個々の半導体素子の高速化、微細化、大規模集積化またはワンチップ化に対する要求は時を追って増大している。しかし、これらの半導体素子の主要な構成要素であるＭＩＳＦＥＴ（金属絶縁物半導体電界効果トランジスタ）、特に絶縁物が酸化物であるＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）の微細化および高速化を考えた場合、様々な困難が伴う。
例えば、ＭＯＳＦＥＴのチャネル長（即ちゲート電極の長さ）の縮小に伴いしきい値電圧が下降する（短チャネル効果）。半導体回路の設計時に意図したしきい値電圧と異なった素子が形成されると、設計の意図とは異なる素子動作を引き起こし、回路全体の機能を損なうことになる。さらに、ゲート電極の加工寸法にしきい値電圧が依存するため、わずかな加工ずれでも所望の特性の素子を得ることが不可能となり、多数の均一な素子を必要とする半導体回路、例えば、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）の製造には、極めて不都合となる。この様な短チャネル効果は、ＭＯＳＦＥＴのソース、ドレイン電極部分での電界の歪みが、チャネル長の縮小に伴い、チャネル部分中央付近にまで影響を与えることに起因している。この影響は、ソース、ドレインを形成するｐｎ接合の接合位置を半導体表面に近づける、（即ちｐｎ接合を浅くする）事で回避できる。しかし、単にｐｎ接合を浅くすると、これにより構成されているソース、ドレイン電極（あるいは、ソース、ドレイン領域）の抵抗が増大し、素子を伝わる信号の高速化を阻害する。
この問題に対処し、ソース、ドレイン電極の低抵抗化を図るために、ソース、ドレイン電極の上部のシリコン（Ｓｉ）を一部、金属と化合（シリサイド化）させることが行われる。シリサイド化を行うための金属種としては、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）のような元素が使用されている。このうち、細線形状にしたときに電気抵抗の上昇（細線効果）がみられず、微細化ＬＳＩに対応可能なシリサイド化用の金属種はＮｉである。ＳｉとＮｉとの金属化合化反応（シリサイド化反応）は、ＣｏＳｉ２の形成温度である８００℃よりも低温の４５０℃で行うことができる。この際、低電気抵抗相であるＮｉＳｉという相が形成される。ＮｉＳｉ相は、さらに高温の熱処理を施すと、７５０℃前後で電気抵抗の高いＮｉＳｉ２という最終相へ転位していく。主に、ＬＳＩに利用されるのは電気抵抗の低いＮｉＳｉ相である。
しかし、低抵抗相のＮｉＳｉを形成した後、このシリサイド層と金属配線との電気的接合を得るために、例えば、５００℃、９０分程度の低温熱処理が必要になる。この際に、Ｎｉ原子は急速に拡散し、５００℃、９０分程度の低温熱処理を行っただけで、１４０ｎｍ程度の深さにまで達してしまう。
このように、金属原子の高速な拡散は、金属とシリコンが接した面では不可避的に進行する。シリコン基板の深くに進入した金属原子により、シリコン禁止帯中にリークの生成を媒介する準位が形成される。当然、ソース、ドレイン接合部分に準位が形成されれば、ここにリーク電流が発生してしまう。ソース、ドレイン接合を通じて電流が漏れ出すと、素子の動作が損なわれたり、ＤＲＡＭなどの記憶素子では書き込まれた情報が失われたりしてしまい、半導体装置の本来の機能が喪失する。
一方、ＭＯＳＦＥＴの高速化を実現するためには、チャネル部分（チャネル領域）を流れる荷電担体（キャリア、即ち、電子、正孔）の移動度を高く保たなければならない。しかしながら、キャリアの移動度はチャネルの形成された半導体の結晶面方位に大きく依存する。シリコン（Ｓｉ）の場合、最も高い電子移動度（ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ）が得られる結晶面は（１００）面であるのに対して、最高の正孔移動度（ｈｏｌｅ ｍｏｂｉｌｉｔｙ）を達成できるのは、チャネルが（１１０）面に形成された場合であることが知られている（非特許文献１）。
このため、電子をキャリアとするｎ型チャネルＭＯＳＦＥＴ、正孔をキャリアとするｐ型チャネルＭＯＳＦＥＴを単結晶シリコン基板上に同時に形成して、相補型ＭＯＳＦＥＴ回路（Ｃ−ＭＯＳＦＥＴ回路）を構築するに際して、ＤＳＢ（Ｄｉｒｅｃｔ Ｓｉｌｉｃｏｎ Ｂｏｎｄｉｎｇ）という手法が報告されている（非特許文献２）。この手法においては、例えば、まず主表面が（１００）となる単結晶シリコン基体上に、主表面が（１１０）となる単結晶シリコン層を直接張り合わせる。そして、ｎ型チャネルＭＯＳＦＥＴを形成すべき領域のみ、（１１０）表面単結晶シリコン層をイオン注入などで非晶質化する。引き続き、下層の（１００）単結晶基体の結晶方位を参照して再結晶化させることで、ｎ型チャネルＭＯＳＦＥＴ形成領域の主表面を（１００）面に変換する。
この手法によれば、極性によって最適な結晶面にそれぞれのチャネル領域を形成することにより、それぞれの極性のＭＯＳＦＥＴの移動度を同時に最大化できる。したがって、Ｃ−ＭＯＳＦＥＴ回路の動作を高速化することができる。しかも、シリコン層が直接張り合わされているために、単結晶シリコン層の下層に絶縁層を有するいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いる時のような特別の配慮を必要とせず、従来の単結晶基板上にＣ−ＭＯＳＦＥＴを形成する場合の素子設計、及び、製造工程をそのまま援用することができる。したがって、現有の製造施設を利用して、簡便にＣ−ＭＯＳＦＥＴ装置を実現でき、製造コストの上昇を抑制できるという利点がある。
しかしながら、結晶方位の異なるシリコン層を直接張り合わせているために、この基板接合面には当然ながら、多数の格子不整合による転位などの結晶欠陥が存在することになる。また、微小な領域を局所的に精度よく非晶質化、再結晶化するためには、張り合わせる単結晶シリコン層は非常に薄く設定されなければならない。したがって、基板接合面に付随した結晶欠陥は、素子形成主表面下のごく浅い位置に導入されることになる。もちろん、シリコン層は直接張り合わせられているので、この基板接合面上にＭＯＳＦＥＴを形成する場合、ソース、ドレイン拡散層とこの基板接合面との間には、絶縁物質が存在しない。このため、当然、ソース、ドレイン拡散層の形成するｐｎ接合が基板接合面と近接した場合、基板接合面近傍に存在する結晶欠陥、或いは、これらの結晶欠陥から派生した結晶欠陥により、大きな接合リークが発生することになる。特に、ｐｎ接合のシリサイド化に伴う接合リーク発生は深刻である。なぜなら、これらのＤＳＢ基板に付随した結晶欠陥の影響により、シリサイド層から放出された金属原子の拡散が変調をうけ（Ｔｒａｎｓｉｅｎｔ ｅｎｈａｎｃｅｄ ｄｉｆｆｕｓｉｏｎ）、金属原子が突出的に拡散し容易に基板接合面に達し、結果として、著しい接合リークを発生してしまう可能性があるからである。
したがって、接合リークの発生を回避するためには、シリサイド層から放出された金属原子の拡散そのものを抑制する新たな手立てを確立することが必要不可欠となる。
Ｈ．Ｉｒｉｅ ｅｔ ａｌ．， "Ｉｎ−Ｐｌａｎｅ Ｍｏｂｉｌｉｔｙ Ａｎｉｓｏｔｏｒｏｐｙ ａｎｄ Ｕｎｉｖｅｒｓａｌｉｔｙ Ｕｎｄｅｒ Ｕｎｉ−ａｘｉａｌ ｎ− ａｎｄ ｐ−ＭＯＳ Ｉｎｖｅｒｓｉｏｎ Ｌａｙｅｒｓ ｏｎ （１００），（１１０），ａｎｄ（１１１）Ｓｉ"ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．， ｐｐ２２５−２２８（２００４） Ｃ．Ｓｕｎｇ ｅｔ ａｌ．， "Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＣＭＯＳ Ｂｕｌｋ Ｔｅｃｈｎｏｌｏｇｙ Ｕｓｉｎｇ Ｄｉｒｅｃｔ Ｓｉｌｉｃｏｎ Ｂｏｎｄ（ＤＳＢ） Ｍｉｘｅｄ Ｃｒｙｓｔａｌ Ｏｒｉｅｎｔａｔｉｏｎ Ｓｕｂｓｔｒａｔｅｓ"ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．， ｐｐ２３５−２３８（２００５）
以上詳しく説明したとおり、素子の微細化に伴い、ソース、ドレインの接合位置を浅く保ちつつ、かつ、ソース、ドレインの電気抵抗を低くするためには、ソース、ドレインをシリサイド化することが必要となる。しかし、シリサイドを形成する金属原子の高速拡散と、これが引き起こす接合リークを低く抑えるということが困難になってくる。
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、浅いソース、ドレイン接合位置を保ちつつ、ソース、ドレインがシリサイド化され、かつ、接合リークが低く抑えられた半導体装置の製造方法および半導体装置を提供することにある。
本発明の一態様の半導体装置の製造方法は、
ＭＩＳＦＥＴ（金属絶縁物半導体電界効果トランジスタ）を有する半導体装置の製造方法であって、シリコン基板の表面に前記ＭＩＳＦＥＴのゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極の両側に、｛１１０｝面方位を有するシリコン面上に設けられ、前記シリコン面上の＜１００＞方向に垂直な長辺と、前記＜１００＞方向に平行で幅が０．５μｍ以下の短辺からなる矩形状を呈し、前記ＭＩＳＦＥＴのソース領域およびドレイン領域の一部を構成する複数のニッケルシリサイド（ＮｉＳｉ）領域を形成することを特徴とする。
ここで、前記シリコン基板の表面が｛１００｝面方位を有し、前記ニッケルシリサイド領域を形成する前に、前記ゲート電極の両側に、側壁面のすべてが｛１１０｝面方位を有し、前記側壁面が前記シリコン面となる溝を形成し、前記ニッケルシリサイド領域を形成する際に、前記溝の底面には前記ニッケルシリサイド領域を形成しないことが望ましい。
ここで、前記シリコン基板の表面が｛１１０｝面方位を有し、前記シリコン面が、前記シリコン基板の表面に平行な面であることが望ましい。
ここで、前記シリコン基板の表面が｛１１０｝面方位を有し、前記ニッケルシリサイド領域を形成する前に、前記ゲート電極の両側に、｛１１０｝面方位を有する側壁面と、｛１００｝面方位を有する側壁面と、｛１１０｝面方位を有する底面を備え、前記｛１１０｝面方位を有する側壁面と、前記底面とが前記シリコン面となる溝を形成することが望ましい。
ここで、前記ニッケルシリサイド領域を形成する前に、前記ゲート電極の両側の前記シリコン基板の表面に、単結晶シリコン層を形成することが望ましい。
ここで、前記ニッケルシリサイド層を形成する際に、前記複数のニッケルシリサイド層が互いに電気的に導通するよう形成することが望ましい。
ここで、前記シリコン基板の表面が｛１１０｝面方位を有し、
前記ニッケルシリサイド領域を形成する前に、前記ゲート電極の両側に、｛１１０｝面方位を有する側壁面と、｛１００｝面方位を有する側壁面と、｛１１０｝面方位を有する底面部を備え、前記｛１１０｝面方位を有する側壁面と、前記底面が前記シリコン面と溝を形成することを特徴とする半導体装置の製造方法において、
前記溝を形成した後、前記ニッケルシリサイド領域を形成する前に、前記溝の内面のうち、｛１００｝面方位を有する前記側壁面のみに斜めイオン注入により炭素（Ｃ）を注入して炭素含有シリコン層を形成し、前記ニッケルシリサイド領域を形成する前に、前記炭素含有シリコン層を熱酸化することによって、炭素含有シリコン酸化膜面を形成することが望ましい。
そして、前記ＭＩＳＦＥＴとして、ｎ型チャネルＭＩＳＦＥＴとｐ型チャネルＭＩＳＦＥＴを具備し、前記シリコン基板が、｛１００｝面方位を有する第１のシリコンウェーハと｛１１０｝面方位を有する第２のシリコンウェーハとが直接接合したＤＳＢ（Ｄｉｒｅｃｔ Ｓｉｌｉｃｏｎ Ｂｏｎｄｉｎｇ）基板であって、前記ＤＳＢ基板の表面に｛１００｝面方位を有する第１のシリコン領域と｛１１０｝面方位を有する第２のシリコン領域とが設けられ、前記ｎ型チャネルＭＩＳＦＥＴを前記第１のシリコン領域に、前記ｐ型チャネルＭＩＳＦＥＴを前記第２のシリコン領域に形成することが望ましい。
本発明の一態様の半導体装置は、
ＭＩＳＦＥＴ（金属絶縁物半導体電界効果トランジスタ）を有する半導体装置であって、シリコン基板の表面に形成された前記ＭＩＳＦＥＴのチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、前記チャネル領域を挟んで設けられたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域中の｛１１０｝面方位を有するシリコン面上に設けられ、前記シリコン面上の＜１００＞方向に垂直な長辺と、前記＜１００＞方向に平行で幅が０．５μｍ以下の短辺からなる矩形状を呈し、前記ＭＩＳＦＥＴのソース領域およびドレイン領域の一部を構成する複数のニッケルシリサイド（ＮｉＳｉ）領域を有することを特徴とする。
ここで、前記ニッケルシリサイド領域の、前記長辺において、前記ニッケルシリサイド領域を構成する結晶の＜４１１＞方向と、前記＜１００＞方向とのなす角度が２０度以内となるように、前記結晶が配向していることが望ましい。
ここで、前記シリコン基板の表面が｛１００｝面方位を有し、前記ニッケルシリサイド領域が、前記シリコン基板に形成された側壁面のすべてが｛１１０｝面方位を有する複数の溝の、前記側壁面のみに形成されていることが望ましい。
ここで、前記シリコン基板の表面が｛１１０｝面方位を有し、前記ニッケルシリサイド領域が、前記シリコン基板の表面に平行な面に形成されていることが望ましい。
ここで、前記シリコン基板の表面が｛１１０｝面方位を有し、前記ニッケルシリサイド領域が、｛１１０｝面方位を有する側壁面と、｛１００｝面方位を有する側壁面と、｛１１０｝面方位を有する底面部を備えた複数の溝の、｛１１０｝面方位を有する前記側壁面と、前記底面に形成されていることが望ましい。
ここで、前記ニッケルシリサイド領域が、前記シリコン基板の表面に設けられた単結晶シリコン層上に形成されていることが望ましい。
ここで、前記複数のニッケルシリサイド領域が互いに電気的に導通するよう形成されていることが望ましい。
ここで、前記ＭＩＳＦＥＴは、チャネル方向が＜１１０＞方向であるＦｉｎ型ＭＩＳＦＥＴであって、前記シリコン基板の表面が、薄板状Ｆｉｎ型の単結晶シリコン層の側壁面に相当し、前記側壁面が｛１１０｝面方位を有し、前記シリコン面が、前記側壁面の一部であり、前記ソース領域およびドレイン領域の前記側壁面以外の部分には前記ニッケルシリサイド領域が形成されていないことが望ましい。
ここで、前記ＭＩＳＦＥＴは、チャネル方向が＜１１０＞方向であるＦｉｎ型ＭＩＳＦＥＴであって、前記シリコン基板の表面が、薄板状Ｆｉｎ型の単結晶シリコン層の側壁面に相当し、前記側壁面が｛１００｝面方位を有し、前記シリコン面が、前記ソース領域およびドレイン領域の前記側壁面に垂直であり、かつ、前記チャネル方向に平行な面であることが望ましい。
ここで、前記ＭＩＳＦＥＴとしてｎ型チャネルＭＩＳＦＥＴとｐ型チャネルＭＩＳＦＥＴを具備し、前記シリコン基板が、｛１００｝面方位を有する第１のシリコンウェーハと｛１１０｝面方位を有する第２のシリコンウェーハとが直接接合したＤＳＢ（Ｄｉｒｅｃｔ Ｓｉｌｉｃｏｎ Ｂｏｎｄｉｎｇ）基板であって、前記ＤＳＢ基板の表面に｛１００｝面方位を有する第１のシリコン領域と｛１１０｝面方位を有する第２のシリコン領域とが設けられ、前記ｎ型チャネルＭＩＳＦＥＴが前記第１のシリコン領域に形成され、前記ｐ型チャネルＭＩＳＦＥＴが前記第２のシリコン領域に形成されていることが望ましい。
本発明によれば、浅いソース、ドレイン接合位置を保ちつつ、ソース、ドレインがシリサイド化され、かつ、接合リークが低く抑えられた半導体装置の製造方法および半導体装置を提供することが可能となる。
発明者は、ＮｉＳｉがＮｉＳｉ２への相転位温度である７５０℃よりもはるかに低温であるが、ＮｉＳｉと電気配線物質との良好な電気的接続を小さい開口部のコンタクトホールを通じて達成しようとする時には不可欠な５００℃前後の熱処理を行っただけでも、シリサイド膜よりずっと深い接合で、すでに接合リークが発生することを見出した。
そこで、発明者は、ＮｉＳｉの熱的不安定性に起因した接合リークが、ＮｉＳｉ膜の形状及び、ＮｉＳｉ膜を形成するシリコン面の結晶方位により、どのように変化するかを詳細に調べた。
この結果、ＮｉＳｉ膜を特定のシリコン結晶面に、特定の方位に沿って形成することにより、接合リークを抑制することが可能であることを新たに発見した。
以下、本発明の基礎となる上記発見について図面を用いて説明する。
なお、本明細書中においては、例えば、（１００）面、（１１０）面と結晶学的に等価な面方位を有する面を、それぞれ｛１００｝面、｛１１０｝面という表記によって記載する。また、例えば、[１００]方向、[１１０]方向と結晶学的に等価な結晶方向を、それぞれ＜１００＞方向、＜１１０＞方向という表記によって記載する。
また、本明細書中においてチャネル方向とは、キャリアである電子または正孔が流れる方向を意味する。
また、本明細書中において、複数のニッケルシリサイド領域という場合、一つの単純な矩形ではなく、複数の矩形形状、あるいは、複数の矩形形状が組み合わさった形状からなる領域を意味する。したがって、複数の矩形形状がその端部で連結された櫛型の形状等も複数のニッケルシリサイド領域の範疇に入るものとする。
そして、本明細書中において、ソース、ドレイン領域（あるいはソース、ドレイン電極）とは、ＭＩＳＦＥＴのソース、ドレインのエクステンション（拡散層）領域、ソース、ドレイン拡散層領域、ソース、ドレインの金属シリサイド領域等を包括的にあらわすものとする。
[Ｓｉ（１００）面上に形成されたＮｉＳｉ膜の場合]
まず、発明者は、様々な深さのｐｎ接合を形成した（１００）面を主表面にもつシリコン（Ｓｉ）基板を用意した。そして、このシリコン基板上にニッケル（Ｎｉ）を堆積した後、４５０℃の窒素雰囲気中でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）処理を行い、ＮｉＳｉ膜を３０ｎｍの厚さに形成した。その後、これらの試料に５００℃、９０分の熱処理を行った。この際、昇降温レートは１００℃／分に設定した。そして、発生する接合リーク電流密度を、様々なｐｎ接合深さで観測した。
（ＮｉＳｉ膜底面部の接合リーク）
図２には、Ｓｉ（１００）面上の、ＮｉＳｉ膜底面部での接合リーク電流面密度（右縦軸目盛り）を、接合深さの関数として示す。また、Ｂａｃｋｓｉｄｅ ＳＩＭＳ法（試料の裏面から表面に向けて研磨し、裏面からＳＩＭＳ分析を行う手法。表面のＮｉＳｉ膜からのｋｎｏｃｋｉｎｇを抑制し、シリコン基板中の正確なＮｉ濃度が求められる。）を用いて、夫々の試料のシリコン基板中に含まれるＮｉの濃度（左縦軸目盛り）の深さ分布を求めた。この深さ分布を、観測された接合リーク電流面密度に対応させる形で合わせて示す。接合リーク電流密度の接合深さ分布とＮｉの濃度の深さ分布は、極めて良く整合する。したがって、接合リーク発生の起源が、シリコン基板中に侵入したＮｉによるものであることは、疑う余地がない。このように、シリサイド形成後の熱処理により、顕著に、新たな接合リークが基板の奥深くで発生するようになる（Ｍ．Ｔｓｕｃｈｉａｋｉ，Ｊｐｎ．Ｊ．Ａｐｐｌｙ．Ｐｈｙｓ．，Ｖｏｌ．４３，ｐ．５１６６ （２００４）参照）。
（ＮｉＳｉ膜端部の接合リーク）
図３（ａ）には、ＮｉＳｉ膜端部での接合リーク電流線密度を、接合深さの関数として示す。ＮｉＳｉ膜端部は、Ｓｉ（１００）面上の、＜１１０＞方向に沿って形成されている。ＮｉＳｉ膜底部の場合と全く同様に、熱処理により、顕著に、新たな接合リークが基板の奥深くで発生するようになる。
図３（ｂ）には、ＮｉＳｉ膜端部での接合リーク電流線密度を、接合深さの関数として示す。ここでは、図３（ａ）の場合と異なり、ＮｉＳｉ膜端部は、Ｓｉ（１００）面上の、＜１００＞方向に沿って形成されている。この場合も、ＮｉＳｉ膜底部の場合と全く同様に、熱処理により、顕著に、新たな接合リークが基板の奥深くで発生するようになる。
以上のように、Ｓｉ（１００）面にＮｉＳｉ膜を形成する場合、ＮｉＳｉ膜端部の延在方向に依らず、接合リークの発生は不可避であることが分かる。なお、上記のすべての熱処理温度、時間において、ＮｉＳｉのＮｉＳｉ２への相転位は確認されていない。即ち、上記のＮｉの挙動はＮｉＳｉに固有の性質であることを明記しておく。
[Ｓｉ（１１０）面上に形成されたＮｉＳｉ膜の場合]
次に、発明者は、様々な深さのｐｎ接合を形成した（１１０）面を主表面にもつシリコン（Ｓｉ）基板を用意した。そして、このシリコン基板上にニッケル（Ｎｉ）を堆積した後、４５０℃の窒素雰囲気中でＲＴＡ処理を行い、ＮｉＳｉ膜を３０ｎｍの厚さに形成した。その後、これらの試料に５００℃、９０分の熱処理を行った。この際、昇降温レートは１００℃／分に設定した。そして、発生する接合リーク電流密度を、様々なｐｎ接合深さで観測した。以上、シリコン基板の主表面の面方位が、異なる以外は、上述のＳｉ（１００）面上の実験の場合と試料作成条件は同じである。
（ＮｉＳｉ膜底面部の接合リーク）
図４には、Ｓｉ（１１０）面上の、ＮｉＳｉ膜底面部での接合リーク電流面密度（右縦軸目盛り）を、接合深さの関数として示す。また、Ｂａｃｋｓｉｄｅ ＳＩＭＳ法を用いて、夫々の試料のシリコン基板中に含まれるＮｉの濃度（左縦軸目盛り）の深さ分布を求めた。この深さ分布を、観測された接合リーク電流面密度に対応させる形で合わせて示す。接合リーク電流密度の接合深さ分布とＮｉの濃度の深さ分布は、極めて良く整合する。したがって、接合リーク発生の起源が、シリコン基板中に侵入したＮｉによるものであることは、疑う余地がない。Ｓｉ｛１００｝基板にＮｉＳｉ膜を形成した場合に比べれば接合リークはやや低減しているが、熱処理によって、やはり顕著に、新たな接合リークが基板の奥深くで発生するようになる。
（ＮｉＳｉ膜端部の接合リーク）
図５（ａ）には、ＮｉＳｉ膜端部での接合リーク電流線密度を、接合深さの関数として示す。ＮｉＳｉ膜端部は、Ｓｉ（１１０）面上の、＜１００＞方向に沿って形成されている。ＮｉＳｉ膜底面部の場合と全く同様に、熱処理により、顕著に、新たな接合リークが基板の奥深くで発生するようになる。
以上見てきた試料では、いずれの場合にも、Ｎｉ原子の基板への拡散浸潤によって接合リークが不可避的に発生してしまうことが明らかとなった。しかし、驚くべきことに、Ｓｉ｛１１０｝面上に形成したＮｉＳｉ膜の＜１１０＞方向（＜１００＞方向に垂直な方向）の端部では、特異的に接合リークが全く発生しないことを発明者は見出した。その上、同じ面積を持つ矩形状のＮｉＳｉ膜（ＮｉＳｉ層）であれば、＜１１０＞方向に沿った周辺端部の長さが長いほど、接合リークがむしろ減少するという予想も出来ない事実を発見した。すなわち、例えば、＜１００＞方向の辺と、＜１１０＞方向の辺を有する１０μｍ×１０μｍのＮｉＳｉ膜がＳｉ｛１１０｝面上に形成されている場合を考える。このＮｉＳｉ膜の接合リークよりも、同一の面上の、＜１１０＞方向に長い５μｍ×１０μｍの２つのＮｉＳｉ膜の接合リークの和のほうが小さいのである。
図５（ｂ）には、＜１１０＞方向に沿った周辺端部の単位長さ辺りの接合リーク減少量を、接合深さの関数として示す。ここで、接合リーク減少量とは、同一の面積を有する矩形状のＮｉＳｉ膜（ＮｉＳｉ層）において、＜１００＞方向の周辺端部の長さは固定し、＜１１０＞方向の周辺端部の長さのみを増加させた場合に観察される接合リークの減少量をいう。図５（ｂ）より、接合深さが浅ければ浅いほど、接合リーク減少能力が増大していることがわかる。
もちろん、接合リークが負の値をとることは原理的に出来ない。そこで、＜１１０＞方向に沿った端部による接合リークの減少は、図６に示すように、この端部からある有限の距離Ｘｄ以内にあるニッケルシリサイド領域が熱的に安定化して、リークの発生が完全に阻止されていることを意味する。このリーク非発生領域の幅Ｘｄは、図６に示すように、幅Ｘｓの＜１１０＞方向に沿った２本のストライプ状の接合（接合１）に発生する接合リークＪ１と、幅がその２倍、２Ｘｓの＜１１０＞方向に沿った１本のストライプ状の接合（接合２）に発生する接合リークＪ２を比較することで、図６に示した式（１）を用いて求めることができる。この結果を図１に接合深さの関数として示した。データのばらつきを考慮しても、少なくとも＜１１０＞方向に形成されたＮｉＳｉ膜端部から、片側０．２５μｍ以内にあるＮｉＳｉからは一切の接合リークが発生していないことが確認できる。なお、図６は、（１１０）面上に形成されたＮｉＳｉ膜の、＜１１０＞方向に垂直な断面を示したものである。
そして、上述のように、図５（ｂ）において、接合深さが浅ければ浅いほど、リーク減少能力が増大しているのは、＜１１０＞方向のＮｉＳｉ膜端部は接合深さに関わらず、接合リークが不発生であるのに対し、ＮｉＳｉ膜底面部の接合リークが、接合深さが浅ければ浅いほど大きくなることによる。すなわち、同一ＮｉＳｉ膜の面積中、図６の接合２では、幅２Ｘｄ分に相当する底面部の接合リークが、接合深さが浅いほど増大する現象が観察されていることになる。
以上、示したように、Ｓｉ（１１０）面に形成したＮｉＳｉ膜の＜１００＞方向に沿った端部では、端部の存在に起因した接合リークが発生する。一方、＜１１０＞方向に沿った端部では、端部の存在に起因してその近傍の接合リークの発生が完全に阻止されることが分かった。この原因を探るため、ＮｉＳｉ膜を上部から走査型電子顕微鏡で観察した。接合リークが発生する（１１０）面上の＜１００＞方向に沿った細線状のＮｉＳｉ膜を図７（ａ）に、接合リークが発生しない＜１１０＞方向に沿った細線状のＮｉＳｉ膜を図７（ｂ）に示す。＜１００＞方向に沿った端部ではＮｉＳｉ膜が不整形となり、ＮｉＳｉ膜の一部が消失し、Ｎｉ原子が基板に注入されていることが分かる。一方、＜１１０＞方向に沿った端部では、ＮｉＳｉ膜辺縁は、ほぼ直線の形状を保っており、Ｎｉ原子が基板に注入されていない。このために、接合リークも発生しないことが分かる。
さらに、このようなＮｉＳｉ膜端部の構造的違いの、物理的起源を明らかにするために、ＮｉＳｉ膜の結晶方位を、極微電子線回折法によって測定した。ＮｉＳｉ膜は多結晶構造をしているため、＜１００＞方向に沿った細線状のＮｉＳｉ膜、＜１１０＞方向に沿った細線状のＮｉＳｉ膜、それぞれの試料で、複数点の測定を行った。結果を、図８（ａ）、図８（ｂ）に示す。測定点（白丸）で観察された回折像と、この回折像から求められたＮｉＳｉ膜の結晶方位を、白い矢印で示してある。接合リークが発生する＜１００＞方向に沿った端部では、多結晶ＮｉＳｉ膜の個々の結晶方位が不規則に配向している。これに対し、接合リークが発生しない＜１１０＞方向に沿った端部では、＜１１０＞方向に対し、多結晶ＮｉＳｉ膜の個々の結晶の＜４１１＞方向がほぼ直交するように、ほとんど均一に配向していることが分かる。すなわち、＜１１０＞方向に直交するＳｉ＜１００＞方向に対して、ＮｉＳｉ＜４１１＞方向が２０度以内でほぼ平行に配向している。このような特殊な配向は、＜１１０＞方向に沿って区画されたストライプ状のＳｉ（１１０）露出面と、これに接したＮｉが反応すると、結晶の整合性、応力の緩和等の効果で生じると考えられる。また、ＮｉＳｉ結晶が｛４１１｝面で終端されることで、ＮｉＳｉ結晶の熱的安定性が向上したことが分かる。また、多結晶ＮｉＳｉ膜の個々の結晶方位がほぼそろっていることで、結晶界面の構造的安定性も向上し、ＮｉＳｉ膜の熱的安定性も更に改善されることが理解される。
以上、詳細に説明したように、ＮｉＳｉ膜の端部を＜１１０＞方向に延在させてＳｉ｛１１０｝面上にＮｉＳｉ膜を形成すると、＜１１０＞方向に沿ったＮｉＳｉ膜端部では、Ｓｉ＜１００＞方向に沿ってＮｉＳｉ＜４１１＞方向が配向し、ＮｉＳｉ結晶がＮｉＳｉ｛４１１｝面で終端される。これによって、ＮｉＳｉ結晶の熱的安定性が向上し、ＮｉＳｉ膜端部から、片側０．２５μｍ以内にあるＮｉＳｉ膜からは、Ｎｉ原子が基板に注入されることはなく、一切の接合リークが発生しないことが確認された。
よって、ソース、ドレイン領域を含む部分に、Ｓｉ｛１１０｝面を露出させ、このＳｉ｛１１０｝面上に、幅が０．５μｍ以内の細線状ＮｉＳｉ膜（ＮｉＳｉ層）を＜１１０＞方向に沿って形成することで、シリサイド化され、かつ、接合リークが低く抑えられたＭＯＳＦＥＴを実現できる。
また、Ｓｉ＜１００＞方向に０．５μｍ以上の幅を持つＮｉＳｉ膜を、＜１１０＞方向に沿った微小な間隙で分割することにより、接合リークを低減することが可能となる。さらに、複数の微小な間隙を０．５μｍ以内で配置、ＮｉＳｉ膜を細分化することにより、いかなる形状のＮｉＳｉ膜でも、その接合リークを劇的に減少させることが可能となる。
上記の通り、発明者が発見したＮｉＳｉ膜の＜１１０＞端部での接合リーク不発生現象をＭＩＳＦＥＴ（金属絶縁物半導体電界効果トランジスタ）に、効果的に適用する場合の、実施の形態について、以下説明する。
（第１の実施の形態）
本発明の第１の実施の形態の半導体装置およびその製造方法は、ｎ型、ｐ型それぞれの極性のＭＯＳＦＥＴの移動度を同時に最大化できるＤＳＢ基板を用いた相補型ＭＯＳＦＥＴ（Ｃ−ＭＯＳＦＥＴ）構造を有する半導体装置およびその製造に関する。本実施の形態の半導体装置の製造方法においては、Ｓｉ｛１００｝面上に形成されたＥｌｅｖａｔｅｄ Ｓｏｕｒｃｅ Ｄｒａｉｎ構造を有するｎ型チャネルＭＯＳＦＥＴ（以下、ｎ−ＭＯＳＦＥＴともいう）のソース、ドレイン領域上に、側壁面がＳｉ｛１１０｝となる溝を加工形成し、溝内部のうち、側壁Ｓｉ｛１１０｝面のみにニッケルシリサイド領域を形成する。一方、Ｓｉ｛１１０｝面上に形成されたＥｌｅｖａｔｅｄ Ｓｏｕｒｃｅ Ｄｒａｉｎ構造を有するｐ型チャネルＭＯＳＦＥＴ（以下、ｐ−ＭＯＳＦＥＴともいう）のソース、ドレイン領域上に、側壁面がＳｉ｛１００｝面を含む溝を加工形成し、Ｓｉ｛１００｝側壁面を除く、溝の内部、及び、上部外表面に、ニッケルシリサイド領域を選択的に形成する。この製造方法により、それぞれの極性のＭＯＳＦＥＴのリーク電流を抑制しつつ、かつ、ニッケルシリサイド領域の熱的安定性の向上により配線金属との良好な電気的接触を確保し、浅いソース、ドレイン拡散層を有した、Ｃ−ＭＯＳＦＥＴ構造を備える半導体装置の簡略な製造工程を実現することを特徴とする。
以下、図９〜図２２を参照しつつ本実施の形態の半導体装置の製造方法について説明する。
図９は、（１１０）面を主表面とするｐ型単結晶シリコン半導体基板（第２のシリコンウェーハ）１１００、および、ｐ型単結晶シリコン半導体基板（第１のシリコンウェーハ）１１００の表面に直接貼り付けられた（１００）面を主表面とするｐ型単結晶シリコン半導体基板１０００の断面図を示す。単結晶シリコン半導体基板１１００と、単結晶シリコン半導体基板１０００を接合するには、まず、（１１０）面を主表面とするｐ型単結晶シリコン半導体基板１１００と、（１００）面を主表面とするｐ型単結晶シリコン半導体基板１０００の表面を希釈されたＨＦ溶液などで処理する。その後、処理された２枚の半導体基板の表面同士を密着させて、例えば、アルゴン（Ａｒ）雰囲気中で熱処理することで、２枚の半導体基板の表面に存在する一部のシリコン（Ｓｉ）原子間の化学結合を形成させて接合する。
次に、図１０に示すように、表面に直接貼り付けられた（１００）面を主表面とするｐ型単結晶シリコン半導体基板１０００を、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などの公知の手法を用いて薄膜化する。これによって、単結晶シリコン半導体層１００１を形成する。さらに、この単結晶シリコン半導体層１００１を貫きｐ型単結晶シリコン半導体基板１１００に達する浅い溝（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ）１０５、１０６、１０７を形成する。そして、これらの浅い溝を基板表面まで埋める絶縁物質１１０、例えばシリコン酸化膜を形成し、素子分離領域とする。そして、これらの素子分離領域で区画された、ｎ−ＭＯＳＦＥＴ形成予定領域１００ａ、ｐ−ＭＯＳＦＥＴ形成予定領域１００ｂを形成する。これらの素子分離領域を備える半導体基板は、リソグラフィー工程、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）工程等により基板表面に浅い溝１０５、１０６、１０７を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法による絶縁膜１１０体積、さらにＣＭＰによる平坦化、等公知の技術の効果的な方法により達成できる。
次に、ｐ−ＭＯＳＦＥＴ形成予定領域１００ｂのみに、リソグラフィー工程、イオン注入工程などの公知の技術の効果的方法により、例えば、Ａｒイオン注入することで、この領域の単結晶シリコン半導体層１００１を完全に非晶質化する。続いて、この非晶質化させた領域を再結晶化する。再結晶化は、非晶質化した半導体層に接している単結晶シリコン半導体基板１１００の結晶性を参照して進行するので、ｐ−ＭＯＳＦＥＴ形成予定領域（第２のシリコン領域）１００ｂの単結晶シリコン半導体層１００１は、単結晶シリコン半導体基板１１００と一体の単結晶領域１００１ｂとなる。そして、単結晶領域１００１ｂの表面結晶方位も（１１０）に変換される。一方、ｎ−ＭＯＳＦＥＴ形成予定領域（第１のシリコン領域）１００ａの単結晶シリコン半導体層１００１ａは、そのまま（１００）面方位を有するよう保持されることは言うまでもない。このようにして、２枚の異なる結晶面方位を有するシリコンウェーハが直接接合したＤＳＢ基板が完成する。この段階の断面図を図１１に示す。
さらに、ＤＳＢ基板上にＣ−ＭＯＳＦＥＴ構造を形成するために、ＤＳＢ基板内に、ｎ−ＭＯＳＦＥＴのチャネル領域が形成されるｐ型ウェル領域１０１ａ、ｐ−ＭＯＳＦＥＴのチャネル領域が形成されるｎ型ウェル領域１０１ｂが、イオン注入法、および、熱処理等公知の技術の効果的な方法により形成される。続いて、ＤＳＢ基板上に、一面にゲート絶縁膜２００を、例えば、熱酸窒化法などの公知の技術の効果的な方法を用いて、例えば、熱酸窒化膜を、例えば、５ｎｍ形成する。これに引き続き、ゲート電極構成物質３００例えば、ポリシリコン層を、例えば、ＣＶＤ法等の、公知の技術の効果的な方法を用いて、例えば、２００ｎｍ堆積する。この後、リソグラフィー法により、マスク材、例えば、フォトレジストを形成し、ＲＩＥ工程等により、その形状をゲート絶縁膜２００ａ、２００ｂ、ゲート電極３００ａ、３００ｂに加工形成する。このようにして、第１のシリコン領域であるｎ−ＭＯＳＦＥＴ形成予定領域１００ａにｎ−ＭＯＳＦＥＴのゲート絶縁膜２００ａと、ゲート電極３００ａが形成される。そして、第２のシリコン領域であるｐ−ＭＯＳＦＥＴ形成予定領域１００ｂにｐ−ＭＯＳＦＥＴのゲート絶縁膜２００ｂと、ゲート電極３００ｂが形成される。続いて、ゲート電極、および、極性の異なるウェル領域を覆うフォトレジストをマスクとして、ゲート電極の左右に、ソース、ドレイン領域のエクステンション領域となる、ウェル領域と逆の導電性を有した浅い拡散層１１１ａ、１１２ａ、１１１ｂ、１１２ｂを形成する。これらの浅い拡散層は、ウェル領域と逆の導電性を有する不純物をイオン注入することで形成する。この段階の断面図を図１２に示す。
次いで、例えば、ＣＶＤ法により、例えば、シリコン窒化膜を１０ｎｍ及びシリコン酸化膜を１０ｎｍ積層して一面に被覆堆積する。しかるのちに、ＲＩＥ工程等の異方性エッチングを加え、ゲート電極３００ａ、３００ｂの左右に、シリコン窒化膜及びシリコン酸化膜を選択的に残存させる。これによって、ゲート側壁３０１ａ、３０２ａ、３０１ｂ、３０２ｂを形成する。この後、ゲート電極、ゲート絶縁膜、および、極性の異なるウェル領域を覆うフォトレジストをマスクとして、ウェル領域と逆の導電性を有する不純物をイオン注入する。この工程により、ゲート電極の左右に、ソース、ドレイン領域を構成するウェル領域と逆の導電性を有した拡散層１２１ａ、１２２ａ、１２１ｂ、１２２ｂを、ウェル領域と逆の導電性を有する不純物をイオン注入することにより形成する。このとき、ゲート電極３００ａ、３００ｂにもウェル領域と逆の導電性不純物が注入される。さらに、これに急速昇降温熱処理を施すことによって、不純物を活性化する。拡散層１２１ａ、１２２ａ、１２１ｂ、１２２ｂは、シリコン半導体基板表面より、例えば、５０ｎｍの深さまで形成される。この段階の断面図を、図１３に示す。
次に、図１４に示すように、表面が｛１００｝を向いた単結晶シリコン層１３１ａ、１３２ａ、表面が｛１１０｝を向いた単結晶シリコン層１３１ｂ、１３２ｂを夫々、ゲート電極両側のソース、ドレイン拡散層１２１ａ、１２２ａ上、および、１２１ｂ、１２２ｂ上に形成する。これは、エピタキシャル成長技法を用いて、例えば、８００℃、１０ＴｏｒｒでＳｉＨ２Ｃｌ２を３００ｃｍ３／ｍｉｎ、ＨＣｌを２００ｃｍ３／ｍｉｎ、Ｈ２を１００００ｃｍ３／ｍｉｎの流量で供給することで行える。単結晶シリコン層膜厚は、例えば５０ｎｍ程度になるようにする。そして、素子分離領域との境界部分で、一部素子分離領域上に乗り上げるように横方向にも成長させる。このように、一部素子分離領域上に乗り上げることにより、ソース、ドレイン電極が素子分離領域上に一部延在しているため、基板との結合容量が低減し、素子の高速化が可能となる。また、このとき、明示的には示さないが、ゲート電極上にも単結晶シリコン層は形成される。当然、エピタキシャル成長時に、ソース、ドレイン領域と同じ極性の導電性不純物を含むガスをさらに供給し、単結晶シリコン層を導電性にしてもよいことは言うまでもない。あるいは、ウェル領域と逆の導電性を有する不純物を追加的にイオン注入することで、導電性にしてもよい。それ以外に、拡散層１２１ａ、１２２ａ、１２１ｂ、１２２ｂの形成に先立ち、単結晶シリコン層を形成して、その後、イオン注入法を用いて、単結晶シリコン層を導電性とすると同時に、拡散層を形成することもできる。また、単結晶シリコン層の形成は、エピタキシャル成長技法以外に、非晶質のシリコン層をＣＶＤ法などの公知の手法を用いて被覆堆積した後、ＤＳＢ基板の結晶方位を参照して再結晶化させ形成してもよい。
この段階の上面図を、それぞれの追加形成単結晶シリコン層の結晶方位とともに、図１５に示す。ｎ―ＭＯＳＦＥＴのゲート電極３００ａは、Ｓｉ＜１１０＞方向に、ｐ−ＭＯＳＦＥＴのゲート電極３００ｂは、Ｓｉ＜１００＞方向に沿って形成されている。Ｓｉ｛１００｝表面を持つ単結晶シリコン層１３１ａ、１３２ａはＳｉ＜１１０＞方向で素子分離領域に接する。また、Ｓｉ｛１１０｝表面を持つ単結晶シリコン層１３１ｂ、１３２ｂはゲート電極方向（チャネル電流の流れる方向と垂直方向）では、Ｓｉ＜１００＞方向、チャネル方向（チャネル電流の流れる方向）ではＳｉ＜１１０＞方向で、素子分離領域に接している。チャネル方向を、Ｓｉ＜１１０＞方向とすることで、ホールの移動度が最大化されることに着目すべきである。
なお、このように単結晶シリコン層を設けることは、ソース、ドレイン拡散層深さを浅くして、ショートチャネル効果を抑制する観点からは極めて、望ましい。もっとも、単結晶シリコン層を設けずに、直接、ソース、ドレイン拡散層領域にニッケルシリサイド層を形成する構成を、本発明は排除するわけではない。そして、単結晶シリコン層を設けない場合には、製造工程の簡略化を図ることが可能となる。
次に、例えば、ＣＶＤ法により、例えば、シリコン窒化膜１４０を一面に被覆堆積する。しかるのち、リソグラフィー法、ＲＩＥ工程等により、ｎ−ＭＯＳＦＥＴのソース、ドレイン領域上のシリコン窒化膜を、ゲート電極方向（チャネル電流の流れる方向と垂直方向）の素子分離領域に乗り上げた端部を除いて除去する。次いで、リソグラフィー法、ＲＩＥ工程等により、表面が｛１００｝を向いた単結晶シリコン層１３１ａ、１３２ａには、ゲート電極方向に沿った溝１５１ａ、１５２ａを櫛歯のように形成する。そして、同様に、表面が｛１１０｝を向いた単結晶シリコン層１３１ｂ、１３２ｂには、Ｓｉ＜１１０＞方向に沿った溝１５１ｂ、１５２ｂを櫛歯のように形成する。溝の深さは、例えば５０ｎｍ、溝の間隔は０．５μｍ以下とする。
図１６にこの段階の上面図を示す。溝１５１ａ、１５２ａの側壁面はＳｉ｛１１０｝面となり、溝１５１ｂ、１５２ｂのチャネル方向に沿った側壁面はＳｉ｛１００｝面となることに注意すべきである。また、溝は、素子分離領域に乗り上げた単結晶シリコン層には形成しない。したがって、単結晶シリコン層１３１ａ、１３２ａ、１３１ｂ、１３２ｂは、図示したように端部（ｎ−ＭＯＳＦＥＴではゲート電極方向の端部、ｐ−ＭＯＳＦＥＴではチャネル電流の流れる方向の端部）で連結していることにも言及しておく。続いて、図１６に示したように、炭素（Ｃ）を垂直方向からゲート電極方向に傾いた方向から、イオン注入する。
図１７には、図１６の断面図を示す。図１７（ａ）が、図１６中の矢印ＡＡ´で示した部分の断面図、図１７（ｂ）が、図１６中の矢印ＢＢ´で示した部分の断面図である。それぞれの断面図において、炭素の斜めイオン注入の様子も示す。炭素のイオン注入角度は、図示したように、表面が｛１１０｝を向いた単結晶シリコン層１３１ｂ、１３２ｂに形成した溝１５１ｂ、１５２ｂの内面のうち、｛１００｝面方位を有する側壁面のみに炭素が注入されるよう調整する。このため、その他の側壁面および底面には炭素が注入されないように調節する。このとき、炭素は表面が｛１００｝を向いた単結晶シリコン層１３１ａ、１３２ａに形成した溝１５１ａ、１５２ａの底面には注入されるが、側壁面には注入されないようになっている。よって、単結晶シリコン層１３１ａ、１３２ａのシリコン窒化膜で覆われ素子分離領域に乗り上げたゲート電極方向（チャネル電流の流れる方向と垂直方向）端部を除く表面、溝１５１ａ、１５２ａの底部、および、溝１５１ｂ、１５２ｂのＳｉ｛１００｝面を有する側壁面には炭素含有シリコン層が形成される。この炭素含有シリコン層の厚さは数ｎｍあればよく、炭素含有シリコン層の炭素含有率は１原子％以上あればよい。続いて、シリコン窒化膜は、例えば昇温したリン酸溶液に浸すことにより除去する。
この後、ＵＳＰ６，２７１，５６６Ｂ１（Ｍ．Ｔｓｕｃｈｉａｋｉ，Ｔｏｓｈｉｂａ）に開示されているように、炭素含有シリコン層を熱酸化すると、ＨＦ溶液に対してエッチング耐性を持った１−２ｎｍの炭素含有シリコン酸化膜が自動的に形成される。したがって、図１７に示す構造体を、酸化後、２００：１の希ＨＦ溶液中に浸すと、図１８に示すように、ＨＦ溶液に対してエッチング耐性を持った炭素含有シリコン酸化膜１６０が、単結晶シリコン層１３１ａ、１３２ａ表面、および、溝１５１ａ、１５２ａの底部、さらに、溝１５１ｂ、１５２ｂの側壁面に選択的に形成される。一方、表面が｛１００｝を向いた単結晶シリコン層の溝１５１ａ、１５２ａの側壁面、表面が｛１１０｝を向いた単結晶シリコン層１３１ｂ、１３２ｂの表面、および、溝１５１ｂ、１５２ｂの底面にはシリコンが露出する。この露出したシリコン面、すなわち、ｎ−ＭＯＳＦＥＴソース、ドレイン領域の単結晶シリコン層の溝の側壁面、ｐ−ＭＯＳＦＥＴソース、ドレイン領域の単結晶シリコン層の表面、および、溝の底面は、いずれも＜１１０＞方向に沿った細線状のＳｉ｛１１０｝面となっていることに着目すべきである。
また、このように炭素の斜めイオン注入を用いることで、主表面の結晶方位の異なるＤＳＢ基板の、ｎ−ＭＯＳＦＥＴ、ｐ−ＭＯＳＦＥＴのソース、ドレイン領域に、一括して、＜１１０＞方向に沿った細線状のＳｉ｛１１０｝面領域を簡便に露出できることに注意を払うべきである。
もっとも、＜１１０＞方向に沿った細線状のＳｉ｛１１０｝面領域を露出させる方法は、必ずしも、上記の炭素の斜めイオン注入を用いる方法には限られない。たとえば、ｎ−ＭＯＳＦＥＴ領域、ｐ−ＭＯＳＦＥＴ領域についてそれぞれ別々に、公知のリソグラフィー法、膜堆積法、ＲＩＥ法あるいはウェットエッチング法等の最適な組み合わせにより、＜１１０＞方向に沿った細線状のＳｉ｛１１０｝面領域を露出させることも可能である。
次に、ニッケル（Ｎｉ）を公知の技術のうち効果的な方法、例えばスパッタ法などを用いて、例えば１２ｎｍの膜厚で、全面に堆積する。熱処理中のＮｉの変質防止等の必要に応じて、この上にさらに、キャップとなる金属物質、例えば、Ｔｉ、ＴｉＮのような物質を堆積してもよい。次いで、この半導体基板を、例えば４５０℃、３０秒、窒素雰囲気中で急速熱処理し、Ｎｉと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。このとき、炭素含有シリコン酸化膜上のＮｉは未反応のまま残存する。そして、未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。
この結果、図１９に上面図、図２０に、図１８に対応する断面図として示すように、ＮｉＳｉ層５０１ａ、５０２ａ、５３１ａが、ｎ−ＭＯＳＦＥＴのソース、ドレイン領域単結晶シリコン層のゲート電極方向の端部表面と溝のゲート電極方向に沿った側壁面、および、ｎ−ＭＯＳＦＥＴゲート電極上に形成される。また、ＮｉＳｉ層５０１ｂ、５０２ｂ、５３１ｂが、ｐ−ＭＯＳＦＥＴのソース、ドレイン領域単結晶シリコン層の表面、溝の底面とＳｉ＜１１０＞方向の溝側壁面、および、ｐ−ＭＯＳＦＥＴのゲート電極上に形成される。このようにして、ソース領域およびドレイン領域の一部を構成する複数のニッケルシリサイド領域が形成される。単結晶シリコン層は、それぞれ、端部で連結しているので、ソース、ドレイン領域に形成されるニッケルシリサイド領域も、それぞれ連結領域を形成することに注意する。
なお、後述するように、このようにソース、ドレイン領域に形成されるニッケルシリサイド領域が、それぞれ連結領域を形成することは、ボーダーレスコンタクト形成を可能とし、素子製造工程を簡略化する観点からは望ましい。しかしながら、本発明において、ニッケルシリサイド領域が連結していることが、必ずしも必須の構成要件となるわけではない。
ここで、素子分離領域上に延在しているｎ−ＭＯＳＦＥＴのソース、ドレイン領域単結晶シリコン層のゲート電極方向の端部表面を除いて、ソース、ドレイン領域上に形成されたＮｉＳｉ層はすべて、Ｓｉ｛１１０｝面上に形成されている。さらに、ｎ−ＭＯＳＦＥＴのソース、ドレイン領域の単結晶シリコン層の溝の側壁面、ｐ−ＭＯＳＦＥＴのソース、ドレイン領域の単結晶シリコン層の溝の表面、溝の底面、Ｓｉ＜１１０＞方向の溝側壁面に形成されたニッケルシリサイド層は、いずれも＜１００＞方向に垂直な長辺と、この＜１００＞方向に平行で幅が０．５μｍ以下の短辺からなる矩形状を呈する細線形状をしている。したがって、＜１１０＞方向に沿ったニッケルシリサイド領域端部では、Ｓｉ＜１００＞方向に沿ってＮｉＳｉ＜４１１＞方向が配向し、ＮｉＳｉ結晶が｛４１１｝面で終端される。よって、ＮｉＳｉ結晶の熱的安定性が向上し、ニッケルシリサイド領域からは、Ｎｉ原子が基板に注入されることはなく、この後、５００℃の熱処理を加えても、一切、接合リークは発生しない。また、素子分離領域上に延在しているソース、ドレイン領域単結晶シリコン層上に形成されたニッケルシリサイド領域は、下部に素子分離領域を備えているために、当然リークは発生することはない。よって、本実施の形態のように、ニッケルシリサイド領域を形成することで、ＮｉＳｉに起因した接合リークを完全に阻止できる。前述したように、５０ｎｍ程度の厚さの単結晶シリコン層の表面に、通常のようにニッケルシリサイド領域を形成しただけでは、５００℃の熱処理を加えると、接合リークが発生してしまうことを強調しておく。
なお、本明細書中、矩形状とは、必ずしも幾何学的に完全な正方形または長方形である必要はない。たとえば、半導体プロセスの加工精度やＮｉＳｉ結晶面形状等により、直線部に多少の凹凸がある場合や角が丸まっている場合であっても矩形状の範囲に含まれるものとする。
また、溝の間隔を溝の深さと同等、あるいは、これ以下とすることで、ニッケルシリサイド領域とｎ−ＭＯＳＦＥＴのソース、ドレイン領域との接触面積は、ソース、ドレイン領域を水平面に射影した面積と同等、あるいは、それ以上となり、コンタクト抵抗の上昇を回避、あるいは、コンタクト抵抗を低減できることにも言及しておく。
次に、層間絶縁膜７００を堆積する。層間絶縁膜としては、例えばシリコン窒化膜とシリコン酸化膜の積層構造を用いることができる。この後、図２１の断面図に示すように、公知の手法、例えば、リソグラフィー法、ＲＩＥ法等を用いて、層間絶縁膜７００を穿ち、ソース、ドレイン領域にいたるコンタクトホール７０１、７０２、７０３を形成する。
このとき、ＲＩＥは２段階に分けて行うことが望ましい。まず、シリコン窒化膜に対して選択性のある酸化膜エッチングを行い、シリコン窒化膜をエッチングストッパとして利用する。引き続き、コンタクト底部に残存する薄いシリコン窒化膜を短時間のエッチング処理にて除去する。この方法によれば、エッチング時間が短時間で完了できるので、下地に対するプラズマダメージ等を軽減でき、コンタクト底部が一部、素子分離領域に重なった場合でも、この部分でのコンタクトホールの素子分離領域への突貫を防ぐことが可能となる。さらに、前述したとおり、ソース、ドレイン領域に形成されるニッケルシリサイド領域は、それぞれ連結領域を形成している。したがって、コンタクトホールの形成は、必ずしも、ニッケルシリサイド領域と精密に位置整合せずに行うことができる（ボーダーレスコンタクト形成）。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
また、シリコン窒化膜は、緻密で、微細な形状の外表面に対し、一様均一に整合して形成されることが望ましい。これは、緻密でなければ、バリア層、エッチングストッパ層として機能できないし、一様均一でなければ微細な素子の形成に適応できないからである。このような、緻密で均一なシリコン窒化膜を得るためには、低温で形成できるＰＥＣＶＤ法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）よりも、Ｓｉ２Ｃｌ６とＮＨ３を用いた原子層堆積法（ＡＬＤ、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いるほうが、好都合である。本実施の形態の手法で形成されたニッケルシリサイド領域は、熱的に安定なため、５００℃以上の成膜温度でこのような極めて緻密で均一な膜を形成することができるようになることを、ここに強調しておく。
次に、コンタクト内部に露出したニッケルシリサイド領域を、例えば、ＮＦ３を含むプラズマに短時間暴露して、この表面を洗浄し、続いて、コンタクトホール内部に配線金属８００を充填形成する。さらに、その後、層間絶縁膜であるシリコン酸化膜２０００を堆積し、これにリソグラフィー法、ＲＩＥ法等の公知の手法を用いて、配線物質を埋め込むべき溝を形成する。この溝の中に金属物質、例えば、Ｃｕ２１００を充填形成する（ダマシン法）。引き続き、配線物質上部を覆うように、さらに絶縁物質、例えばシリコン酸化膜２２００を堆積する。この段階での素子断面図を図２２に示す。
ここで、配線金属８００は、バリア性を持つ金属物質、例えばチタン（Ｔｉ）と、例えばタングステン（Ｗ）の積層とすることができる。半導体基板の全面にＴｉを例えば５ｎｍの厚さで、例えば、スパッタ法により形成し、ニッケルシリサイド領域との電気的接触を良好にするために、例えば５００℃、窒素雰囲気中で熱処理を行う。この熱処理で、ニッケルシリサイド領域表面に形成された薄い酸化膜がＴｉによって還元除去され、良好な電気的接触が確保される。その後、ＷはＷＦ６とＨ２を供給ガスとした化学的気相成長法（ＣＶＤ、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって充填する。
一般に、ソース、ドレイン領域に形成されたニッケルシリサイド領域と電気配線物質との良好な電気的接続を達成しようとする時には、５００℃前後の熱処理は欠かせない。なぜならば、この温度以下では、ニッケルシリサイド領域と配線金属との間にわずかに形成される酸化物起因の絶縁性物質を、十分に融解除去することが適わなくなるからである。Ｎｉ原子のシリコン基板への拡散浸潤を阻止するために、熱処理温度を厳しく制限すると、結果的に、ソース、ドレイン領域と配線金属との接触抵抗が上昇する。この結果、電気配線の歩留まりが低下し、シリサイドを形成した利点が完全に損なわれてしまうという困難に直面することになることを付言しておく。本実施の形態の手法で形成されたニッケルシリサイド領域は熱的に安定なので、リーク電流の発生を気にすることなく、５００℃以上の熱処理で良好な電気的接続が達成できるようになることを、ここに強調しておく。
さらに、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
以上の本実施の形態の製造方法により製造される本実施の形態の半導体装置は、
ｎ型チャネルＭＯＳＦＥＴとｐ型チャネルＭＯＳＦＥＴとをＭＯＳＦＥＴとして有している。そして、｛１００｝面方位を有する第１のシリコンウェーハと｛１１０｝面方位を有する第２のシリコンウェーハとが直接接合したＤＳＢ（Ｄｉｒｅｃｔ Ｓｉｌｉｃｏｎ Ｂｏｎｄｉｎｇ）基板の表面に｛１００｝面方位を有する第１のシリコン領域と｛１１０｝面方位を有する第２のシリコン領域とが設けられている。そして、ｎ型チャネルＭＯＳＦＥＴが第１のシリコン領域に形成され、ｐ型チャネルＭＯＳＦＥＴが第２のシリコン領域に形成されている。そして、それぞれのＭＯＳＦＥＴのチャネル領域上にゲート絶縁膜が形成されている。そして、チャネル領域上に、ゲート絶縁膜を介してゲート電極が形成されている。そして、チャネル領域を挟んでソース領域およびドレイン領域が設けられている。そして、ソース領域およびドレイン領域中の｛１１０｝面方位を有するシリコン面上に、シリコン面上の＜１００＞方向に垂直な長辺と、この＜１００＞方向に平行で幅が０．５μｍ以下の短辺からなる矩形状を呈し、ｎ型およびｐ型チャネルＭＯＳＦＥＴのソース領域およびドレイン領域の一部を構成する複数のニッケルシリサイド（ＮｉＳｉ）領域を有している。この際、ｎ型チャネルＭＯＳＦＥＴにおいては、シリコン基板の表面が｛１００｝面方位を有し、ニッケルシリサイド領域が、シリコン基板に形成された側壁面のすべてが｛１１０｝面方位を有する溝の、側壁面のみに形成されている。また、ｐ型チャネルＭＯＳＦＥＴにおいては、シリコン基板の表面が｛１１０｝面方位を有し、ニッケルシリサイド領域が、｛１１０｝面方位を有する側壁面と、｛１００｝面方位を有する側壁面と、｛１１０｝面方位を有する底面を備えた溝のうち、｛１１０｝面方位を有する側壁面と、底面とに形成されている。
さらに、このニッケルシリサイド領域の、長辺において、ニッケルシリサイド層を構成する結晶の＜４１１＞方向と、シリコン＜１００＞方向とのなす角度が２０度以内となるように結晶が配向している。また、ニッケルシリサイド領域が、シリコン基板の表面に設けられた単結晶シリコン層上に設けられ、Ｅｌｅｖａｔｅｄ Ｓｏｕｒｃｅ Ｄｒａｉｎ構造の電極をい構成する。その上、ニッケルシリサイド層は、互いに電気的に導通するよう形成されている。加えて、ソース、ドレイン電極が素子分離領域上に一部延在している。
本実施の形態の半導体装置は、以上の構成を有することにより、以下の作用・効果を供えている。
（ａ）極性によって最適な結晶面にそれぞれのチャネル面を形成することにより、それぞれの極性のＭＯＳＦＥＴの移動度を同時に最大化する。
（ｂ）Ｓｉ｛１００｝面上に形成されたｎ−ＭＯＳＦＥＴのソース、ドレイン領域上に、形成されたニッケルシリサイド領域は、いずれも＜１００＞方向に垂直な長辺と、この＜１００＞方向に平行で幅が０．５μｍ以下の短辺からなる矩形状を呈する細線形状をしている。そして、＜１１０＞方向に沿ったニッケルシリサイド領域端部では、Ｓｉ＜１００＞方向に沿ってＮｉＳｉ＜４１１＞方向が配向し、ＮｉＳｉ結晶が｛４１１｝面で終端されている。したがって、それぞれの極性のＭＯＳＦＥＴの接合リークが極めて低く抑えられる。
（ｃ）ソース、ドレイン領域がＥｌｅｖａｔｅｄ Ｓｏｕｒｃｅ Ｄｒａｉｎ構造を有するため、ショートチャネル効果が低減され、微細ＭＯＳＦＥＴの実現を可能にする。
（ｄ）ソース、ドレイン領域に形成されるニッケルシリサイド領域は、それぞれ連結領域を形成しているため、ニッケルシリサイド領域の抵抗が低減される。したがって、ＭＯＳＦＥＴの駆動能力が高くなる。
（ｅ）ソース、ドレイン電極が素子分離領域上に一部延在しているために、基板との結合容量が低減し、素子の高速化が可能となる
そして、本実施の形態の製造方法は、上記優れた特性を有する半導体装置を製造可能にするとともに、以下の作用・効果を有する。
（１）ニッケルシリサイド領域の熱的安定性の向上により配線金属との良好な電気的接触を確保し、浅いソース、ドレイン拡散層を有した、Ｃ−ＭＯＳＦＥＴ構造を有する半導体装置の簡略な製造工程で具現化できる。
（２）溝の間隔を溝の深さと同等、あるいは、これ以下とすることで、ニッケルシリサイド領域とソース、ドレイン拡散層との接触面積は、ソース、ドレイン拡散層を水平面に射影した面積と同等、あるいは、それ以上となり、コンタクト抵抗の上昇を回避、あるいは、コンタクト抵抗を低減できる。
（３）ソース、ドレイン領域に形成されるニッケルシリサイド領域は、それぞれ連結領域を形成しているので、コンタクトホールの形成は必ずしもニッケルシリサイド領域と精密に位置整合せずに行うことが可能（ボーダーレスコンタクト形成）なため、素子製造工程を簡略化できる。
（４）ニッケルシリサイド領域の熱的安定性が向上したため、５００℃で熱処理が可能となり、バリア層、エッチングストップ層に適した、緻密なシリコン窒化膜を形成することが可能となる。
（５）炭素（Ｃ）の斜めイオン注入を用いることで、主表面の結晶方位の異なるＤＳＢ基板の、ｎ−ＭＯＳＦＥＴ、ｐ−ＭＯＳＦＥＴのソース、ドレイン領域に一括して、＜１１０＞方向に沿った細線状のＳｉ｛１１０｝面領域を簡便に露出させることができる。したがって、素子製造工程の簡略化が可能である。
本実施の形態においては、一組の相補型ＭＯＳＦＥＴを用いて説明してきたが、上記手法が複数組の素子に対しても同様に適応可能であることは、また、半導体装置の一部を形成する素子群に対して選択的に応用できることは言うまでもない。
また、上記構造のｎ−ＭＯＳＦＥＴ、ｐ−ＭＯＳＦＥＴを同時にではなく、それぞれ別個に具備する半導体装置およびその製造方法であってもかまわない。
また、本実施の形態においては、シリコン｛１００｝面上をチャネル領域とするｎ−ＭＯＳＦＥＴ、シリコン｛１１０｝面上をチャネル領域とするｐ−ＭＯＳＦＥＴについて記載した。移動度をもっとも高めるためには、この構成が望ましい。しかしながら、本発明は、シリコン｛１００｝面上をチャネル領域とするｐ−ＭＯＳＦＥＴ、または、シリコン｛１１０｝面上をチャネル領域とするｎ−ＭＯＳＦＥＴを必ずしも排除するものではない。
また、本実施の形態においては、ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極をすべてシリサイド化する場合（Ｆｕｌｌｙ−Ｓｉｌｉｃｉｄｅｄ Ｇａｔｅ）に対しても同様に適応可能である。
また、本実施の形態では、酸化物をゲート絶縁膜材料とする場合のＭＯＳＦＥＴを例に記載したが、本発明は、必ずしも酸化膜をゲート絶縁膜材料とする構造に限らず、広くＭＩＳＦＥＴ（金属絶縁物半導体電界効果トランジスタ）全般に関して適用可能である。
そして、本実施の形態においてはＤＳＢ基板を用いる場合を例に、説明してきたが、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて、主表面に異なる結晶面方位のシリコン面を形成したシリコン基板を用いることを、本発明は排除するわけではない。
（第２の実施の形態）
本発明の第２の実施の形態の半導体装置およびその製造方法は、ｐ−ＭＯＳＦＥＴが形成されるシリコン基板の主表面が｛１１０｝面方位を有し、ニッケルシリサイド領域の形成されるシリコン面が、この主表面であることを特徴とする。すなわち、第１の実施の形態のｐ−ＭＯＳＦＥＴのように、単結晶シリコン層や溝を形成せず、Ｅｌｅｖａｔｅｄ Ｓｏｕｒｃｅ Ｄｒａｉｎ構造やソース、ドレイン領域の溝構造を有しない点で異なっている。
図２３に、本実施の形態の半導体装置のソース、ドレイン領域の断面図を示す。図に示すように、ソース、ドレイン領域上にＳｉ＜１１０＞方向に沿った細線状のＮｉＳｉ層５０３ｂを形成する。これにより、ＭＯＳＦＥＴのソース領域およびドレイン領域の一部を構成する複数のニッケルシリサイド領域を形成する。このような構造は、例えば、Ｎｉをソース、ドレイン領域にスパッタした後、公知のリソグラフィー法、および、ＲＩＥにより細線上にパターニングした後、シリサイド化することで形成できる。このとき、この細線が、シリコン面上の＜１００＞方向に垂直な長辺と、前記＜１００＞方向に平行で幅が０．５μｍ以下の短辺からなる矩形状を呈するよう形成することは、第１の実施の形態と同様である。また、同様の構造は、シャロートレンチによる素子分離領域を形成する際に、あらかじめ、活性領域を細線上にパターニングしておくことによっても形成可能である。ただし、この場合は、図２３における拡散層も素子分離領域によって区切られることになる。
本実施の形態の半導体装置によれば、第１の実施の形態同様、ソース、ドレイン領域の接合リークを大幅に抑制することが可能となる。
また、本実施の形態の半導体装置の製造方法によれば、単結晶シリコン層の形成や、ソース、ドレイン領域にシリサイドを形成するための溝の形成が不要となる。したがって、容易に、接合リークを抑えたＭＯＳＦＥＴを有する半導体装置の製造が可能になる。
なお、ここでは、ｐ−ＭＯＳＦＥＴについて記載したが、｛１１０｝面方位を有するシリコン基板の主表面に形成される、ｎ−ＭＯＳＦＥＴに同様の構造を適用してもかまわない。
また、主表面が｛１１０｝面方位を有するシリコン基板に平行な面に形成されるのであれば、たとえば、追加シリコン単結晶層の平面部に同様の構造を設けても接合リークの低減を図ることは可能である。
（第３の実施の形態）
図２４に本実施の形態の半導体装置の上面図を示す。本発明の第３の実施の形態の半導体装置およびその製造方法は、Ｓｉ｛１００｝面上にＭＯＳＦＥＴ構造を形成する場合であって、ソース、ドレイン領域に形成するニッケルシリサイド領域が、格子状のＮｉＳｉ層５０３ａ、あるいは、つづら折状のＮｉＳｉ層５０４ａとなっている構造を有することおよびその構造を備える半導体装置を製造することを特徴とする。
このような構造は、ソース、ドレイン領域の溝を形成する際に、格子状、あるいは、つづら折状にパターニングすることによって、形成が可能である。
Ｓｉ｛１００｝面上にＭＯＳＦＥＴ構造を形成する場合は、一方の側壁面がＳｉ｛１１０｝を構成する如何なる矩形の溝の側壁面も、すべて｛１１０｝面となるので、第１の実施の形態で示したスリット状のみならず、本実施の形態の半導体装置の構造であっても接合リークの低減が可能となる。
この構造は、Ｓｉ｛１００｝面上に形成されるｎ−ＭＯＳＦＥＴのみならず、ｐ−ＭＯＳＦＥＴについても適用することが可能である。
本実施の形態の製造方法によれば、特に格子状の場合は、第１の実施の形態のスリット状の場合と比較して、ニッケルシリサイド領域のパターン密度をあげることが可能となるため、接合リークが少なく 、ソース、ドレイン領域の一層の抵抗減少が可能な半導体装置の製造が可能になる。
（第４の実施の形態）
本発明の第４の実施の形態の半導体装置は、単結晶シリコン層を薄板状Ｆｉｎ型に垂直加工し、このシリコン壁の中央部を跨ぐゲート電極を形成する、いわゆるＦｉｎ型ＭＯＳＦＥＴ構造を有するｐ−ＭＯＳＦＥＴを具備していることを特徴とする。そしてこのＭＯＳＦＥＴは、チャネル面となるＦｉｎの側壁面が｛１１０｝面方位であり、Ｆｉｎの垂直方向がＳｉ＜１００＞、すなわち、チャネル方向が＜１１０＞方向であるｐ型チャネルのＦｉｎ型ＭＯＳＦＥＴである。そして、この薄板状Ｆｉｎ型の単結晶シリコン層は、幅および高さが共に、０．５μｍ以下となっている。
そして、このＦｉｎ型ＭＯＳＦＥＴのソース、ドレイン領域の｛１１０｝面方位を有する側壁面上のみに、ニッケルシリサイド領域が形成されている。ここで、Ｆｉｎの高さが０．５μｍ以下であることから、ニッケルシリサイド領域は、＜１００＞方向に垂直な長辺と、前記＜１００＞方向に平行で幅が０．５μｍ以下の短辺からなる矩形状を呈する。
本実施の形態によれば、接合リークが大幅に抑制される効果に加え、Ｆｉｎ型ＭＯＳＦＥＴ構造を有することによるショートチャネル効果の抑制も実現される。したがって、微細かつ低接合リークのＭＯＳＦＥＴを有する半導体装置の実現が可能となる。
なお、ここでは、Ｆｉｎの垂直方向がＳｉ＜１００＞、すなわち、チャネル方向が＜１１０＞方向であるｐ型チャネルのＦｉｎ型ＭＯＳＦＥＴについて記載した。Ｆｉｎの垂直方向がＳｉ＜１１０＞、すなわち、チャネル方向が＜１００＞方向である場合には、Ｆｉｎの側壁面のみならず、側壁面に垂直な平面部も｛１１０｝面方位を有することになる。したがって、この場合には、平面部にもニッケルシリサイド領域を形成しても接合リークを抑えることが可能となる。
また、本実施の形態においては、｛１１０｝面の移動度のメリットを享受するため、ｐ−ＭＯＳＦＥＴを例に説明したが、｛１１０｝面をチャネル領域とするｎ型チャネルのＦｉｎ型ＭＯＳＦＥＴについても、同様に接合リーク低減効果を得ることが可能である。
（第５の実施の形態）
本発明の第５の実施の形態の半導体装置は、単結晶シリコン層を薄板状Ｆｉｎ型に垂直加工し、このシリコン壁の中央部を跨ぐゲート電極を形成する、いわゆるＦｉｎ型ＭＯＳＦＥＴ構造を有するｎ−ＭＯＳＦＥＴを具備していることを特徴とする。そして、ここでチャネル面となるＦｉｎの側壁面が｛１００｝面方位であり、Ｆｉｎの垂直方向がＳｉ＜１１０＞、すなわち、チャネル方向が＜１１０＞方向であるｎ型チャネルのＦｉｎ型ＭＯＳＦＥＴである。そして、この薄板状Ｆｉｎ型の単結晶シリコン層は、幅および高さが共に、０．５μｍ以下となっている。
そして、このＦｉｎ型ＭＯＳＦＥＴのソース、ドレイン領域の｛１００｝面方位を有する側壁面上にはニッケルシリサイド領域が形成されない。そして、側壁面に垂直であり、かつ、チャネル方向に平行な面、すなわち、シリコン基板に平行な平面部のみに、ニッケルシリサイド領域が形成されている。ここで、Ｆｉｎの高さが０．５μｍ以下であることから、ニッケルシリサイド領域は、＜１００＞方向に垂直な長辺と、前記＜１００＞方向に平行で幅が０．５μｍ以下の短辺からなる矩形状を呈する。
本実施の形態によれば、接合リークが大幅に抑制される効果に加え、Ｆｉｎ型ＭＯＳＦＥＴ構造を有することによるショートチャネル効果の抑制も実現される。したがって、微細かつ低接合リークのＭＯＳＦＥＴを有する半導体装置の実現が可能となる。
また、本実施の形態においては、｛１００｝面の移動度のメリットを享受するため、ｎ−ＭＯＳＦＥＴを例に説明したが、｛１００｝面をチャネル領域とするｐ型チャネルのＦｉｎ型ＭＯＳＦＥＴについても、同様に接合リーク低減効果を得ることが可能である。
以上、具体例を参照しつつ本発明の実施の形態について説明した。実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法および半導体装置は、本発明の範囲に包含される。
実施の形態の、リーク非発生領域の幅Ｘｄを接合深さＸｊの関数として示した図。 実施の形態の、｛１００｝面を主表面にもつシリコン基板にＮｉＳｉを３０ｎｍ形成したときのＮｉＳｉ底面での接合リーク電流密度（右縦軸目盛り）を接合深さの関数として、また、シリコン基盤中に含まれるＮｉの濃度（左縦軸目盛り）を基盤の深さの関数として示した図。 実施の形態の接合リーク電流線密度を接合深さの関数として示す図。図３（ａ）は、｛１００｝面を主表面にもつシリコン基板にＮｉＳｉを３０ｎｍ形成したときの＜１１０＞方向に沿って形成されているＮｉＳｉ端部の場合。図３（ｂ）は、｛１００｝面を主表面にもつシリコン基板にＮｉＳｉを３０ｎｍ形成したときの＜１００＞方向に沿って形成されているＮｉＳｉ端部の場合。 実施の形態の、｛１1０｝面を主表面にもつシリコン基板にＮｉＳｉ層を３０ｎｍ形成したときのＮｉＳｉ底面での接合電流面密度（右縦軸目盛り）を接合深さの関数として、また、シリコン基板中に含まれるＮｉの濃度（左縦軸目盛り）を基板深さの関数として示した図。 図５（ａ）は、実施の形態の、｛１１０｝面を主表面にもつシリコン基板にＮｉＳｉを３０ｎｍ形成したときの＜１００＞方向に沿って形成されているＮｉＳｉ端部の接合リーク電流線密度を接合深さの関数として示す図。図５（ｂ）は、実施の形態の、｛１１０｝面を主表面にもつシリコン基板にＮｉＳｉを３０ｎｍ形成したときの＜１１０＞方向に沿って形成されているＮｉＳｉ端部の単位長さ辺りの接合リーク減少量を接合深さの関数として示した図。 実施の形態の、＜１１０＞方向に沿った端部からある有限の距離Ｘｄ以内にあるＮｉＳｉ層が熱的に安定化して、リークの発生が完全に阻止された、幅Ｘｓの＜１１０＞方向に沿った２本のストライプ状の接合（接合１）に発生する接合リークＪ１と、幅が２Ｘｓの＜１１０＞方向に沿った１本のストライプ状の接合（接合２）に発生する接合リークＪ２の関係を説明する概念図。 図７（ａ）は、実施の形態の、｛１１０｝面に形成され＜１００＞方向に沿った細線状のＮｉＳｉ膜を上部から走査型電子顕微鏡で観察した写真。図７（ｂ）は、実施の形態の、｛１１０｝面に形成され＜１１０＞方向に沿った細線状のＮｉＳｉ膜を上部から走査型電子顕微鏡で観察した写真。 図８（ａ）は、実施の形態の、｛１１０｝面に形成され＜１００＞方向に沿った細線状のＮｉＳｉ膜の局所的結晶方位を、極微電子線回折法によって測定した結果を、上部からの走査型電子顕微鏡写真における測定点とともに示した図。図８（ｂ）は、実施の形態の、｛１１０｝面に形成され＜１１０＞方向に沿った細線状のＮｉＳｉ膜の局所的結晶方位を、極微電子線回折法によって測定した結果を、上部からの走査型電子顕微鏡写真における測定点とともに示した図。 第１の実施の形態の、半導体装置の製造方法を示す断面図。 図９に続く、第１の実施の形態の半導体装置の製造方法を示す断面図。 図１０に続く、第１の実施の形態の半導体装置の製造方法を示す断面図。 図１１に続く、第１の実施の形態の半導体装置の製造方法を示す断面図。 図１２に続く、第１の実施の形態の半導体装置の製造方法を示す断面図。 図１３に続く、第１の実施の形態の半導体装置の製造方法を示す断面図。 図１４の上面図。 図１４に続く、第１の実施の形態の半導体装置の製造方法を示す上面図。 図１６の断面図。 図１７に続く、第１の実施の形態の半導体装置の製造方法を示す断面図。 図１８に続く、第１の実施の形態の半導体装置の製造方法を示す上面図。 図１９の断面図。 図２０に続く、第１の実施の形態の半導体装置の製造方法を示す断面図。 図２１に続く、第１の実施の形態の半導体装置の製造方法を示す断面図。 第２の実施の形態の、Ｓｉ｛１１０｝面上にＭＯＳＦＥＴ構造を形成するときに、ソース、ドレイン領域上にＳｉ＜１１０＞方向に沿った細線状のニッケルシリサイド領域を形成する場合の断面図。 第３の実施の形態の、Ｓｉ｛１００｝面上にＭＯＳＦＥＴ構造を形成するときに、ソース、ドレイン領域上にＳｉ｛１１０｝面を持った側壁面を構成し、この側壁面にニッケルシリサイド領域を格子状、あるいは、つづら折状に形成した場合の上面図。
符号の説明
１０５ 素子分離用の浅い溝（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ）
１０６ 素子分離用の浅い溝（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ）
１０７ 素子分離用の浅い溝（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ）
１００ａ ｎ−ＭＯＳＦＥＴ形成予定領域
１００ｂ ｐ−ＭＯＳＦＥＴ形成予定領域
１０１ａ ｐ型ウェル領域
１０１ｂ ｎ型ウェル領域
１１１ａ、ｂ ソース、ドレインエクステンション領域
１１２ａ、ｂ ソース、ドレインエクステンション領域
１２１ａ、ｂ ソース、ドレイン拡散層領域
１２２ａ、ｂ ソース、ドレイン拡散層領域
１３１ａ 表面が｛１００｝を向いた単結晶シリコン層
１３１ｂ 表面が｛１１０｝を向いた単結晶シリコン層
１３２ａ 表面が｛１００｝を向いた単結晶シリコン層
１３２ｂ 表面が｛１１０｝を向いた単結晶シリコン層
１４０ シリコン窒化膜
１５１ａ 表面が｛１００｝を向いた単結晶シリコン層に形成されたゲート電極方向に沿った溝
１５１ｂ 表面が｛１１０｝を向いた単結晶シリコン層に形成されたゲート電極方向に沿った溝
１５２ａ 表面が｛１００｝を向いた単結晶シリコン層に形成されたゲート電極方向に沿った溝
１５２ｂ 表面が｛１１０｝を向いた単結晶シリコン層に形成されたゲート電極方向に沿った溝
１６０ ＨＦ溶液に対してエッチング耐性をもった炭素含有シリコン酸化膜
２００ ゲート絶縁膜
２００ａ、ｂ ゲート絶縁膜
３００ ゲート電極構成物質
３００ａ、ｂ ゲート電極構成物質
３０１ａ、ｂ ゲート側壁
３０２ａ、ｂ ゲート側壁
５０１ａ、ｂ ＮｉＳｉ層
５０２ａ、ｂ ＮｉＳｉ層
５０３ａ、ｂ ＮｉＳｉ層
５０４ａ ＮｉＳｉ層
５３１ａ、ｂ ＮｉＳｉ層
７００ 層間絶縁膜
７０１ コンタクトホール
７０２ コンタクトホール
７０３ コンタクトホール
８００ 配線金属
１０００ （１００）面を主表面とするｐ型単結晶シリコン半導体基板
１００１ （１００）面を主表面とする単結晶シリコン半導体層
１００１ａ ｎ−ＭＯＳＦＥＴ形成予定領域に残存する（１００）面を主表面とする単結晶シリコン半導体層
１００１ｂ ｐ−ＭＯＳＦＥＴ形成予定領域で、シリコン半導体基板と一体の単結晶と化したシリコン半導体層
２０００ シリコン酸化膜
２１００ Ｃｕ
２２００ シリコン酸化膜

Claims (18)

  1. ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
    シリコン基板の表面に前記ＭＩＳＦＥＴのゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極の両側に、｛１１０｝面方位を有するシリコン面上に設けられ、前記シリコン面上の＜１００＞方向に垂直な長辺と、前記＜１００＞方向に平行で幅が０．５μｍ以下の短辺を有する矩形状を呈し、前記ＭＩＳＦＥＴのソース領域およびドレイン領域の一部を構成する複数のニッケルシリサイド領域を形成することを特徴とする半導体装置の製造方法。
  2. 前記シリコン基板の表面が｛１００｝面方位を有し、
    前記ニッケルシリサイド領域を形成する前に、前記ゲート電極の両側に、側壁面のすべてが｛１１０｝面方位を有し、前記側壁面が前記シリコン面となる溝を形成し、
    前記ニッケルシリサイド領域を形成する際に、前記溝の底面には前記ニッケルシリサイド領域を形成しないことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記シリコン基板の表面が｛１１０｝面方位を有し、
    前記シリコン面が、前記シリコン基板の表面に平行な面であることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記シリコン基板の表面が｛１１０｝面方位を有し、
    前記ニッケルシリサイド領域を形成する前に、前記ゲート電極の両側に、｛１１０｝面方位を有する側壁面と、｛１００｝面方位を有する側壁面と、｛１１０｝面方位を有する底面を備え、前記｛１１０｝面方位を有する側壁面と、前記底面とが前記シリコン面となる複数の溝を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記ニッケルシリサイド領域を形成する前に、前記ゲート電極の両側の前記シリコン基板の表面に、単結晶シリコン層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  6. 前記ニッケルシリサイド領域を形成する際に、前記複数のニッケルシリサイド領域が互いに電気的に導通するよう形成することを特徴とする請求項１記載の半導体装置の製造方法。
  7. 前記溝を形成した後、前記ニッケルシリサイド領域を形成する前に、
    前記溝の内面のうち、｛１００｝面方位を有する前記側壁面のみに斜めイオン注入により炭素（Ｃ）を注入して炭素含有シリコン層を形成し、
    前記ニッケルシリサイド領域を形成する前に、
    前記炭素含有シリコン層を熱酸化することによって、炭素含有シリコン酸化膜面を形成することを特徴とする請求項４記載の半導体装置の製造方法。
  8. 前記ＭＩＳＦＥＴとして、ｎ型チャネルＭＩＳＦＥＴとｐ型チャネルＭＩＳＦＥＴを具備し、
    前記シリコン基板が、｛１００｝面方位を有する第１のシリコンウェーハと｛１１０｝面方位を有する第２のシリコンウェーハとが直接接合したＤＳＢ（Ｄｉｒｅｃｔ Ｓｉｌｉｃｏｎ Ｂｏｎｄｉｎｇ）基板であって、前記ＤＳＢ基板の表面に｛１００｝面方位を有する第１のシリコン領域と、｛１１０｝面方位を有する第２のシリコン領域とが設けられ、
    前記ｎ型チャネルＭＩＳＦＥＴを前記第１のシリコン領域に、前記ｐ型チャネルＭＩＳＦＥＴを前記第２のシリコン領域に形成することを特徴とする請求項１記載の半導体装置の製造方法。
  9. ＭＩＳＦＥＴを有する半導体装置であって、
    シリコン基板の表面に形成された前記ＭＩＳＦＥＴのチャネル領域と、
    前記チャネル領域上に形成されたゲート絶縁膜と、
    前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、
    前記チャネル領域を挟んで設けられたソース領域およびドレイン領域と、
    前記ソース領域およびドレイン領域中の｛１１０｝面方位を有するシリコン面上に設けられ、前記シリコン面上の＜１００＞方向に垂直な長辺と、前記＜１００＞方向に平行で幅が０．５μｍ以下の短辺を有する矩形状を呈し、前記ＭＩＳＦＥＴのソース領域およびドレイン領域の一部を構成する複数のニッケルシリサイド領域を有することを特徴とする半導体装置。
  10. 前記ニッケルシリサイド領域の、前記長辺において、前記ニッケルシリサイド領域を構成する結晶の＜４１１＞方向と、前記＜１００＞方向とのなす角度が２０度以内となるように、前記結晶が配向していることを特徴とする請求項９記載の半導体装置。
  11. 前記シリコン基板の表面が｛１００｝面方位を有し、
    前記ニッケルシリサイド領域が、前記シリコン基板に形成された側壁面のすべてが｛１１０｝面方位を有する溝の、前記側壁面のみに形成されていることを特徴とする請求項９記載の半導体装置。
  12. 前記シリコン基板の表面が｛１１０｝面方位を有し、
    前記ニッケルシリサイド領域が、前記シリコン基板の表面に平行な面に形成されていることを特徴とする請求項９記載の半導体装置。
  13. 前記シリコン基板の表面が｛１１０｝面方位を有し、
    前記ニッケルシリサイド領域が、｛１１０｝面方位を有する側壁面と、｛１００｝面方位を有する側壁面と、｛１１０｝面方位を有する底面を備えた溝の、前記｛１１０｝面方位を有する側壁面と、前記底面とに形成されていることを特徴とする請求項９記載の半導体装置。
  14. 前記ニッケルシリサイド領域が、前記シリコン基板の表面に設けられた単結晶シリコン層上に形成されていることを特徴とする請求項９記載の半導体装置。
  15. 前記ニッケルシリサイド領域が互いに電気的に導通するよう形成されていることを特徴とする請求項９記載の半導体装置。
  16. 前記ＭＩＳＦＥＴは、チャネル方向が＜１１０＞方向であるＦｉｎ型ＭＩＳＦＥＴであって、
    前記シリコン基板の表面が、薄板状Ｆｉｎ型の単結晶シリコン層の側壁面に相当し、前記側壁面が｛１１０｝面方位を有し、
    前記シリコン面が、前記側壁面の一部であり、
    前記ソース領域およびドレイン領域の前記側壁面以外の部分には前記ニッケルシリサイド領域が形成されていないことを特徴とする請求項９記載の半導体装置。
  17. 前記ＭＩＳＦＥＴは、チャネル方向が＜１１０＞方向であるＦｉｎ型ＭＩＳＦＥＴであって、
    前記シリコン基板の表面が、薄板状Ｆｉｎ型の単結晶シリコン層の側壁面に相当し、前記側壁面が｛１００｝面方位を有し、
    前記シリコン面が、前記ソース領域およびドレイン領域の前記側壁面に垂直であり、かつ、前記チャネル方向に平行な面であることを特徴とする請求項９記載の半導体装置。
  18. 前記ＭＩＳＦＥＴとして、ｎ型チャネルＭＩＳＦＥＴとｐ型チャネルＭＩＳＦＥＴを具備し、
    前記シリコン基板が、｛１００｝面方位を有する第１のシリコンウェーハと｛１１０｝面方位を有する第２のシリコンウェーハとが直接接合したＤＳＢ（Ｄｉｒｅｃｔ Ｓｉｌｉｃｏｎ Ｂｏｎｄｉｎｇ）基板であって、前記ＤＳＢ基板の表面に｛１００｝面方位を有する第１のシリコン領域と｛１１０｝面方位を有する第２のシリコン領域とが設けられ、
    前記ｎ型チャネルＭＩＳＦＥＴが前記第１のシリコン領域に形成され、前記ｐ型チャネルＭＩＳＦＥＴが前記第２のシリコン領域に形成されていることを特徴とする請求項９記載の半導体装置。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5178103B2 (ja) * 2007-09-12 2013-04-10 株式会社東芝 半導体装置およびその製造方法
JP4518180B2 (ja) * 2008-04-16 2010-08-04 ソニー株式会社 半導体装置、および、その製造方法
JP5299752B2 (ja) * 2008-04-28 2013-09-25 国立大学法人東北大学 半導体装置
US8324665B2 (en) * 2009-04-21 2012-12-04 Texas Instruments Incorporated SRAM cell with different crystal orientation than associated logic
JP2011040513A (ja) * 2009-08-10 2011-02-24 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP5452211B2 (ja) * 2009-12-21 2014-03-26 ルネサスエレクトロニクス株式会社 半導体装置、および、半導体装置の製造方法
US9590105B2 (en) * 2014-04-07 2017-03-07 National Chiao-Tung University Semiconductor device with metal alloy over fin, conductive layer over channel region of fin, and semiconductive layer over conductive layer and formation thereof
KR102415327B1 (ko) * 2015-06-01 2022-06-30 삼성전자주식회사 비활성-핀을 갖는 반도체 소자 및 그 형성 방법
US9653604B1 (en) 2015-12-30 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10672877B2 (en) * 2018-02-06 2020-06-02 Integrated Device Technology, Inc. Method of boosting RON*COFF performance
CN112670176B (zh) * 2019-10-16 2022-10-21 菏泽学院 纳米多孔碳氧硅薄膜的制备方法及薄膜

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0752717B2 (ja) * 1989-12-18 1995-06-05 株式会社日立製作所 半導体装置の製造方法
JPH05315613A (ja) * 1992-05-13 1993-11-26 Oki Electric Ind Co Ltd 半導体装置およびシリサイド層の形成方法
JPH07183486A (ja) * 1993-12-24 1995-07-21 Toshiba Corp 半導体装置及びその製造方法
JPH10326837A (ja) 1997-03-25 1998-12-08 Toshiba Corp 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法
US6703265B2 (en) * 2000-08-02 2004-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7312485B2 (en) * 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
US6534871B2 (en) * 2001-05-14 2003-03-18 Sharp Laboratories Of America, Inc. Device including an epitaxial nickel silicide on (100) Si or stable nickel silicide on amorphous Si and a method of fabricating the same
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置
JP2004260003A (ja) * 2003-02-26 2004-09-16 Fujitsu Ltd 半導体装置及びその製造方法
JP2005005510A (ja) * 2003-06-12 2005-01-06 Toshiba Corp 半導体装置及びその製造方法
US7319258B2 (en) * 2003-10-31 2008-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip with<100>-oriented transistors
KR100585131B1 (ko) * 2004-02-20 2006-06-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP4504214B2 (ja) * 2005-02-04 2010-07-14 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
US20070063306A1 (en) * 2005-09-22 2007-03-22 Intel Corporation Multiple crystal orientations on the same substrate
JP4143096B2 (ja) 2006-04-25 2008-09-03 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
JP2007329239A (ja) * 2006-06-07 2007-12-20 Sharp Corp パワーｉｃデバイス及びその製造方法
JP4247257B2 (ja) * 2006-08-29 2009-04-02 株式会社東芝 半導体装置の製造方法

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