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JP2000114262A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000114262A
JP2000114262A JP10282616A JP28261698A JP2000114262A JP 2000114262 A JP2000114262 A JP 2000114262A JP 10282616 A JP10282616 A JP 10282616A JP 28261698 A JP28261698 A JP 28261698A JP 2000114262 A JP2000114262 A JP 2000114262A
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forming
gate electrode
semiconductor layer
silicon
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JP10282616A
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Yuichiro Egi
雄一郎 江木
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Toshiba Corp
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Toshiba Corp
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Abstract

(57)【要約】 【課題】本発明は、ローカルインターコネクトを形成す
るための工程が複雑であった。 【解決手段】シリコン基板１１上にトランジスタのゲー
ト電極を形成し、この全面にアモルファスシリコン膜１
７を堆積する。次に、アモルファスシリコン膜１７を選
択的に成長させて単結晶シリコン膜１８を形成し、イン
ターコネクト形成部上のみにレジスト１９を形成する。
その後、インターコネクト形成部以外のアモルファスシ
リコン膜１７ｂ、１７ｃは除去し、インターコネクト形
成部のアモルファスシリコン膜１７ａと単結晶シリコン
膜１８の領域にシリサイド膜２０からなるローカルイン
ターコネクトを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タに係わり、特にエレベーテッドソースドレインの技術
を用いたＭＯＳトランジスタに使用される半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】従来、例えばスタティック・ランダム・
アクセス・メモリ（ＳＲＡＭ）において隣接するトラン
ジスタ間を接続しているローカルインターコネクトは、
以下のように形成される。
【０００３】まず、図７に示すように、シリコン基板７
１内に複数の素子分離領域７２が形成される。このシリ
コン基板７１の素子領域上にゲート酸化膜７３が形成さ
れ、このゲート酸化膜７３上に複数のゲート電極７４が
形成される。このゲート酸化膜７３とゲート電極７４の
側面にはゲート電極側壁スペーサ７５が形成される。こ
の後、例えばシリコン基板７１内にソース・ドレイン領
域を形成する不純物が導入され、複数のトランジスタが
形成される。
【０００４】次に、図８に示すように、ローカルインタ
ーコネクトを形成するために、ゲート電極７４上にシリ
コン窒化膜７６が堆積される。このシリコン窒化膜７６
上にシリコン酸化膜７７が堆積される。このシリコン酸
化膜７７上に図示されていないレジストが塗布され、こ
のレジストがリソグラフィ法によりパターニングされ
る。
【０００５】さらに、図９に示すように、パターニング
されたレジストをマスクとして、ローカルインターコネ
クト形成部のみのシリコン窒化膜７６とシリコン酸化膜
７７がエッチングされ、開口部７７ａが形成される。次
に、シリコン酸化膜７７上に金属が堆積され、開口部７
７ａに金属が埋め込まれる。その後、ＣＭＰ（化学的機
械研磨）法を用いて、シリコン酸化膜７７上の金属が除
去され、ローカルインターコネクト７８が形成される。
【０００６】上記のようなローカルインターコネクトの
製造方法は、シリコン基板７１上に絶縁物を堆積し、そ
れに開口部７７ａを形成するという非常に複雑な製造工
程であった。
【０００７】また、ＣＭＰにより金属を除去するときに
シリコン酸化膜７７が研磨され、トランジスタまでが削
られる可能性がある。そのため、ローカルインターコネ
クト７８の形成において、シリコン酸化膜７７は厚く形
成しなければならない。このため、開口部７７ａのアス
ペクト比も大きくなり、絶縁膜が厚い分、開口形成が困
難となる問題がある。
【０００８】また、シリコン窒化膜７６とシリコン酸化
膜７７をエッチングし、開口部７７ａを形成する際、素
子分離領域７２までもがエッチングされる場合がある。
そのため、シリコン基板７１内のソース・ドレイン領域
の底面よりも素子分離領域７２の表面が下に位置するこ
とがある。ここで、本来逆バイアス印加時にｐ型領域と
ｎ型領域間で電流は流れない。しかし、素子分離領域７
２の表面が、ソース・ドレイン領域の底面よりも下がっ
た場合、リーク電流がシリコン基板７１内に流れ込み、
素子の機能低下を起こすという問題が生じる。
【０００９】
【発明が解決しようとする課題】以上のように、従来技
術ではローカルインターコネクト形成のための工程が複
雑であり、また、開口形成が困難であるという問題があ
った。本発明は上記課題を解決するためになされたもの
であり、その目的とするところは、ローカルインターコ
ネクトを形成するための工程が容易な半導体装置及びそ
の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。本発明の半
導体装置は、半導体基板上に形成されたトランジスタの
ゲート電極と、一部が前記ゲート電極の両側で前記半導
体基板の表面よりも上方に位置する前記トランジスタの
活性領域と、前記半導体基板上に形成され、前記活性領
域と他の活性領域とを接続し、且つ前記トランジスタの
活性領域と同時に形成されたシリサイド層からなるイン
ターコネクトとを具備する。
【００１１】本発明の半導体装置の製造方法は、半導体
基板上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極を形成する工程と、前記ゲート電極
上に前記ゲート絶縁膜及び前記ゲート電極を覆う絶縁膜
を形成する工程と、前記半導体基板の全面にアモルファ
ス半導体層を堆積する工程と、前記アモルファス半導体
層を選択的に成長させて単結晶半導体層を形成する工程
と、前記単結晶半導体層のインターコネクト形成部上の
みにレジスト層を形成する工程と、前記インターコネク
ト形成部以外の前記アモルファス半導体層を除去する工
程と、前記レジスト層を除去する工程と、前記インター
コネクト形成部のアモルファス半導体層及び前記単結晶
半導体層上に金属膜を堆積しシリサイド膜を形成する工
程とを具備する。
【００１２】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。図１に示すように、シリコン基板
１１内には例えばＳＴＩ（Shallow Trench Isolation）
からなる複数の素子分離領域１２が形成される。このシ
リコン基板１１の素子領域上にゲート酸化膜１３が形成
され、このゲート酸化膜１３上に多結晶シリコンゲート
電極１４が形成される。この多結晶シリコンゲート電極
１４上には、例えばタングステン（Ｗ）やチタン（Ｔ
ｉ）等の高融点金属からなるメタルゲート電極１５が形
成されてゲート電極Ｇが形成される。その後、ゲート電
極Ｇをマスクとしてシリコン基板１１の表面領域に低濃
度の不純物が導入され、ＬＤＤ（Lightly Doped Drain
）領域２１が形成される。次に、全面にシリコン窒化
膜が形成され、これがエッチバックされてゲート電極Ｇ
上及びその側面にシリコン窒化膜１６が形成される。
【００１３】次に、図２に示すように、全面にエレベー
テッドソースドレインを形成するためのアモルファスシ
リコン膜１７が形成される。その後、図３に示すよう
に、アモルファスシリコン膜１７を、例えば７００℃、
３０分の条件でアニールし選択的に固相エピタキシャル
成長させる。このとき、アモルファスシリコン膜１７
は、シリコン基板１１の単結晶シリコンを核として成長
する。そのため、ソース・ドレイン領域上のアモルファ
スシリコン膜１７のみが単結晶シリコン膜１８に成長
し、エレベーテッドソースドレインが形成される。つま
り、素子分離領域１２上及びシリコン窒化膜１６上のア
モルファスシリコン膜１７ａ、１７ｂ及び１７ｃは単結
晶シリコンに成長せずにアモルファスシリコンのままで
ある。
【００１４】次に、全面にレジストが塗布される。この
レジストがローカルインターコネクト形成部となるアモ
ルファスシリコン膜１７ａ上に残るように、リソグラフ
ィ法によりパターニングされる。
【００１５】図４はローカルインターコネクト形成部に
形成されたレジスト１９を示している。上述した固相エ
ピタキシャル成長では、単結晶シリコン膜１８のファセ
ット面の角度αは５４°となる。そのため、レジスト１
９は、アモルファスシリコン膜１７ａの全面を覆うよう
に広くパターニングする必要がある。
【００１６】次に、図５に示すように、例えば２．５：
１の比からなるＣＦ４／Ｏ2 の混合ガスを用いてＣＤＥ
（Chemical Dry Etching）法により、レジスト１９で覆
われていない素子分離領域１２上及びシリコン窒化膜１
６上のアモルファスシリコン膜１７ｂ、１７ｃが除去さ
れる。このとき、アモルファスシリコン膜１７ａはレジ
スト１９がマスクとなるため除去されない。その後、レ
ジスト１９は剥離される。
【００１７】次に、全面に図示されていない高融点金属
膜を形成する。この高融点金属の例としてはチタン（Ｔ
ｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐ
ｔ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等があ
げられる。
【００１８】次に、図６に示すように、例えば８００℃
で数十秒間アニールを行うことにより、アモルファスシ
リコン膜１７ａと単結晶シリコン膜１８の領域にシリサ
イド膜２０が形成される。このとき、シリサイド膜２０
はシリコン基板１１の表面下まで形成され、且つソース
・ドレイン領域底面のｐｎ接合より上に位置するように
全体的に薄く形成される。その後、シリサイド膜２０に
成長しなかった未反応の高融点金属膜は除去される。
【００１９】尚、本発明においてソース・ドレイン領域
の形成時期は、図５に示すエピタキシャル成長の前後の
どちらでもよい。例えば、エピタキシャル成長前であれ
ば、シリコン窒化膜１６の側壁が形成された後、ソース
・ドレイン領域が形成される。その後、アモルファスシ
リコン膜１７をエピタキシャル成長させ、シリサイド膜
２０が形成される。
【００２０】また、エピタキシャル成長後であれば、シ
リコン窒化膜１６の側壁が形成され、アルファスシリコ
ン膜１７をエピタキシャル成長させた後、ソース・ドレ
イン領域が形成される。その後、シリサイド膜２０が形
成される。この場合、ソース・ドレイン領域の形成とシ
リサイド膜２０の形成はどちらが先でもよい。
【００２１】以上のように、ローカルインターコネクト
の形成部分は、エレベーテッドソースドレインの形成に
おいて固相エピタキシャル成長に用いるアモルファスシ
リコン膜１７によって形成するがことできる。つまり、
従来のように絶縁膜をエッチングして開口を形成し、こ
の開口を金属で充填するといった工程が不要であるた
め、製造工程を従来に比べて簡単化できる。しかも、開
口を形成する工程がないため、素子分離領域１２がエッ
チングされ、素子分離領域１２の表面がソース・ドレイ
ン領域の底面よりも下がることがない。従って、リーク
電流の発生を防止することができる。
【００２２】また、エレベーテッドソースドレインを用
いているため、ソース・ドレイン領域を深くすることな
く、シリサイド膜を厚くすることができるため、ショー
トチャネル効果を抑制したまま、電流量を確保すること
ができる。
【００２３】尚、上記実施の形態では２つのトランジス
タのソース・ドレイン領域を接続する場合について説明
したが、これに限定されるものではなく、例えばトラン
ジスタと他の回路要素とを接続する場合にも適用でき
る。その他、本発明は、その要旨を逸脱しない範囲で、
種々変形して実施することが可能である。
【００２４】
【発明の効果】以上説明したように本発明によれば、容
易にローカルインターコネクトを形成することができ、
リーク電流の発生を防止可能な半導体装置及びその製造
方法を提供できる。
【図面の簡単な説明】
【図１】本発明に係わる半導体装置の製造工程の断面
図。
【図２】本発明に係わる半導体装置の製造工程の断面
図。
【図３】本発明に係わる半導体装置の製造工程の断面
図。
【図４】本発明に係わる半導体装置の製造工程の断面
図。
【図５】本発明に係わる半導体装置の製造工程の断面
図。
【図６】本発明に係わる半導体装置の製造工程の断面
図。
【図７】従来技術による半導体装置の製造工程の断面
図。
【図８】従来技術による半導体装置の製造工程の断面
図。
【図９】従来技術による半導体装置の製造工程の断面
図。
【符号の説明】
１１…シリコン基板、 １２…素子分離領域（ＳＴＩ）、 １３…ゲート酸化膜、 １４…多結晶シリコンゲート電極、 １５…メタルゲート電極、 １６…シリコン窒化膜、 １７、１７ａ、１７ｂ、１７ｃ…アモルファスシリコン
膜、 １８…単結晶シリコン膜、 １９…レジスト、 ２０…シリサイド膜、 ２１…ＬＤＤ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ｆ 29/786 Ｆターム(参考） 5F033 HH26 MM25 QQ06 QQ70 QQ73 5F040 DB01 DC01 EF02 EH07 EJ01 EK01 FC19 5F083 BS06 BS46 JA33 JA34 JA35 JA39 KA17 PR21 5F110 BB07 CC09 DD05 HK05 HM17 PP16 PP22 QQ01

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたトランジスタ
    のゲート電極と、 一部が前記ゲート電極の両側で前記半導体基板の表面よ
    りも上方に位置する前記トランジスタの活性領域と、 前記半導体基板上に形成され、前記活性領域と他の活性
    領域とを接続し、且つ前記トランジスタの活性領域と同
    時に形成されたシリサイド層からなるインターコネクト
    とを具備することを特徴とする半導体装置。
  2. 【請求項２】 半導体基板上にゲート絶縁膜を形成する
    工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極上に前記ゲート絶縁膜及び前記ゲート電
    極を覆う絶縁膜を形成する工程と、 前記半導体基板の全面にアモルファス半導体層を堆積す
    る工程と、 前記アモルファス半導体層を選択的に成長させて単結晶
    半導体層を形成する工程と、 前記単結晶半導体層のインターコネクト形成部上のみに
    レジスト層を形成する工程と、 前記インターコネクト形成部以外の前記アモルファス半
    導体層を除去する工程と、 前記レジスト層を除去する工程と、 前記インターコネクト形成部のアモルファス半導体層及
    び前記単結晶半導体層上に金属膜を堆積しシリサイド膜
    を形成する工程とを具備することを特徴とする半導体装
    置の製造方法。
JP10282616A 1998-10-05 1998-10-05 半導体装置及びその製造方法 Pending JP2000114262A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396698B1 (ko) * 2001-03-15 2003-09-03 주식회사 하이닉스반도체 플래쉬 메모리 소자의 구조
JP2004146825A (ja) * 2002-10-26 2004-05-20 Samsung Electronics Co Ltd Ｍｏｓトランジスター及びその製造方法
JP2004247735A (ja) * 2003-02-13 2004-09-02 Samsung Electronics Co Ltd 選択的エピタキシャル成長を利用した半導体素子の局部配線形成方法
US6864544B2 (en) 2001-12-25 2005-03-08 Kabushiki Kaisha Toshiba Semiconductor device having active regions connected together by interconnect layer and method of manufacture thereof
JP2010074158A (ja) * 2008-09-17 2010-04-02 Taiwan Semiconductor Manufacturing Co Ltd ローカルインタコネクトを備えた半導体装置
JP2012064854A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1005092A1 (en) * 1998-11-26 2000-05-31 STMicroelectronics S.r.l. High breakdown voltage PN junction structure and related manufacturing process
US6489206B2 (en) * 2001-03-22 2002-12-03 United Microelectronics Corp. Method for forming self-aligned local-halo metal-oxide-semiconductor device
US20040207011A1 (en) * 2001-07-19 2004-10-21 Hiroshi Iwata Semiconductor device, semiconductor storage device and production methods therefor
US6455383B1 (en) * 2001-10-25 2002-09-24 Silicon-Based Technology Corp. Methods of fabricating scaled MOSFETs
JP2004221204A (ja) * 2003-01-10 2004-08-05 Oki Electric Ind Co Ltd 半導体装置の製造方法
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US7943967B2 (en) * 2006-03-09 2011-05-17 Tela Innovations, Inc. Semiconductor device and associated layouts including diffusion contact placement restriction based on relation to linear conductive segments
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US7932545B2 (en) 2006-03-09 2011-04-26 Tela Innovations, Inc. Semiconductor device and associated layouts including gate electrode level region having arrangement of six linear conductive segments with side-to-side spacing less than 360 nanometers
US8448102B2 (en) * 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US7763534B2 (en) * 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7446352B2 (en) * 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8247846B2 (en) * 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US8225261B2 (en) * 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8225239B2 (en) * 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US7917879B2 (en) * 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US8245180B2 (en) * 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US8653857B2 (en) * 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US20070221959A1 (en) * 2006-03-22 2007-09-27 International Business Machines Corporation Structure and method for fabricating recessed channel mosfet with fanned out tapered surface raised source/drain
US7979829B2 (en) 2007-02-20 2011-07-12 Tela Innovations, Inc. Integrated circuit cell library with cell-level process compensation technique (PCT) application and associated methods
US8286107B2 (en) * 2007-02-20 2012-10-09 Tela Innovations, Inc. Methods and systems for process compensation technique acceleration
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
SG10201608214SA (en) 2008-07-16 2016-11-29 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9122832B2 (en) * 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) * 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
CN103730468B (zh) * 2012-10-16 2017-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、sram存储单元、sram存储器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5121186A (en) 1984-06-15 1992-06-09 Hewlett-Packard Company Integrated circuit device having improved junction connections
JPS63229746A (ja) * 1987-03-19 1988-09-26 Matsushita Electric Ind Co Ltd 半導体装置
JPH03141645A (ja) 1989-07-10 1991-06-17 Texas Instr Inc <Ti> ポリサイドによる局所的相互接続方法とその方法により製造された半導体素子
US5691212A (en) 1996-09-27 1997-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. MOS device structure and integration method
US6071783A (en) * 1998-08-13 2000-06-06 Taiwan Semiconductor Manufacturing Company Pseudo silicon on insulator MOSFET device
US6140191A (en) * 1998-09-21 2000-10-31 Advanced Micro Devices, Inc. Method of making high performance MOSFET with integrated simultaneous formation of source/drain and gate regions

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396698B1 (ko) * 2001-03-15 2003-09-03 주식회사 하이닉스반도체 플래쉬 메모리 소자의 구조
US6864544B2 (en) 2001-12-25 2005-03-08 Kabushiki Kaisha Toshiba Semiconductor device having active regions connected together by interconnect layer and method of manufacture thereof
US7045409B2 (en) 2001-12-25 2006-05-16 Kabushiki Kaisha Toshiba Semiconductor device having active regions connected together by interconnect layer and method of manufacture thereof
JP2004146825A (ja) * 2002-10-26 2004-05-20 Samsung Electronics Co Ltd Ｍｏｓトランジスター及びその製造方法
JP4519442B2 (ja) * 2002-10-26 2010-08-04 三星電子株式会社 Ｍｏｓトランジスター及びその製造方法
JP2004247735A (ja) * 2003-02-13 2004-09-02 Samsung Electronics Co Ltd 選択的エピタキシャル成長を利用した半導体素子の局部配線形成方法
US7049218B2 (en) 2003-02-13 2006-05-23 Samsung Electronics, Co. Ltd. Method of fabricating local interconnection using selective epitaxial growth
JP2010074158A (ja) * 2008-09-17 2010-04-02 Taiwan Semiconductor Manufacturing Co Ltd ローカルインタコネクトを備えた半導体装置
JP2012064854A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
KR20000028830A (ko) 2000-05-25
TW429476B (en) 2001-04-11
KR100370331B1 (ko) 2003-01-29
US6335250B1 (en) 2002-01-01

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