JP2011040513A - 半導体装置の製造方法及び半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 238000009792 diffusion process Methods 0.000 claims abstract description 42
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 84
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 55
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 53
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000013078 crystal Substances 0.000 claims description 9
- 238000005240 physical vapour deposition Methods 0.000 claims description 9
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 239000007788 liquid Substances 0.000 claims description 6
- 238000007747 plating Methods 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 229910005883 NiSi Inorganic materials 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 46
- 238000010586 diagram Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 239000002994 raw material Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000004220 aggregation Methods 0.000 description 3
- 230000002776 aggregation Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910005881 NiSi 2 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000002149 energy-dispersive X-ray emission spectroscopy Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000006200 vaporizer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Chemical & Material Sciences (AREA)
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- Electrodes Of Semiconductors (AREA)
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Abstract
【目的】拡散層とゲート電極との少なくとも１つの上に耐熱性が向上したＮｉＳｉ膜が形成された半導体装置を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、Ｓｉ基板２００と、Ｓｉ基板２００内に形成された拡散層１０と、Ｓｉ基板２００上にＳｉを用いて形成されたゲート電極２０との少なくとも１つと、前記拡散層１０と前記ゲート電極２０との少なくとも１つ上に接触して形成されたＰ元素を含有したＮｉＳｉ膜４０，４２と、を備えたことを特徴とする。
【選択図】図２
【構成】本発明の一態様の半導体装置は、Ｓｉ基板２００と、Ｓｉ基板２００内に形成された拡散層１０と、Ｓｉ基板２００上にＳｉを用いて形成されたゲート電極２０との少なくとも１つと、前記拡散層１０と前記ゲート電極２０との少なくとも１つ上に接触して形成されたＰ元素を含有したＮｉＳｉ膜４０，４２と、を備えたことを特徴とする。
【選択図】図２
Description
本発明は、半導体装置の製造方法及び半導体装置に関する。例えば、拡散層或いはゲート電極上に金属シリサイド層を有するトランジスタを含む半導体装置およびその製造方法に関する。
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って、半導体基板の拡散層やトランジスタのゲート電極の低抵抗化が求められている。かかる要求に対応するため、拡散層やゲート電極上に金属シリサイド膜を形成してサリサイド構造とすることで拡散層抵抗やゲート電極抵抗の低減が図られている。そして、金属シリサイド膜の１つとして、ニッケルシリサイド（ＮｉＳｉ）膜が挙げられる。例えば、Ｐｔを含有させたＮｉＳｉ膜を拡散層やゲート電極上に形成することで拡散層抵抗やゲート電極抵抗の低減が図られている（例えば、特許文献１参照）。
しかしながら、従来のＮｉＳｉ膜は、ＮｉＳｉ膜形成工程後に行なわれる半導体装置を形成するためのその他の熱プロセスによって、ＮｉＳｉ膜の凝集、或いはシリコン（Ｓｉ）層中でのニッケル（Ｎｉ）原子の移動が起こる。特に、４５０℃以上の熱プロセスにおいてかかる現象が顕著に起こる。かかる現象により、Ｓｉ層中でＮｉＳｉ２等のＳｉリッチ層が形成されてしまう。ＮｉシリサイドにＳｉリッチ層が形成されてしまうと配線抵抗の増大や拡散層での接合リークを引き起こすといった問題があった。
本発明の一態様は、上述したような従来の問題点を克服し、拡散層とゲート電極との少なくとも１つの上に耐熱性が向上したＮｉＳｉ膜が形成された半導体装置および製造方法を提供することを目的とする。
本発明の一態様の半導体装置の製造方法は、シリコン（Ｓｉ）を用いた拡散層とＳｉを用いたゲート電極との少なくとも１つが表面に露出した基板上に、リン（Ｐ）元素を含有したニッケル（Ｎｉ）膜を形成する工程と、前記Ｐ元素を含有したＮｉ膜と前記拡散層とゲート電極との少なくとも１つのＳｉとから、前記基板上に、Ｐ元素を含有したニッケルシリサイド（ＮｉＳｉ）膜を形成する工程と、を備えたことを特徴とする。
本発明の一態様の半導体装置は、シリコン（Ｓｉ）基板と、前記Ｓｉ基板内に形成された拡散層と、前記Ｓｉ基板上にＳｉを用いて形成されたゲート電極との少なくとも１つと、前記拡散層と前記ゲート電極との少なくとも１つ上に接触して形成されたＰ元素を含有したニッケルシリサイド（ＮｉＳｉ）膜と、を備えたことを特徴とする。
本発明によれば、拡散層やゲート電極上に耐熱性が向上したＮｉＳｉ膜を形成できる。その結果、配線抵抗の増大や拡散層での接合リークを抑制できる。
実施の形態１．
以下、実施の形態１について、図面を用いて説明する。
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。図１において、実施の形態１の半導体装置の製造方法では、リン（Ｐ）含有ニッケル（Ｎｉ）膜形成工程（Ｓ１０２）と、Ｐ含有ニッケルシリサイド（ＮｉＳｉ）膜形成工程（Ｓ１０４）と、Ｐ含有Ｎｉ膜除去工程（Ｓ１０６）という一連の工程を実施する。
以下、実施の形態１について、図面を用いて説明する。
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。図１において、実施の形態１の半導体装置の製造方法では、リン（Ｐ）含有ニッケル（Ｎｉ）膜形成工程（Ｓ１０２）と、Ｐ含有ニッケルシリサイド（ＮｉＳｉ）膜形成工程（Ｓ１０４）と、Ｐ含有Ｎｉ膜除去工程（Ｓ１０６）という一連の工程を実施する。
図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。まず、基板２００には、予め、以下のような半導体素子の一部分を形成しておく。例えばｐ型シリコン（Ｓｉ）基板２００内に例えばシャロートレンチアイソレーション（ＳＴＩ）技術により素子分離絶縁膜２０２を形成する。そして、基板２００上にゲート絶縁膜２２の材料となる例えば酸化シリコン（ＳｉＯ２）膜を形成する。さらに、ＳｉＯ２膜上にゲート電極２０の材料となる例えばポリシリコン（Ｓｉ）膜を形成する。或いは、ゲート電極２０の材料としてアモルファスシリコンを用いても好適である。そして、リソグラフィ技術とエッチング技術を用いて、ｐ型シリコン基板２００内の素子分離絶縁膜２０２で囲まれた領域上の一部に選択的にゲート絶縁膜２２とゲート電極２０の材料を残して、その他の余分なゲート絶縁膜２２とゲート電極２０の材料をエッチングにより除去する。これにより、ｐ型シリコン基板２００内の素子分離絶縁膜２０２で囲まれた領域上の一部に選択的にゲート絶縁膜２２が形成され、ゲート絶縁膜２２上に選択的にゲート電極２０が形成される。そして、かかるゲート絶縁膜２２とゲート電極２０をマスクとして、ｐ型シリコン基板２００内の素子分離絶縁膜２０２で囲まれた残りの領域にｎ型不純物を注入することで図示しないｎ型エクステンションを形成する。そして、また、ゲート絶縁膜２２とゲート電極２０が形成された基板２００上にサイドウォール絶縁膜２４の材料となる例えばＳｉＯ２膜を形成し、エッチバックすることでゲート電極２０とゲート絶縁膜２２の両側面にサイドウォール絶縁膜２４が形成される。そして、サイドウォール絶縁膜２４とゲート絶縁膜２２とゲート電極２０をマスクとして、ｎ型エクステンションにさらにｎ型不純物をイオン注入することでｎ型の拡散層１０が形成される。
以上のようにして、ｎ型のＳｉで形成される拡散層１０と例えばポリシリコンを用いたゲート電極２０が表面に露出した基板２００が形成される。ここで、各層のｐ型とｎ型は逆であっても構わない。また、基板２００として、例えば、直径３００ミリのシリコンウェハを用いる。
図２（ａ）において、Ｐ含有Ｎｉ膜形成工程（Ｓ１０２）として、Ｓｉの拡散層１０とポリシリコンを用いたゲート電極２０が表面に露出した基板２００上に、Ｐ元素を含有したＮｉ膜３０を例えば１０ｎｍの膜厚で形成する。
図３は、実施の形態１におけるＰ含有Ｎｉ膜を形成する方法の一例を示す概念図である。Ｐ含有Ｎｉ膜３０は、例えば、Ｐ元素を含んだＮｉターゲットを用いた物理気相成長（ＰＶＤ）法によって形成されると好適である。チャンバ１０２内に配置されたステージ１０４上に上述したＳｉの拡散層１０とポリシリコンを用いたゲート電極２０が表面に露出した基板３００が配置される。また、チャンバ１０２内でステージ１０４と対向する位置にはＰ元素を含んだＮｉターゲット１０６が配置される。かかる状態で、アルゴン（Ａｒ）を供給しながらターゲット１０６と基板３００に所定の電圧を印加することでターゲット１０６からＰ元素を含んだＮｉが基板３００表面にスパッタされる。また、チャンバ１０２内は図示しない真空ポンプで真空引きされ所望の真空雰囲気に制御される。ここで、基板温度は例えば２００℃以上の加熱条件とすることが望ましい。スパッタの際に、基板を冷却するのではなく加熱することで後述するニッケルシリサイド（ＮｉＳｉ）膜を（２００）配向と（０２０）配向とを含まない結晶構造で形成することができる。図３の例では、例えばターゲット１０６に負の電圧を基板３００に正の電圧を印加する。かかるスパッタ法の手法は、図３の例に限らずその他の技術を用いておこなっても構わないことは言うまでもない。これにより、Ｐ含有Ｎｉ膜３０が基板３００表面に形成される。或いは、Ｐ含有Ｎｉ膜３０を以下の方法で形成してもよい。
図４は、実施の形態１におけるＰ含有Ｎｉ膜を形成する方法の他の一例を示す概念図である。図４において、Ｐ含有Ｎｉ膜３０は、例えば、Ｐ元素を含まないＮｉターゲット１０８とＰ元素を含むガスとを用いたＰＶＤ法によって形成されても好適である。図３の例とは、Ｐ元素を含んだＮｉターゲット１０６の代わりにＰ元素を含まないＮｉターゲット１０８を用いた点と供給ガスにＰ元素を含むガスを追加した点が異なる。その他の構成は図３と同様である。これにより、Ｐ含有Ｎｉ膜３０が基板３００表面に形成される。或いは、Ｐ含有Ｎｉ膜３０を以下の方法で形成してもよい。
図５は、実施の形態１におけるＰ含有Ｎｉ膜を形成する方法の他の一例を示す概念図である。図５において、Ｐ含有Ｎｉ膜３０は、まず、ＰＶＤ法でＮｉ膜３２を形成した後にかかるＮｉ膜３２にＰ元素を注入するイオンインプラーテンション法によって形成されても好適である。ＰＶＤ法でＮｉ膜３２を形成する手法は、上述した図４の構成において供給ガスからＰ元素を除けばよい。或いは、上述した図３の構成においてターゲット１０６の代わりにターゲット１０８を用いればよい。さらに、ＰＶＤ法にかえて後述する化学気相成長（ＣＶＤ）法によってＮｉ膜３２を形成してもよい。そして、Ｎｉ膜３２を形成した後に上方からＰ元素をイオン注入することで、Ｐ含有Ｎｉ膜３０が基板３００表面に形成される。そして、かかるスパッタの際に、基板温度は例えば２００℃以上の加熱条件とすることが望ましい。基板を冷却するのではなく加熱することで後述するＮｉＳｉ膜を（２００）配向と（０２０）配向とを含まない結晶構造で形成することができる。以上のようにして、Ｐ含有Ｎｉ膜３０が基板３００表面に形成される。或いは、Ｐ含有Ｎｉ膜３０を以下の方法で形成してもよい。
図６は、実施の形態１におけるＰ含有Ｎｉ膜を形成する方法の他の一例を示す概念図である。図６において、Ｐ含有Ｎｉ膜３０は、Ｎｉ元素とＰ元素を含んだ材料を用いたＣＶＤ法によって形成されても好適である。チャンバ１１２内に配置されたステージ１１４上に上述したＳｉの拡散層１０とポリシリコンを用いたゲート電極２０が表面に露出した基板３００が配置される。また、チャンバ１１２内でステージ１１４と対向する位置にはプロセスガスを供給する供給口となるシャワーヘッド１１６が配置される。また、チャンバ１１２内は図示しない真空ポンプで真空引きされ所望の真空雰囲気に制御される。Ｎｉ元素とＰ元素を含んだ液体或いは固体の原料１２０が納められた容器１２２は、気化器１２４に接続され、原料１２０が気化されてシャワーヘッド１１６からチャンバ１１２内に供給される。原料１２０として、例えば、常温で液体であるＮｉ（ＰＦ３）４を用いることができる。プロセス温度は、１５０℃以上が望ましく、特に１６０〜２４０℃がより好適である。原料１２０はＮｉ元素とＰ元素を含んだ材料であれば、液体或いは固体に限らず気体であっても構わない。また、プラズマを用いたＰＥＣＶＤ法を用いても好適である。以上のようにして、Ｐ含有Ｎｉ膜３０が基板３００表面に形成される。或いは、Ｐ含有Ｎｉ膜３０を以下の方法で形成してもよい。
図７は、実施の形態１におけるＰ含有Ｎｉ膜を形成する方法の他の一例を示す概念図である。図７において、Ｐ含有Ｎｉ膜３０は、Ｐ元素を含んだ液体を用いたＮｉめっき法によって形成されても好適である。Ｐ元素とＮｉ元素を含んだめっき液１３４が入っためっき槽１３２に上述したＳｉの拡散層１０とポリシリコンを用いたゲート電極２０が表面に露出した基板３００の表面が下向き（液面側）になるように浸漬させる。Ｐ元素は例えば添加剤としてめっき液１３４に混合させておけばよい。そして、電解めっき法を用いる場合には、めっき槽１３２内で、カソードとなる基板３００表面に対向する位置にアノード電極１３６を配置する。そして、基板３００表面が負極、アノード電極１３６が正極（陽極）となるように電圧を印加し、電流を流すことで、Ｐ含有Ｎｉ膜３０が基板３００表面に形成される。或いは、電解めっき法ではなく無電解めっき法を用いてもよい。かかる場合にはアノード電極１３６は不要である。
図２（ｂ）において、Ｐ含有ＮｉＳｉ膜形成工程（Ｓ１０４）として、Ｐ元素を含有したＮｉ膜３０が形成された基板２００をアニール処理することで、Ｐ含有Ｎｉ膜３０が接触しているゲート電極２０のポリシリコンとの接触界面に選択的にＰ元素を含有したＮｉＳｉ膜４０を形成する。そして、同様に、Ｐ含有Ｎｉ膜３０が接触している拡散層１０のＳｉとの接触界面に選択的にＰ元素を含有したＮｉＳｉ膜４２を形成する。以上のようにして、Ｐ元素含有Ｎｉ膜３０と拡散層１０のＳｉ及びゲート電極２０のＳｉとから、基板２００上に、選択的にＰ元素含有ＮｉＳｉ膜４０，４２が形成される。
図２（ｃ）において、Ｐ含有Ｎｉ膜除去工程（Ｓ１０６）として、基板２００表面に形成されたＰ元素を含有したＮｉ膜３０を例えばウェットエッチング法で除去する。エッチング液として、例えば、硫酸過水を用いると好適である。これにより、Ｐ元素含有ＮｉＳｉ膜４０，４２の形成に使用されなかったＰ含有Ｎｉ膜３０が除去され、ゲート電極２０上に選択的に形成されたＰ元素含有ＮｉＳｉ膜４０が、そして、拡散層１０上に選択的に形成されたＰ元素含有ＮｉＳｉ膜４２が露出する。
以上のように、上述した各工程が実施されることでトランジスタ素子を形成することができる。Ｐ元素含有ＮｉＳｉ膜４０，４２を形成することで、拡散層１０の抵抗およびゲート電極２０（或いはゲート配線）の配線抵抗を低減することができる。また、配線状に形成されたゲート電極２０をメモリ素子のワード線として使用すれば、ワード線の配線抵抗を低減することができる。さらに、多層配線を形成する場合には、かかる基板上に層間絶縁膜およびコンタクト等を形成し、さらに上層に配線層を形成すればよい。
図８は、実施の形態１におけるＮｉＳｉ膜のＰ濃度を示すグラフである。上述した各工程が実施された基板の元素濃度を測定したところ、図８に示すように、Ｐ含有Ｎｉ膜３０から形成されたＮｉＳｉ膜４０，４２中にもＰが含有されていることがわかる。ここで、ＮｉＳｉ膜のＰ濃度は、０．５ｗｔ％以上が望ましい。
図９は、比較対象となるＰｔ含有ＮｉＳｉ膜の耐熱性を測定した結果を示すグラフである。従来のＰｔ含有ＮｉＳｉ膜を拡散層上に形成した半導体装置を加熱した場合に配線抵抗を測定した。その結果、耐熱性を向上させるためにＰｔを添加した場合でも５００℃を超えると、図９に示すように、配線抵抗が上昇してしまうことがわかる。
図１０は、比較対象となるＰｔ含有ＮｉＳｉ膜を拡散層上に形成した半導体装置を８００℃に加熱した場合の断面および表面の写真を示す図である。図１０（ａ）には、断面が示されている。図１０（ｂ）には表面が示されている。Ｐｔ含有ＮｉＳｉ膜は、８００℃に加熱されると凝集し、図１０（ａ）に示すようにＳｉ上に膜厚が局所的に厚くなる箇所とほとんど膜厚が無くなる箇所とが確認された。また、表面でもかかる凝集によりＰｔ含有ＮｉＳｉ膜が無くなりＳｉ膜が露出した箇所が確認された。Ｐｔ含有ＮｉＳｉ膜が無くなる（膜切れを起こす）と配線抵抗が上昇することに繋がる。また、一部に凝集して膜厚が厚くなると、拡散層ではＰｔ含有ＮｉＳｉ膜が拡散層を突き抜けｐ型Ｓｉ領域にまで達することで接合リークが生じる。また、突き破らないまでも拡散層のＳｉ領域の厚さが薄くなることで接合リークが生じ得る。よって、比較対象となるＰｔ含有ＮｉＳｉ膜では十分な耐熱性が得られないことがわかる。
図１１は、実施の形態１におけるＰ含有ＮｉＳｉ膜の耐熱性を測定した結果を示すグラフである。実施の形態１におけるＰ含有ＮｉＳｉ膜４２を拡散層上に形成した半導体装置を加熱した場合に配線抵抗を測定した。その結果、８００℃でも、図１１に示すように、配線抵抗がほとんど上昇していないことがわかる。
図１２は、実施の形態１におけるＰ含有ＮｉＳｉ膜を拡散層上に形成した半導体装置を４００℃と８００℃に加熱した場合のそれぞれの断面の写真を示す図である。図１２（ａ）には、４００℃に加熱した場合の断面が示されている。図１２（ｂ）には８００℃に加熱した場合の断面が示されている。いずれの場合でも所定の膜厚のＰ含有ＮｉＳｉ膜４２を確認でき、特に、凝集をおこした様子は確認されなかった。以上のように、ＮｉＳｉ膜にＰを含有させることで耐熱性を従来に比べて格段に向上させることができる。
図１３は、実施の形態１におけるＰ含有ＮｉＳｉ膜を８００℃に加熱した場合のＮｉとＳｉの組成比を示すグラフである。８００℃に加熱した場合でも、図１３に示すＥＤＸ分析の結果より、ＮｉとＳｉの組成比が約１：１であることがわかる。よって、Ｐ含有ＮｉＳｉ膜は、ＮｉＳｉ２等のＳｉリッチにはなっておらず、モノシリサイドのまま維持されていることがわかる。
さらに、発明者らはＰ含有ＮｉＳｉ膜の結晶構造の配向性を制御することで耐熱性の向上を図ることができるという知見を得た。
図１４は、実施の形態１におけるＰ含有ＮｉＳｉ膜と比較対象となる従来のＮｉＳｉ膜との配向性を比較したグラフである。実施の形態１におけるＰ含有ＮｉＳｉ膜と比較対象となる従来の耐熱性が不十分のＮｉＳｉ膜との配向性をＸ線回折により比較した結果、種々ある配向のうち、図１４に示すように従来のＮｉＳｉ膜の結晶は、特に、（２００）配向と（０２０）配向とを有していた。これに対して、耐熱性が向上された実施の形態１におけるＰ含有ＮｉＳｉ膜では、（２００）配向と（０２０）配向とが存在しておらず、さらに鋭意検討を重ねた結果、（２００）配向と（０２０）配向とを有さない結晶構造に制御することで、ＮｉＳｉ膜の耐熱性が向上することを発明者らは見出した。
そこで、実施の形態１では、Ｐ含有ＮｉＳｉ膜を形成する際に、（２００）配向と（０２０）配向とのうち少なくとも１つを有さない結晶構造に形成するように制御している。（２００）配向と（０２０）配向とを有さない結晶構造に制御するには、例えば、上述したようにシリサイド化する前のＰ含有Ｎｉ膜３０を形成する際の温度を調整すればよい。すなわち、スパッタ法では、例えば２００℃以上に基板を加熱しながらＰ含有Ｎｉ膜３０或いはＮｉ膜３２を形成することで制御できる。また、ＣＶＤ法では１６０〜２４０℃のプロセス温度でＰ含有Ｎｉ膜３０或いはＮｉ膜３２を形成することで制御できる。
ここで、上述した例では、Ｓｉ基板内に形成された拡散層１０と、Ｓｉ基板上にＳｉを用いて形成されたゲート電極２０との両方を形成した場合について説明したが、配線抵抗の低減の観点からはどちらか一方だけをとっても効果があることは言うまでもない。よって、実施の形態１における半導体装置は、Ｓｉ基板と、Ｓｉ基板内に形成された拡散層１０と、Ｓｉ基板上にＳｉを用いて形成されたゲート電極２０との少なくとも１つと、拡散層１０とゲート電極２０との少なくとも１つ上に接触して形成されたＰ元素を含有したＮｉＳｉ膜４０，４２と、を備えていればよい。
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
さらに、各層や膜の膜厚や、サイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及び半導体装置の製造方法は、本発明の範囲に包含される。
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
１０ 拡散層、２０ ゲート電極、３０，３２ Ｎｉ膜、４０，４２ ＮｉＳｉ膜、２００，３００ 基板
Claims (5)
- シリコン（Ｓｉ）を用いた拡散層とＳｉを用いたゲート電極との少なくとも１つが表面に露出した基板上に、リン（Ｐ）元素を含有したニッケル（Ｎｉ）膜を形成する工程と、
前記Ｐ元素を含有したＮｉ膜と前記拡散層とゲート電極との少なくとも１つのＳｉとから、前記基板上に、Ｐ元素を含有したニッケルシリサイド（ＮｉＳｉ）膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記Ｐ元素を含有したＮｉ膜は、Ｐ元素を含んだＮｉターゲットを用いた物理気相成長（ＰＶＤ）法と、Ｐ元素を含まないＮｉターゲットとＰ元素を含むガスとを用いたＰＶＤ法と、Ｎｉ膜を形成した後に前記Ｎｉ膜にＰ元素を注入するイオンインプラーテンション法と、Ｎｉ元素とＰ元素を含んだ材料を用いた化学気相成長（ＣＶＤ）法と、Ｐ元素を含んだ液体を用いたＮｉめっき法とのうちの１つを用いて形成されることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記Ｐ元素を含有したＮｉＳｉ膜は、（２００）配向と（０２０）配向とのうち少なくとも１つを有さない結晶構造で形成されることを特徴とする請求項１又は２記載の半導体装置の製造方法。
- シリコン（Ｓｉ）基板と、
前記Ｓｉ基板内に形成された拡散層と、前記Ｓｉ基板上にＳｉを用いて形成されたゲート電極との少なくとも１つと、
前記拡散層と前記ゲート電極との少なくとも１つ上に接触して形成されたＰ元素を含有したニッケルシリサイド（ＮｉＳｉ）膜と、
を備えたことを特徴とする半導体装置。 - 前記Ｐ元素を含有したＮｉＳｉ膜は、（２００）配向と（０２０）配向とのうち少なくとも１つを有さない結晶構造で形成されたことを特徴とする請求項４記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009185449A JP2011040513A (ja) | 2009-08-10 | 2009-08-10 | 半導体装置の製造方法及び半導体装置 |
| US12/853,132 US20110031622A1 (en) | 2009-08-10 | 2010-08-09 | Method for fabricating semiconductor device and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009185449A JP2011040513A (ja) | 2009-08-10 | 2009-08-10 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011040513A true JP2011040513A (ja) | 2011-02-24 |
Family
ID=43534198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009185449A Pending JP2011040513A (ja) | 2009-08-10 | 2009-08-10 | 半導体装置の製造方法及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20110031622A1 (ja) |
| JP (1) | JP2011040513A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016072352A (ja) * | 2014-09-29 | 2016-05-09 | 株式会社東芝 | 半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20150118833A1 (en) * | 2013-10-24 | 2015-04-30 | Applied Materials, Inc. | Method of making source/drain contacts by sputtering a doped target |
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| JP2008311490A (ja) * | 2007-06-15 | 2008-12-25 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
| JP2009158596A (ja) * | 2007-12-25 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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2009
- 2009-08-10 JP JP2009185449A patent/JP2011040513A/ja active Pending
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2010
- 2010-08-09 US US12/853,132 patent/US20110031622A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| US20110031622A1 (en) | 2011-02-10 |
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Legal Events
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
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