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JP5092227B2 - 表示装置及びその駆動方法 - Google Patents

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Description

本発明は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されてなるアクティブマトリクス型の表示装置及びその駆動方法に関する。より詳しくは、有機エレクトロルミネッセンス素子(有機EL素子)などの発光素子を画素とし、これをトランジスタで駆動する表示装置及びその駆動方法に関する。
国際公開01/54107号 特開2004−246320
近年、フラットパネルディスプレイ(FPD)として有機EL表示装置に関心が高まっている。現在、FPDでは液晶表示装置(LCD)が主流を占めているが、液晶表示装置は自発光デバイスではないので、バックライトや偏光板などの他部材を必要とする。このため、表示装置の厚みが増したり、輝度が不足するなどの事情が避けられない。これに対して有機EL表示装置は自発光デバイスであり、バックライトなど他部材が原理的に不要で、薄型化や高輝度の実現性などの点でLCDと比較して有利である。特に、各画素にトランジスタなどのスイッチング素子を形成したアクティブマトリクス型有機EL表示装置では、各画素にホールド点灯させることで消費電流を低く抑えることができ、大画面化および高精細化が比較的容易に行えることから盛んに開発が進められており、次世代FPDの主流になると期待されている。
また、近年ではデジタルスチルカメラ、デジタルカムコーダーなどに代表される個人用撮影機器が発達しており、それらのファインダー表示素子として、結晶珪素基板上に画素回路および駆動回路が形成されたLiquid Crystal on Silicon所謂LCOSあるいは高温または低温多結晶シリコンLCDが用いられている。LCDを用いたファインダー素子では、透過型ではバックライトが、反射型ではフロントライトが必要であり、必然的にモジュール厚が増してしまい、機器の薄型化に不利となる。また、個人用撮影機器の小型化とともにファインダー自体も小型され、それに伴い画素自体も微細化される傾向にあり、透過型LCDでは開口部が十分にとれず、性能限界に近づきつつある。反射型ではLCOSが主流になりつつあるが、やはり照明系は必要であり、機器の薄型化に寄与しない。一方、有機ELをビューファインダー表示素子として用いた場合には、自発光であるのでLCDのような照明系を必要とせず、機器の薄型化に寄与できる。また、有機ELの素子構造として上面発光の素子を用いることで、開口率も性能上十分な値を確保できる。
また、近年ではビューファインダーも高精細化の道をたどりつつあり、QVGA(Quarter Video Graphics Array:320×240画素)からVGA(Video Graphics Array:640×480画素)、さらにはSVGA(Super Video Graphics Array:800×600画素)やXGA(Extended Graphics Array:1024×768画素)の要求が機器メーカーから出ている。これらの高精細化の要求に対応するには、LCOSのようにMOSプロセスを用いるのは当然のこととして、さらに画素回路のトランジスタ素子数を減少させる必要がある。
一般的に有機ELを駆動する画素回路では、トランジスタの閾値変動やトランスコンダクタンス変動を補償する機構が必要で、様々な技術が提案されている。しかし、これらの画素回路の大部分は、トランジスタ数が5個程度と多い。また、MOSプロセスによりトランジスタを形成した場合には、MOSトランジスタの移動度が約300〜600cm/V・sと大きく、高精細な微小画素を駆動する場合には、電流供給能力が大きすぎる。MOSプロセスによくフィットし、且つ素子数が少ない回路としては、上記特許文献1に記載された回路が知られている。この画素回路は2個のトランジスタと1個の容量で形成されている。
以下、この従来の画素回路について図面を用いて説明する。図9は従来の画素回路を示し、また図10は図9の回路の動作タイミングを示している。回路構成としては、トランジスタは全てP型で構成されており、サンプリングトランジスタT11のゲートに映像信号の取り込み制御を行う走査線WSが接続され、ソースには映像信号線SIGが、ドレインには容量Csの一端と駆動トランジスタT12のゲートが接続される。駆動トランジスタT12のソースには電源Vccが与えられ、ドレインには発光素子ELのアノード電極が接続される。発光素子ELのカソード電極はカソード電源Vkのラインに接続される。容量Csの他端には、電圧Vcsの供給ラインLVcsが接続される。
この画素回路の動作は、図10の時点tm1で、走査線WSの走査パルスを低電位にすることでサンプリングトランジスタT11をオンにする。これにより、容量Csの一端であるノードNAの電位を映像信号電位に設定する。即ち映像信号線SIGによって与えられる信号電圧Vsを容量Csに書き込む。このとき、容量Csに電圧Vcsを供給するラインLVscは、ある基準電位Vrefに固定される(Vcs=Vref)。
時点tm2で走査線WSの走査パルスが高電位とされ、サンプリングトランジスタT1がカットオフされる。この時点tm2で、ラインLVcsから容量Csに与えられる電圧Vcsは、基準電位Vrefから最高電位Vrまで時間的に増加するランプ信号とされる。このランプ信号の周期は1フレームより十分短く、通常1水平期間に設定される。このとき、容量Csの容量カップリングにより、ランプ信号による電圧Vcsの増加に伴ってノードNAの電位、即ち駆動トランジスタT12のゲート電圧は、信号電圧VsからVs+Vrまで増加することになる。この電圧増加期間中において、ある時点でノードNAの電位が駆動トランジスタT12のカットオフ電圧(閾値電圧Vth)に到達する。すると、駆動トランジスタT12は遮断され、発光素子ELへの電流Ielの供給は停止される。その時点まで、つまり駆動トランジスタT12が導通している間は、駆動トランジスタT12を介して発光素子ELに電流Ielが供給されるため、発光素子ELは発光している。期間tm2〜tm3にこのような動作が行われるが、期間tm3〜tm4、期間tm4〜tm5も同様の動作が行われる。即ち例えば1フレーム内の1水平期間(tm1〜tm2)において映像信号電位Vsの書込が行われた後は、そのフレーム内の後続する各水平期間でランプ信号によって期間tm2〜tm3と同様の動作が行われることになる。なお、駆動トランジスタT12は線形領域で動作しておりスイッチング素子として用いられているため、駆動トランジスタT12がオンしている期間は、電源Vccと発光素子ELのアノードが直結されており、いわゆる定電圧駆動となっている。
ここで、駆動トランジスタT12がオンしている時間Tonは、ランプ信号波形が直線的に増加するとして、以下の式で表現される。
Ton=(Vth/Vr)・Th+(Vcc−Vs)/Vr・Th ・・・(式1)
但しVthは駆動トランジスタT12の閾値電圧、Vrは電圧Vcsの振幅、Vccは電源電圧、Vsは映像信号電位、Thは一水平期間の周期を表す。駆動トランジスタT12がオンしている時間Tonは、発光素子ELが発光する期間であり、つまり発光素子ELは、例えば1水平期間(1H)内において、ノードNAに与えられる映像信号電圧Vsに応じた時間だけ発光することになる。このように発光素子ELが映像信号電圧Vsに応じた時間だけ発光することで階調制御される。
ところで一般にトランジスタの閾値電圧Vthは経時変動する。ここで、閾値電圧Vthが±ΔVthだけ変動すると、
Ton=((Vth±ΔVth)/Vr)・Th+(Vcc−Vs)/Vr・Th
・・・(式2)
となり、駆動トランジスタT12のオン時間Tonが変動してしまう。
ところが、MOSトランジスタの閾値電圧変動ΔVthは±10mV程度であることから、ランプ信号振幅Vrを十分大きく、例えば1V程度にすることで、閾値電圧変動ΔVthを、その1%程度に抑え込むことが可能であり、実用上問題無い。つまりオン時間Tonが閾値電圧変動ΔVthによって大きく影響を受けるものとはならない。
また、オン時間Tonにより階調制御しているので、ランプ信号振幅Vrを大きく設定すれば、各画素での駆動トランジスタT12の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。
しかしながら、図9のような従来回路では、発光時には発光素子ELに定電圧が印加される。一般に有機EL素子を駆動する際、定電流駆動のほうが定電圧駆動に比較して、有機EL寿命が長い。これを図11を用いて説明する。
図11(a)は有機ELの電流−電圧特性(I−V曲線)を示し、図11(b)は電流−輝度特性(I−L曲線)を示している。まず図11(a)のI−V曲線であるが、初期の特性は実線のようになるが、経時劣化により破線のようになる。すると、初期には電圧Voで電流Ioであったものが、経時劣化でΔIだけ電流が低下する。すなわち、ある定電圧Voで駆動した場合には、ΔIだけ電流が劣化する。
次に図11(b)のI−L曲線を見ると、初期の特性は実線のようになるが、経時劣化により破線のようになる。すると、定電流駆動している場合には、初期の<A>点から<B>点までの経時劣化で収まるが、定電圧駆動の場合には図11(a)に見られたようにΔIだけ電流が劣化するので、I−L劣化は<C>点まで進み、劣化度合いが大きい。このことから、有機EL表示装置の長寿命化のためには定電流駆動が望ましいものとなるが、図9で示した従来回路では定電流駆動は不可能である。
また、静止画ではなく動画表示を行う場合、1フレーム内で発光期間を制御することで動画特性を向上させる手法があるが、上述した従来の表示装置では、この発光期間を制御することが出来ない。
なお図9で示した画素回路以外で、ランプ信号を用いてトランジスタ特性バラツキの影響を緩和する画素回路が上記特許文献2に記載されているが、その画素回路は低温多結晶シリコンの特性を基にしているため、基本回路の素子数が7トランジスタ+1容量と多く、高精細な画素には不向きである。
上述した従来の技術の課題を解決するために、本発明は少ない素子数で定電流駆動を実現し、またトランジスタ特性ばらつきを緩和することで、長寿命、高精細且つ高画質の表示装置及びその駆動方法を提供することを目的とする。特に、動画特性を改善した表示装置及びその駆動方法を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、信号線と走査線とが交差する部分に形成される画素回路がマトリクス状に配置されて成る画素アレイと、各走査線に並行する制御線に接続したデューティ制御回路とを含む表示装置であって、各画素回路は、発光素子と、第1、第2及び第3のトランジスタと容量とを含み、前記発光素子が前記第1、第2、第3のトランジスタ及び前記容量により発光駆動され、前記デューティ制御回路は、発光期間に所定のバイアス電位となり非発光期間に固定電位となるデューティ信号を各制御線に出力し、前記第1のトランジスタのゲートに前記走査線が接続され、前記第1のトランジスタのソース/ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第3のトランジスタのゲートとが接続され、前記容量の他端には時間的に増減するランプ信号が印加され、前記第2のトランジスタのゲートは前記制御線を介して前記デューティ制御回路に接続され、前記第2のトランジスタのソース/ドレインの一方は電源に接続され、他方は前記第3のトランジスタに接続されており、前記第1のトランジスタは、前記走査線から供給される走査パルスに応じて導通し、前記容量は、前記第1のトランジスタが導通した時前記信号線から供給される映像信号が書き込まれ、前記第2のトランジスタは、そのゲートが前記制御線を介してバイアス電位に有るとき駆動電流を供給する一方、固定電位にあるときカットオフし、前記第3のトランジスタは、前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて動作し、前記第2のトランジスタから供給された駆動電流を前記発光素子に流して発光を行なうことを特徴とする。
好ましくは、前記第2のトランジスタは、発光期間中ゲートに印加された前記バイアス電位に応じて飽和領域で動作し、定電流源として一定の駆動電流を前記発光素子に供給する。又前記第3のトランジスタは、前記ランプ信号と前記映像信号によりスイッチング動作し、前記映像信号のレベルに応じた時間だけ前記駆動電流を前記発光素子に流す。好ましくは、各画素回路は、赤色、緑色又は青色で発光する発光素子のいずれかを含み、前記デューティ制御回路は、各色の発光素子に対して異なるレベルの駆動電流を供給するため、各色毎に前記バイアス電位を別個に設定できる。又前記ランプ信号は、前記第1のトランジスタが導通状態にあるときは所定の基準電位に設定され、前記第1のトランジスタが非導通状態にあるときは、1フレーム周期より十分高速な周期で増減を繰り返す。又前記第1、第2及び第3のトランジスタは、結晶珪素を素子領域とする電界効果トランジスタである。
本発明は表示装置の駆動方法も包含する。即ち、信号線と走査線とが交差する部分に形成される画素回路がマトリクス状に配置されて成る画素アレイと、各走査線に並行する制御線に接続したデューティ制御回路とを含み、各画素回路は、発光素子と、第1、第2及び第3のトランジスタと容量を含み、前記発光素子が前記第1、第2、第3のトランジスタ及び前記容量により発光駆動され、前記デューティ制御回路は、発光期間に所定のバイアス電位となり非発光期間に固定電位となるデューティ信号を各制御線に出力し、前記第1のトランジスタのゲートに前記走査線が接続され、前記第1のトランジスタのソース/ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第3のトランジスタのゲートとが接続され、前記容量の他端には時間的に増減するランプ信号が印加され、前記第2のトランジスタのゲートは前記制御線を介して前記デューティ制御回路に接続され、前記第2のトランジスタのソース/ドレインの一方は電源に接続され、他方は前記第3のトランジスタに接続されている表示装置の駆動方法であって、前記走査線に走査パルスを供給して、前記第1のトランジスタを導通させ、前記信号線から映像信号を供給し、前記第1のトランジスタが導通した時前記映像信号を前記容量に書き込み、発光期間中前記第2のトランジスタのゲートをバイアス電位に保持して駆動電流を供給する一方、非発光期間中前記第2のトランジスタのゲートを固定電位に保持してカットオフし、前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて前記第3のトランジスタを動作させ、前記第2のトランジスタから供給された駆動電流を前記発光素子に流して発光を行なうことを特徴とする。
本発明によれば、直流バイアスで制御される定電流源トランジスタ(第2のトランジスタ)で生成される電流を信号値(アナログ映像信号電位)と時間的に増減するランプ信号を用いて、駆動トランジスタ(第3のトランジスタ)を制御することでトランジスタ特性バラツキの影響を受けづらい定電流パルス幅変調を行う。このようにして定電流駆動での有機EL薄膜の発光動作を行うことで、少素子の画素回路構成において長寿命化が実現でき、またトランジスタ特性バラツキの影響を受けにくいことや、少素子の画素回路構成により、高精細かつ高画質化に有利なものとなる。
特に本発明によれば、デューティ制御回路が備えられており、発光期間にバイアス電位となり非発光期間に固定電位となるデューティ信号を各画素回路に出力している。これにより、1フレーム期間内で所定の時間幅だけ画素を発光させ、残りの時間を非発光にすることが出来る。この様に、1フレームにおける発光期間のデューティを制御することで、擬似的に発光素子のインパルス駆動を行うことが可能となり、動画特性を向上させることが出来る。
また上記バイアス電圧としては、R画素回路に対するR画素用バイアス電圧、G画素回路に対するG画素用バイアス電圧、B画素回路に対するB画素用バイアス電圧が、それぞれ個別に設定されることで、R、G、Bの各色の発光効率や色の見え方に応じた適切な電流量を各有機EL薄膜に印加でき、高画質化を実現できると共に、バイアス設定によってホワイトバランス調整が可能となる。
加えて第1のトランジスタが導通している期間(つまり信号値の容量への書込期間)は、上記容量の他端には所定の基準電圧が印加されるが、この所定の基準電圧を、上記第3のトランジスタの閾値電圧を越える電圧とすることで、第1のトランジスタを確実に非導通状態(有機EL薄膜と直列の場合)、或いは導通状態(有機EL薄膜と並列の場合)とすることができ、有機EL薄膜の偽発光を防止できる。これにより高コントラストの有機EL表示装置を実現できる。
以下図面を参照して本発明の実施形態を詳細に説明する。図1は本発明にかかる表示装置の全体構成を示すブロック図である。本例の表示装置では、画素アレイ1としてカラー画素ユニットGSがm行×n列のマトリクス状に配列されている。1つのカラー画素ユニットは、R(赤)画素回路10R、B(青)画素回路10B、G(緑)画素回路10Gから構成される。そしてこのようなカラー画素ユニットGS11〜GSnmがマトリクス状に配列される。図では画素アレイ1における4隅のカラー画素ユニットGS11、GS1n、GSm1、GSnmのみを示し、他は省略している。
この様な画素アレイ1に対して、映像信号線駆動回路2、走査線駆動回路3及びデューティ制御回路4が設けられる。映像信号線駆動回路2には、水平クロックHCK、水平スタート信号HST、及び映像信号(Video)が入力される。映像信号線駆動回路2はこれらの信号に基づいて、画素アレイ1の各列に対して配設された映像信号線SIGに対して、各水平期間毎に映像信号を与える。映像信号線SIGとしては、列方向に並ぶR画素回路10Rに対する映像信号線SIG−R、列方向に並ぶB画素回路10Bに対する映像信号線SIG−B、列方向に並ぶG画素回路10Gに対する映像信号線SIG−Gが設けられる。カラー画素ユニットGSはn列であるため、画素アレイ1に対して、映像信号線SIG−R(1)〜SIG−R(n)、SIG−B(1)〜SIG−B(n)、SIG−G(1)〜SIG−G(n)が設けられることになり、映像信号線駆動回路2は、これらの映像信号線SIGに対してそれぞれ1水平期間毎に、列方向の各画素に応じたR映像信号、B映像信号、G映像信号を印加する。
走査線駆動回路3には、垂直走査クロックVCK、垂直スタート信号VST、ランプ信号、及び基準電圧Vrefが与えられる。ランプ信号は、例えば1水平期間の周期で電圧値が0から最大値に増加する鋸歯波状信号とされる。走査線駆動回路3はこれらの信号に基づいて、画素アレイ1の各行に対して配設された走査線WSに走査パルスを与え、また電圧印加線LVcsを駆動する。画素アレイ1はm行の画素が構成されることから、走査線WSとしては走査線WS(1)〜WS(m)が設けられ、また電圧印加線LVcs(1)〜LVcs(m)が設けられる。走査線駆動回路3は、1フレーム期間内において、1水平期間毎に走査線WS(1)〜WS(m)を順次選択する走査パルスを印加する。各画素回路10(10R、10B、10G)には、それぞれ対応する行の走査線WSからの走査パルスと、電圧印加線LVcsからの電圧Vcsが与えられる。
デューティ制御回路4には、垂直走査クロックVCK、垂直スタート信号VSTb、バイアス電位VbG,VbB,VbR及び電源電位Vccが与えられる。デューティ制御回路4はこれらの信号や電位に基づいて、画素アレイ1の各行に対して走査線WSと並行に配設された制御線LVbにデューティ信号を与える。画素アレイ1はm行の画素が配列されることから、制御線LVbとしては制御線LVb(1)〜LVb(m)が設けられる。デューティ制御回路4は、1フレーム期間内において、1水平期間毎に制御線LVb(1)〜LVb(m)に順次デューティ信号を出力する。このデューティ信号は1フレーム期間内で予め定められた発光期間にバイアス電位VbG,VbB,VbRとなり、非発光期間に固定電位(Vcc)になる。換言すると、デューティ信号は1フレーム期間における発光期間の割合(デューティ)を制御するものである。このデューティは外部から入力される垂直スタート信号VSTbによって設定される。デューティが小さくなるほど発光期間が短くなりいわゆるインパルス発光に近づく。周知のように、CRTは原理的にインパルス駆動であり、この為に動画特性が優れている。本発明はアクティブマトリクス型の表示装置で擬似的にこのインパルス駆動を実現するため、デューティ制御回路4を設けている。例えばデューティを発光期間と非発光期間で50対50とすることにより、動画特性を改善することが出来る。
制御線LVb(1)〜LVb(m)は各々RGB毎に分かれたバス配線になっている。例えば第1の制御線LVb(1)は実際には3本に分かれており、画素回路10R,10B,10Gでそれぞれ別のバイアス電位VbR,VbB,VbGを供給している。デューティ信号のデューティは各画素回路10R,10B,10Gで共通であるが、そのバイアス電位VbR,VbB,VbGは異なっている。RGB各画素毎にバイアス電位を別個に設定することで、ホワイトバランスの調整を可能にしている。この様に画素アレイ1のR画素回路10Rに対しては発光期間中制御線LVbを介してバイアス電位VbRが与えられ、画素回路10Bに対してはバイアス電位VbBが与えられ、画素回路10Gに対してはバイアス電位VbGが与えられる。この他画素アレイ1の各画素回路10(10R,10B,10G)に対しては、電源電位Vccとカソード電位Vkが与えられる。
図2は、画素回路10の具体的な構成を示す画素回路図である。画素回路10は基本的に各色の画素回路10R,10B,10Gで共通となっている。この画素回路10は発光素子ELを駆動する回路が3つのP型トランジスタT1,T2,T3と1つの容量Csで形成されている。第1のトランジスタT1(以下、サンプリングトランジスタT1)は、そのゲートが映像信号取り込み制御のための走査線WSに接続される。またドレインには映像信号線SIGが接続され、ソースには容量Csの一端と第3のトランジスタT3(以下、駆動トランジスタT3)のゲートが接続される。この駆動トランジスタT3のゲートをノードNAとして示している。容量Csの他端には、電圧印加線LVcsが接続され、上記の走査線駆動回路3により電圧Vcsが印加される。
第2のトランジスタT2(以下、電流源トランジスタT2)のソースには電源Vccのラインが接続されている。また電流源トランジスタT2のゲートには制御線LVbが接続されており、デューティ制御回路4からデューティ信号が印加される。前述したように、このデューティ信号は発光期間に所定のバイアス電位Vbとなり、非発光期間に固定電位(例えばVcc)となる。電流源トランジスタT2のドレインは駆動トランジスタT3のソースと接続される。駆動トランジスタT3のドレインには発光素子ELのアノードが接続され、発光素子ELのカソードはカソード電源Vkのラインに接続される。
電流源トランジスタT2は、飽和領域で動作するように設定されており、定電流Ioを供給する。バイアス電位Vbは電流Ioが、駆動する発光素子ELで必要とされる電流値Ielとなるように設定される。例えば、輝度200nitを得るのに5nA必要なら、Io=5nAに設定する。駆動トランジスタT3がバイアス電位Vbによってオンとされる発光期間、定電流Ioが発光素子ELに駆動電流Ielとして流れ、発光素子ELが発光することになる。また駆動トランジスタT3がオフとされる非発光期間、デューティ信号がVccになり、駆動トランジスタT3がカットオフして定電流Ioの供給が絶たれる。これにより、発光素子ELは非発光状態になる。この様に本発明では、電流源トランジスタT2のゲートに印加されるデューティ信号をバイアス電位Vbと固定電位Vccとの間で切換えることにより、発光素子ELの発光期間と非発光期間を制御している。
図3に、図2の画素回路10の動作原理を示す。まず時点tm1において、走査線WSの走査パルスを低電位にすることで、サンプリングトランジスタT1をオン状態にする。すると映像信号線SIGより映像信号が容量Csに充電されて、ノードNAの電位は映像信号電位Vsとなる。なお、このサンプリングトランジスタT1がオン状態の間は、電圧印加線LVcsの電圧Vcsは基準電位Vrefに固定される。基準電圧Vrefは通常グランドレベルに設定される。即ち走査線WSの走査パルスが低電位とされている期間tm1〜tm2は、映像信号の書込期間であり、基準電圧Vrefがグランドレベルであることで、ノードNAの電位を映像信号電位Vsとする期間である。
時点tm2で走査線WSが高電位になることでサンプリングトランジスタT1がオフとされる。同時に時点tm2から電圧印加線LVcsの電圧Vcsは、電圧値を基準電圧VrefからVrまで時間的に増加させるランプ信号電圧とする。このランプ信号の周期は、1フレーム期間より十分短く設定する。例えば、1水平周期(1H)が適当である。電圧Vcsの増加に伴い、ノードNAの電位は容量Csの電荷保持により、信号電位VsからVs+Vrまで上昇する。この間において、ノードNAの電位が駆動トランジスタT3の閾値電圧Vthに到達すると、駆動トランジスタT3が遮断され、発光素子ELへの電流供給は停止される。その時点まで、つまり駆動トランジスタT3がオンとされている間は、電流源トランジスタT2とバイアス電位Vbにより決定される一定電流Ioが発光素子ELに流れることになる。期間tm2〜tm3にこのような動作が行われるが、期間tm3〜tm4、期間tm4〜tm5も同様の動作が行われる。即ち例えば1フレーム内の1水平期間(tm1〜tm2)において映像信号電位Vsの書込が行われた後は、1フレーム期間内で後続する各水平期間に、ランプ信号による電圧Vcsの時間的増加に応じて期間tm2〜tm3と同様の動作が行われることになる。
ここで、駆動トランジスタT3がオンになっている時間Tonは、上述した式1のとおり、Ton=(Vth/Vr)・Th+(Vcc−Vs)/Vr・Thで表現され、電圧Vr、即ちランプ信号振幅が十分大きければ、駆動トランジスタT3の閾値電圧Vthの変動には、ほとんど左右されない。つまり、MOSトランジスタの閾値電圧変動ΔVthは±10mV程度であることから、ランプ信号振幅Vrを十分大きく、例えば1V程度にすることで、閾値電圧変動ΔVthを、その1%程度に抑え込むことが可能であり、オン時間Tonが閾値電圧変動ΔVthによって大きく影響を受けるものとはならない。結局、人間が視認する明るさYは、 Y=Io・Tonとなり、階調はTonで制御される。そしてこのようにオン時間Tonで階調制御しているので、ランプ信号振幅Vrを大きく設定すれば、各画素での駆動トランジスタT3の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。
そしてこの画素回路10の場合、発光素子ELは発光期間中、定電流Ioにより駆動されるので、劣化は定電圧駆動する場合に比べて小さいものとできる。つまり先に述べた図11に沿っていえば、初期に図11(b)の<A>点の輝度が得られていたときに、経時劣化によっては輝度は<B>点までしか下がらず、<C>点まで劣化してしまう従来の画素回路に比べて劣化の度合いが小さい。これによって長寿命化が実現される。
図4は、図1に示した表示装置の1フレームにおける動作を模式的に表している。図示を簡略化する為、1フレームは5個の水平期間(5H)で構成されている。なお実際には数百の水平期間で1フレームが構成されている。図示を簡略化する為、最初の画素行の動作を1フレームにわたって表している。二番目の行以下、順次1Hずつシフトしながら一番目の画素行と同様の走査を繰り返す。まず走査線WS(1)に走査パルスが印加され、画素容量に映像信号が書き込まれる。この最初の1H期間は図3のtm1からtm2の書き込み期間に相当する。その後制御線LVb(1)にデューティ信号が印加される。このデューティ信号は図示の例ではデューティオンが50%でデューティオフが50%となっている。デューティオンの間デューティ信号はバイアス電位に保持される。したがって発光素子には駆動電流Iel(1)が1H毎に流れ、発光状態となる。即ちデューティ信号のデューティオンの期間が発光期間を規定している。その後デューティオフになるとデューティ信号は所定の固定電位となり、電源トランジスタT2がオフし、発光素子ELに駆動電流Iel(1)が流れない。したがってデューティ信号のデューティオフの期間が非発光期間を規定している。図のタイミングチャートから明らかなように、発光素子は1フレームの間常に発光しているのではなく、デューティオンの期間だけ発光している。したがってCRTと同じようなインパルス駆動となり、動画特性を向上することが出来る。仮にアクティブマトリクス型の液晶ディスプレイのように1フレームにわたって常時発光素子を点灯すると、残像効果が現れ、フレーム間で画像に尾が引いたような状態が現れ、動画特性を損なう。
図5は、図1に示した走査線駆動回路3の具体的な構成例を示す回路図である。走査線駆動回路3は、画素アレイ1の各行に対応してレジスタ31(1)〜31(m)によるm段のシフトレジスタで形成される。レジスタ31(1)には垂直スタートパルスVSTが入力されるとともに、各レジスタ31(1)〜31(m)は、水平期間周期の垂直走査クロックVCKに従って、垂直スタートパルスVSTを出力すると共に後段のレジスタに送る。各レジスタ31(1)〜31(m)に対しては、レベルシフト回路32,バッファアンプ33,スイッチ34,36、インバータ35が設けられている(図ではレジスタ31(1)に対応する部分のみ示している)。レジスタ31(1)から出力されたパルスはレベルシフト回路32でレベルシフトされ、例えば低電位0V、高電位6Vの走査パルスとされる。そしてバッファアンプ33を介して走査線WS(1)に出力される。続く各レジスタ31(2)〜31(m)に対しても、同様の回路で走査線WS(2)〜WS(m)に走査パルスが出力されることで、上記図4のように、各行が順次選択された走査パルスが画素アレイ1に与えられる。また、端子37には上述したように振幅Vrで、1水平期間を1周期としたランプ信号が入力されている。さらに端子38には、例えばグランド電位(0V)としての基準電圧Vrefが与えられている。スイッチ34はレベルシフト回路32からの走査パルスが制御パルスとして与えられてオン/オフされる。またスイッチ36は、インバータ35による走査パルスの反転信号が制御パルスとして与えられてオン/オフされる。ここでスイッチ34,36は、それぞれ制御パルスが高電位のときにオンとされる。従って、走査線WSの走査パルスが低電位の期間は、電圧印加線LVcsに基準電圧Vrefが与えられ、走査線WSの走査パルスが低電位の期間は、電圧印加線LVcsにランプ信号が与えられることになり、画素回路10の容量Csの他端に与えられる電圧Vcsは、図3に示したようになる。
図6は、図1に示したデューティ制御回路4の具体的な構成例を示す回路図である。基本的には、図5に示した走査線駆動回路3と同様な構成となっており、1ライン分のみを表してある。図示するようにデューティ制御回路4の1ライン分は、シフトレジスタ41とレベルシフタ42とスイッチ44,46とインバータ45とで構成され、制御線LVb(1)にRGB毎に分かれたデューティ信号を出力する。シフトレジスタ41は垂直クロック信号VCKに応じて動作し、垂直スタート信号VSTbを1ライン毎に転送してレベルシフタ42に出力する。スタート信号VSTbは外部から供給され、デューティ信号のデューティ比を規定している。レベルシフタ42はシフトレジスタ41から出力された信号をレベルシフトして、スイッチ44,46のオンオフを制御する。デューティオンのときスイッチ44がオンする一方スイッチ46はインバータ45を介してオフになる。この結果制御線LVb(1)には外部から供給されたバイアス電位VbR,VbG,VbBがそれぞれ出力される。この後デューティオフになるとスイッチ44がオフになる一方スイッチ46がインバータ45を介してオンになる。これにより制御線LVb(1)にはスイッチ46を介して電源電位Vccが供給される。
ここで図1に示した各画素回路10R,10B,10Gは、それぞれ対応する色の発光素子に対して定電流駆動を行う訳であるが、バイアス電圧Vbは、それぞれR,B,Gに対して個別に設定される。即ちR画素回路10Rではバイアス電圧VbRが設定されて定電流IRの値が決められる。B画素回路10Bではバイアス電圧VbBが設定されて定電流IBの値が決められる。G画素回路10Gではバイアス電圧VbGが設定されて定電流IGの値が決められる。このように色毎にバイアス電位を設定することで、カラー表示の際のホワイトバランス調整でピーク電流を設定できる。従って、ホワイトバランス調整ではトランジスタサイズを物理的に調整することなく、外部からの電気的な調整を直流電位で設定できることになるため、映像信号のダイナミックレンジを色毎に設定する必要がなく、外部回路を簡略化できる。また、パネル毎Oに生じるトランジスタ特性バラツキによる補正も外部バイアス電源電位を変更することで容易に対応できる。また発光効率や色の見え方は、R、B、G各色で異なるが、それに応じた調整もバイアス電圧VbR、VbB、VbGの設定で可能となる。さらには発光素子ELとしての薄膜の材料などによっても発光効率が変動するが、それに対する調整も可能である。一例として、例えば電流IRは1.8nA、電流IBは3nA、電流IGは5nAなどに調整することが考えられる。
図7は、画素回路の他の実施形態を示す回路図である。図示の画素回路10は例えばMOSプロセスで形成される回路であり、発光素子ELを駆動する回路は、N型のサンプリングトランジスタT1、P型の電流源トランジスタT2、N型の駆動トランジスタT3と、1つの容量Csで構成されている。これらのトランジスタT1,T2,T3は、例えば結晶ケイ素を素子領域とする電界効果トランジスタである。MOSプロセスでは結晶ケイ素基板(シリコンウェハ)上に不純物添加、拡散を行い、ポリシリコン膜、酸化膜、層間絶縁膜などを成膜していくことでトランジスタを形成し、また素子間の配線のためのアルミニウムまたは銅などによる金属配線膜を形成して主要な回路を構成する。本発明の画素回路の場合、図7に示したようにトランジスタT1,T2,T3及び容量Csがシリコンウェハ上にMOSプロセスを用いて形成すると共に、金属配線膜が形成される。各層の間はコンタクトとして層間プラグCTが形成されて電気的に接続される。そして最上層としてアノード電極、有機EL薄膜及びカソード電極が蒸着形成され、発光素子となる。
サンプリングトランジスタT1は、そのゲートが映像信号取り込み制御のための走査線WSに接続される。またドレインには映像信号線SIGが接続され、ソースは容量Csの一端と駆動トランジスタT3のゲート、即ちノードNAに接続される。容量Csの他端には、電圧印加線LVcsが接続され、図1の走査線駆動回路3により電圧Vcsが印加される。電流源トランジスタT2のソースには電源Vccのラインが接続され、ゲートには電流調整用バイアス電源Vbのラインが接続される。またドレインは駆動トランジスタT3のドレインおよび発光素子ELのアノードと接続される。駆動トランジスタT3のソースは固定電位Vloのラインが接続される。発光素子ELのカソードにはカソード電源Vkのラインが接続される。電流源トランジスタT2は、飽和領域で動作するように設定されており定電流Ioを流す。バイアス電位Vbは電流Ioが、駆動する発光素子ELで必要とされる電流値となるように設定される。例えば、輝度200nitを得るのに5nA必要なら、Io=5nAと設定する。この場合、駆動トランジスタT3と発光素子ELは並列とされている。従って、駆動トランジスタT3がオフとされる期間、定電流Ioが、発光素子ELに電流Ielとして流れ、発光素子ELが発光することになる。駆動トランジスタT3がオンである期間は定電流Ioは、電流Itとして固定電位VIo側に流れ込むことになる。
図8により回路動作を説明する。まず、時点tm1で走査線WSを高電位にすることで、NチャンネルのサンプリングトランジスタT1をオン状態にする。すると映像信号線SIGよりアナログ映像信号電位Vsが容量Csに充電されてノードNAの電位はVsとなる。この期間tm1〜tm2で与えられる映像信号の書込期間、つまりサンプリングトランジスタT1がオン状態の間は、電圧印加線LVcsからの電圧Vcsは基準電位Vref(例えばグランドレベル)に固定される。
時点tm2で走査線WSが低電位になることでサンプリングトランジスタT1がオフとされる。同時に時点tm2から電圧印加線LVcsの電圧Vcsは、電圧値を基準電圧VrefからVrまで時間的に増加させるランプ信号電圧とする。このランプ信号の周期は、1フレーム期間より十分短く設定する。例えば、1水平周期(1H)が適当である。電圧Vcsの増加に伴い、ノードNAの電位は容量Csの電荷保持により、信号電位VsからVs+Vrまで上昇する。この間において、ノードNAの電位が駆動トランジスタT3の閾値電圧Vthに到達すると、駆動トランジスタT3が導通される。この導通時点までは、電流源トランジスタT2とバイアス電位Vbにより決定される定電流Ioが発光素子ELに流れる。駆動トランジスタT3が導通した後は、駆動トランジスタT3の導通時のオン抵抗は発光素子ELのオン抵抗よりも十分小さいため、電流源トランジスタT2より供給される電流Ioは、駆動トランジスタT3を介して固定電位Vloに流れ込み、発光素子ELへは、殆ど流れないことになる。期間tm2〜tm3にこのような動作が行われるが、期間tm3〜tm4、期間tm4〜tm5も同様の動作が行われる。即ち例えば1フレーム内の1水平期間(tm1〜tm2)において映像信号電位Vsの書込が行われた後は、1フレーム期間内で後続する各水平期間に、ランプ信号による電圧Vcsの時間的増加に応じて期間tm2〜tm3と同様の動作が行われることになる。
ここで、駆動トランジスタT3がオフとされて発光素子ELに電流が流れている時間Tonは、
Ton=(Vth/Vr)・Th+(Vlo−Vs)/Vr・Th・・・(式3)
となる。ただしVthは駆動トランジスタT3の閾値電圧、Vrはランプ振幅、Thはランプ信号周期、Vloは駆動トランジスタT3のソース電圧、Vsは映像信号電圧である。
そしてこの時間Tonは、電圧Vr、即ちランプ信号振幅が十分大きければ、駆動トランジスタT3の閾値電圧Vthの変動には、ほとんど左右されない。つまり、MOSトランジスタの閾値電圧変動ΔVthは±10mV程度であることから、ランプ信号振幅Vrを十分大きく、例えば1V程度にすることで、閾値電圧変動ΔVthを、その1%程度に抑え込むことが可能であり、オン時間Tonが閾値電圧変動ΔVthによって大きく影響を受けるものとはならない。結局、人間が視認する明るさYは、Y=Io・Tonとなり、階調はTonで制御される。そしてこのようにオン時間Tonで階調制御しているので、ランプ信号振幅Vrを大きく設定すれば、各画素での駆動トランジスタT3の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。そしてこの画素回路10の場合、発光素子ELは発光期間中、定電流Ioにより駆動されるので、上述した第1の実施の形態と同様、発光素子ELの劣化は定電圧駆動する場合に比べて小さいものとできる。
この第2の実施の形態においても、第1の実施の形態と同様の効果、即ち少素子、長寿命、高精細かつ高画質である有機EL表示装置を実現できる。また、この図7の画素回路10は図1の各画素回路10R、10B、10Gとしての構成であるが、バイアス電圧Vbがデューティ制御されて動画特性が改善し、且つバイアス電圧Vbが色毎に独立して設定されることでホワイトバランス調整等ができ、外部回路の簡略化や各種調整の容易性が得られることも第1の実施の形態と同様である。この場合のデューティ制御回路4については図6とほぼ同様の構成でよく、走査線駆動回路3については図5とほぼ同様の構成でよい。但しこの第2の実施の形態ではサンプリングトランジスタT1がN型であるため、走査線WSに与える走査線パルスは第1の実施の形態の走査パルスに対して反転したものとなる。そして、その走査パルスの高電位期間にスイッチ36がオンとされ、また低電位期間にスイッチ34がオンとされる構成となる。
本発明にかかる表示装置の全体構成を示すブロック図である。 図1に示した表示装置を構成する画素回路の実施形態を示す回路図である。 図2に示した画素回路の動作説明に供するタイミングチャートである。 図1に示した表示装置の動作説明に供するタイミングチャートである。 図1に示した表示装置に含まれる走査線駆動回路の具体例を示す回路図である。 図1に示した表示装置に含まれるデューティ制御回路の具体例を示す回路図である。 画素回路の他の実施形態を示す回路図である。 図7に示した画素回路の動作説明に供するタイミングチャートである。 従来の画素回路の一例を示す回路図である。 図9に示した従来の画素回路の動作説明に供するタイミングチャートである。 同じく従来の画素回路の動作説明に供するグラフである。
符号の説明
1・・・画素アレイ、2・・・映像信号線駆動回路、3・・・走査線駆動回路、4・・・デューティ制御回路、10R,10B,10G・・・画素回路、T1,T2,T3・・・トランジスタ、Cs・・・容量

Claims (7)

  1. 信号線と走査線とが交差する部分に形成される画素回路がマトリクス状に配置されて成る画素アレイと、各走査線に並行する制御線に接続したデューティ制御回路とを含む表示装置であって、
    各画素回路は、発光素子と、第1、第2及び第3のトランジスタと容量とを含み、前記発光素子が前記第1、第2、第3のトランジスタ及び前記容量により発光駆動され、
    前記デューティ制御回路は、発光期間に所定のバイアス電位となり非発光期間に固定電位となるデューティ信号を各制御線に出力し、
    前記第1のトランジスタのゲートに前記走査線が接続され、
    前記第1のトランジスタのソース/ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第3のトランジスタのゲートとが接続され、
    前記容量の他端には時間的に増減するランプ信号が印加され、
    前記第2のトランジスタのゲートは前記制御線を介して前記デューティ制御回路に接続され、
    前記第2のトランジスタのソース/ドレインの一方は電源に接続され、他方は前記第3のトランジスタのソース/ドレインの一方に接続されており、
    前記第1のトランジスタは、前記走査線から供給される走査パルスに応じて導通し、
    前記容量は、前記第1のトランジスタが導通した時前記信号線から供給される映像信号が書き込まれ、
    前記第2のトランジスタは、そのゲートが前記制御線を介してバイアス電位に有るとき駆動電流を供給する一方、固定電位にあるときカットオフし
    前記発光素子のアノードは、前記第2のトランジスタのソース/ドレインの他方と前記第3のトランジスタのソース/ドレインの一方とに接続されており、
    前記第3のトランジスタは、前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて動作し、前記第2のトランジスタから供給された駆動電流を前記発光素子と前記第3のトランジスタとに流して発光を行なうことを特徴とする表示装置。
  2. 前記第2のトランジスタは、発光期間中ゲートに印加された前記バイアス電位に応じて飽和領域で動作し、定電流源として一定の駆動電流を前記発光素子に供給する請求項1記載の表示装置。
  3. 前記第3のトランジスタは、前記ランプ信号と前記映像信号によりスイッチング動作し、前記映像信号のレベルに応じた時間だけ前記駆動電流を前記発光素子に流す請求項1記載の表示装置。
  4. 各画素回路は、赤色、緑色又は青色で発光する発光素子のいずれかを含み、
    前記デューティ制御回路は、各色の発光素子に対して異なるレベルの駆動電流を供給するため、各色毎に前記バイアス電位を別個に設定できる請求項1記載の表示装置。
  5. 前記ランプ信号は、前記第1のトランジスタが導通状態にあるときは所定の基準電位に設定され、前記第1のトランジスタが非導通状態にあるときは、1フレーム周期より十分高速な周期で増減を繰り返す請求項1記載の表示装置。
  6. 前記第1、第2及び第3のトランジスタは、結晶珪素を素子領域とする電界効果トランジスタである請求項1記載の表示装置。
  7. 信号線と走査線とが交差する部分に形成される画素回路がマトリクス状に配置されて成る画素アレイと、各走査線に並行する制御線に接続したデューティ制御回路とを含み、
    各画素回路は、発光素子と、第1、第2及び第3のトランジスタと容量を含み、前記発光素子が前記第1、第2、第3のトランジスタ及び前記容量により発光駆動され、
    前記デューティ制御回路は、発光期間に所定のバイアス電位となり非発光期間に固定電位となるデューティ信号を各制御線に出力し、
    前記第1のトランジスタのゲートに前記走査線が接続され、
    前記第1のトランジスタのソース/ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第3のトランジスタのゲートとが接続され、
    前記容量の他端には時間的に増減するランプ信号が印加され、
    前記第2のトランジスタのゲートは前記制御線を介して前記デューティ制御回路に接続され、
    前記第2のトランジスタのソース/ドレインの一方は電源に接続され、他方は前記第3のトランジスタのソース/ドレインの一方に接続されている表示装置の駆動方法であって、
    前記走査線に走査パルスを供給して、前記第1のトランジスタを導通させ、
    前記信号線から映像信号を供給し、前記第1のトランジスタが導通した時前記映像信号を前記容量に書き込み、
    発光期間中前記第2のトランジスタのゲートをバイアス電位に保持して駆動電流を供給する一方、非発光期間中前記第2のトランジスタのゲートを固定電位に保持してカットオフし、
    前記発光素子のアノードは、前記第2のトランジスタのソース/ドレインの他方と前記第3のトランジスタのソース/ドレインの一方とに接続されており、
    前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて前記第3のトランジスタを動作させ、前記第2のトランジスタから供給された駆動電流を前記発光素子と前記第3のトランジスタとに流して発光を行なうことを特徴とする表示装置の駆動方法。
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