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JP4797555B2 - 表示装置及びその駆動方法 - Google Patents

表示装置及びその駆動方法 Download PDF

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Description

本発明は、信号線と走査線が交差する部分にRGB3色の画素回路がマトリクス状に配置されてなるアクティブマトリクス型のカラー表示装置に関する。より詳しくは、有機エレクトロルミネッセンス素子(有機EL素子)などの発光素子をRGB画素に用いたカラー表示装置及びその駆動方法に関する。
国際公開01/54107号 特開2004−246320
近年、フラットパネルディスプレイ(FPD)として有機EL表示装置に関心が高まっている。現在、FPDでは液晶表示装置(LCD)が主流を占めているが、液晶表示装置は自発光デバイスではないので、バックライトや偏光板などの他部材を必要とする。このため、表示装置の厚みが増したり、輝度が不足するなどの事情が避けられない。これに対して有機EL表示装置は自発光デバイスであり、バックライトなど他部材が原理的に不要で、薄型化や高輝度の実現性などの点でLCDと比較して有利である。特に、各画素にトランジスタなどのスイッチング素子を形成したアクティブマトリクス型有機EL表示装置では、各画素をホールド点灯することで消費電流を低く抑えることができ、大画面化および高精細化が比較的容易に行えることから盛んに開発が進められており、次世代FPDの主流になると期待されている。
また、近年ではデジタルスチルカメラ、デジタルカムコーダーなどに代表される個人用撮影機器が発達しており、それらのファインダー表示素子として、結晶珪素基板上に画素回路および駆動回路が形成されたLiquid Crystal on Silicon所謂LCOSあるいは高温または低温多結晶シリコンLCDが用いられている。LCDを用いたファインダー素子では、透過型ではバックライトが、反射型ではフロントライトが必要であり、必然的にモジュール厚が増してしまい、機器の薄型化に不利となる。また、個人用撮影機器の小型化とともにファインダー自体も小型され、それに伴い画素自体も微細化される傾向にあり、透過型LCDでは開口部が十分にとれず、性能限界に近づきつつある。反射型ではLCOSが主流になりつつあるが、やはり照明系は必要であり、機器の薄型化に寄与しない。一方、有機ELをビューファインダー表示素子として用いた場合には、自発光であるのでLCDのような照明系を必要せず、機器の薄型化に寄与できる。また、有機ELの素子構造として上面発光の素子を用いることで、開口率も性能上十分な値を確保できる。
また、近年ではビューファインダーも高精細化の道をたどりつつあり、QVGA(Quarter Video Graphics Array:320×240画素)からVGA(Video Graphics Array:640×480画素)、さらにはSVGA(Super Video Graphics Array:800×600画素)やXGA(Extended Graphics Array:1024×768画素)対応への要求が機器メーカーから出ている。これらの高精細化の要求に対応するには、LCOSのようにMOSプロセスを用いるのは当然のこととして、さらに画素回路の素子数を減少させる必要がある。
一般的に有機ELを駆動する画素回路では、トランジスタの閾値変動やトランスコンダクタンス変動を補償する機構が必要で、様々な技術が提案されている。しかし、これらの回路の大部分は、トランジスタ数が5個程度と多い。また、MOSプロセスによりトランジスタを形成した場合には、MOSトランジスタの移動度が約300〜600cm/V・sと大きく、高精細な微小画素を駆動する場合には、電流供給能力が大きすぎる。MOSプロセスによくフィットし、且つ素子数が少ない画素回路としては、上記特許文献1に記載された回路が知られている。この画素回路は2個のトランジスタと1個の容量で形成されている。
以下、この従来の画素回路について図面を用いて説明する。図12は従来の画素回路を示し、また図13は図12の回路の動作タイミングを示している。回路構成としては、トランジスタは全てP型で構成されており、サンプリングトランジスタT11のゲートに映像信号の取り込み制御を行う走査線WSが接続され、ソースには映像信号線SIGが、ドレインには容量Csの一端と駆動トランジスタT12のゲートが接続される。駆動トランジスタT12のソースには電源Vccが与えられ、ドレインには発光素子ELのアノード電極が接続される。発光素子ELのカソード電極はカソード電源Vkのラインに接続される。容量Csの他端には、電圧Vcsの供給ラインLVcsが接続される。
この画素回路の動作は、図13の時点tm1で、走査線WSの走査パルスを低電位にすることでサンプリングトランジスタT11をオンにする。これにより、容量Csの一端であるノードNAの電位を映像信号電位に設定する。即ち映像信号線SIGによって与えられる信号電圧Vsを容量Csに書き込む。このとき、容量Csに電圧Vcsを供給するラインLVscは、ある基準電位Vrefに固定される(Vcs=Vref)。
時点tm2で走査線WSの走査パルスが高電位とされ、サンプリングトランジスタT11がカットオフされる。この時点tm2で、ラインLVcsから容量Csに与えられる電圧Vcsは、基準電位Vrefから最高電位Vrまで時間的に増加するランプ信号とされる。このランプ信号の周期は1フレームより十分短く、通常1水平期間に設定される。このとき、容量Csの容量カップリングにより、ランプ信号による電圧Vcsの増加に伴ってノードNAの電位、即ち駆動トランジスタT12のゲート電圧は、信号電圧VsからVs+Vrまで増加することになる。この電圧増加期間中において、ある時点でノードNAの電位が駆動トランジスタT12のカットオフ電圧(閾値電圧Vth)に到達する。すると、駆動トランジスタT12は遮断され、発光素子ELへの電流Ielの供給は停止される。その時点まで、つまり駆動トランジスタT12が導通している間は、駆動トランジスタT12を介して発光素子ELに電流Ielが供給されるため、発光素子ELは発光している。期間tm2〜tm3にこのような動作が行われるが、期間tm3〜tm4、期間tm4〜tm5も同様の動作が行われる。即ち例えば1フレーム内の1水平期間(tm1〜tm2)において映像信号電位Vsの書込が行われた後は、そのフレーム内の後続する各水平期間でランプ信号によって期間tm2〜tm3と同様の動作が行われることになる。なお、駆動トランジスタT12は線形領域で動作しておりスイッチング素子として用いられているため、駆動トランジスタT12がオンしている期間は、電源Vccと発光素子ELのアノードが直結されており、いわゆる定電圧駆動となっている。
ここで、駆動トランジスタT12がオンしている時間Tonは、ランプ信号波形が直線的に増加するとして、以下の式で表現される。
Ton=(Vth/Vr)・Th+(Vcc−Vs)/Vr・Th ・・・(式1)
但しVthは駆動トランジスタT12の閾値電圧、Vrは電圧Vcsの振幅、Vccは電源電圧、Vsは映像信号電位、Thは一水平期間の周期を表す。駆動トランジスタT12がオンしている時間Tonは、発光素子ELが発光する期間であり、つまり発光素子ELは、例えば1水平期間(1H)内において、ノードNAに与えられる映像信号電圧Vsに応じた時間だけ発光することになる。このように発光素子ELが映像信号電圧Vsに応じた時間だけ発光することで階調制御される。
ところで一般にトランジスタの閾値電圧Vthは経時変動する。ここで、閾値電圧Vthが±ΔVthだけ変動すると、
Ton=((Vth±ΔVth)/Vr)・Th+(Vcc−Vs)/Vr・Th
・・・(式2)
となり、駆動トランジスタT12のオン時間Tonが変動してしまう。ところが、MOSトランジスタの閾値電圧変動ΔVthは±10mV程度であることから、ランプ信号振幅Vrを十分大きく、例えば1V程度にすることで、閾値電圧変動ΔVthを、その1%程度に抑え込むことが可能であり、実用上問題無い。つまりオン時間Tonが閾値電圧変動ΔVthによって大きく影響を受けるものとはならない。また、オン時間Tonにより階調制御しているので、ランプ信号振幅Vrを大きく設定すれば、各画素での駆動トランジスタT12の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。
しかしながら、図12のような従来回路では、発光時には発光素子ELに定電圧が印加される。一般に有機EL素子を駆動する際、定電流駆動のほうが定電圧駆動に比較して、有機EL寿命が長い。これを図14を用いて説明する。図14(a)は有機ELの電流−電圧特性(I−V曲線)を示し、図14(b)は電流−輝度特性(I−L曲線)を示している。まず図14(a)のI−V曲線であるが、初期の特性は実線のようになるが、経時劣化により破線のようになる。すると初期には、電圧Voで電流Ioであったものが、経時劣化でΔIだけ電流が低下する。すなわち、ある定電圧Voで駆動した場合には、ΔIだけ電流が劣化する。次に図14(b)のI−L曲線を見ると、初期の特性は実線のようになるが、経時劣化により破線のようになる。すると定電流駆動している場合には、初期の<A>点から<B>点までの経時劣化で収まるが、定電圧駆動の場合には図14(a)に見られたようにΔIだけ電流が劣化するので、I−L劣化は<C>点まで進み、劣化度合いが大きい。このことから、有機EL表示装置の長寿命化のためには定電流駆動が望ましいものとなるが、図12で示した従来回路では定電流駆動は不可能である。
また図12で示した画素回路以外で、ランプ信号を用いてトランジスタ特性バラツキの影響を緩和する画素回路が上記特許文献2に記載されているが、その画素回路は低温多結晶シリコンの特性を基にしているため、基本回路の素子数が7トランジスタ+1容量と多く、高精細な画素には不向きである。
上述した従来の技術の課題に鑑み、本発明は少ない素子数で定電流駆動を実現可能な表示装置及びその駆動方法を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、信号線と走査線とが交差する部分に形成されるカラー画素回路がマトリクス状に配置されて成る画素アレイと、各カラー画素回路にバイアス電圧を供給するバイアス回路とを含む表示装置であって、各カラー画素回路は、赤色、緑色及び青色が割り当てられた3個の発光素子と、該3個の発光素子に共通に設けられた1個の第1のトランジスタと、各色の発光素子に対応して設けられた3組の第2及び第3のトランジスタと、該3個の発光素子に共通に設けられた1個の容量とを含み、各色の発光素子を対応する組の第2及び第3のトランジスタと、共通の第1のトランジスタと、同じく共通の容量とにより発光駆動するため、前記第1のトランジスタのゲートに前記走査線が接続され、前記第1のトランジスタのソース/ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第3のトランジスタのゲートとが接続され、前記容量の他端には時間的に増減するランプ信号が印加され、前記第2のトランジスタのゲートは該バイアス回路に接続され、前記第2のトランジスタのソース/ドレインの一方は電源に接続され、他方は前記第3のトランジスタに接続されている。前記第1のトランジスタは、前記走査線から供給される走査パルスに応じて導通し、前記容量は、前記第1のトランジスタが導通した時前記信号線から供給される映像信号が書き込まれ、前記第2のトランジスタは、そのゲートに前記バイアス回路からバイアス電圧が印加されているときに駆動電流を供給し、前記第3のトランジスタは、前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて動作し、前記第2のトランジスタから供給された駆動電流を対応する色の発光素子に流して発光を行なうことを特徴とする。
好ましくは、前記第2のトランジスタは、そのゲートに印加された前記バイアス電圧に応じて飽和領域で動作し、定電流源として一定の駆動電流を対応する色の発光素子に供給する。又前記第3のトランジスタは、前記ランプ信号と前記映像信号によりスイッチング動作し、前記映像信号のレベルに応じた時間だけ前記駆動電流を対応する色の発光素子に流す。又前記バイアス回路は、前記バイアス電圧の印加時間を色別に制御し、以って各色の発光素子に対して時分割で駆動電流を供給する。又前記バイアス回路は、各色の発光素子に対して異なるレベルの駆動電流を供給するため、各色毎に前記バイアス電圧のレベルを別個に設定できる。又前記ランプ信号は、前記第1のトランジスタが導通状態にあるときは所定の基準電位に設定され、前記第1のトランジスタが非導通状態にあるときは、1フレーム周期より十分高速な周期で増減を繰り返す。又前記第1、第2及び第3のトランジスタは、結晶珪素を素子領域とする電界効果トランジスタである。
本願発明は表示装置の駆動方法も包含している。即ち信号線と走査線とが交差する部分に形成されるカラー画素回路がマトリクス状に配置されて成る画素アレイと、各カラー画素回路にバイアス電圧を供給するバイアス回路とを含み、各カラー画素回路は、赤色、緑色及び青色が割り当てられた3個の発光素子と、該3個の発光素子に共通に設けられた1個の第1のトランジスタと、各色の発光素子に対応して設けられた3組の第2及び第3のトランジスタと、該3個の発光素子に共通に設けられた1個の容量とを含む表示装置の駆動方法であって、各色の発光素子を対応する組の第2及び第3のトランジスタと、共通の第1のトランジスタと、同じく共通の容量とにより発光駆動するため、前記第1のトランジスタのゲートに前記走査線が接続され、前記第1のトランジスタのソース/ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第3のトランジスタのゲートとが接続され、前記容量の他端には時間的に増減するランプ信号が印加され、前記第2のトランジスタのゲートは該バイアス回路に接続され、前記第2のトランジスタのソース/ドレインの一方は電源に接続され、他方は前記第3のトランジスタに接続されており、前記走査線に走査パルスを供給して、前記第1のトランジスタを導通させ、前記信号線に映像信号を供給して、前記第1のトランジスタが導通した時、前記容量に該映像信号を書き込み、前記第2のトランジスタのゲートに前記バイアス回路からバイアス電圧を印加して駆動電流を生成し、前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて前記第3のトランジスタを動作させ、以って前記駆動電流を対応する色の発光素子に流して発光を行なうことを特徴とする。
本発明によれば、直流バイアスで制御される定電流源トランジスタ(第2のトランジスタ)で生成される電流を信号値(アナログ映像信号電位)と時間的に増減するランプ信号を用いて、駆動トランジスタ(第3のトランジスタ)を制御することでトランジスタ特性バラツキの影響を受けづらい定電流パルス幅変調を行う。このようにして定電流駆動での有機EL薄膜の発光動作を行うことで、少素子の画素回路構成において長寿命化が実現でき、またトランジスタ特性バラツキの影響を受けにくいことや、少素子の画素回路構成により、高精細かつ高画質化に有利なものとなる。
特に本発明によれば、定電流源トランジスタ(第2のトランジスタ)及び駆動トランジスタ(第3のトランジスタ)はRGB各色の画素回路毎に設ける一方、映像信号をサンプリングする書き込みトランジスタ(第1のトランジスタ)とサンプリングされた映像信号を保持する容量は、各画素回路に共通に設ける。これにより画素アレイ全体としてトランジスタや容量などの素子数を削減することが出来る。即ち、画素回路を構成する素子の一部をRGB画素回路間で共用することで、素子数の節約を図っている。一方この様にして素子の共用化を図った画素アレイを駆動する場合には、RGB画素回路間で時分割駆動を行っている。具体的には、定電流源トランジスタのオンオフを制御するバイアス電圧の印加時間を色別に制御し、以って各色の発光素子に対して時分割で駆動電流を供給している。例えば1フレームをRGB画素別に3つのサブフィールド又はサブフレームに分け、サブフィールド又はサブフレーム毎にバイアス電圧を切り換え、以ってフィールドシーケンシャル駆動を実現している。
また上記バイアス電圧としては、R画素回路に対するR画素用バイアス電圧、G画素回路に対するG画素用バイアス電圧、B画素回路に対するB画素用バイアス電圧を、それぞれ個別に設定することで、R、G、Bの各色の発光効率や色の見え方に応じた適切な電流量を各有機EL薄膜に印加でき、高画質化を実現できると共に、バイアス設定によってホワイトバランス調整が可能となる。
また第1のトランジスタが導通している期間(つまり信号値の容量への書込期間)は、上記容量の他端には所定の基準電圧が印加されるが、この所定の基準電圧を、上記第3のトランジスタの閾値電圧を越える電圧とすることで、第1のトランジスタを確実に非導通状態(有機EL薄膜と直列の場合)、或いは導通状態(有機EL薄膜と並列の場合)とすることができ、サンプリング期間における有機EL薄膜の偽発光を防止できる。これにより高コントラストの有機EL表示装置を実現できる。
以下図面を参照して本発明の実施形態を詳細に説明する。図1は本発明にかかるアクティブマトリクス型のカラー表示装置の全体構成を示すブロック図である。本発明の表示装置では、画素アレイ1としてカラー画素回路10がm行×n列のマトリクス状に配列されている。1つのカラー画素回路10は、R(赤)画素回路10R、B(青)画素回路10B、G(緑)画素回路10Gと、これらRBG画素回路に共通する部分とで構成されている。この様なカラー画素回路10(11)〜10(nm)がマトリクス状に配列される。図では画素アレイ1における四隅のカラー画素回路10(11)、10(1n)、10(m1)、10(nm)のみを示し、他は省略している。
この様な画素アレイ1に対して、映像信号線駆動回路2、走査線駆動回路3及びバイアス回路4が設けられる。映像信号線駆動回路2には、水平クロックHCK、水平スタート信号HST及び映像信号(Video)が入力される。映像信号線駆動回路2はこれらの信号に基づいて、画素アレイ1の各列に対して配設された映像信号線SIGに対して、各水平期間毎に映像信号を与える。
映像信号線SIGはカラー画素回路10の各列に対応して設けられている。カラー画素回路10はn列である為、画素アレイ1に対して、映像信号線SIG(1)・・・SIG(n)が設けられることになり、映像信号線駆動回路2は、これらの映像信号線SIGに対してそれぞれ1水平期間毎に、列方向の各カラー画素回路10に応じた映像信号を印加する。その際、RGB3色に分かれた時分割駆動を行うため、映像信号Videoは予め信号処理され、フィールドシーケンシャルなデータ配列とされている。
走査線駆動回路3には、垂直走査クロックVCK,垂直スタート信号VST、ランプ信号、及び基準電圧Vrefが与えられる。ランプ信号は、例えば1水平期間の周期で電圧値が0から最大値に増加する鋸歯波状信号である。走査線駆動回路3はこれらの信号に基づいて、画素アレイ1の各行に対して配設された走査線WSに対して走査パルスを与え、また電圧印加線LVcsを駆動する。画素アレイ1はm行のカラー画素回路10が配列されていることから、走査線WSとしては走査線WS(1)〜WS(m)が設けられ、また電圧印加線LVcs(1)〜LVcs(m)が設けられる。走査線駆動回路3は、各サブフレーム期間内において、一水平期間毎に走査線WS(1)〜WS(m)を順次選択する走査パルスを印加する。この線順次走査を3個のサブフレームで3回繰り返すことにより、1フレームが表示される。各カラー画素回路10には、それぞれ対応する行の走査線WSから走査パルスが印加され、対応する電圧印加線LVcsからランプ信号Vcsが与えられる。
バイアス回路4は各カラー画素回路10に対して3種類のバイアス電圧VbR,VbB及びVbGを供給する。バイアス回路4によるこれら3種類のバイアス電圧VbR,VbB,VbGの供給タイミングは、フィールドシーケンシャル駆動に合わせて順次切換えられる。バイアス回路4はカラー画素回路10に含まれる画素回路10Rに対してバイアス電圧VbRを供給し、画素回路10Bに対してバイアス電圧VbBを供給し、画素回路10Gに対してバイアス電圧VbGを供給する。
画素アレイ1の各カラー画素回路10に対しては、電源電圧Vccとカソード電圧Vkが与えられる。
図2は、図1に示した表示装置の画素アレイ1に含まれる各カラー画素回路10の構成を示す回路図である。図示する様に、カラー画素回路10は信号線SIGと走査線WSとが交差する部分に形成されている。画素回路10は、赤色R、緑色G,青色Bが割り当てられた3個の発光素子EL−R、EL−G、EL−Bと、3個の発光素子EL−R、EL−G、EL−Bに共通に設けられた1個の第1のトランジスタT1と、各色の発光素子EL−R、EL−G、EL−Bに対応して設けられた3組の第2及び第3のトランジスタT2〜T7と、3個の発光素子EL−R、EL−G、EL−Bに共通に設けられた1個の容量Csとを含んでいる。図では、発光素子EL−Rと第2のトランジスタT2と第3のトランジスタT3とで画素回路10Rを構成している。また発光素子EL−Gと第2のトランジスタT4と第3のトランジスタT5とで画素回路10Gを構成している。さらに発光素子EL−Bと第2のトランジスタT6と第3のトランジスタT7とで画素回路10Bを構成している。一方第1のトランジスタT1と容量Csは各発光素子EL−R,EL−G,EL−Bに共通に設けられており、カラー画素回路10の共通部となっている。各色の発光素子は対応する組の第2及び第3のトランジスタと、共通の第1のトランジスタと、同じく共通の容量とにより発光駆動される。例えば画素回路10Rに着目すると、発光素子EL−Rを対応する組の第2トランジスタT2及び第3トランジスタT3と、共通の第1トランジスタT1と、同じく共通の容量Csとで発光駆動している。この為、第1のトランジスタT1のゲートに走査線WSが接続され、第1のトランジスタT1のソース/ドレインの一方に信号線SIGが接続され、他方に容量Csの一端と第3トランジスタT3のゲートとが接続され、容量Csの他端には、電圧印加線LVcsを介して時間的に増減するランプ信号が印加されている。また第2のトランジスタT2のゲートは、バイアス回路からバイアス電圧VbRが印加されている。第2のトランジスタT2のソース/ドレインの一方は電源Vccに接続され、他方は第3のトランジスタT3に接続されている。
第1のトランジスタT1は、走査線WSから供給される走査パルスに応じて導通し、容量Csは、第1のトランジスタT1が導通したとき信号線SIGから供給される映像信号が書き込まれる。第2のトランジスタT2は、そのゲートにバイアス回路からバイアス電圧VbRが印加されているときに駆動電流を供給する。第3のトランジスタT3は、容量Csに書き込まれた映像信号及び容量Csに印加されたランプ信号に応じて動作し、第2のトランジスタT2から供給された駆動電流を対応する発光素子EL−Rに流して発光を行う。発光素子EL−Gも同様にしてトランジスタT1,T4,T5及び容量Csによって発光駆動される。また発光素子EL−BもトランジスタT1,T6,T7及び容量Csによって同様に駆動される。この様に本発明では、3個の発光素子EL−R、EL−G、EL−Bを駆動する為、7個のトランジスタT1〜T7と1個の容量Csとでカラー画素回路10を構成している。これに対し単純に発光素子EL−R、EL−G、EL−B毎に画素回路を分けて駆動すると、1色当り3個のトランジスタと1個の容量を用いる為、RGB画素ユニットでは9個のトランジスタと3個の容量が必要になる。したがって本発明は1個のRGB画素回路当り、2個のトランジスタと2個の容量の節約となっている。
図3は、映像信号の処理内容を示すタイミングチャートである。この映像信号処理は、外部から入力された映像信号の通常のフォーマットを、本発明に従ったフィールドシーケンシャル駆動に適したフォーマットに変換するものである。この処理によって変換された映像信号が図1に示した表示装置の映像信号線駆動回路2に入力される。
図示のタイミングチャートにおいて、垂直同期信号VSYNCは1フレーム期間を規定する同期信号である。また水平同期信号HSYNCは垂直クロック信号VCKの元になる信号であり、1水平期間(1H)を規定している。これらの同期信号は、外部から入力された元の映像信号から分離された同期信号である。なおタイミングチャートでは図示を容易にする為、VSYNCの時間軸に比べHSYNCの時間軸を延ばしてある。実際には、1フレーム内で同期信号HSYNCのパルスは数百個含まれる。
外部から供給された映像信号の入力データはRBGを一組として、ドットクロック単位で配列されている。本発明ではこの入力データを3倍の速度のドットクロックで再サンプリングし、出力データとして並び替えている。即ち、RGBを一組として順次入力されたデータは初めにR1〜Rnまで再配列され、次にB1〜Bnまで再配列され、最後にG1〜Gnまで配列し直される。この様な再サンプリングにより、1フレーム期間のうち最初の第1サブフレームでRデータが並び、次の第2サブフレームでBデータが並び、最後の第3サブフレームでGデータが配列した出力データとなって、図1の映像信号線駆動回路2に供給される。この再サンプリングで用いるドットクロックは、映像信号線駆動回路2に入力される水平クロック信号HCKの元になる信号である。通常に比べ、3倍速のドットクロックとなっている。
図4は、図2に示した画素回路の動作説明に供する部分回路図であり、説明を容易にするためトランジスタT1,T2,T3と容量素子Csとで、対応する発光素子ELを駆動している。残るトランジスタT4〜T7の部分は図示及び説明を省略する。第1のトランジスタT1(以下、サンプリングトランジスタT1)は、そのゲートが映像信号取り込み制御のための走査線WSに接続される。またドレインには映像信号線SIGが接続され、ソースには容量Csの一端と第3のトランジスタT3(以下、駆動トランジスタT3)のゲートが接続される。この駆動トランジスタT3のゲートをノードNAとして示している。容量Csの他端には、電圧印加線LVcsが接続され、上記の走査線駆動回路3により電圧Vcsが印加される。
第2のトランジスタT2(以下、電流源トランジスタT2)のソースには電源Vccのラインが接続され、またゲートには電流調整用バイアス電圧VbのラインLVbが接続される。ドレインは駆動トランジスタT3のソースと接続される。駆動トランジスタT3のドレインには発光素子ELのアノードが接続され、発光素子ELのカソードはカソード電源Vkのラインに接続される。電流源トランジスタT2は、飽和領域で動作するように設定されており定電流Ioを流す。バイアス電位Vbは電流Ioが、駆動する発光素子ELで必要とされる電流値となるように設定される。例えば、輝度200nitを得るのに5nA必要なら、Io=5nAと設定する。駆動トランジスタT3がオンとされる期間、定電流Ioが、発光素子ELに電流Ielとして流れ、発光素子ELが発光することになる。
図5は、図4に示した画素回路10の動作原理を示すタイミングチャートである。まず時点tm1において、走査線WSの走査パルスを低電位にすることで、サンプリングトランジスタT1をオン状態にする。すると映像信号線SIGより映像信号が容量Csに充電されて、ノードNAの電位は映像信号電位Vsとなる。なお、このサンプリングトランジスタT1がオン状態の間は、電圧印加線LVcsの電圧Vcsは基準電位Vrefに固定される。基準電圧Vrefは通常グランドレベルに設定される。即ち走査線WSの走査パルスが低電位とされている期間tm1〜tm2は、映像信号の書込期間であり、基準電圧Vrefがグランドレベルであることで、ノードNAの電位を映像信号電位Vsとする期間である。
時点tm2で走査線WSが高電位になることでサンプリングトランジスタT1がオフとされる。同時に時点tm2から電圧印加線LVcsの電圧Vcsは、電圧値を基準電圧VrefからVrまで時間的に増加させるランプ信号電圧とする。このランプ信号の周期は、1サブフレーム期間より十分短く設定する。例えば、1水平周期(1H)が適当である。電圧Vcsの増加に伴い、ノードNAの電位は容量Csの電荷保持により、信号電位VsからVs+Vrまで上昇する。この間において、ノードNAの電位が駆動トランジスタT3の閾値電圧Vthに到達すると、駆動トランジスタT3が遮断され、発光素子ELへの電流供給は停止される。その時点まで、つまり駆動トランジスタT3がオンとされている間は、電流源トランジスタT2とバイアス電位Vbにより決定される一定電流Ioが発光素子ELに流れることになる。期間tm2〜tm3にこのような動作が行われるが、期間tm3〜tm4、期間tm4〜tm5も同様の動作が行われる。即ち例えば第1サブフレーム内の1水平期間(tm1〜tm2)において映像信号電位Vsの書込が行われた後は、第1サブフレーム期間内で後続する各水平期間に、ランプ信号による電圧Vcsの時間的増加に応じて期間tm2〜tm3と同様の動作が行われることになる。
ここで、駆動トランジスタT3がオンになっている時間Tonは、上述した式1のとおり、Ton=(Vth/Vr)・Th+(Vcc−Vs)/Vr・Thで表現され、電圧Vr、即ちランプ信号振幅が十分大きければ、駆動トランジスタT3の閾値電圧Vthの変動には、ほとんど左右されない。つまり、MOSトランジスタの閾値電圧変動ΔVthは±10mV程度であることから、ランプ信号振幅Vrを十分大きく、例えば1V程度にすることで、閾値電圧変動ΔVthを、その1%程度に抑え込むことが可能であり、オン時間Tonが閾値電圧変動ΔVthによって大きく影響を受けるものとはならない。結局、人間が視認する明るさYは、Y=Io・Tonとなり、階調はTonで制御される。そしてこのようにオン時間Tonで階調制御しているので、ランプ信号振幅Vrを大きく設定すれば、各画素での駆動トランジスタT3の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。
そしてこの画素回路10の場合、発光素子ELは発光期間中、定電流Ioにより駆動されるので、劣化は定電圧駆動する場合に比べて小さいものとできる。つまり先に述べた図14に沿っていえば、初期に図14(b)の<A>点の輝度が得られていたときに、経時劣化によっては輝度は<B>点までしか下がらず、<C>点まで劣化してしまう従来の画素回路に比べて劣化の度合いが小さい。これによって長寿命化が実現される。
図6は、図1の表示装置構成において、画素回路10の1フレームでの動作を模式的に表している。各行の走査線WS(1)、WS(2)・・・WS(x)・・・は、それぞれ1サブフレーム内で順次選択されるように走査線駆動回路3からの走査パルスが与えられる。これによって各行の画素回路10は、その走査パルスがローレベルである最小の1Hの期間に、映像信号のサンプリング動作を行い、容量Csに書き込む。以下この映像信号のサンプリング動作は1Hずつ次の行にシフトしていく。これに応じて対応する行の画素の発光素子に順次駆動電流Iel(1)、Iel(2)・・・Iel(x)・・・が流れ、赤色の発光素子が発光する。第1サブフレーム期間で赤色の発光素子の駆動が終わると、次の第2サブフレームに入り緑色の発光素子の駆動が行われる。最後に第3サブフレームで青色の発光素子の駆動を行う。以上の様にしてフィールドシーケンシャル駆動を実現することが出来る。
図7は、図1に示した表示装置に含まれる。走査線駆動回路3の構成例を示す回路図である。走査線駆動回路3は、画素アレイ1の各行に対応してレジスタ31(1)〜31(m)によるm段のシフトレジスタが形成される。レジスタ31(1)には垂直スタートパルスVSTが入力されるとともに、各レジスタ31(1)〜31(m)は、水平期間周期の垂直走査クロックVCKに従って、垂直スタートパルスVSTを出力すると共に後段のレジスタに送る。各レジスタ31(1)〜31(m)に対しては、レベルシフト回路32,バッファアンプ33,スイッチ34,36、インバータ35が設けられている(図ではレジスタ31(1)についてのみ示している)。レジスタ31(1)から出力されたパルスはレベルシフト回路32でレベルシフトされ、例えば低電位0V、高電位6Vの走査パルスとされる。そしてバッファアンプ33を介して走査線WS(1)に出力される。続く各レジスタ31(2)〜31(m)に対しても、同様の回路で走査線WS(2)〜WS(m)に走査パルスが出力されることで、上記図6のように、各行が順次選択された走査パルスが画素アレイ1に与えられる。また、端子37には上述したように振幅Vrで、1水平期間を1周期としたランプ信号が入力されている。さらに端子38には、例えばグランド電位(0V)としての基準電圧Vrefが与えられている。スイッチ34はレベルシフト回路32からの走査パルスが制御パルスとして与えられてオン/オフされる。またスイッチ36は、インバータ35による走査パルスの反転信号が制御パルスとして与えられてオン/オフされる。ここでスイッチ34,36は、それぞれ制御パルスが高電位のときにオンとされる。従って、走査線WSの走査パルスが低電位の期間は、電圧印加線LVcsに基準電圧Vrefが与えられ、走査線WSの走査パルスが低電位の期間は、電圧印加線LVcsにランプ信号が与えられることになり、画素回路10の容量Csの他端に与えられる電圧Vcsは、図5に示したようになる。
図8は、図1に示した表示装置に含まれるバイアス回路4の構成例を示す回路図である。図示を容易にする為、赤色画素用のバイアス電圧VbRを生成する部分のみを示してある。このバイアス回路4は第1サブフレームにてVbRを選択してR画素用のバイアスとする様に、一対のスイッチSWを制御している。この様に、第1サブフレームで赤色画素のみを発光させる場合、画素回路10に含まれるトランジスタT2のゲート電位をバイアス電位VbRとし、他の定電流源トランジスタT4,T6のゲート電位はVccとすることで、緑画素と青画素の発光を抑える。次の第2サブフレームでは緑画素のみを発光する為、トランジスタT4のゲートに正規のバイアス電圧VbGを印加する一方、残りの定電流源トランジスタT2,T6のゲートには電源電位Vccを与えて、カットオフにする。また第3サブフレームで青色画素のみ発光させる場合には、対応する定電流源トランジスタT6のゲートに正規のバイアス電位VbBを与える一方、残りの定電流源トランジスタT2,T4のゲートには電源電位Vccを印加しておく。
カラー画素回路10は、それぞれ発光素子EL−R、EL−B、EL−Gに対して時分割で定電流駆動を行う訳であるが、バイアス電圧Vbのレベルは、それぞれR、B、Gに対して個別に設定することが出来る。即ちR画素回路10Rではバイアス電圧VbRが設定されて定電流IRの値が決められる。B画素回路10Bではバイアス電圧VbBが設定されて定電流IBの値が決められる。G画素回路10Gではバイアス電圧VbGが設定されて定電流IGの値が決められる。このように色毎にバイアス電位を設定することで、カラー表示の際のホワイトバランス調整でピーク電流を設定できる。従って、ホワイトバランス調整では物理的にトランジスタサイズを調整することなく、外部からの電気的調整を直流電位で設定できることになるため、映像信号のダイナミックレンジを色毎に設定する必要がなく、外部回路を簡略化できる。また、パネルごとに生じるトランジスタ特性バラツキによる補正も外部バイアス電源電位を変更することで容易に対応できる。また発光効率や色の見え方は、R、B、G各色で異なるが、それに応じた調整もバイアス電圧VbR、VbB、VbGの設定で可能となる。さらには発光素子ELとしての薄膜の材料などによっても発光効率が変動するが、それに対する調整も可能である。一例として、例えば電流IRは1.8nA、電流IBは3nA、電流IGは5nAなどに調整することが考えられる。
図9は、参考例にかかる画素回路構成を示す模式的な回路図である。この参考例は、赤色画素回路10R、青色画素回路10B及び緑色画素回路10Gを単純に3つ組み合わせて、1個のカラー画素回路としている。赤色画素回路10Rは赤色発光素子EL−Rを駆動するため、3個のトランジスタT1,T2,T3と1個の容量Csとで構成されている。同様に青色画素回路10Bも青色発光素子EL−Bを駆動するため、3個のトランジスタT1,T2,T3と容量Csとで構成されている。同じく緑色画素10Gは緑色発光素子EL−Gを駆動するため、3個のトランジスタT1,T2,T3と容量Csとで構成されている。したがってカラー画素回路は全体として3個の容量Csと9個のトランジスタT1,T2,T3を用いており、本発明のカラー画素回路に比べ容量素子数が2つ多くトランジスタ素子数も2つ多くなっている。
図10は、画素回路10の他の実施形態を示す回路図である。この実施形態でも画素回路10はMOSプロセスで形成されたものであり、発光素子ELを駆動するためN型のサンプリングトランジスタT1、P型の電流源トランジスタT2、N型の駆動トランジスタT3と、1つの容量Csとで、1個の発光素子ELを駆動している。なお図示しないが、残りの2個の発光素子を駆動するため、P型の電流源トランジスタT2が2個とN個の駆動トランジスタT3が2個追加される。
この画素回路10はMOSプロセスで形成される。MOSプロセスでは結晶ケイ素基板(シリコンウェハ)上に不純物添加、拡散を行い、ポリシリコン導電膜、酸化膜、層間絶縁膜などを成膜していくことで電界効果型のトランジスタを形成し、また素子間の配線のためアルミニウムまたは銅などの金属配線を形成して所要の回路を構成する。本例の画素回路10の場合、トランジスタT1,T2,T3及び容量Csが形成されると共に、金属配線が形成される。各層の間はコンタクトとして層間プラグCTが形成されて電気的に接続される。そして最上層に、アノード電極、有機薄膜、カソード電極が蒸着形成され、有機EL素子を構成する。
サンプリングトランジスタT1は、そのゲートが映像信号取り込み制御のための走査線WSに接続される。またドレインには映像信号線SIGが接続され、ソースは容量Csの一端と駆動トランジスタT3のゲート、即ちノードNAに接続される。容量Csの他端には、電圧印加線LVcsが接続され、図1の走査線駆動回路3により電圧Vcsが印加される。電流源トランジスタT2のソースには電源Vccのラインが接続され、ゲートには電流調整用バイアス電圧VbのラインLVbが接続される。またドレインは駆動トランジスタT3のドレインおよび発光素子ELのアノードと接続される。駆動トランジスタT3のソースは固定電位Vloのラインが接続される。発光素子ELのカソードにはカソード電源Vkのラインが接続される。電流源トランジスタT2は、飽和領域で動作するように設定されており定電流Ioを流す。バイアス電位Vbは電流Ioが、駆動する発光素子ELで必要とされる電流値となるように設定される。例えば、輝度200nitを得るのに5nA必要なら、Io=5nAと設定する。この場合、駆動トランジスタT3と発光素子ELは並列とされている。従って、駆動トランジスタT3がオフとされる期間、定電流Ioが、発光素子ELに電流Ielとして流れ、発光素子ELが発光することになる。駆動トランジスタT3がオンである期間は定電流Ioは、電流Itとして固定電位VIo側に流れ込むことになる。
図11により回路動作を説明する。まず、時点tm1で走査線WSを高電位にすることで、NチャンネルのサンプリングトランジスタT1をオン状態にする。すると映像信号線SIGよりアナログ映像信号電位Vsが容量Csに充電されてノードNAの電位はVsとなる。この期間tm1〜tm2で表される映像信号の書込期間、つまりサンプリングトランジスタT1がオン状態の間は、電圧印加線LVcsからの電圧Vcsは基準電位Vref(例えばグランドレベル)に固定される。
時点tm2で走査線WSが低電位になることでサンプリングトランジスタT1がオフとされる。同時に時点tm2から電圧印加線LVcsの電圧Vcsは、電圧値を基準電圧VrefからVrまで時間的に増加させるランプ信号電圧とする。このランプ信号の周期は、1サブフレーム期間より十分短く設定する。例えば、1水平周期(1H)が適当である。電圧Vcsの増加に伴い、ノードNAの電位は容量Csの電荷保持により、信号電位VsからVs+Vrまで上昇する。この間において、ノードNAの電位が駆動トランジスタT3の閾値電圧Vthに到達すると、駆動トランジスタT3が導通される。この導通時点までは、電流源トランジスタT2とバイアス電位Vbにより決定される定電流Ioが発光素子ELに流れる。駆動トランジスタT3が導通した後は、駆動トランジスタT3の導通時のオン抵抗は発光素子ELのオン抵抗よりも十分小さいため、電流源トランジスタT2より供給される電流Ioは、駆動トランジスタT3を介して固定電位Vloに流れ込み、発光素子ELへは、殆ど流れないことになる。期間tm2〜tm3にこのような動作が行われるが、期間tm3〜tm4、期間tm4〜tm5も同様の動作が行われる。即ち例えば1サブフレーム内の1水平期間(tm1〜tm2)において映像信号電位Vsの書込が行われた後は、1サブフレーム期間内で後続する各水平期間に、ランプ信号による電圧Vcsの時間的増加に応じて期間tm2〜tm3と同様の動作が行われることになる。
ここで、駆動トランジスタT3がオフとされて発光素子ELに電流が流れている時間Tonは、
Ton=(Vth/Vr)・Th+(Vlo−Vs)/Vr・Th・・・(式3)
となる。ただしVthは駆動トランジスタT3の閾値電圧、Vrはランプ振幅、Thはランプ信号周期、Vloは駆動トランジスタT3のソース電圧、Vsは映像信号電圧である。そしてこの時間Tonは、電圧Vr、即ちランプ信号振幅が十分大きければ、駆動トランジスタT3の閾値電圧Vthの変動には、ほとんど左右されない。つまり、MOSトランジスタの閾値電圧変動ΔVthは±10mV程度であることから、ランプ信号振幅Vrを十分大きく、例えば1V程度にすることで、閾値電圧変動ΔVthを、その1%程度に抑え込むことが可能であり、オン時間Tonが閾値電圧変動ΔVthによって大きく影響を受けるものとはならない。結局、人間が視認する明るさYは、Y=Io・Tonとなり、階調はTonで制御される。そしてこのようにオン時間Tonで階調制御しているので、ランプ信号振幅Vrを大きく設定すれば、各画素での駆動トランジスタT3の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。そしてこの画素回路10の場合、発光素子ELは発光期間中、定電流Ioにより駆動されるので、上述した第1の実施の形態と同様、発光素子ELの劣化は定電圧駆動する場合に比べて小さいものとできる。
この第2の実施の形態においても、第1の実施の形態と同様の効果、即ち少素子、長寿命、高精細かつ高画質である有機EL表示装置を実現できる。また、この図10の画素回路10は、バイアス電圧Vbが色毎に独立して設定されることで、ホワイトバランス調整等ができ、外部回路の簡略化や各種調整の容易性が得られることも第1の実施の形態と同様である。この場合のバイアス回路4については図8とほぼ同様の構成でよい。また走査線駆動回路3については図7とほぼ同様の構成でよい。但しこの第2の実施の形態ではサンプリングトランジスタT1がN型であるため、走査線WSに与える走査線パルスは第1の実施の形態の走査パルスに対して反転したものとなる。そして、その走査パルスの高電位期間にスイッチ36がオンとされ、また低電位期間にスイッチ34がオンとされる構成となる。
本発明にかかる表示装置の全体構成を示す模式的なブロック図である。 図1に示した画素アレイを構成する各カラー画素回路の構成を示す回路図である。 図1に示した表示装置に入力される映像信号の前処理を示すタイミングチャートである。 図2に示したカラー画素回路の動作説明に供する部分回路図である。 図4に示した画素回路の動作説明に供するタイミングチャートである。 同じく動作説明に供するタイミングチャートである。 図1に示した表示装置に含まれる走査線駆動回路の構成例を示す回路図である。 同じく図1に示した表示装置に含まれるバイアス回路の構成例を示す回路図である。 参考例にかかるカラー画素回路を示す回路図である。 画素回路の他の実施形態を示す回路図である。 図10に示した画素回路の動作説明に供するタイミングチャートである。 従来の画素回路の一例を示す回路図である。 図12に示した従来の画素回路の動作説明に供するタイミングチャートである。 同じく図12に示した従来の画素回路の動作説明に供するグラフである。
符号の説明
1・・・画素アレイ、2・・・映像信号線駆動回路、3・・・走査線駆動回路、4・・・バイアス回路、10・・・カラー画素回路、T1・・・第1トランジスタ、T2,T4,T6・・・第2トランジスタ、T3,T5,T7・・・第3トランジスタ、EL−R,EL−G,EL−B・・・発光素子

Claims (8)

  1. 信号線と走査線とが交差する部分に形成されるカラー画素回路がマトリクス状に配置されて成る画素アレイと、各カラー画素回路にバイアス電圧を供給するバイアス回路とを含む表示装置であって、
    各カラー画素回路は、赤色、緑色及び青色が割り当てられた3個の発光素子と、該3個の発光素子に共通に設けられた1個の第1のトランジスタと、各色の発光素子に対応して設けられた3組の第2及び第3のトランジスタと、該3個の発光素子に共通に設けられた1個の容量とを含み、
    各色の発光素子を対応する組の第2及び第3のトランジスタと、共通の第1のトランジスタと、同じく共通の容量とにより発光駆動するため、
    前記第1のトランジスタのゲートに前記走査線が接続され、
    前記第1のトランジスタのソース/ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第3のトランジスタのゲートとが接続され、
    前記容量の他端には時間的に増減するランプ信号が印加され、
    前記第2のトランジスタのゲートは該バイアス回路に接続され、
    前記第2のトランジスタのソース/ドレインの一方は電源に接続され、他方は前記第3のトランジスタに接続されており、
    前記第1のトランジスタは、前記走査線から供給される走査パルスに応じて導通し、
    前記容量は、前記第1のトランジスタが導通した時前記信号線から供給される映像信号が書き込まれ、
    前記第2のトランジスタは、そのゲートに前記バイアス回路からバイアス電圧が印加されているときに駆動電流を供給し、
    前記第3のトランジスタは、前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて動作し、前記第2のトランジスタから供給された駆動電流を対応する色の発光素子に流して発光を行なうことを特徴とする表示装置。
  2. 前記第2のトランジスタは、そのゲートに印加された前記バイアス電圧に応じて飽和領域で動作し、定電流源として一定の駆動電流を対応する色の発光素子に供給することを特徴とする請求項1記載の表示装置。
  3. 前記第3のトランジスタは、前記ランプ信号と前記映像信号によりスイッチング動作し、前記映像信号のレベルに応じた時間だけ前記駆動電流を対応する色の発光素子に流すことを特徴とする請求項1記載の表示装置。
  4. 前記バイアス回路は、前記バイアス電圧の印加時間を色別に制御し、以って各色の発光素子に対して時分割で駆動電流を供給する様にしたことを特徴とする請求項1記載の表示装置。
  5. 前記バイアス回路は、各色の発光素子に対して異なるレベルの駆動電流を供給するため、各色毎に前記バイアス電圧のレベルを別個に設定できることを特徴とする請求項4記載の表示装置。
  6. 前記ランプ信号は、前記第1のトランジスタが導通状態にあるときは所定の基準電位に設定され、前記第1のトランジスタが非導通状態にあるときは、1フレーム周期より十分高速な周期で増減を繰り返すことを特徴とする請求項1記載の表示装置。
  7. 前記第1、第2及び第3のトランジスタは、結晶珪素を素子領域とする電界効果トランジスタであることを特徴とする請求項1記載の表示装置。
  8. 信号線と走査線とが交差する部分に形成されるカラー画素回路がマトリクス状に配置されて成る画素アレイと、各カラー画素回路にバイアス電圧を供給するバイアス回路とを含み、
    各カラー画素回路は、赤色、緑色及び青色が割り当てられた3個の発光素子と、該3個の発光素子に共通に設けられた1個の第1のトランジスタと、各色の発光素子に対応して設けられた3組の第2及び第3のトランジスタと、該3個の発光素子に共通に設けられた1個の容量とを含む表示装置の駆動方法であって、
    各色の発光素子を対応する組の第2及び第3のトランジスタと、共通の第1のトランジスタと、同じく共通の容量とにより発光駆動するため、
    前記第1のトランジスタのゲートに前記走査線が接続され、
    前記第1のトランジスタのソース/ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第3のトランジスタのゲートとが接続され、
    前記容量の他端には時間的に増減するランプ信号が印加され、
    前記第2のトランジスタのゲートは該バイアス回路に接続され、
    前記第2のトランジスタのソース/ドレインの一方は電源に接続され、他方は前記第3のトランジスタに接続されており、
    前記走査線に走査パルスを供給して、前記第1のトランジスタを導通させ、
    前記信号線に映像信号を供給して、前記第1のトランジスタが導通した時、前記容量に該映像信号を書き込み、
    前記第2のトランジスタのゲートに前記バイアス回路からバイアス電圧を印加して駆動電流を生成し、
    前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて前記第3のトランジスタを動作させ、以って前記駆動電流を対応する色の発光素子に流して発光を行なうことを特徴とする表示装置の駆動方法。
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