JP5041701B2

JP5041701B2 - ヘテロ接合型電界効果トランジスタ

Info

Publication number: JP5041701B2
Application number: JP2005353057A
Authority: JP
Inventors: 春喜横山; 則之渡邉; 正伸廣木; 謙次塩島; 隆小林; 哲也末光
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2005-12-07
Filing date: 2005-12-07
Publication date: 2012-10-03
Anticipated expiration: 2025-12-07
Also published as: JP2007158143A

Description

本発明は窒化物半導体からなるヘテロ接合型電界効果トランジスタに関するものである。

ＧａＮに代表される窒化物半導体は、高い絶縁破壊電界強度、高い熱伝導率、高い飽和電子速度等の特徴を持つことから、高周波のパワーデバイス、スイッチング素子等への応用が期待されている。この窒化物半導体の結晶成長は有機金属気相成長法（ＭＯＣＶＤ）や分子線エピタキシー法（ＭＢＦ）により行なわれる。

図６は従来のヘテロ接合型電界効果トランジスタ（例えば非特許文献１参照）を示す断面図である。図に示すように、サファイア、ＳｉＣ、Ｓｉ等からなる基板１上に核形成層２が形成されている。核形成層２は基板１の種類に応じて形成され、基板１がサファイアからなるときには、基板１を一旦１０００℃以上の水素雰囲気中でクリーニングし、その後基板温度を４００〜７００℃の低温にしてＧａＮまたはＡｌＮを形成し、また基板１がＳｉＣ、Ｓｉからなるときには、基板１を１０００℃以上の水素雰囲気中でクリーニングし、その後基板温度を１０００℃以上の高温にしてＡｌＮまたはＡｌＧａＮを形成する。また、核形成層２上にアンドープのＧａＮからなるバッファ層３が形成され、バッファ層３上にアンドープのＡｌＧａＮからなるバリア層４が形成されている。また、バリア層４上にソース電極５とドレイン電極６とがオーミック接合により形成され、バリア層４上にショットキー接合によりゲート電極７が形成され、ソース電極５とドレイン電極６とはゲート電極７より所定の間隔を開けて配置されている。

このヘテロ接合型電界効果トランジスタにおいては、バリア層４とバッファ層３との間に生じるピエゾ効果および自発分極効果により、バッファ層３内のバリア層４側界面付近に二次元電子ガス８が形成される。そして、ソース電極５下の領域とドレイン電極６下の領域との間の二次元電子ガス８の流れを、ゲート電極７に印加する電圧により制御することで、ヘテロ接合型電界効果トランジスタを動作させる。つまり、このヘテロ接合型電界効果トランジスタでは、ゲート電極７に電圧を加えない状態でソースとドレイン間に電流が流れることになり、いわゆるノーマリーオン型の動作が実現する。また、キャリアである電子は二次元電子ガス８となりアンドープ（低不純物）のＧａＮからなるチャネル層中を移動するので、不純物による散乱が抑制され、高速で移動することが可能になる。

一方、ヘテロ接合型電界効果トランジスタを用いて回路を設計する際の容易性や待機時の消費電力の削減を考えた場合、ゲートに電圧を印加しない状態でソース、ドレイン間に電流が流れない、いわゆるノーマリーオフ型のヘテロ接合型電界効果トランジスタが有利と考えられる。

図７は従来のノーマリーオフ型のヘテロ接合型電界効果トランジスタを示す断面図である。図に示すように、ゲート電極７を形成する部分のバリア層４がドライエッチングにより部分的にエッチングされ、バリア層４の膜厚が薄くなった部分にゲート電極７が形成されている。すなわち、ノーマリーオフ型のヘテロ接合型電界効果トランジスタを実現するには、ドライエッチングを用いたリセスゲート技術が採用される。

このヘテロ接合型電界効果トランジスタにおいては、ゲート電極７の直下のバリア層４の膜厚が薄くなるから、ゲート電極７の直下のバッファ層３内の二次元電子ガス８の濃度が低減するので、ノーマリーオフ型のヘテロ接合型電界効果トランジスタが実現する。

Takeshi Kawasaki, Ken Nakata and Seiji Yaegassi, Extend Abstracts of the 2005 International Conferenceon Solid State Devices and Materials, Kobe, 2005, p.206-207. Masataka Higashiwaki and Toshiki Matsui, Jpn. J. App1. Phys., Vo1.43, p.L768-770 (2004). J. Kuzmik, Semicond.Sci. Techno1. Vo1.17, p.540-544 (2002)

しかし、図７に示したヘテロ接合型電界効果トランジスタにおいては、ノーマリーオフを実現するためには、ゲート電極７の直下のバリア層４の膜厚を１０ｎｍ以下にする必要があり、結果としてゲートのリーク電流が増大するという問題が発生する。

このため、バリア層４のＡｌ組成を低減させることにより、ゲート電極７の直下のバリア層４の膜厚を増加させることが考えられるが、ゲート電極７に対するショットキー障壁の高さがＡｌ組成の低減により低下するから、この場合も結果としてゲートのリーク電流を抑制できない。

また、ヘテロ接合型電界効果トランジスタのバリア層の材料にはＡｌＧａＮの他にＩｎＡｌＮが用いられることがあり（例えば非特許文献２）、ＩｎＡｌＮはＩｎ組成が０．１７付近でＧａＮに格子整合し、このことはＩｎＡｌＮのＡｌ組成を増大した状態でバリア層を形成できることを意味しており、自発分極の増大により二次元電子ガス濃度を増大することができる。このため、ＩｎＡｌＮをバリア層に用いたときには、デバイス全体の抵抗を低減することできるから、ヘテロ接合型電界効果トランジスタの動作速度を向上することができる。

しかしながら、Ｉｎ組成がＧａＮに格子整合する付近のＩｎＡｌＮを用いてノーマリーオフ型のヘテロ接合型電界効果トランジスタを実現するためには、ＡｌＧａＮを用いた場合以上にバリア層の薄層化が必要になり、更なるゲートのリーク電流の増大が問題になっていた。

本発明は上述の課題を解決するためになされたもので、ゲートのリーク電流が少ないノーマリーオフ型のヘテロ接合型電界効果トランジスタを提供することを目的とする。

この目的を達成するために、本発明においては、基板上にＧａＮからなるバッファ層が形成され、上記バッファ層上にバリア層が形成され、上記バリア層上にゲート電極が形成され、ソース電極およびドレイン電極はコンタクト層上に形成されたヘテロ接合型電界効果トランジスタであって、上記バリア層が、上記バッファ層側の第１の層と、上記第１の層上の第２の層とを有し、上記第１の層がＩｎ_ｘＡｌ_１−ｘＮからなり、上記第２の層が上記第１の層よりもＩｎ組成が小さいＩｎ_ｙＡｌ_１−ｙＮからなり、上記第１の層のＩｎ組成ｘが０．２≦ｘ≦０．４３であり、上記第２の層のＩｎ組成ｙが０≦ｙ≦０．１８であり、上記コンタクト層は上記第２の層上に形成されたＩｎＡｌＮからなり、当該コンタクト層のＩｎ組成ｚを上記第２の層側から反対側に向かって上記Ｉｎ組成ｙから０．４３〜１に変化させ、上記ゲート電極を上記第２の層の一部および上記コンタクト層の一部を除去した部分すなわち上記第１の層上に形成したことを特徴とする。

これらの場合、上記第２の層、上記コンタクト層の少なくとも一方に不純物としてＳｉを添加してもよい。

これらの場合、上記基板としてサファイヤ、ＳｉＣまたはＳｉからなるものをもちいてもよい。

本発明に係るヘテロ接合型電界効果トランジスタにおいては、バリア層が第１の層と第２の層とを有するから、十分な厚さの第１の層を形成することができるので、ゲートのリーク電流を低減することができる。

また、第２の層上にＩｎＡｌＮからなるコンタクト層を形成し、コンタクト層のＩｎ組成ｚを第２の層側から反対側に向かってＩｎ組成ｙから０．４３〜１に変化させたときには、ソース電極、ドレイン電極と表面半導体とのショットキー障壁高さが低減するから、ソース、ドレインのコンタクト抵抗を低減することができる。

また、第２の層、コンタクト層の少なくとも一方に不純物としてＳｉを添加したときには、ソース、ドレインのコンタクト抵抗を低減することができる。

ＧａＮをバッファ層に用い、ＩｎＡｌＮをバリア層に用いたヘテロ接合型電界効果トランジスタにおいては、ＩｎＡｌＮのＩｎ組成により、ＩｎＡｌＮ／ＧａＮのヘテロ界面に発生する二次元電子ガス濃度が変化することが理論的に予測されている（非特許文献３）。そして、図２はＧａＮをバッファ層に用い、ＩｎＡｌＮをバリア層に用いたヘテロ接合型電界効果トランジスタエピウェハーの実験的に得られたシート抵抗のＩｎ組成による変化を示すグラフである。このグラフから明らかなように、ＩｎＡｌＮのＩｎ組成が０．１７（ＧａＮに格子整合するＩｎ組成）よりも低いときには、シート抵抗がさらに低下し、ＩｎＡｌＮのＩｎ組成が０．１７よりも高くなると、シート抵抗が急激に増加する。そして、ノーマリーオフ型のヘテロ接合型電界効果トランジスタを実現するシート抵抗の目安は５０００ohm/sq.以上である。また、二次元電子ガスが十分に発生し、寄生抵抗を低減することができるシート抵抗の目安は１０００ohm/sq.以下である。したがって、シート抵抗が高い条件（５０００ohm/sq.以上）になるように、Ｉｎ組成を調整したＩｎ_ｘＡｌ_１−ｘＮ（０．２≦ｘ≦０．４３）からなるバリア層の第１の層をＧａＮからなるバッファ層上に形成する。すなわち、図２から明らかなように、ＩｎＡｌＮのＩｎ組成が０．２以上の場合には、シート抵抗は５０００ohm/sq.以上であり、ＩｎＡｌＮ／ＧａＮ界面に二次元電子ガスはほとんど発生しない。また、Ｉｎ組成が０．４３の場合にはＩｎＡｌＮ／ＧａＮ界面の二次元電子ガスが完全にゼロになることが知られている。つまり、Ｉｎ組成が０．２〜０．４３のＩｎＡｌＮをバリア層の第１の層（バッファ層側の層）に用いた場合には、ノーマリーオフ型のヘテロ接合型電界効果トランジスタが実現することになる。また、二次元電子ガスが発生するシート抵抗は１０００ohm/sq.以下であるから、第１の層よりもＩｎ組成が小さいＩｎ_ｙＡｌ_１−ｙＮ（０≦ｙ≦０．１８）からなる第２の層を第１の層上に形成する。この第２の層の形成により、第１の層とバッファ層１３とのヘテロ界面に二次元電子ガスが発生する。さらに、第２の層の一部を除去した部分にゲート電極を形成すれば、ゲート電極の直下では二次元電子ガスが低減され、他の部分には十分な二次元電子ガスが存在する理想的なノーマリーオフの電子状態を形成することができる。

図１は本発明に係るヘテロ接合型電界効果トランジスタを示す断面図である。図に示すように、サファイアからなる基板１１上に膜厚が３０ｎｍのＧａＮからなる核形成層１２が形成され、核形成層１２上に膜厚が２μｍのＧａＮからなるバッファ層１３が形成され、バッファ層１３上に膜厚が２０ｎｍでありかつＩｎ組成が０．２５のＩｎＡｌＮからなる第１の層１４が形成され、第１の層１４上に膜厚が２０ｎｍでありかつＩｎ組成が０．１５のＩｎＡｌＮからなる第２の層１５が形成され、第１の層１４と第２の層１５とでバリア層１６が構成されている。また、バリア層１６の第２の層１５上にＡｌ／ＴｉまたはＴｉ／Ａｕからなるソース電極１７、ドレイン電極１８がオーミック接合により形成され、第２の層１５が除去され部分すなわち第１の層１４上にＮｉ／Ａｕからなるゲート電極１９が形成されている。すなわち、リセスゲート構造が形成されている。そして、ゲート電極１９とソース電極１７、ドレイン電極１８との間の距離は１１μｍ、ゲート電極１９の長さと幅はそれぞれ１．５μｍ、１００μｍである。

つぎに、図１に示したヘテロ接合型電界効果トランジスタの製造方法について説明する。まず、基板１１上にＭＯＣＶＤ法により核形成層１２、バッファ層１３、第１の層１４、第２の層１５を形成する。このとき、III族の原料ガスにはトリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）を用い、Ｖ族原料ガスにはアンモニア（ＮＨ３）を用いる。また、核形成層１２を形成するときの基板温度を５００℃とし、バッファ層１３を形成するときの基板温度を１０５０℃とし、第１の層１４、第２の層１５を形成するときの基板温度を７５０℃とする。つぎに、フォトリソグラフと電極蒸着により、第２の層１５上にソース電極１７、ドレイン電極１８を形成する。つぎに、６００℃の窒素中熱処理によりソース電極１７、ドレイン電極１８のオーミック化を行なう。つぎに、フォトリソグラフとドライエッチングにより、第２の層１５の一部を除去する。この場合、ドライエッチングには塩化ホウ素（ＢＣｌ_３）を用いた反応性イオンエッチング（ＩＣＰ−ＲＩＥ）を用い、第２の層１５のみが除去されるように時間を調整する。つぎに、フォトリソグラフと金属蒸着により、第２の層１５の一部を除去した部分すなわち第１の層１４上にゲート電極１９を形成し、リセスゲート構造とする。

図１に示したヘテロ接合型電界効果トランジスタにおいては、バッファ層１３上にＩｎ組成が０．２５のＩｎＡｌＮからなる第１の層１４が形成され、第１の層１４上にＩｎ組成が０．１５のＩｎＡｌＮからなる第２の層１５が形成され、さらにゲート電極１９が第１の層１４上に形成されたリセスゲート構造が形成されているから、ゲート電極１９の直下では二次元電子ガス２０が低減され、他の部分には十分な二次元電子ガス２０が存在する理想的なノーマリーオフの電子状態を形成することができる。また、バッファ層１３上にＩｎ組成が０．２５のＩｎＡｌＮからなる第１の層１４が形成され、第１の層１４上にゲート電極１９が形成されているから、第１の層１４の膜厚を大きくしたとしても、ゲート電極１９の直下には二次元電子ガス２０はほとんど発生しない。このため、ノーマリーオフ型であるにも関わらず、十分な厚さの第１の層１４を形成することができるから、ゲートのリーク電流を低減することができる。

図３は図１に示したヘテロ接合型電界効果トランジスタのソース、ドレイン間の電流Ｉ_ｄｓとソース、ドレイン間の電圧Ｖ_ｄｓとの関係を示すグラフであり、線ａ〜ｄはゲート電圧Ｖ_ｇｓが０Ｖ、１Ｖ、２Ｖ、３Ｖの場合を示す。このグラフから明らかなように、ゲート電圧Ｖ_ｇｓが０Ｖのときには、電流Ｉ_ｄｓはゼロとなり、良好なピンチオフ特性を持つノーマリーオフ型のヘテロ接合型電界効果トランジスタが実現していることが確認できた。

また、図４は図１に示したヘテロ接合型電界効果トランジスタのソース、ゲート間の電流Ｉ_ｇｓと電圧Ｖ_ｇｓとの関係を示すグラフである。このグラフから明らかなように、逆電圧を印加した場合の電流Ｉ_ｇｓ（リーク電流）は１×ｌ０^−１２Ａ／ｍｍ程度であった。一方、ＡｌＧａＮをバリア層に用いて同様のヘテロ接合型電界効果トランジスタを作製した時の電流Ｉ_ｇｓは約１×１０^−６Ａ／ｍｍであることから、本発明によりゲートのリーク電流が飛躍的に低減することが確認できた。

なお、上述実施の形態では、Ｉｎ組成が０．２５のＩｎＡｌＮからなる第１の層１４とＩｎ組成が０．１５のＩｎＡｌＮからなる第２の層１５を用いた場合について説明したが、前述のように第１の層のＩｎ組成は０．２から０．４３までの組成範囲で設計することができ、また第２の層のＩｎ組成は０から０．１８の組成範囲で設計することができる。さらに、上述実施の形態では、第１の層１４と第２の層１５の膜厚をそれぞれ２０ｎｍとしたが、第１の層１４と第２の層１５の膜厚は１０〜１００ｎｍで設計が可能である。すなわち、ＩｎＡｌＮ層はＩｎ組成が０．１７の場合を除きＧａＮに対して格子不整合の関係にあるが、その不整合は小さいために、第１の層１４と第２の層１５は数十ｎｍの膜厚さ（１０〜１００ｎｍ）で設計することができる。

図５は本発明の他のヘテロ接合型電界効果トランジスタを示す断面図である。図に示すように、サファイアからなる基板２１上に膜厚が３０ｎｍのＧａＮからなる核形成層２２が形成され、核形成層２２上に膜厚が２μｍのＧａＮからなるバッファ層２３が形成され、バッファ層２３上に膜厚が２０ｎｍでありかつＩｎ組成が０．２５のＩｎＡｌＮからなる第１の層２４が形成され、第１の層２４上に膜厚が２０ｎｍでありかつＩｎ組成が０．１５のＩｎＡｌＮからなる第２の層２５が形成され、第１の層２４と第２の層２５とでバリア層２６が構成されている。また、第２の層２５上に膜厚が１０〜１００ｎｍでありかつＩｎ組成ｚが０．１５（第２の層２５のＩｎ組成）から０．４３〜１に変化するＩｎＡｌＮからなるコンタクト層２７が形成されている。また、コンタクト層２７上にソース電極２８、ドレイン電極２９がオーミック接合により形成され、コンタクト層２７および第２の層２５が除去された部分すなわち第１の層２４上にゲート電極３０が形成されている。すなわち、リセスゲート構造が形成されている。

このヘテロ接合型電界効果トランジスタにおいては、第２の層２５上にコンタクト層２７が形成されているから、ソース電極２８、ドレイン電極２９と表面半導体のショットキー障壁高さが低減するために、ソース、ドレインのコンタクト抵抗を低減することができる。たとえば、図１に示したヘテロ接合型電界効果トランジスタではソース、ドレインのコンタクト抵抗は約１０Ω・ｍｍであったのに対して、図５に示したヘテロ接合型電界効果トランジスタではソース、ドレインのコンタクト抵抗が約１Ω・ｍｍまで低減した。

なお、第２の層２５、コンタクト層２７の少なくとも一方に不純物としてＳｉを添加したときには、ソース、ドレインのコンタクト抵抗をさらに低減することができる。

また、上述実施の形態では、サファイアからなる基板１１、２１を用いた場合について説明したが、窒化物半導体の結晶成長に用いられるＳｉ、ＳｉＣからなる基板を用いた場合でも同様の効果が期待できる。

本発明に係るヘテロ接合型電界効果トランジスタを示す断面図である。ヘテロ接合型電界効果トランジスタエピウェハーのシート抵抗のＩｎ組成による変化を示すグラフである。図１に示したヘテロ接合型電界効果トランジスタのソース、ドレイン間の電流Ｉ_ｄｓとソース、ドレイン間の電圧Ｖ_ｄｓとの関係を示すグラフである。図１に示したヘテロ接合型電界効果トランジスタのソース、ゲート間の電流Ｉ_ｇｓと電圧Ｖ_ｇｓとの関係を示すグラフである。本発明の他のヘテロ接合型電界効果トランジスタを示す断面図である。従来のヘテロ接合型電界効果トランジスタを示す断面図である。従来のノーマリーオフ型のヘテロ接合型電界効果トランジスタを示す断面図である。

符号の説明

１１…基板
１３…バッファ層
１４…第１の層
１５…第２の層
１６…バリア層
１７…ソース電極
１８…ドレイン電極
１９…ゲート電極
２１…基板
２３…バッファ層
２４…第１の層
２５…第２の層
２６…バリア層
２７…コンタクト層
２８…ソース電極
２９…ドレイン電極
３０…ゲート電極

Claims

基板上にＧａＮからなるバッファ層が形成され、上記バッファ層上にバリア層が形成され、上記バリア層上にゲート電極が形成され、ソース電極およびドレイン電極はコンタクト層上に形成されたヘテロ接合型電界効果トランジスタであって、
上記バリア層が、上記バッファ層側の第１の層と、上記第１の層上の第２の層とを有し、
上記第１の層がＩｎ_ｘＡｌ_１−ｘＮからなり、
上記第２の層が上記第１の層よりもＩｎ組成が小さいＩｎ_ｙＡｌ_１−ｙＮからなり、
上記第１の層のＩｎ組成ｘが０．２≦ｘ≦０．４３であり、上記第２の層のＩｎ組成ｙが０≦ｙ≦０．１８であり、
上記コンタクト層は上記第２の層上に形成されたＩｎＡｌＮからなり、当該コンタクト層のＩｎ組成ｚを上記第２の層側から反対側に向かって上記Ｉｎ組成ｙから０．４３〜１に変化させ、
上記ゲート電極を上記第２の層の一部および上記コンタクト層の一部を除去した部分すなわち上記第１の層上に形成したことを特徴とするヘテロ接合型電界効果トランジスタ。
上記第２の層、上記コンタクト層の少なくとも一方に不純物としてＳｉを添加したことを特徴とする請求項１に記載のヘテロ接合型電界効果トランジスタ。
上記基板がサファイヤ、ＳｉＣまたはＳｉからなることを特徴とする請求項１または２に記載のヘテロ接合型電界効果トランジスタ。