JP4943729B2 - 半導体集積回路装置とａｃ特性測定システム - Google Patents

Description

本発明は、ＬＳＩ（Large Scale Integrated Circuit）のＡＣ特性の測定技術に関し、特に、デジタルＬＳＩのセットアップ時間やホールド時間を測定する測定システム、半導体集積回路装置に関する。

データをクロック信号に応答してサンプルするラッチやフリップフロップを内蔵するデジタルＬＳＩでは、該ラッチでデータを正しくサンプルするために、セットアップ時間（ＳＥＴＵＰ ＴＩＭＥ）やホールド時間（ＨＯＬＤ ＴＩＭＥ）は、所定の時間範囲幅以内になっていることが必要とされる。そして、これらラッチ等のセットアップ時間やホールド時間の規定値を考慮してＬＳＩを設計する必要がある。ここで、セットアップ時間は、ラッチ等においてクロックの有効なエッジ（例えば立ち上がりエッジ）の前にデータ信号を安定させていなければならない時間をいい、ホールド時間は、クロックの有効なエッジ以後、データを保持しなければならない時間である。なお、セットアップ時間、ホールド時間の満たすべき時間範囲は、実際よりもマージンを持たせて定められており、実力よりも動作スピードを落として使用範囲を定めているのが現状である。

ラッチ等のセットアップ時間及びホールド時間を測定することで、ＬＳＩの設計時に満たすべき、時間範囲を適切に定めることが必要となる。このため、ラッチ等がセットアップ時間及びホールド時間を満たしているか否かを、より分かりやすく、簡易に測定可能とすることが望まれている。

ＬＳＩのＡＣ特性の測定システム、特にデジタルＬＳＩのセットアップ時間やホールド時間を測定する測定システムとして、例えば特許文献１等の記載が参照される。図１０は、該特許文献１に記載されたシステムの構成を示している。図１０に示すように、被測定ＬＳＩ４の外部にクロックＣＬＫを供給するクロック供給手段１と、クロックに同期し一定幅の測定パルスを繰り返して発生するパルス発生手段２と、該測定パルスを遅延させて、被測定ＬＳＩ４に供給し、測定パルスの繰り返し毎に切り替え制御信号に基づいて前回入力に比べてクロックの位相差が小さくなる方向に遅延量を変化させるパルス遅延手段３を備え、被測定ＬＳＩ４の内部に、測定パルスの繰り返し毎に測定対象の入力ラッチ回路４１が、測定パルスを正しく取り込んだかどうかを判定し、正しく取り込まれている間は、前記遅延量を変化させるための切り替え制御信号を出力する入力ラッチ判定手段４３を備えている。

特開平７−８４０００号公報

しかしながら、図１０に示した構成の場合、クロック信号を供給するクロック供給手段１を被測定ＬＳＩ４の外部に設けることが必要とされる。また、クロック信号に同期して一定幅の測定パルスを繰り返して発生するパルス発生手段（回路）２が必要となる。このため、ＡＣ特性の測定を簡易に行うことはできない。なお、上記特許文献１には、図１０の構成とは別の構成として、パルス発生回路２を被測定ＬＳＩ４内部に設けることで、パルス発生回路を外部に準備することを要しなくし、ＡＣ特性の測定を簡単にした構成も開示されているが、この場合も、クロック供給手段は被測定ＬＳＩの外部に設けることが必要とされる。

また、クロック供給手段やパルス発生手段を被測定ＬＳＩ４の外部に設けた場合、外部との接続インタフェース等が測定精度に影響を及ぼし、特に、被測定ＬＳＩ４が高い動作周波数で動作する場合、正確なＡＣ特性測定が行えない場合も生じる。

本願で開示される発明は、前記課題を解決するため概略以下の構成とされる。

本発明の１つのアスペクトに係るＡＣ特性測定システムは、クロック信号に応答して入力信号をサンプルする回路であってＡＣ特性測定対象となる回路（「被測定回路」という）を、奇数段のインバータをリング形態に接続してなるリングオシレータのループ内に配設し、前記ループ内を伝播する信号より、前記被測定回路に与えるクロック信号を生成するクロック生成回路と、前記ループ内を伝播する信号より前記被測定回路に与える前記入力信号を生成し、制御信号に基づき、前記被測定回路に与える前記入力信号の遅延量を可変に制御する遅延調整回路と、を備えている。

本発明において、前記クロック生成回路は、前記被測定回路に与えるクロック信号を、前記被測定回路の前段のインバータの出力信号の遷移に応答して生成し、前記遅延調整回路は、前記被測定回路の前記前段のインバータの出力信号を受け、前記制御信号に基づき前記入力信号の遅延時間を可変させ、前記被測定回路からの出力信号は、前記被測定回路の後段のインバータの入力端に入力される。

本発明において、前記クロック生成回路と前記遅延調整回路は、前記被測定回路と同一チップ内に配設されている構成としてもよい。

本発明において、好ましくは、前記リングオシレータの所定のノードの発振が停止した時点の、前記制御信号の値から、前記被測定回路のセットアップ時間及び／又はホールド時間が導出される。

本発明の他のアスペクトに係る回路は、奇数段のインバータをリング形態に接続してなるリングオシレータのループ内に挿入されたフリップフロップと、前記ループ内を伝播する信号より、前記フリップフロップに与えるクロック信号を生成するクロック生成回路と、前記ループ内を伝播する信号より、前記フリップフロップに与えるデータ信号を生成し、前記フリップフロップに与える前記データ信号の遷移エッジと、前記フリップフロップに与える前記クロック信号の有効なエッジとの間の時間差を、制御信号に基づき可変に制御する遅延調整回路と、を備えている。

本発明において、好ましくは、前記リングオシレータの所定のノードの発振が停止した時点の、前記制御信号の値から、前記フリップフロップのセットアップ時間及び／又はホールド時間が導出される。

本発明において、前記クロック生成回路は、前記フリップフロップに与えるクロック信号を、前記フリップフロップの前段のインバータの出力信号の遷移に応答して生成し、前記遅延調整回路は、前記フリップフロップの前記前段のインバータの出力信号を受け、前記制御信号に基づき前記データ信号の遅延時間を可変させ、前記フリップフロップからの出力信号は、前記フリップフロップの後段のインバータの入力端に入力される。

本発明において、セットアップ時間とホールド時間の測定の切替制御を行う制御信号に基づき、前記フリップフロップに与えるデータ信号の遷移エッジとクロック信号の有効なエッジとの間のタイミングの前後関係を切り替えるセットアップホールド切替回路を、前記フリップフロップの前段に備えている。

本発明において、前記リングオシレータの発振開始を制御する発振制御信号を生成する回路を、前記リングオシレータのループ内に備え、与えられたリセット信号に基づき、前記フリップフロップがリセットされ、前記リングオシレータの発振はリセットされ、前記発振制御信号が発振を示す値に設定されると、前記リングオシレータは発振を開始する。

本発明においては、前記ＡＣ特性測定システムは、前記フリップフロップと同一チップに搭載される。

本発明において、前記ＡＣ特性測定システムは、前記フリップフロップが搭載されるチップと別チップに搭載される構成としてもよい。

本発明の他のアスペクトに係る方法は、ＡＣ特性測定対象のフリップフロップを、奇数段のインバータをリング形態に接続してなるリングオシレータのループ内に配設し、
前記フリップフロップには、前記ループ内を伝播する信号より生成したクロック信号とデータ信号とを与える工程と、
前記フリップフロップに与えるデータ信号の遷移エッジと前記クロックの有効エッジとの時間差を制御信号に基づき可変に制御する工程と、
を有し、前記ループの所定のノードの発振が停止した時点の制御信号の値からＡＣ特性測定値を導出する。

本発明によれば、セットアップ時間、ホールド時間の判定を、リングオシレータの発振停止で判断できるため、測定を簡易化している。その理由は、本発明においては、AC特性測定対象のフリップフロップをリングオシレータのループ内に挿入し、該リングオシレータを伝播する信号から、フリップフロップに入力されるデータ及びクロックを生成し、データとクロックの位相差を制御信号により可変自在とする構成とし、セットアップ時間／ホールド時間を満たしている場合には、リングオシレータは発振し続けるが、セットアップ時間／ホールド時間を満たさない場合には、リングオシレータは発振停止し、リングオシレータが発振停止したタイミングをセットアップ時間、ホールド時間の最小値として観測することができるためである。

また、本発明によれば、リングオシレータ構成にしたことで、クロックと測定パルスを自己発生して、セットアップ時間やホールド時間を測定することができ、外部からクロックを与える必要がない。

本発明によれば、クロック供給回路やパルス発生回路やパルス遅延回路を外部に準備する必要はないため、測定を簡易化するとともに、測定精度の向上にも貢献する。

上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本発明は、入力信号をクロック信号に応答してサンプルするラッチ等についてＡＣ特性測定が行われる回路（「被測定回路」という）（例えば図１のフリップフロップ回路１０５、１１０）を、奇数段のインバータをリング形態に接続してなるリングオシレータのループ内に挿入し、被測定回路のＡＣ特性を、リングオシレータの発振の停止で判断できるようにしたものである。

より詳しくは、本発明の一実施の形態によれば、ＡＣ特性の被測定回路（図１の１０５、１１０）には、リングオシレータのループを伝播する信号から生成されたデータ信号及びクロック信号が入力され、被測定回路（１０５、１１０）から出力されるデータを、リングオシレータのループ内に送出する構成としている。すなわち、リングオシレータのループを伝播する信号を入力し、被測定回路（１０５、１１０）に与えるクロック信号を生成するクロック生成回路（図１の１０４、１０９）と、リングオシレータのループを伝播する信号を入力し、被測定回路（１０５、１１０）に与えるデータ信号を生成するとともに、前記データ信号の前記クロック信号に対する遅延量を、与えられた制御信号（ＳＥＬ１）に基づき可変に制御する遅延調整回路（図１の１０２、１０７）と、を備えている。本発明の一実施形態において、クロック生成回路（１０４、１０９）は、前記被測定回路（１０５、１１０）に与えるクロック信号を、前記被測定回路（１０５、１１０）の前段のインバータの出力信号の遷移に応答して生成し、前記遅延調整回路（１０２、１０７）は、前記被測定回路（１０５、１１０）の前記前段のインバータの出力信号を受け、前記制御信号に基づき前記入力信号の遅延時間を可変させ、前記被測定回路（１０５、１１０）からの出力信号は、前記フリップフロップの後段のインバータの入力端に入力される。

本発明において、セットアップ時間とホールド時間の測定の切替制御を行う制御信号（ＳＥＬ２）に基づき、前記被測定回路（１０５、１１０）に与える入力信号の遷移エッジとクロック信号の有効なエッジとの間のタイミングの前後関係を切り替えるセットアップホールド切替回路（図１の１０３、１０８）を、前記被測定回路（１０５、１１０）の前段に備えている。

かかる構成の本発明の一実施の形態においては、ＡＣ特性測定時、リングオシレータの発振状態のもとで、制御信号に基づき、遅延調整回路（１０２、１０７）により被測定回路（１０５、１１０）に与えるデータとクロックのエッジのタイミング差を可変させ（例えばタイミング差を順次小さくする）、リングオシレータの発振が停止した時点での制御信号の値から、ＡＣ特性測定値（セットアップ時間／ホールド時間）を導出するというものである。以下実施例に即して説明する。

図１は、本発明の一実施例の構成を示す図である。図１には、ＬＳＩのＡＣ特性測定システムの全体構成が示されている。なお、特に制限されないが、図１に示した構成要素はＬＳＩチップに搭載されており、入力端子１００、出力端子１１２は、ＬＳＩの外部ピンとされる。図１を参照すると、入力端子１００に第１の入力端が接続されたＮＡＮＤ回路１０１と、第１のＲＯＳＣ駆動ゲート１１と、第２のＲＯＳＣ駆動ゲート１２とを備え、第２のＲＯＳＣ駆動ゲート１２の出力は出力端子１１２に接続されるとともに、ＮＡＮＤ回路１０１の第２の入力端に帰還接続されている。

第１のＲＯＳＣ駆動ゲート１１は、ＮＡＮＤ回路１０１の出力を入力し第１の選択信号ＳＥＬ１を入力して、遅延を調整する第１の遅延調整部１０２と、第１の遅延調整部１０２からの出力信号を入力として受け第２の選択信号ＳＥＬ２にしたがってセットアップ時間とホールド時間の切り替えを行う第１のセットアップホールド（ＳＥＴＵＰ ＨＯＬＤ）切替回路１０３と、ＮＡＮＤ回路１０１の出力を入力しクロック信号を生成する第１のクロック生成部１０４と、第１のセットアップホールド切替回路１０３からの出力をデータ入力端子に受け第１のクロック生成部１０４からのクロック信号をクロック入力端子に受け、データ信号をクロック信号の立ち上がりエッジに応答してサンプルする第１のフリップフロップ１０５（Ｄ型フリップフロップあるいはエッジトリガー型レジスタともいう）と、第１のフリップフロップ１０５のデータ出力端子Ｑの出力信号を反転して出力する第１のインバータ１０６とを備えている。

第２のＲＯＳＣ駆動ゲート１２は、第１のＲＯＳＣ駆動ゲート１１の第１のインバータ１０６からの出力を入力し第１の選択信号ＳＥＬ１を入力して遅延を調整する第２の遅延調整部１０７と、第２の遅延調整部１０７からの出力信号を入力として受け第２の選択信号ＳＥＬ２にしたがってセットアップ時間とホールド時間の切り替えを行う第２のセットアップホールド（ＳＥＴＵＰ ＨＯＬＤ）切替回路１０８と、第１のインバータ１０６の出力を入力しクロック信号を生成する第２のクロック生成部１０９と、第２のセットアップホールド切替回路１０８からの出力をデータ入力端子に受けクロック生成部１０９からのクロック信号をクロック入力端子に受け、データ信号をクロック信号の立ち上がりエッジに応答してサンプルする第２のフリップフロップ１１０（Ｄ型フリップフロップあるいはエッジトリガー型レジスタともいう）と、第２のフリップフロップ１１０のデータ出力端子Ｑの出力信号を反転して出力する第２のインバータ１１１と、を備えている。

第２のインバータ１１１の出力は、出力端子１１２に接続されるとともに、ＮＡＮＤ回路１０１の第２の入力端に接続されている。入力端子１００は、フリップフロップ１０５及び１１０のリセット端子ＲＢに接続されており、入力端子１００がＬＯＷレベルのとき、フリップフロップ１０５及び１１０はともに強制リセットされ、それぞれのデータ出力端子ＱはＬＯＷレベルとなる。なお、図１では、便宜上、ＮＡＮＤ回路１０１の出力をＮｏｄｅ１、第１のセットアップホールド切替回路１０３の出力をＮｏｄｅ２、第１のクロック生成部１０４の出力をＮｏｄｅ３、第１のフリップフロップ１０４の出力をＮｏｄｅ４、インバータ１０６の出力をＮｏｄｅ５、第２のセットアップホールド切替回路１０８の出力をＮｏｄｅ６、第２のクロック生成部１０９の出力をＮｏｄｅ７、第２のフリップフロップ１１０の出力をＮｏｄｅ８、第２のインバータ１１１の出力をＮｏｄｅ９でそれぞれ表している。

第１の遅延調整部１０２は、クロック信号に対して、位相差が生じるように、第１のフリップフロップ１０５のデータ入力端子Ｄに入力されるデータ信号を遅延させる。同様に、第２の遅延調整部１０７は、クロック信号に対して、位相差が生じるように、第２のフリップフロップ１１０のデータ入力端子Ｄに入力されるデータ信号を遅延させる。第１、第２の遅延調整部１０２、１０７は、共通に入力される第１の選択信号ＳＥＬ１に基づいて、クロック信号に対するデータ信号の位相を可変させることができる。

データ信号のエッジと、クロック信号の有効エッジ（サンプリングに有効なエッジであり、この例では、クロック信号の立ち上がりエッジ）との時間差が、フリップフロップ１０５、１１０のセットアップ時間を満たしている間は、奇数段のインバータ（図１では、インバータとして機能するＮＡＮＤ回路１０１、インバータ１０６、１１１）をリング形態に接続してなるリングオシレータは、同一周波数で発振し続ける。本実施例では、この状態から、データ信号の遷移タイミングを変化させてゆき、セットアップ時間を満たさなくなる時間をリングオシレータの発振停止で確認する。すなわち、データ信号の遷移エッジと、これにつづくクロック信号の有効エッジとの位相差を狭めてゆくことで、フリップフロップ１０５、１１０において、入力データ信号を正確にサンプルすることができず、出力が反転しなくなる場合、リングオシレータの発振は停止する。このときのデータ信号のエッジとクロック信号の有効エッジとの位相差がセットアップ時間の限界値となる。

そして、本実施例においては、セットアップ時間、ホールド時間測定の切り替えを行う第１、第２のセットアップホールド切替回路１０３、１０８を設けたことで、同様の測定が可能である。クロック信号の有効エッジ（この場合、立ち上がりエッジ）とデータ信号のエッジの時間差が、フリップフロップ１０５、１１０のホールド時間を満たしている間は、リングオシレータは同一周波数で発振し続ける。データ信号の遷移タイミングを変化させ、ホールド時間を満たさなくなる時間を、リングオシレータの発振停止で確認する。すなわち、クロック信号の有効エッジと、該有効エッジ後もなお値が保持されるデータ信号の遷移エッジとの位相差を狭めてゆくことで、フリップフロップ１０５、１１０において、入力データ信号を正確にサンプルすることができず、出力が反転しない場合、リングオシレータの発振は停止する。このときのクロック信号のエッジとデータ信号のエッジとの位相差がホールド時間の限界値となる。

図２は、図１の第１、第２の遅延調整部１０２、１０７の構成の一例を示す図である。なお、第１、第２の遅延調整部１０２、１０７は同一構成とされる。図２に示すように、この遅延調整部は、入力信号をバッファ（単位遅延回路）２０１で単位遅延時間遅延させる第１の遅延パスと、入力信号を２段のバッファ２０２、２０３で遅延させる第２の遅延パスと、入力信号を３段のバッファ２０４乃至２０６で遅延させる第３の遅延パスと、入力信号を４段のバッファ２０７乃至２１０で遅延させる第４の遅延パスと、第１乃至第４の遅延パスと出力端子との間に接続された第１乃至第４スイッチＳＷ１乃至ＳＷ４と、第１の選択信号ＳＥＬ１を入力してデコードし、第１乃至第４スイッチＳＷ１乃至ＳＷ４のいずれか１つをオンさせるデコーダ２１２を備えている。第１乃至第４スイッチＳＷ１乃至ＳＷ４とデコーダ２１２は選択回路２１１を構成する。特に制限されないが、図２の構成の場合、第１の選択信号ＳＥＬ１は２ビット信号よりなる。第１乃至第４のスイッチは、例えばトランスファゲート（例えばＮＭＯＳトランジスタ）で構成される。なお、第１、第２の遅延調整部１０２、１０７は、第１の選択信号ＳＥＬ１に基づき遅延時間を可変に調整できるものであればよく、図２の構成に限定されるものでないことは勿論である。例えば遅延時間の異なる複数のタップを備えた一つの遅延回路列を備え、複数のタップの中から選択信号に基づきいずれか１つを選択する構成としてもよい。

図３は、図１の第１、第２のクロック生成部１０４、１０９の構成の一例を示す図である。なお、図１の第１、第２のクロック生成部１０４、１０９は同一構成とされる。図３に示すように、クロック生成部は、入力信号を第１の入力端子（Ｎｏｄｅ１０）に入力し、入力信号を複数段の遅延回路３０１で遅延させた信号を第２の入力端子（Ｎｏｄｅ１１）に入力する排他的否定論理和（ＥＸＮＯＲ）回路３０２を備えている。図７は、クロック生成部のタイミングチャートである。ＥＸＮＯＲ回路３０２の出力（Ｎｏｄｅ１２）は、Ｎｏｄｅ１０の信号とＮｏｄｅ１１の信号の論理値が一致するときにＨＩＧＨレベル、異なるときにＬｏｗレベルとなる。したがって、図７に示すように、クロック生成部での入力信号をなすＮｏｄｅ１０の信号の立ち上がり、及び立ち下がり遷移で、ＥＸＮＯＲ回路３０２の出力Ｎｏｄｅ１２はＬＯＷレベルとなり、遅延回路３０１の遅延時間経過後に出力Ｎｏｄｅ１２はＨＩＧＨレベルとなり、Ｎｏｄｅ１０の信号のつぎの遷移までＨＩＧＨレベルを維持し、Ｎｏｄｅ１０の信号のつぎの遷移でＬＯＷレベルに遷移するクロックパルスが出力される。

図４は、図１の第１、第２のセットアップホールド切替回路１０３、１０８の構成の一例を示す図である。なお、第１、第２のセットアップホールド切替回路１０３、１０８は同一構成とされる。図４に示すように、入力信号（正転信号）と、入力信号の入力するインバータ４０１の出力である反転信号とを入力し、第２の選択信号ＳＥＬ２にしたがって、セットアップ時間測定時には、反転信号を選択し、ホールド時間測定時には、正転信号を選択し、選択した信号を図１のＮｏｄｅ２、Ｎｏｄｅ６に出力する選択回路４０２を備えている。特に制限されないが、図４に示す例では、第２の選択信号ＳＥＬ２は１ビット信号とされ、第２の選択信号ＳＥＬ２がＨＩＧＨレベルのとき、第２のスイッチ（ＮＭＯＳトランジスタＭＮ２）がオンして、反転信号が選択され、第２の選択信号ＳＥＬ２がＬＯＷレベルのとき、第１のスイッチ（ＮＭＯＳトランジスタＭＮ１）がオンし、正転信号が選択される。なお、図４では、ＮＭＯＳトランジスタＭＮ１、ＭＮ２よりなるトランスファゲートの構成が示されているが、本発明はかかる構成に制限されるものでないことは勿論である。

図５は、本実施例において、フリップフロップのセットアップ時間を測定するモード時の動作タイミングを示す図である。図１乃至図５を参照して、本実施例におけるセットアップ時間の測定動作を説明する。

図５において、タイミングｔ０では、入力端子１００はＬｏｗレベルとされており、このとき、入力端子１００に第１入力端が接続するＮＡＮＤ回路１０１出力Ｎｏｄｅ１（ＮＡＮＤ＿ＯＵＴ）は、その第２入力端の論理値によらず、ＨＩＧＨを出力する。入力端子１００はリセット信号ＲＢ（ＬＯＷアクティブ）として、フリップフロップ１０５、１１０のリセット端子ＲＢに入力され、第１、第２のフリップフロップ１０５、１１０のデータ出力端子ＱはいずれもＬＯＷレベルにリセットされる。ＮＡＮＤ回路１０１の第２の入力端には、第２のフリップフロップ１１０の出力であるＬＯＷレベルをインバータ１１１で反転したＨＩＧＨレベル（固定）が帰還入力されるが、ＮＡＮＤ回路１０１出力Ｎｏｄｅ１（ＮＡＮＤ＿ＯＵＴ）はＨＩＧＨのままである。

タイミングｔ１において、入力端子１００がＨＩＧＨレベルに設定される。このとき、第１、第２のフリップフロップ１０５、１１０のリセットも解除される。ＮＡＮＤ回路１０１の第２の入力端はインバータ１１１の出力Ｎｏｄｅ９（ＲＯＳＣ出力＆ＮＡＮＤ入力）がＨＩＧＨレベルであることから、２つの入力端がともにＨＩＧＨレベルとなる。したがって、ｔ１で、ＮＡＮＤ回路１０１の出力Ｎｏｄｅ１（ＮＡＮＤ＿ＯＵＴ）はＨＩＧＨレベルからＬｏｗレベルに遷移する。

ＮＡＮＤ回路１０１の出力Ｎｏｄｅ１の信号は、タイミングｔ１でＨＩＧＨレベルからＬＯＷレベルに遷移して、第１のＲＯＳＣ駆動ゲート１１に入力され、第１の遅延調整部１０２で設定された遅延時間分遅延され、第１のセットアップホールド切替回路１０３で反転され、タイミングｔ２で、ＬＯＷレベルからＨＩＧＨレベルに立ち上がる信号として、Ｎｏｄｅ２（ＦＦ＿ＤＡＴＡ＿ＩＮ）に出力され、フリップフロップ１０５のデータ入力端子Ｄに供給される。タイミングｔ１とｔ２との時間差が、第１の遅延調整部１０２で設定された遅延時間に対応する。ここで、ＮＡＮＤ回路１０１の出力は、第１のクロック生成部１０４にも供給され、第１のクロック生成部１０４は、ＮＡＮＤ回路１０１の出力信号の立ち下がり遷移エッジに対して所定時間遅延したタイミングｔ３で立ち上がり、ＮＡＮＤ回路１０１の出力信号の立ち上がり遷移エッジ（タイミングｔ５）で立ち下がるクロックパルスを生成する。第１のフリップフロップ１０５は、データ入力端子の信号を、第１のクロック生成部１０４の出力Ｎｏｄｅ３（ＦＦ＿ＣＬＫ＿ＩＮ）のクロック信号の立ち上がりエッジでサンプルしデータ出力端子Ｑ（Ｎｏｄｅ４）に出力する。

すなわち、タイミングｔ２において、第１のフリップフロップ１０５のデータ入力端子のデータ信号はＨＩＧＨレベルとなり、タイミングｔ３で、第１のフリップフロップ１０５のクロック入力端子のクロックが立ち上がり、サンプルしたデータがデータ出力端子Ｑより出力される。タイミングｔ２（データ信号の遷移エッジ）からタイミングｔ３（クロック信号の立ち上がりエッジ）の間の時間差が、第１のフリップフロップ１０５のセットアップ時間（ＳＥＴＵＰ ＴＩＭＥ）に対応する。タイミングｔ２からｔ３の時間差は、前述したように、第１の遅延調整部１０２によって可変に制御される。

タイミングｔ３で、第１のフリップフロップ１０５のデータ出力端子Ｑ（Ｎｏｄｅ４）はＬＯＷレベルからＨＩＧＨレベルに遷移し、第１のインバータ１０６の出力（Ｎｏｄｅ５）はＨＩＧＨレベルからＬＯＷレベルに遷移し、第２のＲＯＳＣ駆動ゲート１２に入力される。

第２のＲＯＳＣ駆動ゲート１２において、第２の遅延調整部１０７は、第１のインバータ１０６の出力Ｎｏｄｅ５の信号を受け、第１の選択信号ＳＥＬ１で第１の遅延調整部１０２と同一の遅延時間遅延させて第２のセットアップホールド切替回路１０８に出力する。第２のセットアップホールド切替回路１０８は、セットアップ時間測定であるため、第２の遅延調整部１０７からの出力信号の反転信号（したがってＮｏｄｅ５の信号を遅延反転させた信号）を第２のフリップフロップ１１０のデータ入力端子Ｄ（Ｎｏｄｅ６）に供給する。Ｎｏｄｅ５の信号の立ち下がりエッジのタイミングｔ３とｔ４との時間差が、第２の遅延調整部１０７で設定された遅延時間に対応する。第２のクロック生成部１０９は、第１のインバータ１０６の出力Ｎｏｄｅ５の信号を受け、クロック信号を第２のフリップフロップ１１０のクロック入力端子ＣＫ（Ｎｏｄｅ７）に供給する。タイミングｔ４で、第２のフリップフロップ１１０のデータ入力端子Ｄ（Ｎｏｄｅ６）のデータ信号（ＦＦ＿ＤＡＴＡ＿ＩＮ）がＨＩＧＨレベルとなり、タイミングｔ５で第２のフリップフロップ１１０のクロック入力端子ＣＫ（Ｎｏｄｅ７）のクロック（ＦＦ＿ＣＬＫ＿ＩＮ）が立ち上がり、データ出力端子Ｑ（Ｎｏｄｅ８）よりＨＩＧＨレベルが出力される。第２のインバータ１１１の出力Ｎｏｄｅ９の信号はタイミングｔ５でＨＩＧＨレベルからＬＯＷレベルとなり、ＮＡＮＤ回路１０１の出力Ｎｏｄｅ１の信号はＨＩＧＨレベルとなる。タイミングｔ４（データ信号の遷移エッジ）からタイミングｔ５（クロック信号の立ち上がりエッジ）の間の時間差が、第２のフリップフロップ１１０のセットアップ時間（ＳＥＴＵＰ ＴＩＭＥ）に対応する。タイミングｔ４からｔ５の時間差は、前述したように、第２の遅延調整部１０７によって可変に制御される。

第１のＲＯＳＣ駆動ゲート１１において、タイミングｔ５におけるＮＡＮＤ回路１０１の出力Ｎｏｄｅ１の信号のＨＩＧＨレベルへの遷移に応じて、タイミングｔ６で、第１のフリップフロップ回路１０５への入力Ｎｏｄｅ２がＨＩＧＨレベルからＬＯＷレベルに遷移し、タイミングｔ７のクロック信号の立ち上がりで、第１のフリップフロップ１０５の出力Ｎｏｄｅ４（ＦＦ＿Ｑ＿ＯＵＴ）は、ＬＯＷレベルとなり、第１のインバータ１０６の出力Ｎｏｄｅ５はＬＯＷレベルからＨＩＧＨレベルに遷移する。タイミングｔ６（データ信号の遷移エッジ）からタイミングｔ７（クロック信号の立ち上がりエッジ）の間の時間差（タイミングｔ２とｔ３間の時間差と等しい）は、第１のフリップフロップ１０５のセットアップ時間（ＳＥＴＵＰ ＴＩＭＥ）に対応する。

第１のインバータ１０６の出力Ｎｏｄｅ５の信号を、第２のＲＯＳＣ駆動ゲート１２の第２の遅延調整部１０７で遅延させ第２のセットアップホールド切替回路１０８で反転させた信号（Ｎｏｄｅ６のＦＦ＿ＤＡＴＡ＿ＩＮ）は、タイミングｔ８でＨＩＧＨレベルからＬＯＷレベルとなり、第１のインバータ１０６の出力Ｎｏｄｅ５の信号の立ち上がり遷移に基づき作成されたクロック信号の立ち上がり（タイミングｔ９）に応答して、第２のフリップフロップ１１０はデータ出力端子ＱからＬＯＷレベルを出力し（Ｎｏｄｅ８のＦＦ＿Ｑ＿ＯＵＴ）、第２のインバータ１１１の出力（Ｎｏｄｅ９）はＨＩＧＨレベルとなる。タイミングｔ８（データ信号の遷移エッジ）からタイミングｔ９（クロック信号の立ち上がりエッジ）の間の時間差（タイミングｔ４とｔ５間の時間差と等しい）は、第２のフリップフロップ１１０のセットアップ時間（ＳＥＴＵＰ ＴＩＭＥ）に対応する。

このように、第２のＲＯＳＣ駆動ゲート１２の第２のインバータ１１１の出力Ｎｏｄｅ９の信号を出力端子１１２から外部に引き出すことで、測定器あるいはテスタ等により、発振を観測することができる。

本実施例では、第１、第２のフリップフロップ１０５、１１０に入力される、データ入力と、クロック入力を、回路内で発生させているため、外部からクロックを入力したり、外部からデータ入力を与える必要がない。

第２のＲＯＳＣ駆動ゲート１２の第２のインバータ１１１の出力Ｎｏｄｅ９の発振が観測されるのは、第１のＲＯＳＣ駆動ゲート１１、第２のＲＳＯＣ駆動ゲート１２にそれぞれ含まれる第１、第２のフリップフロップ１０５、１１０がセットアップ時間の仕様を満たしているときである。第１、第２のフリップフロップ１０５、１１０の少なくとも１方がセットアップ時間の仕様を満たされなければ、フリップフロップの出力に、所望の論理が出力できなくなり、Ｎｏｄｅ９の信号が反転せず、発振は停止する。なお、第１、第２の選択信号ＳＥＬ１、ＳＥＬ２は、外部から入力される制御信号であってもよいし、ＢＩＴＳ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）等の場合、内蔵テストプログラムを走らせて内部制御してもよい。

本実施例において、入力端子１００の信号は、リングオシレータの発振、フリップフロップのリセットを制御するための信号であり、デバイス外部から与えられる。

本実施例によれば、Ｎｏｄｅ９を外部端子かららモニタし、Ｎｏｄｅ９の発振停止時の選択信号ＳＥＬ１の値により、フリップフロップのセットアップ時間、ホールド時間の限界がわかる。これにより、フリップフロップのセットアップ時間の測定に適用する。

図８は、セットアップ時間測定時の動作原理を説明するためのタイミングチャートである。第１の遅延調整部１０２において、Ｎｏｄｅ２（フリップフロップ１０５のデータ入力）の遷移エッジを、Ｎｏｄｅ３のクロックに対して近づけてゆくと、次第にセットアップ時間が満たされなくなり、所望の論理を拾うことが出来ず、Ｎｏｄｅ９に以前とは逆の論理が返らなくなり、発振が停止する。このとき、データ可変部で選択された経路の遅延によって、セットアップ時間を把握できる。発振状態から発振停止時の選択信号ＳＥＬ１の値から、セットアップ時間の限界値がわかる。

ホールド時間測定について、説明する。図６は、ホールド時間を測定するモード時の動作タイミングを示す図である。本実施例において、ホールド時間を測定するモードについて、動作を説明する。

図６のタイミングｔ０では、入力端子１００はＬｏｗレベルとされており、入力端子１００に第１入力端が接続するＮＡＮＤ回路１０１出力Ｎｏｄｅ１（ＮＡＮＤ＿ＯＵＴ）は、その第２入力端の論理値によらず、ＨＩＧＨを出力する。入力端子１００はリセット信号ＲＢ（ＬＯＷアクティブ）として、フリップフロップ１０５、１１０のリセット端子ＲＢに入力され、第１、第２のフリップフロップ１０５、１１０のデータ出力端子ＱはいずれもＬＯＷレベルにリセットされる。ＮＡＮＤ回路１０１の第２の入力端には、第２のフリップフロップ１１０の出力であるＬＯＷレベルをインバータ１１１で反転したＨＩＧＨレベル（固定）が帰還入力されるが、ＮＡＮＤ回路１０１出力Ｎｏｄｅ１（ＮＡＮＤ＿ＯＵＴ）はＨＩＧＨのままである。

タイミングｔ１において、入力端子１００がＨＩＧＨレベルに設定される。このとき、第１、第２のフリップフロップ１０５、１１０のリセットも解除される。ＮＡＮＤ回路１０１の第２の入力端はインバータ１１０の出力Ｎｏｄｅ９（ＲＯＳＣ出力＆ＮＡＮＤ入力）がＨＩＧＨレベルであることから、２つの入力端がともにＨＩＧＨレベルとなる。したがって、タイミングｔ１で、ＮＡＮＤ回路１０１の出力Ｎｏｄｅ１（ＮＡＮＤ＿ＯＵＴ）はＨＩＧＨレベルからＬｏｗレベルに遷移する。

ＮＡＮＤ回路１０１の出力Ｎｏｄｅ１の信号（タイミングｔ１でＨＩＧＨレベルからＬＯＷレベルに遷移）は、第１のＲＯＳＣ駆動ゲート１１に入力され、第１の遅延調整部１０２で設定された遅延時間分遅延され、第１のセットアップホールド切替回路１０３で正転信号が選択され、タイミングｔ３でＨＩＧＨレベルからＬＯＷレベルに立ち下がる信号としてＮｏｄｅ２（ＦＦ＿ＤＡＴＡ＿ＩＮ）に出力され、フリップフロップ１０５のデータ入力端子Ｄに供給される。タイミングｔ１とｔ３との時間差が、第１の遅延調整部１０２で設定された遅延時間に対応する。ここで、ＮＡＮＤ回路１０１の出力は第１のクロック生成部１０４にも供給され、第１のクロック生成部１０４は、ＮＡＮＤ回路１０１の出力信号の立ち下がり遷移エッジに対して所定時間遅延したタイミングｔ２で立ち上がり、ＮＡＮＤ回路１０１の出力信号の立ち上がり遷移エッジ（タイミングｔ４）で立ち下がるクロックパルスを生成する。第１のフリップフロップ１０５は、データ入力端子の信号を、第１のクロック生成部１０４の出力Ｎｏｄｅ３（ＦＦ＿ＣＬＫ＿ＩＮ）のクロック信号の立ち上がりエッジでサンプルしデータ出力端子Ｑ（Ｎｏｄｅ４）に出力する。

すなわち、タイミングｔ２で第１のフリップフロップ１０５のクロック入力端子のクロックが立ち上がり、データ入力端子ＤのＨＩＧＨレベルのデータ信号をサンプルし、タイミングｔ３において、データ信号はＬＯＷレベルに遷移し、タイミングｔ２（クロック信号の立ち上がりエッジ）とタイミングｔ３（データ信号の遷移エッジ）の間の時間差が、第１のフリップフロップ１０５のホールド時間（ＨＯＬＤ ＴＩＭＥ）に対応する。タイミングｔ２からｔ３の時間差は、前述したように、第１の遅延調整部１０２によって可変に制御される。

タイミングｔ２で、第１のフリップフロップ１０５のデータ出力端子Ｑ（Ｎｏｄｅ４）はＬＯＷレベルからＨＩＧＨレベルに遷移し、第１のインバータ１０６の出力（Ｎｏｄｅ５）はＨＩＧＨレベルからＬＯＷレベルに遷移し、第２のＲＯＳＣ駆動ゲート１２に入力される。

第２のＲＯＳＣ駆動ゲート１２において、第２の遅延調整部１０７は、第１のインバータ１０６の出力Ｎｏｄｅ５の信号を受け、第１の選択信号ＳＥＬ１で第１の遅延調整部１０２と同一の遅延時間遅延させて第２のセットアップホールド切替回路１０８に出力する。第２のセットアップホールド切替回路１０８は、ホールド時間測定であるため、第２の遅延調整部１０７からの出力信号の正転信号（したがってＮｏｄｅ５の信号を同じ論理で遅延させた信号）を第２のフリップフロップ１１０のデータ入力端子Ｄ（Ｎｏｄｅ６）に供給する。すなわち、タイミングｔ２で立ち下がったＮｏｄｅ５の信号は、第２の遅延調整部１０７で遅延され、タイミングｔ５で、第２のフリップフロップ１１０のデータ入力端子Ｄ（Ｎｏｄｅ６）のデータ信号（ＬＯＷレベルからＨＩＧＨレベルに遷移する）として供給される。Ｎｏｄｅ５の信号の立ち下がりエッジのタイミングｔ２とｔ５との時間差が、第２の遅延調整部１０７で設定された遅延時間に対応する。第２のクロック生成部１０９は、第１のインバータ１０６の出力Ｎｏｄｅ５の信号（タイミングｔ２でＬＯＷレベルからＨＩＧＨレベルに遷移する）を受け、タイミングｔ４で立ち上がるクロック信号を生成し、第２のフリップフロップ１１０のクロック入力端子Ｎｏｄｅ７に供給する。

タイミングｔ４で、第２のフリップフロップ１１０のクロック入力端子ＣＫ（Ｎｏｄｅ７）のクロック信号（Ｆ＿ＣＬＫ＿ＩＮ）が立ち上がり、第２のフリップフロップ１１０のデータ出力端子Ｑ（Ｎｏｄｅ８）よりＨＩＧＨレベルが出力される。第２のインバータ１１１の出力Ｎｏｄｅ９の信号は、タイミングｔ４で、ＨＩＧＨレベルからＬＯＷレベルとなり、ＮＡＮＤ回路１０１の出力Ｎｏｄｅ１の信号は、ＨＩＧＨレベルとなる。タイミングｔ４（クロック信号の立ち上がりエッジ）とタイミングｔ５（データ信号の遷移エッジ）の間の時間差が、第２のフリップフロップ１１０のホールド時間（ＳＥＴＵＰ ＴＩＭＥ）に対応する。タイミングｔ４からｔ５の時間差は、前述したように、第２の遅延調整部１０７によって可変に制御される。

第１のＲＯＳＣ駆動ゲート１１では、タイミングｔ４におけるＮＡＮＤ回路１０１の出力Ｎｏｄｅ１の信号のＨＩＧＨレベルへの遷移に応答して、第１のクロック生成部１０４は、タイミングｔ６で立ち下がるクロック信号（Ｎｏｄｅ３のＦＦ＿ＣＬＫ＿ＩＮ）を出力する。すなわち、タイミングｔ６で、第１のフリップフロップ１０５はデータ信号（ＬＯＷレベル）をサンプルしてそのデータ出力端子Ｑ（Ｎｏｄｅ４）はＬＯＷレベルとなり、第１のインバータ１０６の出力Ｎｏｄｅ５はＬＯＷレベルからＨＩＧＨレベルに遷移する。

また、タイミングｔ４におけるＮＡＮＤ回路１０１の出力Ｎｏｄｅ１の信号のＨＩＧＨレベルへの遷移に応じて、タイミングｔ７で、第１のフリップフロップ回路１０５への入力Ｎｏｄｅ２がＬＯＷレベルからＨＩＧＨレベルに遷移する。タイミングｔ６（クロック信号の立ち上がりエッジ）からタイミングｔ７（データ信号の遷移エッジ）の間の時間差（タイミングｔ２とｔ３間の時間差と等しい）は、第１のフリップフロップ１０５のホールド時間（ＨＯＬＤ ＴＩＭＥ）に対応する。

第１のインバータ１０６の出力Ｎｏｄｅ５の信号を受ける第２のＲＯＳＣ駆動ゲート１２では、第２のクロック生成部１０９が、タイミングｔ８で立ち上がるクロック信号（Ｎｏｄｅ７のＦＦ＿ＣＬＫ＿ＩＮ）を出力する。第２の遅延調整部１０７で遅延させ第２のセットアップホールド切替回路１０８を介して出力される信号（Ｎｏｄｅ６のＦＦ＿ＤＡＴＡ＿ＩＮ）は、タイミングｔ９でＬＯＷレベルからＨＩＧＨレベルとなる。第１のインバータ１０６の出力Ｎｏｄｅ５の信号の立ち上がり遷移に基づき第２のクロック生成部１０９で生成されたクロック信号の立ち上がり（タイミングｔ８）に応答して、第２のフリップフロップ１１０はＬＯＷレベルを出力し（Ｎｏｄｅ８のＦＦ＿Ｑ＿ＯＵＴ）、第２のインバータ１１１の出力は、タイミングｔ８でＬＯＷレベルからＨＩＧＨレベルとなる。タイミングｔ８（クロック信号の立ち上がりエッジ）とタイミングｔ９（データ信号の遷移エッジ）との間の時間差（タイミング４とｔ５間の時間差と等しい）は、第２のフリップフロップ１１０のホールド時間（ＨＯＬＤ ＴＩＭＥ）に対応する。

このように、ホールド時間測定の場合も、Ｎｏｄｅ９を外部に引き出すことで、発振が観測できる。制御信号ＳＥＬ１により遅延調整部１０２、１０７で選択された経路の遅延によって、ホールド時間を把握できる。

図９は、ホールド時間測定時のタイミングチャートである。遅延調整部１０２、１０７において、Ｎｏｄｅ２（フリップフロップのデータ入力）の遷移エッジを、Ｎｏｄｅ３のクロックに対して近づけてゆくことで、次第にホールド時間が満たされなくなり、所望の論理を拾う(サンプルする)ことが出来ず、第２のインバータ１１１の出力Ｎｏｄｅ９には、以前とは逆の論理が返らなくなり、発振が停止する。このとき、データ可変部で選択された経路の遅延によって、ホールド時間を把握できる。

従来技術では、クロックを供給するクロック供給手段を被測定ＬＳＩ外部に設け、クロックに同期して一定幅の測定パルスを繰り返して発生する、パルス発生回路が必要とされるのに対して、本発明によれば、リングオシレータ構成にすることにより、クロックと測定パルスを自己発生することが出来る。

セットアップ時間を満たしている場合は、リングオシレータは発振し続けるが、セットアップ時間を満たさない場合、リングオシレータは発振停止する機構になっており、リングオシレータが発振停止したタイミングがセットアップ時間として観測できる。

リングオシレータ構成にしたことで、クロックと測定パルスを自己発生して、セットアップ時間やホールド時間を測定することができ、外部からクロックを与える必要がないという効果がある。また、セットアップ時間、ホールド時間の判定を、リングオシレータの発振停止で判断できるため、測定が簡単になるという効果がある。

なお上記実施例では、フリップフロップのセットアップ時間、ホールド時間のテスト回路を、オンチップ構成とした例を説明したが、本発明はオンチップ回路に限定されるものでなく、ＴＥＧ（Test Element Group）チップ等の別チップとしてもよい。

また上記実施例では、リングオシレータを構成する奇数段インバータとして、インバータ１０６、１１１と、ＮＡＮＤ回路１０１（第１入力端子にＨＩＧＨレベル入力時、第２の入力端子を反転出力するインバータとして機能する）の３段構成としたが、本発明はかかる段数に制限されるものでない。また、フリップフロップ１０５、１１０として正転データ出力端子Ｑをリングオシレータのループ内に接続する構成としたが、フリップフロップ１０５、１１０として反転データ出力端子ＱＢをリングオシレータのループに接続する場合、インバータとして機能する。なお、セットアップホールド測定対象のフリップフロップは、２つに限定されるものでないことは勿論である。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の回路構成を示す図である。 本発明の一実施例の遅延調整部の構成を説明する図である。 本発明の一実施例のクロック生成部の構成を説明する図である。 本発明の一実施例のセットアップホールド切替回路の構成を説明する図である。 本発明の一実施例のセットアップ時間測定モード時のタイミングチャートである。 本発明の一実施例のホールド時間測定モード時のタイミングチャートである。 本発明の一実施例のクロック生成部のタイミングチャートである。 本発明の一実施例のセットアップ時間測定を説明するタイミングチャートである。 本発明の一実施例のホールド時間測定を説明するタイミングチャートである。 特許文献１のＬＳＩのＡＣ特性測定システムの構成を示す図である。

符号の説明

１ クロック供給手段
２ パルス発生手段
３ パルス遅延手段
４ 被測定ＬＳＩ
１１ 第１のＲＯＳＣ駆動ゲート
１２ 第２のＲＯＳＣ駆動ゲート
４１ 入力ラッチ回路
４３ 入力ラッチ判定手段
１００ 入力端子
１０１ ＮＡＮＤ回路
１０２、１０７ 遅延調整部
１０３、１０８ セットアップホールド切替部回路
１０４、１０９ クロック生成部
１０５、１１０ フリップフロップ
１０６、１１１ インバータ
１１２ 出力端子
２０１〜２１０ バッファ
２１１ 選択回路
２１２ デコーダ
３０１ 遅延回路
３０２ 排他的否定論理和（ＥＸＮＯＲ）回路
４０１ インバータ
４０２ 選択回路
ＩＮＶ インバータ
ＮＭ１、ＮＭ２ ＮＭＯＳトランジスタ
ＳＷ１〜ＳＷ４ スイッチ

Claims (9)

1. クロック信号に応答して入力信号をサンプルする回路であってＡＣ特性測定対象となる回路（「被測定回路」という）を、奇数段のインバータをリング形態に接続してなるリングオシレータのループ内に配設し、
   前記ループ内を伝播する信号より前記被測定回路に与えるクロック信号を生成するクロック生成回路と、
   前記ループ内を伝播する信号より前記被測定回路に与える前記入力信号を生成し、制御信号に基づき、前記被測定回路に与える前記入力信号の遅延量を可変に制御する遅延調整回路と、
   を備え、
   前記クロック生成回路は、前記被測定回路に与えるクロック信号を、前記被測定回路の前段のインバータの出力信号の遷移に応答して生成し、
   前記遅延調整回路は、前記被測定回路の前記前段のインバータの出力信号を受け、前記制御信号に基づき前記入力信号の遅延時間を可変させ、
   前記被測定回路からの出力信号は、前記被測定回路の後段のインバータの入力端に入力される、ことを特徴とする特性測定システム。
2. 前記クロック生成回路と前記遅延調整回路は、前記被測定回路と同一チップ内に配設されている、ことを特徴とする請求項１記載のＡＣ特性測定システム。
3. 前記リングオシレータの所定のノードの発振が停止した時点の、前記制御信号の値から、前記被測定回路のセットアップ時間及び／又はホールド時間が導出される、ことを特徴とする請求項１記載のＡＣ特性測定システム。
4. 奇数段のインバータをリング形態に接続してなるリングオシレータのループ内に挿入されたフリップフロップと、
   前記ループ内を伝播する信号より、前記フリップフロップに与えるクロック信号を生成するクロック生成回路と、
   前記ループ内を伝播する信号より、前記フリップフロップに与えるデータ信号を生成し、前記フリップフロップに与える前記データ信号の遷移エッジと、前記フリップフロップに与える前記クロック信号の有効なエッジとの間の時間差を、制御信号に基づき可変に制御する遅延調整回路と、
   を備えて、
   前記クロック生成回路は、前記フリップフロップに与えるクロック信号を、前記フリップフロップの前段のインバータの出力信号の遷移に応答して生成し、
   前記遅延調整回路は、前記フリップフロップの前記前段のインバータの出力信号を受け、前記制御信号に基づき前記データ信号の遅延時間を可変させ、
   前記フリップフロップからの出力信号は、前記フリップフロップの後段のインバータの入力端に入力される、ことを特徴とするＡＣ特性測定システム。
5. 前記リングオシレータの所定のノードの発振が停止した時点の、前記制御信号の値から、前記フリップフロップのセットアップ時間及び／又はホールド時間が導出される、ことを特徴とする請求項４記載のＡＣ特性測定システム。
6. セットアップ時間とホールド時間の測定の切替制御を行う制御信号に基づき、前記フリップフロップに与えるデータ信号の遷移エッジとクロック信号の有効なエッジとの間のタイミングの前後関係を切り替えるセットアップホールド切替回路を、前記フリップフロップの前段に備えている、ことを特徴とする請求項４記載のＡＣ特性測定システム。
7. 前記リングオシレータの発振開始を制御するための発振制御信号を生成する回路を、前記リングオシレータのループ内に備え、外部より入力されたリセット信号に基づき前記フリップフロップがリセットされて前記リングオシレータの発振はリセットされ、前記発振制御信号が発振を示す値に設定されると、前記リングオシレータは発振を開始する、ことを特徴とする請求項４記載のＡＣ特性測定システム。
8. 請求項４乃至７のいずれか一に記載の前記ＡＣ特性測定システムを、前記フリップフロップと同一チップに搭載してなる半導体集積回路。
9. 請求項４乃至７のいずれか一に記載の前記ＡＣ特性測定システムを、前記フリップフロップが搭載されるチップとは別チップに備えてなる半導体集積回路。

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