JPH0784000A - Ｌｓｉのａｃ特性測定システム - Google Patents

Abstract

(57)【要約】 【目的】 ＬＳＩのＡＣ特性の測定システムに係り、特
にデジタルＬＳＩのセットアップ時間やホールド時間を
測定する測定システムに関し、なるべく人手を省いて、
測定の効率化が図れるようにすることを目的とする。 【構成】 被測定ＬＳＩ 4の外部に、クロックCLK を供
給するクロック供給手段１と、クロックに同期し一定幅
の測定パルスを繰り返して発生するパルス発生手段２
と、該測定パルスを遅延させて被測定ＬＳＩ 4に供給
し、測定パルスの繰返し毎に切替制御信号SEL に基づい
て前回入力に比べてクロックとの位相差が小さくなる方
向に遅延量を変化させるパルス遅延手段 3とを設けると
ともに、被測定ＬＳＩ 4の内部に、測定パルスの繰返し
毎に測定対象の入力ラッチ回路41が測定パルスを正しく
取り込んだかどうかを判定し、正しく取り込まれている
間は前記遅延量を変化させるための切替制御信号SEL を
出力する入力ラッチ判定手段43とを設けて構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩのＡＣ特性の測
定システムに係り、特にデジタルＬＳＩのセットアップ
時間やホールド時間を測定する測定システムに関する。

【０００２】ＬＳＩのＡＣ特性試験とは、伝播遅延時
間、出力波形の遷移時間、セットアップ時間、ホールド
時間、最小クロックパルス幅、最大クロック周波数など
のデジタルＬＳＩの動作特性を測定するものである。

【０００３】

【従来の技術】入力データを取込み、取込んだデータに
所定の処理を行って出力するデジタルＬＳＩでは、入力
データをクロックの立上りまたは立下りエッジのタイミ
ングで取り込むための入力ラッチ回路を設け、入力デー
タの１クロック内の遅延を吸収するようにしている。

【０００４】この入力ラッチ回路に入力データが正しく
取込まれるためには、入力ラッチ回路のデータ入力端子
に加えられる入力データはクロックの取込みエッジより
所定時間だけ前に所望のレベルになっており、かつ該取
込みエッジの後も所定時間だけ該所望レベルに保持され
る必要がある。このクロックの取込みエッジの前後での
必要なデータ継続時間は、前者はセットアップ時間、後
者はホールド時間と称され、ＬＳＩのＡＣ特性として正
確に測定されなければならない。

【０００５】即ち、図５に示すように、クロックＣＬＫ
の立上りでデータＤ0 をラッチするものとすると、(a)
で示すようにクロックCLK の立上りがデータDOの中心付
近に存在すると確実にラッチできる。しかし、データD0
が(b) に示すように遅延していくとデータD0の発生時刻
とクロック立上り時刻とが接近しすぎて正しくラッチで
きるなる。この正しくラッチ出来なくなる遅延時間Tsが
セットアップ時間である。

【０００６】またデータD0が(c) に示すように,(a)より
進むとデータD0の消失時刻とクロック立上り時刻が接近
しすぎて正しくラッチできなくなる。この正しくラッチ
できなくなる遅延時間幅Thがホールド時間である。

【０００７】入力ラッチを内蔵するデジタルLSI ではセ
ットアップ時間やホールド時間は所定の時間幅以内にな
っていることが必要であり、ユーザの立場側は、規定さ
れているセットアップ時間やホールド時間を考慮してＬ
ＳＩを使用する必要がある。このため、LSI を設計する
毎に、セットアップ時間やホールド時間を測定しなくて
はならない。

【０００８】従来のセットアップ／ホールド時間測定シ
ステムを図６に示す。クロックCLKに同期して所定の測
定用入力データをパルス発生回路80で生成し、可変遅延
素子81を介して、被測定LSI 82のデータ入力端子82c に
供給する。被測定LSI 82の内部では、入力ラッチ回路82
a がクロックの取込みエッジのタイミングで入力データ
を正しく取り込むと、その入力ラッチ回路82a が出力す
る入力データを主論理処理回路82b が所定に処理して、
出力端子82d に出力する。そこで、入力データに与える
遅延量を可変遅延素子81を調整して変化させつつ、LSI
82のその入力データに関係する出力データを選んで、オ
シロスコープ等の測定機器84で人手により観測し、LSI
の入力ラッチ回路が正しく入力データを取り込めたかど
うかを判断する。そして、入力データが正しく取り込め
なくなったときの入力データとクロックとの位相差をオ
シロスコープ等の測定機器85で測定するというものであ
った。

【０００９】

【発明が解決しようとする課題】上記、従来の測定シス
テムでは、可変遅延素子の調整を人手によって行うこ
と、入力データで直接影響を受ける観測用の出力データ
を摘出すること、その出力データをオッシロスコープの
画面で観測して正しくラッチされたかどうかを判定する
ことなどに時間がかかり測定効率が悪いという問題があ
った。

【００１０】本発明は上記問題点に鑑み創出されたもの
で、なるべく人手を省いて、セットアップ/ ホールド時
間の測定の効率化が図れる測定システムを提供すること
を目的とする。

【００１１】

【課題を解決するための手段】図１は、本発明のＬＳＩ
のＡＣ特性測定システムの原理構成図である。上記課題
を解決するため、本発明のＬＳＩのＡＣ特性測定システ
ムは、図１に示すように、被測定ＬＳＩ 4の外部に、ク
ロックCLK を供給するクロック供給手段１と、前記クロ
ックに同期し一定幅の測定パルスを繰り返して発生する
パルス発生手段２と、前記クロックに対して位相差が生
じるように測定パルスを遅延させて前記被測定ＬＳＩ 4
に供給し、その際の遅延量を、前回入力に比べて該位相
差が小さくなる方向に切替制御信号SEL に基づいて前記
繰返し毎に変化させるパルス遅延手段3とを設け、被測
定ＬＳＩ 4の内部に、前記遅延させた測定パルスをクロ
ックに同期して取り込む入力ラッチ回路41と、測定パル
スの繰返し毎に前記入力ラッチ回路41が測定パルスを正
しく取り込んだかどうかを判定し、正しく取り込まれて
いる間は前記遅延量を変化させるための切替制御信号SE
L を出力する入力ラッチ判定手段43とを設けて構成し、
また、前記パルス発生手段２が発生する測定パルスは、
Ｎクロック幅より長くかつＮ＋１クロック幅より短い期
間、同一レベルが継続するものであり、前記入力ラッチ
判定手段 43 が、前記入力ラッチ回路41の出力が前記測
定パルスの同一レベルに対応する値のとき、前記クロッ
クCLK を計数するＮ＋１進カウンタ43aと、該Ｎ＋１進
カウンタのキャリを計数し、その計数値を切替制御信号
SEL として前記パルス遅延手段 3に出力する第二のカウ
ンタ43b とを有するものであり、さらにまた、前記測定
パルス発生手段43を被測定ＬＳＩ4 の内部に設けたもの
である。

【００１２】

【作用】測定パルスとクロックとの位相差がホールド時
間またはセットアップ時間より大きい間は、測定パルス
が入力する度に、次の測定パルスの遅延量がクロックと
の位相差が小さくなる方向に変化する。そして、この位
相差がホールド時間またはセットアップ時間より小さく
なると、測定パルスが正しく取り込まれなくなるので入
力ラッチ判定手段は前記遅延量を変化させることを停止
する。即ち、測定パルスに与えられる遅延量がホールド
時間またはセットアップ時間より小さくなった時点で一
定になる。この遅延量からホールド時間またはセットア
ップ時間が求まる。

【００１３】第二発明においては、Ｎ＋１進カンタはク
ロックをＮ＋１個数えるとキャリを出す。測定パルスが
ラッチ回路に正しく取り込まれている場合には、入力ラ
ッチ回路の出力は、クロックのデータ取込み用エッジが
Ｎ＋１回入力する間、同一レベルで継続する。そして、
Ｎ＋１進カウンタのキャリによって第二のカウンタの計
数値は１ずつインクリメントする。計数値に基づいて、
測定パルス遅延手段はクロックとの位相差が小さくなる
ように測定パルスに与える遅延量を制御するので、次の
測定パルスに与えられるクロックとの位相差は１ステッ
プ分変化する。このステップは１クロック幅に対して充
分小さい値に設定する。このように、測定パルスが入力
される度に、二つのカウンタによって、測定パルスがＬ
ＳＩ内部で正しく取り込めたかどうかが判定され、正し
い場合には、測定パルスとクロックとの間の位相差が１
ステップずつ増加または減少しながらデータ入力が繰り
返される。そして、位相差がセットアップ時間またはホ
ールド時間より小さくなると、入力ラッチ回路の出力の
同一レベル継続時間はＮクロック幅より短くなるので、
第一のカウンタがキャリを出力せず、第二のカウンタの
計数値のインクリメントは自動的に停止し、測定パルス
に与えられる遅延量は変化しなくなる。このときの第二
の計数値をもとにして、測定パルスに与えた遅延の絶対
値が分かるので、これを表示させて位相差を算出した
り、この停止しているときの測定パルスとクロックとの
位相差を実測することによって、ホールド時間やセット
アップ時間を簡単に求めることができる。

【００１４】また第三発明では、通常、LSI の動作クロ
ックの周波数はLSI の設計時点でLSI の品種毎に決まっ
ており、セットアップ時間やホールド時間を測定する際
の測定パルスは固定されるので、半導体素子のみで実現
できるデータ発生手段をＬＳI 内部に組込むことによ
り、LSI 外部の構成要素を簡素化できる。

【００１５】以上により、遅延素子の調整や、出力デー
タの観測が不要となるので、測定時間が短縮できる。

【００１６】

【実施例】以下添付図面により本発明の実施例を説明す
る。図２は本発明の実施例構成図、図３はその動作タイ
ムチャート、図４は他の実施例構成図である。なお、全
図を通じて同一符号は同一対象物を表す。

【００１７】図２は、被測定ＬＳＩの入力ラッチ回路の
セットアップ時間を測定する場合のシステム構成を示
す。図において、１はクロック供給部、２はパルス発生
回路、３は測定パルス遅延回路、４は被測定ＬＳＩ、51
は表示制御回路、52は表示器、53はリセットイッチであ
る。

【００１８】クロック供給部１は、例えば、周期50nsの
クロックCLK を供給する。パルス発生回路２は、クロッ
クCLK に同期した( クロックCLK と一定の位相関係にあ
る)測定パルスを生成するもので、例えばクロックCLK
の任意の立上りエッジより７nsだけ先行してそのレベル
が"L" →"H" に変化し、７ns＋50ns×1.5 クロック＝82
ns( 即ち１.5クロック幅＋α）の間、"H" レベルが継続
し、２つめのクロックの立下がりエッジで"H" →"L" に
変化する測定パルスを、パルス幅に比べて充分長い繰返
し周期（例えば１ｍｓ）で、繰り返して出力する。

【００１９】パルス遅延回路３は、0 〜7ns で１nsずつ
異なる遅延を与える８個の遅延素子DLY0〜DLY7と、８入
力端子に各遅延素子の出力が接続され、３ビットの切替
制御信号SEL により指定される何れか一つを選択するセ
レクタ31とからなる。そして、切替制御信号SEL が値
“０”のときは、遅延量０のDLY0が選択され、切替制御
信号SEL の数値が増すごとに、遅延量が1ns ずつ大きい
遅延素子が選択される。これにより、遅延後の測定パル
スの"L" →"H" 変化点がクロックの立上りエッジに対し
て先行する時間は、切替制御信号SEL の0,1,2,・・7 に
対応して7ns,6ns,5ns,・・・,0nsの如く設定されること
になる。

【００２０】被測定ＬＳＩ 4は例えばデジタル通信装置
において信号処理を行う2O万ゲート程度のもので、48の
データ入力端子と48のデータ出力端子を持ち、入力デー
タは入力ラッチ回路41-1〜でクロックCLK の立上りエッ
ジのタイミングで取り込み、主論理処理回路42により所
定の論理処理を行って出力するものである。そして、本
発明を実施するために、図１で示した入力ラッチ判定手
段として、セレクタ43c と、２進カウンタ43a 、第二の
カウンタ43b とが設けられている。

【００２１】それぞれのデータ入力端子41a は、測定パ
ルス毎に設けられたＤフリップフロップよりなる入力ラ
ッチ回路41-1〜41-3( 図では３入力分のみを示す）のデ
ータ入力D に接続されている。各入力ラッチ回路41-1〜
3 は、クロック端子C に外部から入力するクロックCLK
を受け、該クロックの立上りエッジでそのとき入力して
いるデータ入力のレベル( "H" または"L" ) を取込み、
出力端子Q に出力する。この出力は、主論理処理回路42
に与えられるとともに、セレクタ43ｃの一つの入力端子
に与えられるようになっている。セレクタ43c はLSI 外
部から入力する制御信号に従って、測定対象とするラッ
チ回路を一つだけを切替選択するものである。セレクタ
43c からの出力は、２進カウンタ43a のイネーブル端子
E とロード端子Ｌとに加えられる。そして、これらの端
子E,L への入力が"L" の場合にはこのカウンタ43a はデ
ータ端子D から計数値が“０”にリセットされており、
"H" に変化すると、動作状態となり、クロック端子C に
入力するクロックの立上り回数を計数する。そして、こ
の計数値が2 になるとQB端子の出力が"L" から"H"に変
化する。つまり、クロックを2 回数えると、QB端子から
キャリを出す2 進カウンタとして動作する。このキャリ
は第二のカウンタ43b のクロック入力Ｃに与えられる。
第二のカウンタ43b は、常時イネーブルであり、リセッ
ト端子からの"L" で“０”にリセットされ、クロック入
力Ｃへの入力が"L" から"H" に立ち上がる回数を計数す
る。そして、リセット端子には測定開始時に外部から
"L" のリセット信号を与えるようにしている。第二のカ
ウンタ43b の計数値は、LSI 4 の外部に取り出され、切
替制御信号SEL としてパルス遅延回路3 のセレクタ31に
与えられるとともに、表示制御回路51にも与えられる。
表示制御回路51は、この計数値データを所定に変換して
表示器52に計数値を表示させる。

【００２２】次に図３を共に用いて動作を説明する。測
定対象とする入力ラッチ回路41-1を、セレクタ43ｃで選
択して二進カウンタ43a に接続する。スイッチ53によ
り、外部からのリセット信号の"L" パルスをリセット端
子R に与えると、第二のカウンタ43b の計数値は“０”
にリセットされるので、セレクタ31は遅延量０の遅延素
子DLY0を選択する。そこで、入力ラッチ回路41-1に入力
データとして加えられる１回目の測定パルスは遅延なし
で被測定ラッチ回路41-1に入力する。

【００２３】このときの測定パルスはクロックの立上り
エッジより７ns先行して"H" となるので、最初のクロッ
ク立上りで入力ラッチ回路に取り込まれその出力は
"H" となる。次のクロック立上り時点でも、測定パル
スは"H" レベルにあり、且つホールド時間より充分長い
１／２クロック幅（25ns) の期間は測定パルスは"H" レ
ベルを継続するので、この２回目のクロック立上りで
も"H" レベルが取り込まれる。そして測定パルスが"L"
に変化したあとの最初のクロック立上りでラッチ回路
は測定パルスの"L" を取込み出力が"L" になる。このラ
ッチ回路出力の"L" レベルにより、２進カウンタは“０
０”にロードされ、次回のラッチ回路出力の"H" レベル
により、動作状態となり以後のクロック立上り回数を計
数する。ラッチ回路出力の"H" 継続時間は２クロック幅
となるので、２進カウンタはこの間にクロック立上りを
２回計数し、出力ＱＢに"L" →"H" となるキャリを出
す。このキャリで第二のカウンタ43ｂの計数値は01とな
り、この01はセレクタ31に与えられる。セレクタ31は遅
延量1ns の遅延素子DLY1を選択する。繰返し周期1ms 後
に2 回目の測定パルスが、パルス発生回路で生成され、
この遅延素子DLY1により1ns 遅延されて、被測定ラッチ
回路に与えられる。この時の測定パルスはクロックの立
上りエッジに対して6ns 先行して"H" となる。これが、
セットアップ時間より大きい場合には、測定パルスは正
しく取り込まれ、カウンタ43b の計数値はインクリメン
トして02となる。これにより、3 回目の測定パルスには
遅延素子DLY2により、2ns の遅延が与えられる。

【００２４】以下同様にして、遅延後の測定パルスとク
ロックとの位相差が、測定パルスの繰返し毎に1ns ずつ
小さくなっていく。そして、例えば、4 回目の測定パル
スが正しく取り込まれると、選択制御信号SEL が04とな
り4ns の遅延を与えるDLY4が選択される。そして、この
DLY4を介して次に入力する測定パルスの立上りがクロッ
ク立上りに対して先行する時間3 nsが、被測定入力ラッ
チ回路のセットアップ時間以下であるとすると、最初の
クロック立上りエッジでは、この測定パルスの"H" は
ラッチされず、次の立上りエッジでラッチされ、３つ
目の立上りエッジまで継続する。このためラッチ回路
の"H" 出力は1 クロック幅しか継続せず、２進カウンタ
の計数値は1 でストップする。従ってキャリＱＢの"H"
が出力されず、第二のカウンタはカウントアップせず、
4 回目入力後と同じ計数値04が継続する。このように第
二のカウンタ43b の計数値が04で停止した場合には、測
定パルスに4ns の遅延を与えたとき、即ちクロック立上
りに対する測定パルスの立上り先行時間3ns が被測定入
力ラッチ回路のセットアップ時間を満足しなくなったこ
とを示している。従って該入力ラッチ回路のセットアッ
プ時間は3ns と4nsとの間にあることが分かる。遅延量
の変化ステップを細かくすれば、さらに精密に測定でき
る。また、クロックと測定パルスとで伝送遅延時間が同
じにできない等で、カウント値からセットアップ時間を
算出できない場合には、カウントアップが停止している
状態で、被測定LSI の入力端子でクッロックと測定パル
スとの位相差をオシロスコープ等で実測してもよい。

【００２５】ホールド時間の測定時においては、パルス
発生回路で発生させる測定パルスを、82nsの"H" レベル
継続時間と、最大遅延(7ns) を与えた時に被測定ラッチ
回路のホールド時間を充分満足するような立下りタイミ
ングとを有する固定位相の繰返しパルスとし、また遅延
素子を選択するセレクタは制御信号の数値が00の時に最
大遅延量の遅延素子が選択され、制御信号の数値が増加
するに従って1 ステップずつ遅延量が小さい遅延素子が
選択されるように構成すれば、上記と同様の動作でホー
ルド時間を測定できることは容易に分かる。 図３の実
施例は、パルス発生回路２を被測定ＬＳＩ４' 内部に設
けるようにしたものであり、他の構成要素と動作は前述
の実施例と同一である。これにより、測定に際してパル
ス発生回路を外部に準備する必要がなく、ＡＣ特性の測
定がより簡単になる。

【００２６】

【発明の効果】以上説明した如く本発明によれば、測定
パルスの遅延時間を自動的に増減させるとともに、増減
が停止したときの遅延時間からセットアッ時間やホール
ド時間を求めるようにしたので、測定が簡単になり、し
かも短時間で行えるという効果がある。

【図面の簡単な説明】

【図１】 本発明のＬＳＩのＡＣ特性測定システムの原
理構成図

【図２】 本発明の実施例構成図

【図３】 図２の動作タイムチャート

【図４】 本発明の他の実施例構成図

【図５】 セットアップ時間とホールド時間の説明図

【図６】 従来のセットアップ／ホールド時間測定シス
テム

【符号の説明】

１…クロック供給部、２,2' …パルス発生回路、３…パ
ルス遅延回路、31…8:1セレクタ、DLY0〜DLY7…遅延素
子、4,4'…被測定ＬＳＩ、41,41-1 〜41-3…入力ラッチ
回路、43…入力ラッチ判定部、43a …２進カウンタ、43
b …第二のカウンタ、43c …8:1 セレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 被測定ＬＳＩ(4) の外部に、 クロックCLK を供給するクロック供給手段(1) と、 前記クロックに同期し、一定幅の測定パルスを繰り返し
   て発生するパルス発生手段(2) と、 前記クロックに対して位相差が生じるように前記測定パ
   ルスを遅延させて前記被測定ＬＳＩ(4) に供給し、その
   際の遅延量を、前回入力に比べて該位相差が小さくなる
   方向に切替制御信号SEL に基づいて前記繰返し毎に変化
   させるパルス遅延手段 (3)と を設け、 被測定ＬＳＩ(4) の内部に、 前記遅延させた測定パルスをクロックに同期して取り込
   む入力ラッチ回路(41)と、 前記測定パルスの繰返し毎に前記入力ラッチ回路(41)が
   測定パルスを正しく取り込んだかどうかを判定し、正し
   く取り込まれている間は前記遅延量を変化させるための
   切替制御信号(SEL) を出力する入力ラッチ判定手段(43)
   と、を設けたことを特徴とするＬＳＩのＡＣ特性測定シ
   ステム。
2. 【請求項２】前記パルス発生手段(2) が発生する測定パ
   ルスは、Ｎクロック幅より長くかつＮ＋１クロック幅よ
   り短い期間、同一レベルが継続するものであり、 前記入力ラッチ判定手段(43)は、 前記入力ラッチ回路(41)の出力が前記測定パルスの同一
   レベルに対応する値のとき、前記クロックCLK を計数す
   るＮ＋１進カウンタ(43a) と、 該Ｎ＋１進カウンタ(43a) が出力するキャリを計数し、
   その計数値を切替制御信号SEL として前記パルス遅延手
   段(3) に出力する第二のカウンタ(43b) と、を有するこ
   とを特徴とする請求項１記載のＬＳＩのＡＣ特性測定シ
   ステム。
3. 【請求項３】前記測定パルス発生手段(43)を被測定ＬＳ
   Ｉ4 の内部に設けたことを特徴とする請求項１記載のＬ
   ＳＩのＡＣ特性測定システム。