CN115542131B

CN115542131B - 一种芯片测试方法及电路

Info

Publication number: CN115542131B
Application number: CN202211472908.3A
Authority: CN
Inventors: 杨会峰
Original assignee: Beijing Unigroup Tsingteng Microsystems Co Ltd
Current assignee: Beijing Unigroup Tsingteng Microsystems Co Ltd
Priority date: 2022-11-23
Filing date: 2022-11-23
Publication date: 2023-03-10
Anticipated expiration: 2042-11-23
Also published as: CN115542131A

Abstract

本申请公开了一种芯片测试方法及电路，应用于芯片测试电路，微控制器通过一延迟单元连接的第一输出接口给被测芯片输出第一时序，以及通过另一第一输出接口给被测芯片输出第二时序；接着，根据微控制器的时钟源频率，延迟单元延迟其所串联电路的电平变化时间点；再接着，响应于被测芯片基于接收第一时序所发出的第三时序，微控制器通过第一输入接口接收第三时序；然后，示波器测量其两路表笔所连接的测试电路的时序电平变化沿时间差，根据时序电平变化沿时间差确定时间特性极限值。本申请根据两路信号时序的变化沿间隔时间要求，延迟单元延迟时间，获得瞒足变化沿间隔时间要求的变化沿间隔时间，无需高频率的时钟源。

Description

一种芯片测试方法及电路

技术领域

本申请涉及芯片测试技术领域，特别涉及一种芯片测试方法及电路。

背景技术

在芯片测试中，被测芯片的电压、电流、输出口电平信号上升或下降的时间值、输入口接收数据到输出口输出数据的时间间隔等特性，有现成的仪器可以测量。而被测芯片两路输入口之间的时间特性的测试，则需要使用器件或设备模拟出两路时序，且要求该两路时序间，两个变化沿间时间间隔可调。

比如要产生两路信号时序和/或两路时序间，当某两个变化沿间时间间隔为0.1ns，理论上产生该两路时序的器件或设备至少需要使用10GHz的时钟源，普通的器件或设备无法满足这个要求。即两路信号时序和/或两路时序间，两路信号的变化沿间时间间隔越小，产生该两路时序的器件或设备就需要越高的频率的时钟源。

发明内容

为了解决所述现有技术的不足，本申请提供了一种芯片测试方法及电路，根据两路信号时序的变化沿间隔时间要求，所述延迟单元延迟时间，获得瞒足变化沿间隔时间要求的变化沿间隔时间，无需高频率的时钟源。

本申请所要达到的技术效果通过以下方案实现：

第一方面，本申请提供一种芯片测试方法，应用于芯片测试电路，所述芯片测试电路包括：

微控制器，包括多个第一输入接口、以及多个第一输出接口，所述第一输入接口与所述芯片的第二输出接口相连、以及所述第一输出接口与所述芯片的第二输入接口相连，以形成多个测试电路；

延迟单元，串联在任意一个所述第一输出接口与所述第二输入接口相连的所述测试电路；

示波器，所述示波器的两路表笔分别连接在两路所述第一输出接口与所述第二输入接口相连的所述测试电路，其中一所述测试电路串联有所述延迟单元，且位于所述延迟单元与所述芯片之间；

所述芯片测试方法包括：

所述微控制器通过一所述延迟单元连接的所述第一输出接口给被测芯片输出第一时序，以及通过另一所述第一输出接口给被测芯片输出第二时序；

根据所述微控制器的时钟源频率，所述延迟单元延迟其所串联电路的电平变化时间点；

响应于所述被测芯片基于接收所述第一时序所发出的第三时序，所述微控制器通过所述第一输入接口接收所述第三时序；

所述示波器测量其两路表笔所连接的测试电路的时序电平变化沿时间差，根据所述时序电平变化沿时间差确定时间特性极限值。

可选地，所述根据所述微控制器的时钟源频率，所述延迟单元延迟其所串联电路的电平变化时间点，包括：

将所述微控制器的时钟源频率设置为最高，所述延迟单元以预设时间延迟其所串联电路的电平变化时间点；

步进降低所述微控制器的时钟源频率，每次降低所述控制器的时钟源频率，所述延迟单元均以预设时间延迟其所串联电路的电平变化时间点。

可选地，所述根据所述微控制器的时钟源频率，所述延迟单元延迟其所串联电路的电平变化时间点，还包括：

重复步骤：步进降低所述微控制器的时钟源频率，每次降低所述控制器的时钟源频率，所述延迟单元均以预设时间延迟其所串联电路的电平变化时间点，直至所述微控制器通过所述第一输入接口接收所述第三时序，且两路所述第一输出接口与所述第二输入接口相连的所述测试电路的电平变化时间间隔为目标时间间隔。

可选地，所述芯片测试方法包括：

当微控制器时钟源频率高于第一阈值时，所述延迟单元所串联的测试电路的电平变化时间点落后于另一所述示波器表笔所连接的测试电路；

当微控制器时钟源频率低于第二阈值时，所述延迟单元所串联的测试电路的电平变化时间点提前于另一所述示波器表笔所连接的测试电路。

可选地，所述微控制器通过所述第一输入接口接收所述第三时序步骤后，包括：

所述微控制器读取所述被测芯片发送的数据。

第二方面，本申请提供一种芯片测试电路，应用于测试芯片输入时序特性，所述芯片测试电路包括：

延迟单元，串联在任意一个所述第一输出接口与所述第二输入接口相连的所述测试电路，且包括输入端与输出端，所述输入端连接任一所述第一输出接口，所述输出端连接任一所述第二输入接口；

示波器，所述示波器的两路表笔分别连接在两路所述第一输出接口与所述第二输入接口相连的所述测试电路，其中一所述测试电路串联有所述延迟单元，且位于所述延迟单元与所述芯片之间。

可选地，所述延迟单元为门逻辑元器件，且其输入端的输入电平与其输出端的输出电平相同，所述延迟单元具有预设的所述输入端的输入与所述输出端的输出之间的时间间隔。

可选地，所述微控制器包括时钟源，所述时钟源为内部锁相环，和/或，所述微控制器与外部设备相连，所述时钟源由所述外部设备输入。

第三方面，本申请提供一种介质，所述介质包括执行指令，当电子设备的处理器执行所述执行指令时，所述电子设备执行如权利要求第一方面中任一所述的方法。

第四方面，本申请提供一种电子设备，包括如第二方面任一所述的芯片测试电路，所述芯片测试电路采用如第一方面任一所述的芯片测试方法。

本申请具有以下优点：

本申请一种芯片测试方法，应用于芯片测试电路，所述微控制器通过一所述延迟单元连接的所述第一输出接口给被测芯片输出第一时序，以及通过另一所述第一输出接口给被测芯片输出第二时序；接着，根据所述微控制器的时钟源频率，所述延迟单元延迟其所串联电路的电平变化时间点；再接着，响应于所述被测芯片基于接收所述第一时序所发出的第三时序，所述微控制器通过所述第一输入接口接收所述第三时序；然后，所述示波器测量其两路表笔所连接的测试电路的时序电平变化沿时间差，根据所述时序电平变化沿时间差确定时间特性极限值。本申请根据两路信号时序的变化沿间隔时间要求，所述延迟单元延迟时间，获得瞒足变化沿间隔时间要求的变化沿间隔时间，无需高频率的时钟源。

附图说明

为了更清楚地说明本发明实施例或现有的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例中所述芯片测试电路的结构示意图；

图2为本申请一实施例中两测试电路的时序图一；

图3为本申请一实施例中两测试电路的时序图二；

图4为本申请一实施例中所述芯片测试方法的流程示意图；

图5为本申请一实施例中所述芯片测试方法的时序图；

图6为本申请一实施例中所述电子设备的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合具体实施例及相应的附图对本发明的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合附图，详细地说明本申请非限制性的实施方式。

如附图1，示出了本申请一实施例中芯片测试电路的结构示意图，所述芯片测试电路包括微控制器、延迟单元以及示波器，应用于测试芯片输入时序特性，以便于给芯片研究提供数据。

具体地，微控制器，包括多个第一输入接口、以及多个第一输出接口，所述第一输入接口与所述芯片的第二输出接口相连、以及所述第一输出接口与所述芯片的第二输入接口相连，以形成多个测试电路。所述微控制器按照顺序执行代码，控制各第一输出接口的电平变化，以输出时序给被测器件，被测器件在本实施例中以芯片为例，所述微控制器读取第一输入接口的电平，以获取被测器件的输出时序，把读取到的时序解码成接收数据。

在一实施例中，所述第一输入接口和所述第一输出接口均为GPIO（通用输入输出接口，General Purpose Input/Output），所述第一输入接口包括GPIO4，所述第一输出接口包括GPIO1、GPIO2、以及GPIO3。所述第二输入接口包括数据输入接口、同步时钟接口、以及使能接口，所述第二输出接口包括数据输出接口。GPIO1与数据输入接口相连，GPIO2与同步时钟接口相连，GPIO3与使能接口相连，以及GPIO4与数据输出接口相连。

现有技术中，当微控制器两第一输出接口输出的电平时序的时间间隔越小，产生该两路电平时序的微控制器就需要越高的频率的时钟源，然而，当两第一输出接口输出的电平时序的时间间隔为很小值，尤其是极限小的时间间隔值时，例如时间间隔为0.1ns，需要较高的频率的时钟源，然而普通微控制器无法提供高频率的时钟源。所述延迟单元串联在任意一个所述第一输出接口与所述第二输入接口相连的所述测试电路，且包括输入端与输出端，所述输入端连接任一所述第一输出接口，所述输出端连接任一所述第二输入接口。即所述延迟单元调节所述测试电路的电平传输时间，微控制器的第一输出接口输出电平变化后，所述延迟单元可延迟所述芯片的所述第二输入接口接收到电平变化的时间。该所述芯片的所述第二输入接口接收到电平变化的时间与另一测试电路中芯片的所述第二输入接口接收到电平变化的时间相邻。所述延迟单元延迟所述芯片的所述第二输入接口接收到电平变化的时间，测试两相邻测试电路的电平变化时间间隔，即两测试电路产生两路信号时序，两路时序间，测试某两个变化沿时间间隔的极限值，例如，最小值可以是0.1ns。根据两路信号时序的变化沿间隔时间要求，所述延迟单元延迟时间，即可获得瞒足变化沿间隔时间要求的变化沿间隔时间，无需高频率的时钟源。

所述示波器的两路表笔分别连接在两路所述第一输出接口与所述第二输入接口相连的所述测试电路，其中一所述测试电路串联有所述延迟单元，且位于所述延迟单元与所述芯片之间。示波器可显示两电路的电平变化时间，可记录两测试电路产生两路信号时序，根据两电路信号时序分析某两个变化沿时间间隔。

在一实施例中，如附图2所示，所述微控制器的第一输出接口1输出一信号，示波器接收到的所述信号原本的下降沿时间为t1`、上升沿时间为t3`，即为第一时序。经过延迟单元的延迟T``时间后，示波器接收到的下降沿时间变为t1``、上升沿时间变为t3``。所述微控制器的第一输出接口2输出一信号，所述信号的下降沿时间为t2`，上升沿时间为t4`，即为第二时序。时间t1`与时间t3`、和时间t1``与时间t3``的时间间隔相同，时间t2`与时间t4`的时间间隔可以和时间t1`与时间t3`的时间间隔相同，也可以不相同，这是造成两路时序时间间隔时间值可以变化的原因之一。延迟单元改变时间t3`与时间t4`的时间间隔值，使时间t3`与时间t4`的时间间隔值变为时间t3``与时间t4`的时间间隔值t，以便于测试芯片接收两个信号的时间间隔值的极限值。其中所述第一输出接口1可以为GPIO1，所述第一输出接口2可以为GPIO2。即所述第一输出接口1和所述第一输出接口2可以为GPIO1、GPIO2以及GPIO3的任意两个。

在另一示例中，如附图3所示，微控制器的时钟源改变电平输出的时序，所述微控制器的第一输出接口1输出一信号，示波器接收到的所述信号原本的下降沿时间为T1、上升沿时间为T3，即为第一时序。经过延迟单元将第一输出接口1的输出延迟T`时间后，示波器接收到的下降沿时间变为T1`、上升沿时间变为T3`。所述微控制器的第一输出接口2输出一信号，所述信号的下降沿时间为T2，上升沿时间为T4，即为第二时序。时间T1与时间T3、和时间T1`与时间T3`的时间间隔相同，时间T2与时间T4的时间间隔可以和时间T1与时间T3的时间间隔相同，也可以不相同，这是造成两路时序时间间隔时间值可以变化的原因之一。延迟单元改变时间T3与时间T4的时间间隔值，使时间T3与时间T4的时间间隔值变为时间T3`与时间T4的时间间隔值t`，以便于测试芯片接收两个信号的时间间隔值的极限值。其中所述第一输出接口1可以为GPIO1，所述第一输出接口2可以为GPIO2。即所述第一输出接口1和所述第一输出接口2可以为GPIO1、GPIO2以及GPIO3的任意两个。

上述两实施例中的延迟时间T``与延时时间T`为相等，此时，延迟单元的延迟时间为固定值，且延迟单元的延迟时间为不可调节。

在一实施例中，所述延迟单元为门逻辑元器件，且其输入端的输入电平与其输出端的输出电平相同，防止电路信号变化。所述延迟单元具有预设的所述输入端的输入与所述输出端的输出之间的时间间隔。

在一实施例中，所述微控制器包括时钟源，所述时钟源为内部锁相环。内部锁相环利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪。在一示例中，所述微控制器直接与外部设备相连，所述时钟源由所述外部设备输入。

本申请提供芯片测试方法，所述芯片测试方法应用于测试芯片输入时序特征，采用如上述所述的任一所述芯片测试电路进行测试。所述芯片测试电路的具体结构参照上述实施方式，由于本芯片测试方法采用了上述所有实施方式的全部技术方案，因此至少具有上述实施方式的技术方案所带来的所有有益效果，在此不再一一赘述。

在一实施例中，如附图4所示，所述芯片测试方法包括：

S101：所述微控制器通过一所述延迟单元连接的所述第一输出接口给被测芯片输出第一时序，以及通过另一所述第一输出接口给被测芯片输出第二时序；

S102：根据所述微控制器的时钟源频率，所述延迟单元延迟其所串联电路的电平变化时间点；

S103：响应于所述被测芯片基于接收所述第一时序所发出的第三时序，所述微控制器通过所述第一输入接口接收所述第三时序；

S104：所述示波器测量其两路表笔所连接的测试电路的时序电平变化沿时间差，根据所述时序电平变化沿时间差确定时间特性极限值。

上述步骤可不按顺序进行，上述顺序仅仅是本实施的顺序，对本申请的芯片测试方法无任何的限定。

所述微控制器与所述测试芯片之间的测试电路的电平变化时间，通过所述延迟单元进行调整，可将两相邻测试电路的电平变化时间间隔设为不同的值，测试两相邻的测试电路的电平变化时间的极限值，产生该两测试电路时序的器件或设备至少无需要使用10GHz的时钟源，普通的器件或设备均可满足测试要求。在一示例中，所述测试芯片为非易失闪存芯片，且所述测试芯片对外连接为一SPI（串行外设接口，Serial PeripheralInterface）从接口，数据输入接口、同步时钟接口和使能接口都是第二输入接口，数据输出接口为第二输出接口。比如需测量给该非易失闪存芯片数据输入接口和同步时钟接口上升沿间时间的最小值，即可采用上述方法进行，调整延迟单元的延迟时间，使得数据输入接口和同步时钟接口上升沿间时间为最小值。微控制器的第一输出接口为通用输出口，包括GPIO1、GPIO2和GPIO3；微控制器的第一输入接口为通用输入口，包括GPIO4。GPIO1与非易失闪存芯片的数据输入相连、GPIO2与非易失闪存芯片的同步时钟接口相连、GPIO3与非易失闪存芯片的使能接口相连、GPIO4和非易失闪存芯片的数据输出接口连接，以形成四个测试电路。

在一实施例中，所述根据所述微控制器的时钟源频率，所述延迟单元延迟其所串联电路的电平变化时间点，可以将所述微控制器的时钟源频率设置为最高，所述延迟单元以预设时间延迟其所串联电路的电平变化时间点；步进降低所述微控制器的时钟源频率，每次降低所述控制器的时钟源频率，所述延迟单元均以预设时间延迟其所串联电路的电平变化时间点。

如附图5，示出了所述芯片测试方法的时序图，时序图中包括使能接口、同步时钟接口、数据输入接口和数据输出接口电平变化的时序图。t1和t6为使能接口电平下降沿与同步时钟接口电平上升沿的时间间隔、t3和t5为使能接口电平上升沿与同步时钟接口电平下降沿的时间间隔。t1、t3、t5以及t6，即为使能接口所在测试电路与同步时钟接口所在测试电路的电平变化的时间间隔。t4为同步时钟接口电平上升沿与数据输入接口电平下降沿的时间间隔，即为同步时钟接口所在测试电路与数据输入接口所在测试电路的电平变化的时间间隔。t2为同步时钟接口电平上升沿与数据输入接口电平上升沿的时间间隔，t2同样为同步时钟接口所在测试电路与数据输入接口所在测试电路的电平变化的时间间隔。下面以t2为例，详细地说明芯片测试方法如何测试t2的时间值。

具体地，所述微控制器代码读取和执行GPIO1或者GPIO2输出翻转指令需要2个时钟周期，所述微控制器的时钟源频率f最高为250MHz，GPIO1输出翻转到GPIO2输出翻转时间为8ns，延迟单元器件延迟时间T为10ns。微控制器芯片端GPIO1翻转指令提前并紧邻GPIO2翻转指令，GPIO2经过延迟单元后为如图5的同步时钟，所述t2=2/f-T。

在一示例中，当微控制器的时钟源频率为250MHz时，微控制器芯片输出GPIO1翻转提前GPIO2翻转的时间为8ns，经过延迟单元10ns延迟后，在被测芯片端，数据输入信号翻转滞后同步时钟信号翻转2ns，这时t2时间为-2ns；

在一示例中，当微控制器的时钟源频率为200MHz时，微控制器芯片输出GPIO1翻转提前GPIO2翻转的时间为10ns，经过延迟单元10ns延迟后，在被测芯片端，数据输入信号和同步时钟信号同时翻转，这时t2时间为0ns；

在一示例中，微控制器主频为198MHz时，微控制器芯片输出GPIO1翻转提前GPIO2翻转的时间为10.1ns，经过延迟单元10ns延迟后，在被测芯片端，数据输入信号翻转提前同步时钟信号翻转0.1ns，这时t2时间为0.1ns；

在一示例中，当微控制器主频为180MHz时，微控制器芯片输出GPIO1翻转提前GPIO2翻转的时间为11.1ns，经过延迟单元10ns延迟后，在被测芯片端，数据输入信号翻转提前同步时钟信号翻转1.1ns，这时t2时间为1.1ns；

在一实施例中，所述根据所述微控制器的时钟源频率，所述延迟单元延迟其所串联电路的电平变化时间点，可以包括重复步骤步进降低所述微控制器的时钟源频率，每次降低所述控制器的时钟源频率，所述延迟单元均以预设时间延迟其所串联电路的电平变化时间点，直至所述微控制器通过所述第一输入接口接收所述第三时序，且两路所述第一输出接口与所述第二输入接口相连的所述测试电路的电平变化时间间隔为目标时间间隔。

重复步骤，微控制器的时钟频率由高到低逐步变化时，在被测芯片端，t2时间可从-2ns到正数逐渐变化。如上例子，在微控制器200MHz时钟频率时，2MHz的时钟频率变化即可实现时序上0.1ns的变化，0.1ns为所述目标时间间隔。

在一示例中，微控制器锁相环输出频率为最高250MHz，调节外部时钟或者内部锁相环输出频率，以2MHz大小步进降低微控制器的时钟频率，微控制器控制GPIO1、GPIO2和GPIO3模拟值为0x05的命令读状态寄存器，发送0x05字节时，该命令bit0和bit3为1，其余bit为0，在GPIO1输出bit3时发生电平翻转，GPIO1输出bit3其后紧邻GPIO2输出SCLK上升沿，两指令时间紧邻。发送完读寄存器指令后，继续发送同步时钟GPIO4读取被测芯片的输出，并组织成接收数据。重复上述步骤，当t2在极限值0.1ns以外时，被测芯片将会把bit3读成0，指令将会接收为01H，这时被测芯片将不会输出状态寄存器值；当t2在极限值以内时，被测芯片正确接收指令，将输出状态寄存器值，停止重复。使用示波器测量数据输入bit3翻转到随后同步时钟上升沿间的时间值，即为t2的极小值。使用同样方法可测试其他两相邻间测试电路的时间特性极限值。

在一实施例中，所述芯片测试方法包括：

具体地，在所述被测芯片端，当所述微控制器时钟源频率高于第一阈值时，串有延迟单元这路电平变化时间点落后于另外一路；当微控制器时钟源频率低于第二阈值时，串有延迟单元这路电平变化时间点提前于另外一路。总之根据所述微控制器时钟源频率，延迟单元控制电平变化时间点，使两相邻电路的电平变化具有一定的时间间隔，调整延迟单元延迟的时间可调整两相邻电路的电平变化的时间间隔，从而获得所述时序电平变化沿时间差确定时间特性极限值。

进一步地，所述微控制器通过所述第一输入接口接收所述第三时序步骤后，所述微控制器读取所述被测芯片发送的数据。

其他两相邻的测试电路的电平变化的时间间隔可通过上述方法进行测试，进而得到两相邻测试电路的所述时序电平变化沿时间差确定时间特性极限值。

本申请还提出一种电子设备，包括如上述所述的芯片测试电路，所述芯片测试电路采用如上述所述的芯片测试方法进行测试。所述芯片测试电路的具体结构参照上述实施方式，由于本芯片测试方法采用了上述所有实施方式的全部技术方案，因此至少具有上述实施方式的技术方案所带来的所有有益效果，在此不再一一赘述。同样地，所述芯片测试方法的具体步骤参照上述实施方式，因此至少具有上述实施方式的技术方案所带来的所有有益效果，再次不再一一赘述。

图6是本申请实施例提供的一种电子设备的结构示意图。在硬件层面，该电子设备还包括处理器，可选地还包括内部总线、网络接口、存储器。其中，存储器可能包含内存，例如高速随机存取存储器(Random-Access Memory，RAM)，也可能还包括非易失性存储器（non-volatile memory），例如至少1个磁盘存储器等。当然，该电子设备还可能包括其他业务所需要的硬件。

处理器、网络接口和存储器可以通过内部总线相互连接，该内部总线可以是ISA(Industry Standard Architecture，工业标准体系结构）总线、PCI(PeripheralComponent Interconnect，外设部件互连标准)总线或EISA(Extended Industry StandardArchitecture，扩展工业标准结构）总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图6中仅用一个双向箭头表示，但并不表示仅有一根总线或一种类型的总线。

存储器，用于存放执行指令。具体地，执行指令即可被执行的计算机程序。存储器可以包括内存和非易失性存储器，并向处理器提供执行指令和数据。

在一种可能实现的方式中，处理器从非易失性存储器中读取对应的执行指令到内存中然后运行，也可从其它设备上获取相应的执行指令，以在逻辑层面上形成芯片测试方法。处理器执行存储器所存放的执行指令，以通过执行的执行指令实现本申请任一实施例中提供的芯片测试方法。

上述如本申请图4所示实施例提供的芯片测试方法执行的方法可以应用于处理器中，或者由处理器实现。处理器可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器可以是通用处理器，包括中央处理器（Central Processing Unit，CPU）、网络处理器（Network Processor，NP）等；还可以是数字信号处理器（Digital SignalProcessor，DSP）、专用集成电路（Application Specific Integrated Circuit，ASIC）、现场可编程门阵列（Field－Programmable Gate Array，FPGA）或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。

结合本申请实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。

本申请实施例还提出了一种介质，该介质存储有执行指令，存储的执行指令被电子设备的处理器执行时，能够使该电子设备执行本申请任一实施例中提供的芯片测试方法，并具体用于执行上述芯片测试方法。

前述各个实施例中所述的电子设备可以为计算机。

本领域内的技术人员应明白，本申请的实施例可提供为方法或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例，或软件和硬件相结合的形式。

本申请中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims

1.一种芯片测试方法，应用于芯片测试电路，其特征在于，

所述芯片测试电路包括：

所述芯片测试方法包括：

2.如权利要求1所述的芯片测试方法，其特征在于，所述根据所述微控制器的时钟源频率，所述延迟单元延迟其所串联电路的电平变化时间点，包括：

3.如权利要求2所述的芯片测试方法，其特征在于，所述根据所述微控制器的时钟源频率，所述延迟单元延迟其所串联电路的电平变化时间点，还包括：

4.如权利要求3所述的芯片测试方法，其特征在于，所述芯片测试方法包括：

5.如权利要求4所述的芯片测试方法，其特征在于，所述微控制器通过所述第一输入接口接收所述第三时序步骤后，还包括：

所述微控制器读取所述被测芯片发送的数据。

6.一种芯片测试电路，应用于测试芯片输入时序特性，其特征在于，所述芯片测试电路包括：

微控制器，包括多个第一输入接口、以及多个第一输出接口，所述第一输入接口与所述芯片的第二输出接口相连、以及所述第一输出接口与所述芯片的第二输入接口相连，以形成多个测试电路；所述微控制器用于，通过一延迟单元连接的所述第一输出接口给被测芯片输出第一时序，以及通过另一所述第一输出接口给被测芯片输出第二时序；响应于所述被测芯片基于接收所述第一时序所发出的第三时序，通过所述第一输入接口接收所述第三时序；

延迟单元，串联在任意一个所述第一输出接口与所述第二输入接口相连的所述测试电路；所述延迟单元用于，根据所述微控制器的时钟源频率，延迟其所串联电路的电平变化时间点；

示波器，所述示波器的两路表笔分别连接在两路所述第一输出接口与所述第二输入接口相连的所述测试电路，其中一所述测试电路串联有所述延迟单元，且位于所述延迟单元与所述芯片之间；所述示波器用于，测量其两路表笔所连接的测试电路的时序电平变化沿时间差，根据所述时序电平变化沿时间差确定时间特性极限值。

7.根据权利要求6所述的芯片测试电路，其特征在于，所述延迟单元为门逻辑元器件，且其输入端的输入电平与其输出端的输出电平相同，所述延迟单元具有预设的所述输入端的输入与所述输出端的输出之间的时间间隔。

8.根据权利要求6所述的芯片测试电路，其特征在于，所述微控制器包括时钟源，所述时钟源为内部锁相环，和/或，所述微控制器与外部设备相连，所述时钟源由所述外部设备输入。

9.一种介质，其特征在于，所述介质包括执行指令，当电子设备的处理器执行所述执行指令时，所述电子设备执行如权利要求1-5中任一所述的方法。

10.一种电子设备，其特征在于，包括如权利要求6-8任一所述的芯片测试电路，所述芯片测试电路采用如权利要求1-5任一所述的芯片测试方法进行测试。