JP6276447B1 - 不揮発性半導体記憶装置 - Google Patents
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Abstract
Description
<1.不揮発性半導体記憶装置の構成>
<2.3種類のチャージポンプについて>
<3.作用および効果>
<4.差動センス回路および電流センス回路を設けた不揮発性半導体記憶装置>
<5.その他>
図1は、本発明による不揮発性半導体記憶装置1の回路構成を示している。不揮発性半導体記憶装置1には、行方向Cおよび列方向Lに複数のメモリセル3a,3b,3c,3d…がマトリクス状に配置されたメモリセルアレイ2が設けられている。なお、図1では行方向Cに並んだ4つのメモリセル3a,3b,3c,3dのみを示し、他の行に配置された、その他のメモリセルについては省略している。
図1との対応部分に同一符号を付して示す図3のように、不揮発性半導体記憶装置1には、上述したデータの書き込み動作、データの消去動作、およびデータの読み出し動作を実行する際に必要となる電圧を生成する、第1チャージポンプ回路22、第2チャージポンプ回路23、および第3チャージポンプ回路24が設けられている。
以上の構成において、不揮発性半導体記憶装置1では、書き込みビット線PGP0(PGP1)および読み出しビット線BLP間にメモリセル3a(3b)を配置した構成を有し、隣接するメモリセル3a,3b間に設けられた読み出しビット線BLPを、隣接したメモリセル3a,3bで共有するようにした。従って、不揮発性半導体記憶装置1では、隣接するメモリセル3a,3bで読み出しビット線BLPを共有させた分だけ、従来の構成よりも読み出しビット線を減らすことができ、さらに当該読み出しビット線に接続される制御回路やセンスアンプ回路の面積も減らすことができるので、その分、従来よりも小型化を図り得る。
次に、読み出しビット線制御回路16に差動センス回路を設けるとともに、差動センス回路とは別に電流センス回路を読み出しビット線BLP,BLNに設けた不揮発性半導体記憶装置について以下説明する。図1との対応部分に同一符号を付して示す図4のように、この実施の形態の場合、不揮発性半導体記憶装置31には、差動センス回路32および電流センス回路33a,33bが読み出しビット線BLP,BLNに設けられている。
なお、上述した実施の形態においては、イレースキャパシタ9を設けたメモリセル3a,3b,3c,3dについて述べたが、本発明はこれに限らず、イレースキャパシタが設けられていないメモリセルとしてもよい。
3a,3b,3c,3d メモリセル
5 コントロールキャパシタ
6 プログラムトランジスタ
7 リードトランジスタ
8 スイッチトランジスタ
15 書き込みビット線制御回路
16 読み出しビット線制御回路
32 差動センス回路
33a,33b 電流センス回路
FG フローティングゲート
BLP,BLN 読み出しビット線
PGP0,PGP1,PGN1,PGN0 書き込みビット線
RG0 第1スイッチゲート線
RG1 第2スイッチゲート線
SL0 第1ソース線
SL1 第2ソース線
Claims (5)
- 列方向に延設された複数の書き込みビット線と、
列方向に延設された複数の読み出しビット線と、
行方向に延設された複数の第1スイッチゲート線と、
行方向に延設された複数の第2スイッチゲート線と、
前記書き込みビット線および前記読み出しビット線間に配置され、前記書き込みビット線および前記読み出しビット線に接続された複数のメモリセルと、を有し、
各前記メモリセルは、
プログラムトランジスタと、
コントロールキャパシタと、
リードトランジスタと、
ソースドレインの一方が前記リードトランジスタのソースドレインの一方に接続され、該リードトランジスタに直列接続されたスイッチトランジスタと、を備え、
前記プログラムトランジスタ、前記コントロールキャパシタ、および前記リードトランジスタはフローティングゲートを共有しており、
前記プログラムトランジスタのソースドレインには前記書き込みビット線が接続され、前記スイッチトランジスタのソースドレインの他方には前記読み出しビット線が接続され、
前記読み出しビット線は、行方向に隣接する一の前記メモリセルおよび他の前記メモリセルで共有され、
前記一のメモリセルの前記スイッチトランジスタのゲートには前記第1スイッチゲート線が接続され、前記他のメモリセルの前記スイッチトランジスタのゲートには前記第2スイッチゲート線が接続されている
ことを特徴とする不揮発性半導体記憶装置。 - 一の前記読み出しビット線と他の前記読み出しビット線とに接続された差動センス回路と、
各前記読み出しビット線に設けられ、該読み出しビット線に接続された電流センス回路と、を備える
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 通常使用時、前記電流センス回路を前記読み出しビット線に非接続にさせ、テスト使用時、前記電流センス回路を前記読み出しビット線に接続させる切換制御回路を備える
ことを特徴とする請求項2に記載の不揮発性半導体記憶装置。 - 前記読み出しビット線に接続された読み出し線制御回路を構成するトランジスタのゲート絶縁膜の膜厚が、前記書き込みビット線に接続された書き込みビット線制御回路を構成するトランジスタのゲート絶縁膜の膜厚よりも薄い
ことを特徴とする請求項1〜3のいずれか1項に記載の不揮発性半導体記憶装置。 - 前記書き込みビット線に接続された書き込みビット線制御回路と、前記プログラムトランジスタのウェルに電圧を印加する基板電圧線制御回路と、前記コントロールキャパシタのウェルに電圧を印加するコントロールゲート線制御回路とに接続され、前記書き込みビット線制御回路、前記基板電圧線制御回路、および前記コントロールゲート線制御回路に印加する第1電圧を生成する第1チャージポンプ回路と、
前記書き込みビット線制御回路に接続され、前記書き込みビット線制御回路に印加する第2電圧を生成する第2チャージポンプ回路と、
前記コントロールゲート線制御回路に接続され、前記コントロールゲート線制御回路に印加する第3電圧を生成する第3チャージポンプ回路と、を備え、
前記第1電圧は正の電圧であり、前記第2電圧は前記第1電圧よりも電圧値が低い正の電圧であり、前記第3電圧は負の電圧である
ことを特徴とする請求項1〜3のいずれか1項に記載の不揮発性半導体記憶装置。
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