JP4895538B2 - シフトレジスタ、それを有する表示装置、及び、そのシフトレジスタの駆動方法 - Google Patents

Description

本発明は、例えば液晶ディスプレイ（ＬＣＤ）等の表示装置に関し、特にそのゲート駆動回路に含まれるシフトレジスタに関する。

パーソナルコンピュータ、電話、ＦＡＸ、コピー機、携帯電話、及び携帯情報端末（ＰＤＡ）等の情報処理機器にはユーザインタフェースとして表示装置が搭載される。近年、それらの表示装置として液晶ディスプレイ（ＬＣＤ）が多用される。ＬＣＤは、特にＣＲＴに比べて小型軽量であり、高解像度、低消費電力、及び親環境性に優れているので、上記の表示装置に適している。更に、近年の著しい大画面化により、ＨＤＴＶ等、大画面の薄型ディスプレイとしても広く普及している。

液晶の光学的特性は電圧の印加により変化する。そのような液晶の性質がＬＣＤでは利用される。例えばねじれネマティック（ＴＮ）型ＬＣＤでは、表示パネルが、ＴＮ液晶、及び、それを挟む二つの電極と二枚の偏光子を含む。表示パネルの背面がバックライトの光に照らされるとき、背面側の偏光子により、液晶には特定方向の偏光が入射する。液晶の分子配列は電極間の電圧に応じて変化するので、液晶を透過した光の偏光方向が変化する。その変化を利用し、前面側の偏光子を透過する光の強度が調節される。このような透過光の強度調節が表示パネル上の多数の小領域（表示素子）ごとに行われる。その結果、表示パネル上に画像が表示される。

ＬＣＤはＴＮ型と超ねじれネマティック（ＳＴＮ）型とに大別される。ＴＮ型ＬＣＤではアクティブマトリクス（ＡＭ）駆動方式が主に採用され、ＳＴＮ型ＬＣＤではパッシブマトリクス（ＰＭ）駆動方式が主に採用される。いずれの駆動方式でも、表示パネルの液晶層の片面上に電極がマトリクス状（すなわち縦横）に配置される。更に、電極の交差点ごとに表示素子が一つずつ、配置される。縦横の電極を一つずつ選択し、それぞれの電圧を調節することで、それらの交差点に位置する表示素子の輝度が決まる。

ＰＭ駆動方式では、表示パネルの上から下に向けて一行ずつ、表示素子が点滅する。ＡＭ駆動方式では、各表示素子に薄膜トランジスタ（ＴＦＴ）とキャパシタとが搭載される。ＴＦＴのスイッチングにより、表示素子ごとにキャパシタの両端電圧が調節され、更に一フレームの間、キャパシタの両端電圧が保持される。それにより、各表示素子では液晶層に対する印加電圧が実質上、一フレームを通して一定に保持されるので、発光が一フレームの間、持続する。

ＴＦＴは、ガラス基板上に形成されたシリコンの薄膜から成る。シリコンの結晶の態様により、ＴＦＴはアモルファスシリコン（a−Si）型とポリシリコン（p−Si）型とに大別される。a−Si型ＴＦＴはアモルファスシリコンの薄膜から成る。a−Si型ＴＦＴを採用した表示パネルは大画面化が容易であり、収率が高い。従って、a−Si型ＴＦＴは主に、ノートＰＣ、薄型ＴＶ、ＨＤＴＶ等、比較的大画面のＬＣＤに利用される。p−Si型ＴＦＴはポリシリコンの薄膜から成る。p−Si型ＴＦＴを採用した表示パネルでは特に、周辺駆動回路をＴＦＴと共に同じガラス基板上に集積できる。従って、周辺駆動回路と表示パネル上の電極との間の結線の簡素化や表示パネルの小型化が容易であり、更に消費電力が低い。それ故、p−Si型ＴＦＴは主に、例えば携帯電話等の携帯型情報処理機器に搭載される小型のＬＣＤに利用される。

ＡＭ駆動方式によるＬＣＤ（ＡＭ−ＬＣＤ）では、周辺駆動回路が表示パネル上の電極の電圧を個別に調節する。それにより、表示素子ごとにＴＦＴのスイッチングとキャパシタの両端電圧とが制御される。表示パネルの縦方向に延びる電極（データライン）の電圧はデータ駆動回路が制御し、横方向に延びる電極（ゲートライン）の電圧はゲート駆動回路が制御する。ここで、各駆動回路が各電極に対して印加すべき電圧とその印加のタイミングとは共通の制御部により、画像データに基づいて決定される（例えば特許文献１参照）。決定された電圧とタイミングとは所定の制御信号により、各駆動回路に伝達される。特にゲート駆動回路はシフトレジスタを含む。シフトレジスタの各ステージは異なるゲートラインに接続され、制御信号に従って所定の電圧を所定のタイミングで、各ゲートラインに対して順次印加する。

a−Si型ＴＦＴを採用した表示パネルでは、各駆動回路が例えばフレキシブルプリント回路基板（ＦＰＣ）上にチップオンフィルム（ＣＯＦ）方式で形成される。ＦＰＣは表示パネルの端部に固定され、表示パネル上の電極と接続される。
p−Si型ＴＦＴを採用した表示パネルでは、各駆動回路が表示パネルのガラス基板上にＴＦＴと共に集積される。

ゲート駆動回路に含まれる従来のシフトレジスタでは、各ステージが図12に示されている等価回路で表される（例えば特許文献２参照）。このシフトレジスタでは、三相のクロック信号（特にアクティブ期間が重複しない）がゲート信号として、ゲートラインに対して次のように印加される。
シフトレジスタの各ステージは二つのＮＭＯＳトランジスタ（プルアップトランジスタTuとプルダウントランジスタTd）の直列接続を含む。それらのトランジスタTu、Td間の接続点OUTは出力端子であり、ゲートライン、次のステージの入力端子IN、及び二つ前のステージのＮＭＯＳトランジスタT13、T14のゲートに接続される。

直前のステージからゲートラインに対して出力されるゲート信号GOUT_M-1（M：2以上の整数）が立ち上がるとき、その立ち上がりが入力端子INとダイオード接続のＮＭＯＳトランジスタT11とを通し、プルアップトランジスタTuのゲートに伝達される。そのとき、第一のキャパシタC11が充電される。その結果、入力端子INの電位が降下した後、ＮＭＯＳトランジスタT11がオフし、プルアップトランジスタTuのゲート−ソース間電圧がソース電位の変動に関わらず、閾値電圧より高く維持される。すなわち、プルアップトランジスタTuがオン状態を維持する。

一方、直前のステージから出力されたゲート信号GOUT_M-1の立ち上がりは、入力端子INを通し、ＮＭＯＳトランジスタT12のゲートに伝達される。そのとき、ＮＭＯＳトランジスタT12がオンするので、プルダウントランジスタTdのゲートが低電位VSSに維持される。更に第二のキャパシタC12が充電されるので、入力端子INの電位が降下した後も、プルダウントランジスタTdのゲート−ソース間電圧が閾値電圧より低く維持される。すなわち、プルダウントランジスタTdがオフ状態を維持する。従って、プルアップトランジスタTuと出力端子OUTとを通し、第一のクロック信号CLK1がゲート信号GOUT_Mとして、ゲートラインに出力される。

第二のクロック信号CLK2が第三のキャパシタC13を通し、プルアップトランジスタTuのゲートに伝達される。第二のクロック信号CLK2の位相は第一のクロック信号CLK1の位相より120°進んでいる。一方、第一のクロック信号CLK1の位相はステージごとに120°ずつ遅れている。従って、二つ後のステージからＮＭＯＳトランジスタT13、T14のゲートに伝達されるゲート信号GOUT_M+2は第二のクロック信号CLK2と同期する。そのゲート信号GOUT_M+2が立ち上がるとき、ＮＭＯＳトランジスタT14がオンするので、プルアップトランジスタTuのゲート電位が一定の低電圧（ゲートオフ電圧）VOFFに維持される。更に、第一のキャパシタC11が放電し、第三のキャパシタC13が充電されるので、以後、第二のクロック信号CLK2の変動に関わらず、プルアップトランジスタTuのゲート−ソース間電圧が閾値電圧より低く維持される。すなわち、プルアップトランジスタTuがオフ状態を維持する。一方、ＮＭＯＳトランジスタT13がオンするので、プルダウントランジスタTdのゲートが高電位VDDに維持される。更に、第二のキャパシタC12が充電されるので、以後、プルダウントランジスタTdのゲート−ソース間電圧が閾値電圧より高く維持される。すなわち、プルダウントランジスタTdがオン状態を維持する。従って、ゲートラインの電位がゲートオフ電圧VOFFに安定に維持される。
特開2000−356783号公報 米国特許第５，５１７，５４２号明細書

ＬＣＤには更なる高画質化と共に、信頼性の更なる向上、特に耐久性の向上が求められている。それには、ゲート駆動回路のシフトレジスタの信頼性を更に向上させることが有効である。すなわち、シフトレジスタの各ステージがゲートラインの電位をより確実に、かつより安定に推移させねばならない。特に、ゲート信号がアクティブに維持される期間を除くフレーム期間のほとんどで、ゲートラインの電位はゲートオフ電圧に、安定に維持されねばならない。

しかし、上記のような従来のシフトレジスタでは、ゲートラインの電位をゲートオフ電圧VOFFに維持すべき期間中、プルダウントランジスタTdがオン状態を安定に維持しなければならない。すなわち、プルダウントランジスタTdはオンデューディが高い。従って、プルダウントランジスタTdは長時間、閾値電圧より高いゲート−ソース間電圧によりストレスを受け続ける。一般に、そのようなストレスが長期間持続する場合、プルダウントランジスタTdが劣化し、その閾値電圧が上昇する。この上昇が過大になり、仮に第二のキャパシタC12の両端電圧の上限を超えた場合、プルダウントランジスタTdがオン状態を安定に維持できない。その結果、ゲートラインの電位が不安定になり、画質を低下させるおそれがあった。このように、従来のシフトレジスタではプルダウントランジスタの劣化が、使用可能時間を制限する主要な原因の一つであった。

特許文献２では、プルダウントランジスタTdのオン状態をより安定に維持する目的で、ある補償回路が実装される（特許文献２図4参照）。この補償回路はプルダウントランジスタTdと同じ特性を持つＴＦＴを含み、そのＴＦＴの閾値電圧の上昇に合わせて高電位VDDを上昇させる。しかし、そのような補償回路の実装は駆動回路全体の更なる小型化を阻むので、好ましくない。更に、劣化、特にそれによる閾値電圧の上昇は一般に、プルダウントランジスタTdごとに程度が異なる。従って、上記の補償回路に組み込まれているＴＦＴでの閾値電圧の上昇量は厳密には、個々のプルダウントランジスタTdでの閾値電圧の上昇量とは一致しない。それ故、ゲートラインの電位の安定性を更に確実に向上させることは困難である。

本発明は、表示パネルの駆動回路の更なる小型化を阻むことなくその信頼性を更に向上させ、特にゲートラインの電位を更に長期間、安定に調節することで、表示装置の高画質を更に長期間、維持できるシフトレジスタ、の提供を目的とする。

第一のクロック信号及び第二のクロック信号の入力を受け、複数のゲートラインのそれぞれに対してゲート信号を順次出力する複数のステージ、を有するシフトレジスタであり、
前記第一のクロック信号及び前記第二のクロック信号は、一の前記ゲートラインを活性化させる期間を１パルスとして、ハイ状態及びロー状態を１パルス毎に交互に繰り返すとともに、前記第一のクロック信号の位相が前記第二のクロック信号の位相とは逆であり、
前記複数のステージのそれぞれが、
前のステージから出力されるゲート信号、に同期して制御信号を出力する第一のプルアップ駆動制御部、
前記複数のゲートラインのうち、一つに接続された出力端子、を含み、第一のクロック信号を受信し、前記制御信号に応じて前記第一のクロック信号をゲート信号として前記出力端子を通して出力するプルアップ駆動部、及び、
前記第二のクロック信号のハイ状態に応じてオンすることで、前記出力端子に接続されたゲートラインに対して第一の電圧を印加して非活性化させ、前記第二のクロック信号のロー状態に応じてオフするプルダウントランジスタを有するプルダウン駆動部、
前記第一のクロック信号のハイ状態に応じてオンすることで、前記出力端子に接続されたゲートラインに対して第一の電圧を印加して非活性化させ、前記第一のクロック信号のロー状態に応じてオフするとともに、前記プルダウントランジスタに対して交互にオンオフするプルダウン補助トランジスタを有するプルダウン維持部、
を有する、シフトレジスタ。

第一の方向に延びる電極であり、第二の方向に一定の間隔で配置される複数のデータライン、
前記第二の方向に延びる電極であり、前記第一の方向に一定の間隔で配置される複数のゲートライン、及び、
前記データラインの電圧と前記ゲートラインの電圧とに応じて輝度を変化させる複数の表示素子、を含む表示パネル；
外部から入力される画像データに応じ、データ制御信号、及び、第一と第二とのクロック信号を含むゲート制御信号、を出力するタイミング制御部；
前記データ制御信号に応じ、前記複数のデータラインのそれぞれに対してデータ信号を出力するデータ駆動回路；並びに、
前記ゲート制御信号に応じ、前記複数のゲートラインのそれぞれに対してゲート信号を順次出力する複数のステージ、を有するシフトレジスタであり、前記複数のステージのそれぞれが、前のステージから出力されるゲート信号に応じて前記第一のクロック信号をゲート信号として前記ゲートラインに対して出力し、前記第二のクロック信号に応じて前記ゲートラインを非活性化させる、請求項１に記載のシフトレジスタ；
を具備する表示装置。ここで、第一のプルアップ駆動制御部に対してゲート信号を出力するステージは、直前のステージでも二つ以上前のステージでも良い。

複数のゲートラインのそれぞれに対してゲート信号を順次出力する複数のステージ、を有する請求項１に記載のシフトレジスタを駆動するための方法であり、前記複数のステージのそれぞれについて、
前のステージから出力されるゲート信号に同期して制御信号を出力するステップ、
前記制御信号に応じて第一のクロック信号をゲート信号として出力端子を通して前記複数のゲートラインのうち、一つに対して出力するステップ、及び、
前記第二のクロック信号のハイ状態に応じて前記プルダウントランジスタをオンさせることで、前記出力端子に接続されたゲートラインに対して第一の電圧を印加して非活性化させるとともに、前記第一のクロック信号のロー状態に応じてプルダウン補助トランジスタをオフするステップ、
前記第二のクロック信号のロー状態に応じて前記プルダウントランジスタをオフするとともに、前記第一のクロック信号のハイ状態に応じて前記プルダウン補助トランジスタをオンすることで、前記出力端子に接続されたゲートラインに対して第一の電圧を印加して非活性化させるステップ、
を有するシフトレジスタの駆動方法。

本発明による上記のシフトレジスタとその駆動方法とでは特に、プルダウン駆動部が第二のクロック信号に応じてゲートラインを非活性化させる。好ましくは、プルアップ駆動部の出力端子を通してそのゲートラインに対して所定の電圧を印加する。更に好ましくは、その所定の電圧はゲートオフ電圧に等しい。ゲートオフ電圧は一定の低電圧であり、好ましくは接地電圧である。その他に、一定の負電圧であっても良い。プルアップ駆動部の出力端子に接続されたゲートラインでは、その電圧が第二のクロック信号に応じてゲートオフ電圧と等しく維持される。第二のクロック信号は一定の周波数で変動を繰り返すので、プルダウン駆動部はゲートオフ電圧の印加と遮断とを小刻みに繰り返す。それにより、プルダウン駆動部のオンデューティは比較的低い。従って、プルダウン駆動部は過大なストレスを受けないので、劣化しにくい。それ故、本発明によるこのシフトレジスタは信頼性が高い。

特に好ましくは、
第二のクロック信号に応じてオンすることで、プルアップ駆動部の出力端子に接続されたゲートラインに対して所定の電圧を印加して非活性化させるプルダウントランジスタ、
をプルダウン駆動部が有する。そのとき、プルダウントランジスタは第二のクロック信号に同期してオンオフを繰り返すので、オンデューティが比較的低い。それ故、ストレスが抑えられるので、プルダウントランジスタが劣化しにくい。特に、その劣化に伴う閾値電圧の上昇が抑えられる。こうして、本発明による上記のシフトレジスタとその駆動方法とは信頼性が高いので、ゲートラインの電位の高い安定性が長期間持続する。

本発明による上記のシフトレジスタは好ましくは、
第一のクロック信号を受信し、第一のクロック信号に応じてプルアップ駆動部の出力端子に接続されたゲートラインを非活性化状態に維持するプルダウン維持部、
を更に有する。更に好ましくは、
第一のクロック信号に応じてオンすることで、プルアップ駆動部の出力端子に対して第一の電圧を印加するプルダウン補助トランジスタ、
第一のプルアップ駆動制御部から出力される制御信号に応じてオンすることで、プルダウン補助トランジスタの制御端子に対して第二の電圧を印加し、プルダウン補助トランジスタをオフさせるトランジスタ、及び、
プルダウン補助トランジスタの制御端子に第一のクロック信号を伝達するキャパシタ、
をプルダウン維持部が有する。

ここで、好ましくは、第一と第二との電圧のいずれか一方、又は両方がゲートオフ電圧と等しい。
本発明によるこのシフトレジスタを駆動する方法は、上記のステップに加え、
第一のクロック信号に応じ、プルアップ駆動部の出力端子に接続されたゲートラインを非活性化状態に維持するステップ、を更に有する。

本発明による上記のシフトレジスタとその駆動方法とでは、プルダウン維持部が第一のクロック信号に応じてプルアップ駆動部の出力端子に対してゲートオフ電圧を印加する。すなわち、その出力端子に接続されたゲートラインの電圧を第一のクロック信号に応じてゲートオフ電圧と等しく維持する。ここで、第一のクロック信号の位相は第二のクロック信号の位相とは異なり、特に好ましくは、両位相が互いに逆である。従って、プルダウン駆動部とプルダウン維持部とは相補的に、ゲートラインの電圧をゲートオフ電圧に維持する。それ故、ゲートラインの電位の安定性が更に高い。

本発明による上記のシフトレジスタでは好ましくは、
前のステージから出力されたゲート信号、を受信して第一のプルアップ駆動制御部の制御信号として出力する整流素子、
を第一のプルアップ駆動制御部が有する。その他に、
前のステージから出力されたキャリー信号、を受信して第一のプルアップ駆動制御部の制御信号として出力する整流素子、を第一のプルアップ駆動制御部が有し、
その制御信号に応じてオンすることで、第一のクロック信号をキャリー信号として後のステージに伝達する第二のプルアップトランジスタ、をプルアップ駆動部が更に有しても良い。ここで、第二のプルアップトランジスタからキャリー信号を受信するステージは、直後のステージでも二つ以上後のステージでも良い。

いずれの場合でも、第一のプルアップ駆動制御部が制御信号を前のステージから出力されるゲート信号に同期させ得る。特に制御信号としてキャリー信号が利用される場合、制御信号にはゲートラインの抵抗とゲートライン間の寄生容量とに起因する遅延が生じない。従って、制御信号と前のステージから出力されるゲート信号との間の同期が更に高い精度で確保される。こうして、本発明によるシフトレジスタは信頼性が更に高い。

本発明によるシフトレジスタとその駆動方法とによれば、上記の通り、プルダウン駆動部が第二のクロック信号に同期して、ゲートラインに対するゲートオフ電圧の印加と遮断とを繰り返す。それにより、プルダウン駆動部のオンデューティが比較的低いので、プルダウン駆動部の受けるストレスが軽減される。その結果、プルダウン駆動部の劣化が抑えられる。

こうして、本発明は、シフトレジスタとその制御部とのいずれに対しても過大な回路設計の変更を要求することなく、シフトレジスタの信頼性を更に向上させ得る。従って、本発明によるシフトレジスタとその駆動方法とは、表示パネルの駆動回路の更なる小型化を阻むことなく、その信頼性を更に向上させ得る。特に、ゲートラインの電位を更に長期間安定に調節できるので、表示装置の高画質を更に長期間維持できる。

以下、本発明の最良の実施形態について、図面を参考しつつ説明する。
本発明によるシフトレジスタは、好ましくは、ＬＣＤのゲート駆動回路として利用される。ここで、そのＬＣＤは好ましくは、表示パネル10、統合プリント回路基板20、及びバックライト（図示せず）を有する（図1、2参照）。
表示パネル10は、複数のデータライン11、複数のゲートライン12、ピクセルアレイ13、データ駆動回路14（又は14A）、及びゲート駆動回路15（又は15A）を含む。

データライン11は表示パネル10の縦方向に延びる電極であり、表示パネル10の横方向に一定の間隔で配置される。データライン11はデータ駆動回路14（又は14A）に接続され、それぞれ個別に電位が変化する。ゲートライン12は表示パネル10の横方向に延びる電極であり、表示パネル10の縦方向に一定の間隔で配置される。ゲートライン12はゲート駆動回路15（又は15A）に接続され、それぞれ個別に電位が変化する。

ピクセルアレイ13は多数の表示素子のマトリクスであり、例えば、各表示素子の一角がデータライン11とゲートライン12との交差点に一致する。各表示素子は好ましくは、二枚のガラス基板の間に積層された、シリコン薄膜、表示電極、液晶層、全面電極、及びカラーフィルタを含む（図示せず）。更に、二枚のガラス基板それぞれの外側には偏光板が設置される（図示せず）。

シリコン薄膜は好ましくはポリシリコン（p−Si）から成る。その他に、アモルファスシリコン（a−Si）であっても良い。シリコン薄膜にはＴＦＴとキャパシタとが形成される。ＴＦＴは好ましくはＮＭＯＳトランジスタであり、ドレインがデータライン11に接続され、ゲートがゲートライン12に接続され、ソースがキャパシタの一端と表示電極とに接続される。キャパシタの他端は基板電位に維持される。表示電極と全面電極とはいずれも透明電極である。表示電極は表示素子ごとに分離され、個別に電位が変化する。全面電極は全表示素子間で共通の電位に維持される。

ゲートライン12の電位が上昇してＴＦＴがオンするとき、キャパシタがデータライン11に接続され、充電される。ゲートライン12の電位が降下してＴＦＴがオフした後はＴＦＴが次にオンするまで、表示電極の電位が基板電位より、キャパシタの両端電圧だけ高く維持される。ここで、キャパシタの両端電圧はデータライン11に対して印加される電圧で決まる。こうして、表示電極と全面電極との間の電圧、すなわち液晶層に対して印加される電圧が表示素子ごとに調節される。

データ駆動回路14（又は14A）は統合プリント回路基板20から制御信号を受信する。その制御信号は好ましくは、クロック信号とデジタル画像データとを含む。データ駆動回路14（又は14A）はクロック信号に基づき、デジタル画像データをアナログの階調電圧（表示素子の輝度に対応する電圧）に変換する。階調電圧は所定のタイミングで、データライン11のそれぞれに対して印加される。

ゲート駆動回路15（又は15A）は統合プリント回路基板20から制御信号を受信する。その制御信号は好ましくは、走査開始信号、二種類のクロック信号、及びゲートオフ電圧を含む。データ駆動回路14（又は14A）がデータライン11に対して階調電圧を印加するのと同時に、ゲート駆動回路15（又は15A）は、最も上のゲートライン12から順に一ラインずつ、クロック信号の一パルスをゲート信号として印加する。それにより、ピクセルアレイ13の最も上の行から順に一行ずつ、ＴＦＴが一斉にオンし、表示素子に含まれるキャパシタを対応するデータライン11に接続する。その結果、キャパシタの両端電圧が、データライン11に対して印加されている階調電圧と一致する。ゲート駆動回路15（又は15A）は更に、ゲート信号の印加期間以外では、ゲートライン12の電位をゲートオフ電圧に維持する。ここで、ゲートオフ電圧は好ましくは接地電圧である。その他に、一定の負電圧であっても良い。それにより、ＴＦＴがオフ状態を安定に維持するので、キャパシタの両端電圧が安定に維持される。

ピクセルアレイ13がp−Si薄膜を含む場合、好ましくは、データ駆動回路14とゲート駆動回路15とがピクセルアレイ13と共に、同じp−Si薄膜上に集積される（チップオングラス（ＣＯＧ）方式による。図1参照）。データ駆動回路14とゲート駆動回路15とは、表示パネル10上に形成された端子部16と配線17、及びフィルムケーブル18を通し、統合プリント回路基板20に接続される。

ピクセルアレイ13がa−Si薄膜を含む場合、好ましくは、データ駆動回路とゲート駆動回路とが複数のチップ14A、15Aに分割され、それぞれ異なるフレキシブルプリント回路基板（ＦＰＣ）31、32に実装される（図2参照）。それらのＦＰＣ31、32は表示パネル10の端部に固定される（テープキャリアパッケージ（ＴＣＰ）方式による）。データ駆動回路14Aを実装するＦＰＣ31は、統合プリント回路基板20とピクセルアレイ13との間を接続する。ゲート駆動回路15Aを実装するＦＰＣ32は好ましくは、表示パネル10の端部に折り曲げられて固定される。そのとき、ゲート駆動回路15Aは、表示パネル10上に形成された配線17と、データ駆動回路14Aを実装するＦＰＣ31とを通し、統合プリント回路基板20に接続される。その他に、ゲート駆動回路15Aを実装するＦＰＣ32が表示パネル10と他のプリント回路基板との間に接続されても良い。その場合、そのプリント回路基板は例えばＦＰＣやフィルムケーブル等、表示パネル10の外部に設置された配線を通し、統合プリント回路基板20に接続される。

統合プリント回路基板20には好ましくは、タイミング制御部21と電源部22とが含まれる（図3参照）。
タイミング制御部21は好ましくは、外部からクロック信号とデジタル画像データとを受信し、そのクロック信号に基づき、データ駆動回路14（又は14A）とゲート駆動回路15（又は15A）とのそれぞれに対するクロック信号、及び走査開始信号STVを生成する。タイミング制御部21は更に、データ駆動回路14（又は14A）には、クロック信号とディジタル画像データを与え、ゲート駆動回路15（又は15A）には走査開始信号STV、及び第一と第二とのクロック信号CLK、CKBを与える。ここで、走査開始信号STVは好ましくは、第一と第二とのクロック信号CLK、CKBの一パルスと等価なパルス信号である。第一と第二とのクロック信号CLK、CKBは好ましくは、互いに逆位相である。電源部22は外部電源から供給された電力に基づいて数種類の電源電圧を生成し、統合プリント回路基板20上に実装された他の回路素子、データ駆動回路14（又は14A）、及びゲート駆動回路15（又は15A）に対して供給する。特にゲート駆動回路15（又は15A）に対してはゲートオフ電圧VOFFを供給する。

バックライト（図示せず）は表示パネル10の背面近傍に設置され、その背面全体に光を照射する。表示パネル10の背面上に設置された偏光板により、背面に照射された光に含まれる特定の偏光成分がピクセルアレイ13に到達する。ピクセルアレイ13に含まれる液晶層では、印加電圧に応じた角度だけ、透過光の偏光方向が回転する。その透過光に含まれる更に一部の偏光成分が、表示パネル10の前面上に設置された別の偏光板を透過する。こうして、表示素子ごとに透過光の強度が変化する。特に、その強度変化は液晶層に対する印加電圧、すなわちデータライン11に対して印加される階調電圧で調節される。従って、ディジタル画像データに対応する画像が表示パネル10上に再現される。

ゲート駆動回路15（又は15A）には本発明によるシフトレジスタ50が含まれる（図3参照）。以下、本発明の最適な実施形態として、四種類のシフトレジスタについて説明する。
《実施形態１》
本発明の実施形態１によるシフトレジスタ50は複数のステージASRC₁、ASRC₂、…、ASRC_N（N：2以上の整数）とダミーのステージASRC_Xとを有する（図4参照）。各ステージは、電源端子VSS、二つのクロック端子CK1、CK2、出力端子OUT、及び二つの入力端子IN1、IN2を含む。

電源端子VSSに対し、ゲートオフ電圧VOFFが印加される。
奇数番目のステージASRC₁、ASRC₃、…では、第一のクロック端子CK1に対して第一のクロック信号CLKが伝達され、第二のクロック端子CK2に対して第二のクロック信号CKBが伝達される。偶数番目のステージASRC₂、ASRC₄、…では、第一のクロック端子CK1に対して第二のクロック信号CKBが伝達され、第二のクロック端子CK2に対して第一のクロック信号CLKが伝達される。従って、いずれのステージでも二つのクロック端子CK1、CK2の電位が逆である。更に、奇数番目のステージと偶数番目のステージとの間ではクロック端子CK1、CK2の電位がそれぞれ、逆である。

ダミーのステージASRC_Xを除くステージASRC₁、ASRC₂、…、ASRC_Nでは、出力端子OUTがそれぞれ、ゲートラインの一つに接続され、ゲート信号GOUT₁、GOUT₂、…を伝達する。ダミーのステージASRCXの出力端子OUTは最後尾のステージASRC_Nの第二の入力端子IN2に接続され、それに対してダミーのゲート信号GDUMMYを出力する。
先頭のステージASRC₁では第一の入力端子IN1に対して走査開始信号STVが伝達される。二番目以降のステージASRC_M（M＝2、3、…、N）とダミーのステージASRC_Xとでは、第一の入力端子IN1に対して直前のステージASRC_M-1から出力されるゲート信号GOUT_M-1が伝達される。最後尾のステージASRC_NとダミーのステージASRC_Xとを除くステージASRC_M（M＝1、2、3、…、N−1）では、第二の入力端子IN2に対して直後のステージASRC_M+1から出力されるゲート信号GOUT_M+1が伝達される。ダミーのステージASRC_Xの第二の入力端子IN2に対しては、例えば、先頭のステージASRC₁から出力されるゲート信号GOUT₁が伝達される。

各ステージASRC₁、ASRC₂、…、ASRC_N、及びダミーのステージASRC_Xは同様な等価回路を有する（図5参照）。各ステージASRC_M（M＝1、2、…、N）は、第一のプルアップ駆動制御部51、第二のプルアップ駆動制御部52、プルアップ駆動部53、及びプルダウン駆動部54を含む。
第一のプルアップ駆動制御部51は好ましくは、整流素子T0を含む。整流素子T0は好ましくは、ダイオード接続されたＮＭＯＳトランジスタであり、ドレインとゲートとが第一の入力端子IN1に接続される。従って、ソースXの電位は第一の入力端子IN1の電位と同程度以上に維持される。ソースXでの電位変動は制御信号CNTR_Mとして他の回路素子に伝達される。第二のプルアップ駆動制御部52は好ましくは、第一のトランジスタT1を含む。第一のトランジスタT1は好ましくはＮＭＯＳトランジスタであり、ドレインが第一のプルアップ駆動制御部51のトランジスタT0のソースXに接続され、ゲートが第二の入力端子IN2に接続され、ソースが電源端子VSSに接続される。

プルアップ駆動部53は好ましくは、プルアップトランジスタTuと第一のキャパシタC1とを含む。プルアップトランジスタTuは好ましくはＮＭＯＳトランジスタであり、ドレインが第一のクロック端子CK1に接続され、ゲートが第一のプルアップ駆動制御部51のトランジスタT0のソースXに接続され、ソースが出力端子OUTに接続される。第一のキャパシタC1はプルアップトランジスタTuのゲートとソースとの間に接続される。ここで、第一のキャパシタC1は好ましくは、プルアップトランジスタTuのゲート−ソース間に寄生する容量（例えば、ゲート電極とソース電極とのオーバーラップ部分の容量）である。その他に、独立した素子であっても良い。プルダウン駆動部54は好ましくは、プルダウントランジスタTdを含む。プルダウントランジスタTdは好ましくはＮＭＯＳトランジスタであり、ドレインが出力端子OUTに接続され、ゲートが第二のクロック端子CK2に接続され、ソースが電源端子VSSに接続される。

各ステージASRC_M（M＝1、2、…、N）は次のように連係し、ゲートラインに対してゲート信号GOUT_Mを順次印加する。図6は、M番目のステージASRC_Mの各端子電位と制御信号CNTR_M、及び（M＋1）番目のステージASRC_M+1の制御信号CNTR_M+1を示すタイミングチャートである。
図6に示されている通り、各ステージASRC_Mの状態は、三つのモードI、II、IIIに分けられる。

［モードI］
モードIの直前では、第一のキャパシタC1の両端電圧が実質的に零と等しいので、プルアップトランジスタTuがオフ状態を維持する。更に、第二のクロック端子CK2の電位がローレベルであるので、プルダウントランジスタTdがオフ状態を維持する。その上、第二の入力端子IN2の電位がローレベルであるので、第一のトランジスタT1がオフ状態を維持する。

第一の入力端子IN1に対し、直前のステージASRC_M-1からゲート信号GOUT_M-1が伝達される。（先頭のステージASRC₁では、第一の入力端子IN1に対して走査開始信号STVが伝達される。）そのゲート信号GOUT_M-1に同期して第一の入力端子IN1の電位が上昇するので、制御信号CNTR_Mが立ち上がる。従って、第一のキャパシタC1が充電される。第一のキャパシタC1の両端電圧がプルアップトランジスタTuの閾値電圧を超えるとき、プルアップトランジスタTuがオンする。そのとき、第一のクロック端子CK1の電位はローレベルである。一方、第二のクロック端子CK2の電位はハイレベルであるので、プルダウントランジスタTdがオン状態を維持する。従って、出力端子OUTの電位がローレベルに維持される。

［モードII］
直前のステージASRC_M-1から出力されていたゲート信号GOUT_M-1（先頭のステージASRC₁では走査開始信号STV）が立ち下がるので、第一の入力端子IN1の電位が降下する。しかし、整流素子T0がオフし、第一のキャパシタC1が両端電圧を維持するので、制御信号CNTR_Mはハイレベルに維持される。従って、プルアップトランジスタTuがオン状態を維持する。一方、第一のクロック端子CK1の電位が立ち上がり、第二のクロック端子CK2の電位が立ち下がる。それにより、プルダウントランジスタTdがオフするので、出力端子OUTの電位が第一のクロック端子CK1の電位上昇に従って立ち上がる。すなわち、ゲート信号GOUT_Mが立ち上がる。ここで、整流素子T0と第一のキャパシタC1とがプルアップトランジスタTuに対するブートストラップ回路として機能するので、プルアップトランジスタTuはオン状態を安定に維持する。ゲート信号GOUT_Mの立ち上がりと同期して、次のステージASRC_M+1では第一の入力端子IN1の電位が立ち上がるので、状態がモードIに遷移し、特に制御信号CNTR_M+1が立ち上がる。

［モードIII］
第一のクロック端子CK1の電位が立ち下がるので、出力端子OUTの電位、すなわちゲート信号GOUT_Mが立ち下がる。更に、第二のクロック端子CK2の電位が立ち上がるので、プルダウントランジスタTdがオンする。それにより、出力端子OUTには電源端子VSSからゲートオフ電圧VOFFが印加される。一方、次のステージASRC_M+1の状態がモードIIに遷移し、特にそのゲート信号GOUT_M+1が立ち上がるので、ステージASRC_Mでは第二の入力端子IN2の電位が立ち上がる。そのとき、第一のトランジスタT1がオンするので、第一のキャパシタC1が完全に放電する。従って、以後、第一の入力端子IN1に対して直前のステージASRC_M-1からゲート信号GOUT_M-1が再び伝達されるまで、プルアップトランジスタTuはオフ状態を維持する。それに対し、プルダウントランジスタTdは第二のクロック端子CK2の電位変動に応じ、すなわち、第一のクロック信号CLK又は第二のクロック信号CKBに応じ、オンオフを繰り返す。こうして、ステージASRC_Mに接続されたゲートラインの電位がゲートオフ電圧VOFFに安定に維持される。

本発明の実施形態１によるシフトレジスタでは上記の通り、特に従来のシフトレジスタとは異なり、プルダウントランジスタTdが第一のクロック信号CLK又は第二のクロック信号CKBに応じてオンオフを繰り返す。従って、プルダウントランジスタTdのオンデューティはクロック信号CLK、CKBのパルス幅により、十分に低く抑えられる。その結果、ストレスが抑えられるので、プルダウントランジスタTdは劣化しにくい。こうして、本発明の実施形態１によるシフトレジスタは従来のシフトレジスタより、信頼性が更に高い。

本発明の実施形態１によるシフトレジスタでは、各ステージASRC_M（M＝1、2、…）が直前のステージASRC_M-1からゲート信号GOUT_M-1を受信し、直後のステージASRC_M+1からゲート信号GOUT_M+1を受信する。その他に、各ステージASRC_Mが二つ以上前のステージASRC_M-k（k≧2）からゲート信号GOUT_M-kを受信し、又は二つ以上後のステージASRC_M+k（k≧2）からゲート信号GOUT_M+kを受信しても良い。

《実施形態２》
本発明の実施形態２によるシフトレジスタは、各ステージがプルダウン維持部を更に含む点を除き、実施形態１によるシフトレジスタと同様な構成と機能とを有する（図5、7参照）。図7では図5に示されている構成要素と同様な構成要素に対し、図5に示されている符号と同じ符号を付す。更に、それら同様な構成要素とそれらの同様な機能とについての説明は実施形態１についての説明を援用する。

図7に示されている通り、本発明の実施形態２によるシフトレジスタでは、各ステージASRC_M（M＝１、2、…、N）が図5に示されている構成要素と同様な構成要素に加え、プルダウン維持部55を更に有する。プルダウン維持部55は、好ましくは、第一の補助トランジスタT1A、プルダウン補助トランジスタTdA、第二のトランジスタT2、及び第二のキャパシタC2を含む。第一の補助トランジスタT1Aは好ましくはＮＭＯＳトランジスタであり、ドレインが第一のトランジスタT1のドレインに接続され、ソースが第一のトランジスタT1のソースに接続される。プルダウン補助トランジスタTdAは好ましくはＮＭＯＳトランジスタであり、ドレインがプルダウントランジスタTdのドレインに接続され、ソースがプルダウントランジスタTdのソースに接続される。第二のトランジスタT2は好ましくはＮＭＯＳトランジスタであり、ドレインYが第一の補助トランジスタT1Aのゲートとプルダウン補助トランジスタTdAのゲートとに接続され、ソースが電源端子VSSに接続され、ゲートが第一のプルアップ駆動制御部51のトランジスタT0のソースXに接続される。第二のキャパシタC2は第二のトランジスタT2のドレインYと第一のクロック端子CK1との間に接続される。

図8は、M番目のステージASRC_Mの各端子電位、制御信号CNTR_M、及び、第二のトランジスタT2のドレインYの電位、並びに、（M＋1）番目のステージASRC_M+1の制御信号CNTR_M+1を示すタイミングチャートである。
図8に示されている通り、各ステージASRC_Mの状態には図6に示されている三つのモードI、II、IIIに加え、モードIVが更に含まれる。以下、各モードについて、実施形態１によるモードとの相違点、すなわち、プルダウン維持部55の動作を説明する。実施形態１によるモードとの共通点、すなわち、実施形態１による構成要素と同様な構成要素の動作については、実施形態１によるモードの説明を援用する。

［モードI］
第一の入力端子IN1に対し、直前のステージASRC_M-1からゲート信号GOUT_M-1が伝達される。（先頭のステージASRC₁では、第一の入力端子IN1に対して走査開始信号STVが伝達される。）そのゲート信号GOUT_M-1に同期して制御信号CNTR_Mが立ち上がる。従って、第一のキャパシタC1が充電される。第一のキャパシタC1の両端電圧が第二のトランジスタT2の閾値電圧を超えるとき、第二のトランジスタT2がオンし、ドレインYが電源端子VSSに接続される。それにより、第一の補助トランジスタT1Aのゲートとプルダウン補助トランジスタTdAのゲートとに対してゲートオフ電圧VOFFが印加されるので、両方のトランジスタT1A、TdAがいずれもオフする。

［モードII］
直前のステージASRC_M-1から出力されていたゲート信号GOUT_M-1（先頭のステージASRC₁では走査開始信号STV）が立ち下がるので、第一の入力端子IN1の電位が降下する。しかし、整流素子T0がオフし、第一のキャパシタC1が両端電圧を維持するので、制御信号CNTR_Mはハイレベルに維持される。従って、第二のトランジスタT2がオン状態を維持し、ドレインYの電位がゲートオフ電圧VOFFに維持されるので、第一の補助トランジスタT1Aとプルダウン補助トランジスタTdAとがいずれもオフ状態を維持する。一方、第一のクロック端子CK1の電位が立ち上がるので、第二のキャパシタC2が充電される。

［モードIII］
次のステージASRC_M+1から出力されるゲート信号GOUT_M+1が立ち上がるので、ステージASRC_Mでは第二の入力端子IN2の電位が立ち上がる。そのとき、第一のトランジスタT1がオンするので、第一のキャパシタC1が完全に放電する。従って、以後、第一の入力端子IN1に対して直前のステージASRC_M-1からゲート信号GOUT_M-1が再び伝達されるまで、第二のトランジスタT2はオフ状態を維持する。それ故、第二のトランジスタT2のドレインYの電位が第一のクロック端子CK1の電位より、第二のキャパシタC2の両端電圧だけ低く維持される。特に第一のクロック端子CK1の電位が立ち下がるので、第二のトランジスタT2のドレインYの電位、すなわち、第一の補助トランジスタT1Aのゲート電位とプルダウン補助トランジスタTdAのゲート電位とが十分に低く維持される。その結果、両方のトランジスタT1A、TdAがいずれもオフ状態を維持する。

［モードIV］
第二のトランジスタT2のドレインYの電位、第一の補助トランジスタT1Aのゲート電位、及びプルダウン補助トランジスタTdAのゲート電位は第一のクロック端子CK1の電位変動に応じ、すなわち、第一のクロック信号CLK又は第二のクロック信号CKBに応じて変動する。それにより、第一の補助トランジスタT1Aとプルダウン補助トランジスタTdAとは第一のクロック端子CK1の電位の立ち上がりによりオンし、その立ち下がりによりオフする。従って、制御信号CNTR_Mがローレベルに安定に維持される。第二こうして、ステージASRC_Mに接続されたゲートラインの電位がゲートオフ電圧VOFFと確実に一致し、その一致した状態が安定に持続する。

本発明の実施形態２によるシフトレジスタでは上記の通り、プルダウン駆動部54とプルダウン維持部55とが協働し、ゲートラインの電位をゲートオフ電圧と確実に一致させる。更に、その一致した状態を、ゲート信号の印加期間を除くフレーム期間のほとんどで、安定に維持する。特に、プルダウントランジスタTdとプルダウン補助トランジスタTdAとがいずれも、第一のクロック信号CLK又は第二のクロック信号CKBに応じてオンオフを繰り返す。従って、両方のトランジスタTd、TdAのオンデューティがクロック信号CLK、CKBのパルス幅により、十分に低く抑えられる。その結果、ストレスが抑えられるので、いずれのトランジスタTd、TdAも劣化しにくい。こうして、本発明の実施形態２によるシフトレジスタは従来のシフトレジスタより、信頼性が更に高い。

本発明の実施形態２によるシフトレジスタでは、各ステージASRC_M（M＝1、2、…）が直前のステージASRC_M-1からゲート信号GOUT_M-1を受信し、直後のステージASRC_M+1からゲート信号GOUT_M+1を受信する。その他に、各ステージASRC_Mが二つ以上前のステージASRC_M-k（k≧2）からゲート信号GOUT_M-kを受信し、又は二つ以上後のステージASRC_M+k（k≧2）からゲート信号GOUT_M+kを受信しても良い。

《実施形態３》
本発明の実施形態３によるシフトレジスタは、各ステージが次のステージにゲート信号ではなく、キャリー信号を送出する点を除き、実施形態１によるシフトレジスタと同様な構成と機能とを有する（図4、5、9、10参照）。図9、10では図4、5に示されている構成要素と同様な構成要素に対し、図4、5に示されている符号と同じ符号を付す。更に、それら同様な構成要素とそれらの同様な機能とについての説明は、実施形態１についての説明を援用する。

各ステージASRC₁、ASRC₂、…、ASRC_N（N：2以上の整数）は実施形態１によるステージの持つ端子（図4参照）に加え、キャリー端子CRを更に有する（図9参照）。本発明の実施形態３によるシフトレジスタ50の各ステージASRC_M（M＝1、2、…、N−1）では出力端子OUTに代え、キャリー端子CRが直後のステージASRC_M+1の第一の入力端子IN1に接続される。それにより、第一の入力端子IN1にはゲート信号GOUT_Mに代え、キャリー信号CRY_Mが伝達される。

図10に示されている通り、本発明の実施形態３によるシフトレジスタでは、各ステージASRC_M（M＝１、2、…、N）が、図5に示されている構成要素と同様な構成要素に加え、第二のプルアップトランジスタTu2、第三のキャパシタC3、及び第二のプルダウントランジスタTd2を更に有する。第二のプルアップトランジスタTu2と第三のキャパシタC3とはプルアップ駆動部53に含まれ、第二のプルダウントランジスタTd2はプルダウン駆動部54に含まれる。

第二のプルアップトランジスタTu2は好ましくはＮＭＯＳトランジスタであり、ドレインが第一のクロック端子CK1に接続され、ゲートが第一のプルアップ駆動制御部51のトランジスタT0のソースXに接続され、ソースがキャリー端子CRに接続される。第三のキャパシタC3は第二のプルアップトランジスタTu2のゲートとソースとの間に接続される。ここで、第三のキャパシタC3は好ましくは、第二のプルアップトランジスタTu2のゲート−ソース間に寄生する容量（例えばゲート電極とソース電極とのオーバーラップ部分の容量）である。その他に、独立した素子であっても良い。第二のプルダウントランジスタTd2は好ましくはＮＭＯＳトランジスタであり、ドレインがキャリー端子CRに接続され、ゲートが第二のクロック端子CK2に接続され、ソースが電源端子VSSに接続される。

図10から明らかな通り、第二のプルアップトランジスタTu2、第三のキャパシタC3、及び第二のプルダウントランジスタTd2から成る回路構成は、プルアップトランジスタTu、第一のキャパシタC1、及びプルダウントランジスタTdから成る回路構成と相似である。従って、両方の回路は互いに同期して同じ動作を行う。特に、キャリー信号CRY_Mはゲート信号GOUT_Mと同期する。それ故、本発明の実施形態３によるシフトレジスタは実施形態１によるシフトレジスタと同様に機能する（図6参照）。

更に、第一のプルアップ駆動制御部51は、直前のステージASRC_M-1から受信したキャリー信号CRY_M-1に応じて制御信号CNTR_Mを生成する。従って、ゲート信号GOUT_M-1に応じて制御信号CNTR_Mを生成する場合とは異なり、制御信号CNTR_Mにはゲートラインの抵抗とゲートライン間の寄生容量とに起因する遅延が生じない。従って、制御信号CNTR_Mとゲート信号GOUT_M-1との間の同期が更に高い精度で確保される。こうして、本発明の実施形態３によるシフトレジスタは信頼性が更に高い。

その上、二つのプルダウントランジスタTd、Td2がいずれも、第一のクロック信号CLK又は第二のクロック信号CKBに応じてオンオフを繰り返す。従って、両方のプルダウントランジスタTd、Td2のオンデューティがクロック信号CLK、CKBのパルス幅により、十分に低く抑えられる。その結果、ストレスが抑えられるので、いずれのプルダウントランジスタTd、Td2も劣化しにくい。こうして、本発明の実施形態３によるシフトレジスタは従来のシフトレジスタより、信頼性が更に高い。

本発明の実施形態３によるシフトレジスタでは、各ステージASRC_M（M＝1、2、…）が直前のステージASRC_M-1からキャリー信号CRY_M-1を受信し、直後のステージASRC_M+1からゲート信号GOUT_M+1を受信する。その他に、各ステージASRC_Mが二つ以上前のステージASRC_M-k（k≧2）からキャリー信号CRY_M-kを受信し、又は二つ以上後のステージASRC_M+k（k≧2）からゲート信号GOUT_M+kを受信しても良い。更に、後のステージASRC_M+k（k≧1）からゲート信号GOUT_M+kに代え、キャリー信号CRY_M+kを受信しても良い。

《実施形態４》
本発明の実施形態４によるシフトレジスタは、各ステージがプルダウン維持部を更に含む点を除き、実施形態３によるシフトレジスタと同様な構成と機能とを有する（図10、11参照）。図11では図10に示されている構成要素と同様な構成要素に対し、図10に示されている符号と同じ符号を付す。更に、それら同様な構成要素とそれらの同様な機能とについての説明は、実施形態３についての説明を援用する。

図11に示されている通り、本発明の実施形態４によるシフトレジスタでは、各ステージASRC_M（M＝１、2、…、N）が図10に示されている構成要素と同様な構成要素に加え、プルダウン維持部55を更に有する。プルダウン維持部55は好ましくは、本発明の実施形態２によるプルダウン維持部55の構成要素（図7参照）と同様な構成要素に加え、第二の補助トランジスタT2Aを更に含む。図11では図7に示されている構成要素と同様な構成要素に対し、図7に示されている符号と同じ符号を付す。更に、それら同様な構成要素とそれらの同様な機能とについての説明は、実施形態２についての説明を援用する。

第二の補助トランジスタT2Aは好ましくはＮＭＯＳトランジスタであり、ドレインが第二のプルダウントランジスタTd2のドレインに接続され、ソースが第二のプルダウントランジスタTd2のソースに接続され、ゲートが第二のトランジスタT2のドレインYに接続される。
図11から明らかな通り、第二のプルアップトランジスタTu2、第三のキャパシタC3、第二のプルダウントランジスタTd2、及び第二の補助トランジスタT2Aから成る回路構成は、プルアップトランジスタTu、第一のキャパシタC1、プルダウントランジスタTd、及びプルダウン補助トランジスタTdAから成る回路構成と相似である。従って、両方の回路は互いに同期して同じ動作を行う。特に、キャリー信号CRY_Mはゲート信号GOUT_Mと同期する。それ故、本発明の実施形態４によるシフトレジスタは実施形態２によるシフトレジスタと同様に機能する（図8参照）。

更に、第一のプルアップ駆動制御部51は、直前のステージASRC_M-1から受信したキャリー信号CRY_M-1に応じて制御信号CNTR_Mを生成する。従って、ゲート信号GOUT_M-1に応じて制御信号CNTR_Mを生成する場合とは異なり、制御信号CNTR_Mにはゲートラインの抵抗とゲートライン間の寄生容量とに起因する遅延が生じない。従って、制御信号CNTR_Mとゲート信号GOUT_M-1との間の同期が更に高い精度で確保される。特にモードIVでは、第二のプルダウントランジスタTd2と第二の補助トランジスタT2Aとが、第一と第二とのクロック信号CLK、CKBに応じて交互にオンする（図8参照）。その結果、キャリー端子CRと電源端子VSSとの間の導通が実質的に持続するので、入力端子IN2でのサージに起因するステージの誤動作が回避される。こうして、本発明の実施形態４によるシフトレジスタは信頼性が更に高い。

その上、キャリー信号のレベルはゲート信号のレベルとは一般に異なっても良い。従って、各ステージの回路設計は柔軟性が高い。
プルダウントランジスタTd、プルダウン補助トランジスタTdA、第二のプルダウントランジスタTd2、及び、第二の補助トランジスタT2Aがいずれも、第一のクロック信号CLK又は第二のクロック信号CKBに応じてオンオフを繰り返す。従って、いずれのトランジスタTd、TdA、Td2、T2Aのオンデューティもクロック信号CLK、CKBのパルス幅により、十分に低く抑えられる。その結果、ストレスが抑えられるので、いずれのトランジスタTd、TdA、Td2、T2Aも劣化しにくい。こうして、本発明の実施形態４によるシフトレジスタは従来のシフトレジスタより、信頼性が更に高い。

本発明の実施形態４によるシフトレジスタでは、各ステージASRC_M（M＝1、2、…）が直前のステージASRC_M-1からキャリー信号CRY_M-1を受信し、直後のステージASRC_M+1からゲート信号GOUT_M+1を受信する。その他に、各ステージASRC_Mが二つ以上前のステージASRC_M-k（k≧2）からキャリー信号CRY_M-kを受信し、又は二つ以上後のステージASRC_M+k（k≧2）からゲート信号GOUT_M+kを受信しても良い。更に、後のステージASRC_M+k（k≧1）からゲート信号GOUT_M+kに代え、キャリー信号CRY_M+kを受信しても良い。

以上、本発明の実施形態を詳細に説明したが、本発明はこれらの実施形態には限定されない。これらの実施形態の説明に基づき、当業者は本発明の思想と精神とから逸脱することなく、上記の実施形態を修正し、更に変更できるだろう。そのような修正や変更は明らかに、本発明の技術的範囲に属すべきである。
例えば、互いに逆位相のクロック信号CLK、CKBに代え、三相以上の多相のクロック信号が利用されても良い。その場合、各ステージから送出されるゲート信号（又はキャリー信号）間の位相差に応じ、第一の入力端子に対して二つ以上前のステージからゲート信号（又はキャリー信号）が伝達されても良く、第二の入力端子に対して二つ以上後のステージからゲート信号（又はキャリー信号）が伝達されても良い。

更に、本発明によるシフトレジスタはＬＣＤの他に、有機ＥＬ等、多様なフラットパネルディスプレイで、パネル駆動回路として利用できる。

本発明は、例えばＬＣＤ等の表示装置に駆動回路として搭載されるシフトレジスタに関し、上記の通り、プルダウン駆動部をクロック信号に応じて動作させる。このように、本発明は明らかに、産業上利用可能である。

本発明の実施形態によるシフトレジスタを搭載するＬＣＤのp−Si型表示パネルと統合プリント回路基板との構成を示す平面図 本発明の実施形態によるシフトレジスタを搭載するＬＣＤのa−Si型表示パネルと統合プリント回路基板との構成を示す平面図 本発明の実施形態によるシフトレジスタを搭載する表示パネルと統合プリント回路基板との回路構成を示すブロック図 本発明の実施形態１によるシフトレジスタのブロック図 本発明の実施形態１によるシフトレジスタに含まれる、M番目と（M＋1）番目とのステージの等価回路図 本発明の実施形態１によるシフトレジスタに含まれる、M番目のステージの各端子電位と制御信号、及び（M＋1）番目のステージの制御信号を示すタイミングチャート 本発明の実施形態２によるシフトレジスタに含まれる、M番目のステージの等価回路図 本発明の実施形態２によるシフトレジスタに含まれる、M番目のステージの各端子電位、制御信号、及び、第二のトランジスタのドレイン電位、並びに、（M＋1）番目のステージの制御信号を示すタイミングチャート 本発明の実施形態３によるシフトレジスタのブロック図 本発明の実施形態３によるシフトレジスタに含まれる、M番目のステージの等価回路図 本発明の実施形態４によるシフトレジスタに含まれる、M番目のステージの等価回路図 従来のシフトレジスタに含まれる、N番目のステージの等価回路図

符号の説明

ASRC_M M番目のステージ
ASRC_M+1 （M＋1）番目のステージ
IN1 第一の入力端子
IN2 第二の入力端子
CK1 第一のクロック端子
CK2 第二のクロック端子
VSS 電源端子
OUT 出力端子
51 第一のプルアップ駆動制御部
52 第二のプルアップ駆動制御部
53 プルアップ駆動部
54 プルダウン駆動部
T0 整流素子
T1 第一のトランジスタ
C1 第一のキャパシタ
Tu プルアップトランジスタ
Td プルダウントランジスタ
GOUT_M-1 （M−1）番目のゲート信号
GOUT_M M番目のゲート信号
GOUT_M+1 （M＋1）番目のゲート信号
CLK 第一のクロック信号
CKB 第二のクロック信号
VOFF ゲートオフ電圧
CNTR_M M番目の制御信号
CNTR_M+1 （M＋1）番目の制御信号

Claims (14)

1. 第一のクロック信号及び第二のクロック信号の入力を受け、複数のゲートラインのそれぞれに対してゲート信号を順次出力する複数のステージ、を有するシフトレジスタであり、
   前記第一のクロック信号及び前記第二のクロック信号は、一の前記ゲートラインを活性化させる期間を１パルスとして、ハイ状態及びロー状態を１パルス毎に交互に繰り返すとともに、前記第一のクロック信号の位相が前記第二のクロック信号の位相とは逆であり、
   前記複数のステージのそれぞれが、
   前のステージから出力されるゲート信号、に同期して制御信号を出力する第一のプルアップ駆動制御部、
   前記複数のゲートラインのうち、一つに接続された出力端子、を含み、第一のクロック信号を受信し、前記制御信号に応じて前記第一のクロック信号をゲート信号として前記出力端子を通して出力するプルアップ駆動部、及び、
   前記第二のクロック信号のハイ状態に応じてオンすることで、前記出力端子に接続されたゲートラインに対して第一の電圧を印加して非活性化させ、前記第二のクロック信号のロー状態に応じてオフするプルダウントランジスタを有するプルダウン駆動部、
   前記第一のクロック信号のハイ状態に応じてオンすることで、前記出力端子に接続されたゲートラインに対して第一の電圧を印加して非活性化させ、前記第一のクロック信号のロー状態に応じてオフするとともに、前記プルダウントランジスタに対して交互にオンオフするプルダウン補助トランジスタを有するプルダウン維持部、
   を有する、シフトレジスタ。
2. 前のステージから出力されたゲート信号を受信して前記制御信号として出力する整流素子を前記第一のプルアップ駆動制御部が有する、請求項１に記載のシフトレジスタ。
3. 後のステージから出力されたゲート信号を受信するとき、前記プルアップ駆動部の動作を抑制する第二のプルアップ駆動制御部を更に有する、請求項１に記載のシフトレジスタ。
4. 前記制御信号に応じてオンすることで、前記第一のクロック信号を前記出力端子に伝達するプルアップトランジスタを前記プルアップ駆動部が有する、請求項１に記載のシフトレジスタ。
5. 後のステージから出力されたゲート信号に応じてオンすることで、前記プルアップトランジスタの制御端子に対して所定の電圧を印加する第一のトランジスタを含む第二のプルアップ駆動制御部を更に有する、請求項４に記載のシフトレジスタ。
6. 前記第一と第二とのクロック信号がそれぞれ、前のステージに入力される第二と第一とのクロック信号に等しい、請求項１に記載のシフトレジスタ。
7. 前記プルダウン維持部は、
   前記制御信号に応じてオンすることで、前記プルダウン補助トランジスタの制御端子に対して第二の電圧を印加し、前記プルダウン補助トランジスタをオフさせる第二のトランジスタ、及び、
   前記プルダウン補助トランジスタの制御端子に前記第一のクロック信号を伝達するキャパシタ、
   をさらに有する、請求項１に記載のシフトレジスタ。
8. 前記第一と第二との電圧のいずれか一方、又は両方がゲートオフ電圧と等しい、請求項７に記載のシフトレジスタ。
9. 前のステージから出力されたキャリー信号、を受信して前記制御信号として出力する整流素子を前記第一のプルアップ駆動制御部が有し、
   前記制御信号に応じてオンすることで、キャリー信号を後のステージに伝達する第二のプルアップトランジスタを前記プルアップ駆動部が更に有する、請求項１に記載のシフトレジスタ。
10. 第一の方向に延びる電極であり、第二の方向に一定の間隔で配置される複数のデータライン、
    前記第二の方向に延びる電極であり、前記第一の方向に一定の間隔で配置される複数のゲートライン、及び、
    前記データラインの電圧と前記ゲートラインの電圧とに応じて輝度を変化させる複数の表示素子、を含む表示パネル；
    外部から入力される画像データに応じ、データ制御信号、及び、第一と第二とのクロック信号を含むゲート制御信号、を出力するタイミング制御部；
    前記データ制御信号に応じ、前記複数のデータラインのそれぞれに対してデータ信号を出力するデータ駆動回路；並びに、
    前記ゲート制御信号に応じ、前記複数のゲートラインのそれぞれに対してゲート信号を順次出力する複数のステージ、を有するシフトレジスタであり、前記複数のステージのそれぞれが、前のステージから出力されるゲート信号に応じて前記第一のクロック信号をゲート信号として前記ゲートラインに対して出力し、前記第二のクロック信号に応じて前記ゲートラインを非活性化させる、請求項１に記載のシフトレジスタ；
    を具備する表示装置。
11. 前記シフトレジスタが前記表示パネル上に形成された、請求項１０に記載の表示装置。
12. 前記ゲート制御信号、及びゲートオフ電圧を前記シフトレジスタに伝達する配線、を前記表示パネルが有する、請求項１０に記載の表示装置。
13. 複数のゲートラインのそれぞれに対してゲート信号を順次出力する複数のステージ、を有する請求項１に記載のシフトレジスタを駆動するための方法であり、前記複数のステージのそれぞれについて、
    前のステージから出力されるゲート信号に同期して制御信号を出力するステップ、
    前記制御信号に応じて第一のクロック信号をゲート信号として出力端子を通して前記複数のゲートラインのうち、一つに対して出力するステップ、及び、
    前記第二のクロック信号のハイ状態に応じて前記プルダウントランジスタをオンさせることで、前記出力端子に接続されたゲートラインに対して第一の電圧を印加して非活性化させるとともに、前記第一のクロック信号のロー状態に応じてプルダウン補助トランジスタをオフするステップ、
    前記第二のクロック信号のロー状態に応じて前記プルダウントランジスタをオフするとともに、前記第一のクロック信号のハイ状態に応じて前記プルダウン補助トランジスタをオンすることで、前記出力端子に接続されたゲートラインに対して第一の電圧を印加して非活性化させるステップ、
    を有するシフトレジスタの駆動方法。
14. 前記第一と第二とのクロック信号がそれぞれ、前のステージに入力される第二と第一とのクロック信号に等しい、請求項１３に記載のシフトレジスタの駆動方法。

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