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CN104332144B - 液晶显示面板及其栅极驱动电路 - Google Patents

液晶显示面板及其栅极驱动电路 Download PDF

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CN104332144B CN201410619300.8A CN201410619300A CN104332144B CN 104332144 B CN104332144 B CN 104332144B CN 201410619300 A CN201410619300 A CN 201410619300A CN 104332144 B CN104332144 B CN 104332144B
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Abstract

本发明公开了一种液晶显示面板及其栅极驱动电路。该栅极驱动电路包括多个移位寄存电路，多个移位寄存电路以串联方式进行级联，每一移位寄存电路包括：第一下拉保持电路，耦接于第一节点、第一时钟信号、第一参考电压以及第二参考电压，用于保持第一节点的低电平；补偿电路，耦接于第一节点或者第一下拉保持电路，用于补偿第一节点或者第一下拉保持电路的电位。以此提高栅极驱动电路长期操作的稳定性，进而提高显示面板的质量。

Description

液晶显示面板及其栅极驱动电路
技术领域
本发明涉及液晶显示技术领域，特别是涉及一种液晶显示面板及其栅极驱动电路。
背景技术
GOA(Gate Driver On Array)电路是利用现有的薄膜晶体管液晶显示器Array制程将栅极扫描驱动电路制作在Array基板上，以实现逐行扫描的驱动方式。
其中，GOA电路包括上拉电路(Pull-up circuit)、上拉控制电路(Pull-upcontrol circuit)、下传电路(Transfer circuit)、下拉电路(Pull-down Holdingcircuit)以及负责电位抬升的上升电路(Boost circuit)。
具体地，上拉电路主要负责将输入的时钟讯号(Clock)输出至薄膜晶体管的栅极，作为液晶显示器的驱动信号。上拉控制电路负责控制上拉电路的打开，一般是由上级GOA电路传递来的信号作用。下拉电路负责在输出扫描信号后，快速将扫描信号拉低为低电位，即薄膜晶体管的栅极的电位拉低为低电位；下拉保持电路则负责将扫描信号和上拉电路的信号(通常称为Q点)保持在关闭状态(即设定的负电位)，通常有两个下拉保持电路交替作用。上升电路则负责Q点电位的二次抬升，这样确保上拉电路的G(N)正常输出。
现有的GOA电路经过长时间的操作，GOA电路的稳定性差，可能会导致GOA电路失效。
发明内容
本发明实施例提供了一种液晶显示面板及其栅极驱动电路，以提高栅极驱动电路长期操作的稳定性。
本发明提供一种栅极驱动电路，其包括多个移位寄存电路，多个移位寄存电路以串联方式进行级联，每一移位寄存电路包括：上拉电路，其包括第一晶体管，第一晶体管的栅极耦接于第一节点，源极耦接于第一时钟信号，漏极耦接于移位寄存电路的栅极信号输出端；下传电路，其包括第二晶体管，第二晶体管的栅极耦接于第一节点，源极耦接于第一时钟信号，漏极耦接于移位寄存电路的驱动信号输出端；上拉控制电路，其包括第三晶体管，第三晶体管的栅极耦接于其所在的移位寄存电路的前两级的移位寄存电路的驱动信号输出端，源极耦接于前两级的移位寄存电路的栅极信号输出端，漏极耦接于第一节点；上升电路，耦接于第一节点和移位寄存电路的栅极信号输出端之间，用于抬升第一节点的电位；第一下拉保持电路，耦接于第一节点、第一时钟信号、第一参考电压以及第二参考电压，用于保持第一节点的低电平；补偿电路，耦接于第一节点或者第一下拉保持电路，用于补偿第一节点或者第一下拉保持电路的电位；第二下拉保持电路，包括：第四晶体管，所述第四晶体管的栅极与所述移位寄存电路的后四级的移位寄存电路的驱动信号输出端连接，源极与所述第一节点连接，漏极与所述第一参考电压连接；第五晶体管，所述第五晶体管的栅极与所述后四级的移位寄存电路的驱动信号输出端连接，源极与所述移位寄存电路的信号输出端连接，漏极与所述第一参考电压连接。
其中，补偿电路包括第六晶体管，第六晶体管的源极和栅极均耦接于其所在的移位寄存电路的下一级的移位寄存电路的驱动信号输出端，第六晶体管的漏极与第一节点连接，用于根据下一级的移位寄存电路的驱动信号输出端输出的驱动信号抬升第一节点的电位。
其中，补偿电路还包括第七晶体管、第八晶体管以及第一电容，第一电容的一端与第三晶体管的漏极连接，第一电容的另一端与第七晶体管的漏极和第八晶体管的源极连接，第七晶体管的栅极与其所在的移位寄存电路的前四级的移位寄存电路的驱动信号输出端连接，第七晶体管的源极与前四级的移位寄存电路的栅极信号输出端连接，第八晶体管的栅极与前两级的移位寄存电路的驱动信号输出端连接，第八晶体管的漏极与第一节点连接。
其中，补偿电路包括第六晶体管、第七晶体管以及第一电容，第一电容的一端与第三晶体管的漏极连接，第一电容的另一端与第六晶体管的漏极和第七晶体管的源极连接，第六晶体管的栅极与其所在的移位寄存电路的前四级的移位寄存电路的驱动信号输出端连接，第六晶体管的源极与前四级的移位寄存电路的栅极信号输出端连接，第七晶体管的栅极与前两级的移位寄存电路的驱动信号输出端连接，第七晶体管的漏极与第一节点连接。
其中，第一下拉保持电路包括：第六晶体管，第六晶体管的栅极和源极与第一时钟信号连接，漏极与第二节点连接；第七晶体管，第七晶体管的栅极与驱动信号端连接，源极与第二节点连接，漏极与第二参考电压连接；第八晶体管，第八晶体管的栅极与前两级的移位寄存电路的驱动信号输出端连接，源极与第二节点连接，漏极与第二参考电压连接；第九晶体管，第九晶体管的栅极与第二时钟信号连接，源极与第一时钟信号连接，漏极与第二节点连接；第十晶体管，第十晶体管的栅极与补偿电路连接，源极与移位寄存电路的栅极信号输出端连接，漏极与第一参考电压连接；第十一晶体管，第十一晶体管的栅极与补偿电路连接，源极与第一节点连接，漏极与第一参考电压连接；第十二晶体管，第十二晶体管的栅极与补偿电路连接，源极与移位寄存电路的驱动信号出端连接，漏极与第二参考电压连接。
其中，补偿电路包括：第一电容，第一电容的一端与第二节点连接，另一端与第十晶体管的栅极、第十一晶体管的栅极以及第十二晶体管的栅极连接；第十三晶体管，第十三晶体管的栅极与移位寄存电路的前两级的移位寄存电路的驱动信号输出端连接，源极与第一节点连接，漏极与第一电容的另一端连接。
其中，补偿电路包括：第一电容，第一电容的一端与第二节点连接，另一端与第十晶体管的栅极、第十一晶体管的栅极以及第十二晶体管的栅极连接；第十三晶体管，第十三晶体管的栅极与移位寄存电路的后两级的移位寄存电路的第一节点连接，源极与第三参考电压连接，漏极与第一电容的另一端连接；第十四晶体管，第十四晶体管的栅极与第一电容的另一端连接，源极与后两级的移位寄存电路的第一节点连接；第十五晶体管，第十五晶体管的栅极与移位寄存电路的后两级的移位寄存电路的驱动信号输出端连接，源极与第一电容的一端连接，漏极与第十四晶体管的漏极连接。
其中，每一移位寄存电路还包括下拉电路，下拉电路包括：第六晶体管，第六晶体管的栅极与移位寄存电路的后两级的移位寄存电路的驱动信号输出端连接，源极与移位寄存电路的驱动信号输出端连接，漏极与第二参考电压练级；第七晶体管，第七晶体管的栅极与后两级的移位寄存电路的驱动信号输出端连接，源极与第一节点连接，漏极与第一参考电压连接；第八晶体管，第八晶体管的栅极与后两级的移位寄存电路的驱动信号输出端连接，源极与移位寄存电路的信号输出端连接，漏极与第一参考电压连接。
本发明还提供一种液晶显示面板，其包括上述任意一项的栅极驱动电路以及多条栅极线，其中栅极线分别与栅极驱动电路中的对应移位寄存电路的栅极信号输出端连接。
通过上述方案，本发明的有益效果是：本发明通过补偿电路耦接于第一节点或者第一下拉保持电路，用于补偿第一节点或者第一下拉保持电路的电位，能够提高栅极驱动电路长期操作的稳定性，进而提高显示面板的质量。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本发明第一实施例的栅极驱动电路的结构示意图；
图2是图1中栅极驱动电路的电路图；
图3是本发明第二实施例的栅极驱动电路的电路图；
图4是图3中栅极驱动电路的各种输入信号、输出信号和节点电压的时序图；
图5是本发明第三实施例的栅极驱动电路的电路图；
图6是本发明第四实施例的栅极驱动电路的电路图；
图7是图6中栅极驱动电路的各种输入信号、输出信号和节点电压的时序图；
图8是本发明第五实施例的栅极驱动电路的电路图；
图9是本发明第六实施例的栅极驱动电路的电路图；
图10是本发明第一实施例的液晶显示面板的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图1所示，图1是本发明第一实施例的栅极驱动电路的结构示意图。如图1所示，本实施例所揭示的栅极驱动电路1包括多个移位寄存电路10，多个移位寄存电路10以串联方式进行级联。
其中，多个移位寄存电路10包括上拉电路101、下传电路102、上拉控制电路103、上升电路104、第一下拉保持电路105以及补偿电路106。如图2所示，上拉电路101包括晶体管T1，晶体管T1的栅极耦接于移位寄存电路10的第一节点Q(N)，即移位寄存电路10的Q(N)点；晶体管T1的源极耦接于第一时钟信号CK；晶体管T1的漏极耦接于移位寄存电路10的栅极信号输出端G(N)。下传电路102包括晶体管T2，晶体管T2的栅极耦接于第一节点Q(N)，晶体管T2的源极耦接于第一时钟信号CK，晶体管T2的漏极耦接于移位寄存电路10的驱动信号输出端ST(N)。上拉控制电路103包括晶体管T3，晶体管T3的栅极耦接于晶体管T3所在的移位寄存电路10的前两级的移位寄存电路的驱动信号输出端ST(N-2)，晶体管T3的源极耦接于前两级的移位寄存电路的栅极信号输出端G(N-2)，晶体管T3的漏极耦接于第一节点Q。上升电路104耦接于第一节点Q(N)和移位寄存电路10的栅极信号输出端G(N)之间，用于抬升第一节点Q(N)的电位。第一下拉保持电路105耦接于第一节点Q(N)、第一时钟信号CK、第一参考电压V1以及第二参考电压V2，用于保持第一节点Q(N)的低电平。补偿电路106耦接于第一节点Q(N)或者第一下拉保持电路105，用于补偿第一节点Q(N)或者第一下拉保持电路105的电位。
优选地，第一参考电压V1和第二参考电压V2均为负电位，并且第二参考电压V2小于第一参考电压V1。
本实施例通过补偿电路106耦接于第一节点Q(N)或者第一下拉保持电路105，用于补偿第一节点Q(N)或者第一下拉保持电路105的电位，能够提高栅极驱动电路1长期操作的稳定性，进而提高产品的质量。
本发明还提供第二实施例的栅极驱动电路，其在第一实施例所揭示的栅极驱动电路1的基础上进行详细描述。如图3所示，补偿电路106包括晶体管T4，晶体管T4的栅极和源极均耦接于晶体管T4所在的移位寄存电路10的下一级的移位寄存电路的驱动信号输出端ST(N+1)，晶体管T4的漏极与第一节点Q(N)连接。补偿电路106用于根据下一级的移位寄存电路的驱动信号输出端ST(N+1)输出的驱动信号抬升第一节点Q(N)的电位。
其中，上升电路104包括电容C1，电容C1的一端与第一节点Q(N)连接，电容C1的另一端与移位寄存电路10的栅极信号输出端G(N)连接。第一下拉保持电路105包括晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10以及晶体管T11，晶体管T5的栅极和源极均与第一时钟信号CK连接，晶体管T5的漏极与移位寄存电路10的第二节点P(N)；晶体管T6的栅极与第二时钟信号XCK连接，晶体管T6的源极与第一时钟信号CK连接，晶体管T6的漏极与第二节点P(N)连接；晶体管T7的栅极与移位寄存电路10的驱动信号输出端ST(N)连接，晶体管T7的源极与第二节点P(N)连接，晶体管T7的漏极与第二参考电压V2连接；晶体管T8的栅极与晶体管T3的栅极连接，晶体管T8的源极与第二节点P(N)连接，晶体管T8的漏极与第二参考电压V2连接；晶体管T9的栅极与第二节点P(N)连接，晶体管T9的源极与移位寄存电路10的栅极信号输出端G(N)连接，晶体管T9的漏极与第一参考电压V1连接；晶体管T10的栅极与第二节点P(N)连接，晶体管T10的源极与第一节点Q(N)链接，晶体管T10的漏极与第一参考电压V1连接；晶体管T11的栅极与第二节点Q(N)连接，晶体管T11的源极与驱动信号输出端ST(N)连接，晶体管T11的漏极与第二参考电压V2连接。
栅极驱动电路还包括第二下拉保持电路107和下拉电路108，第二下拉保持电路107包括晶体管T12和晶体管T13，晶体管T12的栅极和晶体管T13的栅极均与移位寄存电路10的下四级的移位寄存电路的驱动信号输出端ST(N+4)连接，晶体管T12的源极与第一节点Q(N)连接，晶体管T12的漏极与第一参考电压V1连接，晶体管T13的源极与栅极信号输出端G(N)连接，晶体管T13的漏极与第一参考电压V1连接。下拉电路108包括晶体管T14、晶体管T15以及晶体管T16，晶体管T14的栅极、晶体管T15的栅极以及晶体管T16的栅极均与下两级的移位寄存电路的驱动信号输出端ST(N+2)连接，晶体管T14的源极与驱动信号输出端ST(N)连接，晶体管T14的漏极与第二参考电压V2连接，晶体管T15的源极与第一节点Q(N)连接，晶体管T15的漏极与第一参考电压V1连接，晶体管T16的源极与栅极信号输出端G(N)连接，晶体管T16的漏极与第一参考电压V1连接。
请再参见图4，图4是图3中栅极驱动电路的各种输入信号、输出信号和节点电压的时序图。如图4所示，第一时钟信号CK和第二时钟信号XCK为相位上互补的两组信号，如图中第一时钟信号CK1与第二时钟信号XCK1相位互补，第一时钟信号CK2与第二时钟信号XCK2相位互补。其中，栅极信号输出端G(N)的电位被第一参考电压V1拉低到低电位；在第一节点Q(N)和栅极信号输出端G(N)均为高电平时，第二节点P(N)被第二参考电压V2拉到低电平。
本实施例所揭示的栅极驱动电路通过晶体管T4的栅极和源极均耦接于晶体管T4所在的移位寄存电路10的下一级的移位寄存电路的驱动信号输出端ST(N+1)，晶体管T4的漏极与第一节点Q(N)连接，补偿电路106用于根据下一级的移位寄存电路的驱动信号输出端ST(N+1)输出的驱动信号抬升第一节点Q(N)的电位，进而能够提高栅极驱动电路长期操作的稳定性。
本发明还提供第三实施例的栅极驱动电路，其在第一实施例所揭示的栅极驱动电路1的基础上进行详细描述。如图5所示，补偿电路106包括晶体管T4、晶体管T5、晶体管T6以及电容C1。其中，晶体管T4的栅极和源极均耦接于晶体管T4所在的移位寄存电路10的下一级的移位寄存电路的驱动信号输出端ST(N+1)，晶体管T4的漏极与第一节点Q(N)连接。电容C1的一端与晶体管T3的漏极连接，电容C1的另一端与晶体管T5的漏极和晶体管T6的源极连接，晶体管T5的栅极与其所在的移位寄存电路的前四级的移位寄存电路的驱动信号输出端ST(N-4)连接，晶体管T5的源极与前四级的移位寄存电路的栅极信号输出端G(N-4)连接，晶体管T6的栅极与前两级的移位寄存电路的驱动信号输出端ST(N-2)连接，晶体管T6的漏极与第一节点Q(N)连接。
其中，上升电路104包括电容C2，电容C2的一端与第一节点Q(N)连接，电容C2的另一端与移位寄存电路10的栅极信号输出端G(N)连接。第一下拉保持电路105包括晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12以及晶体管T13，晶体管T7的栅极和源极均与第一时钟信号CK连接，晶体管T7的漏极与移位寄存电路10的第二节点P(N)；晶体管T8的栅极与第二时钟信号XCK连接，晶体管T8的源极与第一时钟信号CK连接，晶体管T8的漏极与第二节点P(N)连接；晶体管T9的栅极与移位寄存电路10的驱动信号输出端ST(N)连接，晶体管T9的源极与第二节点P(N)连接，晶体管T9的漏极与第二参考电压V2连接；晶体管T10的栅极与晶体管T3的栅极连接，晶体管T10的源极与第二节点P(N)连接，晶体管T10的漏极与第二参考电压V2连接；晶体管T11的栅极与第二节点P(N)连接，晶体管T11的源极与移位寄存电路10的栅极信号输出端G(N)连接，晶体管T11的漏极与第一参考电压V1连接；晶体管T12的栅极与第二节点P(N)连接，晶体管T12的源极与第一节点Q(N)链接，晶体管T12的漏极与第一参考电压V1连接；晶体管T13的栅极与第二节点Q(N)连接，晶体管T13的源极与驱动信号输出端ST(N)连接，晶体管T13的漏极与第二参考电压V2连接。
栅极驱动电路还包括第二下拉保持电路107和下拉电路108，第二下拉保持电路107包括晶体管T14和晶体管T15，晶体管T14的栅极和晶体管T15的栅极均与移位寄存电路10的下四级的移位寄存电路的驱动信号输出端ST(N+4)连接，晶体管T14的源极与第一节点Q(N)连接，晶体管T14的漏极与第一参考电压V1连接，晶体管T15的源极与栅极信号输出端G(N)连接，晶体管T15的漏极与第一参考电压V1连接。下拉电路108包括晶体管T16、晶体管T17以及晶体管T18，晶体管T16的栅极、晶体管T17的栅极以及晶体管T18的栅极均与下两级的移位寄存电路的驱动信号输出端ST(N+2)连接，晶体管T16的源极与驱动信号输出端ST(N)连接，晶体管T16的漏极与第二参考电压V2连接，晶体管T17的源极与第一节点Q(N)连接，晶体管T17的漏极与第一参考电压V1连接，晶体管T18的源极与栅极信号输出端G(N)连接，晶体管T18的漏极与第一参考电压V1连接。
其中，前四级的移位寄存电路的驱动信号输出端ST(N-4)和前四级的移位寄存电路的栅极信号输出端G(N-4)对电容C1进行第一阶段充电，前两级的移位寄存电路的驱动信号输出端ST(N-2)和前两级的移位寄存电路的栅极信号输出端G(N-2)对电容C2进行两次提升，在第一节点Q(N)充电之前，第一节点Q(N)在第一阶段具有更好的电位，即相当于没有经过处理的两倍，第一节点Q(N)在作用期间的电位抬升将会更高，提高栅极驱动电路长期操作的稳定性。
本发明还提供第四实施例的栅极驱动电路，其在第一实施例所揭示的栅极驱动电路1的基础上进行详细描述。如图6所示，补偿电路106包括晶体管T4、晶体管T5以及电容C1。电容C1的一端与晶体管T3的漏极连接，电容C1的另一端与晶体管T4的漏极和晶体管T5的源极连接，晶体管T4的栅极与其所在的移位寄存电路的前四级的移位寄存电路的驱动信号输出端ST(N-4)连接，晶体管T4的源极与前四级的移位寄存电路的栅极信号输出端G(N-4)连接，晶体管T5的栅极与前两级的移位寄存电路的驱动信号输出端ST(N-2)连接，晶体管T5的漏极与第一节点Q(N)连接。
上升电路104包括电容C2，电容C2的一端与第一节点Q(N)连接，电容C2的另一端与移位寄存电路10的栅极信号输出端G(N)连接。第一下拉保持电路105包括晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11以及晶体管T12，晶体管T6的栅极和源极均与第一时钟信号CK连接，晶体管T6的漏极与移位寄存电路10的第二节点P(N)；晶体管T7的栅极与第二时钟信号XCK连接，晶体管T7的源极与第一时钟信号CK连接，晶体管T7的漏极与第二节点P(N)连接；晶体管T8的栅极与移位寄存电路10的驱动信号输出端ST(N)连接，晶体管T8的源极与第二节点P(N)连接，晶体管T8的漏极与第二参考电压V2连接；晶体管T9的栅极与晶体管T3的栅极连接，晶体管T9的源极与第二节点P(N)连接，晶体管T9的漏极与第二参考电压V2连接；晶体管T10的栅极与第二节点P(N)连接，晶体管T10的源极与移位寄存电路10的栅极信号输出端G(N)连接，晶体管T10的漏极与第一参考电压V1连接；晶体管T11的栅极与第二节点P(N)连接，晶体管T11的源极与第一节点Q(N)链接，晶体管T11的漏极与第一参考电压V1连接；晶体管T12的栅极与第二节点Q(N)连接，晶体管T12的源极与驱动信号输出端ST(N)连接，晶体管T12的漏极与第二参考电压V2连接。
栅极驱动电路还包括第二下拉保持电路107和下拉电路108，第二下拉保持电路107包括晶体管T13和晶体管T14，晶体管T13的栅极和晶体管T14的栅极均与移位寄存电路10的下四级的移位寄存电路的驱动信号输出端ST(N+4)连接，晶体管T13的源极与第一节点Q(N)连接，晶体管T13的漏极与第一参考电压V1连接，晶体管T14的源极与栅极信号输出端G(N)连接，晶体管T14的漏极与第一参考电压V1连接。下拉电路108包括晶体管T15、晶体管T16以及晶体管T17，晶体管T15的栅极、晶体管T16的栅极以及晶体管T17的栅极均与下两级的移位寄存电路的驱动信号输出端ST(N+2)连接，晶体管T15的源极与驱动信号输出端ST(N)连接，晶体管T15的漏极与第二参考电压V2连接，晶体管T16的源极与第一节点Q(N)连接，晶体管T16的漏极与第一参考电压V1连接，晶体管T17的源极与栅极信号输出端G(N)连接，晶体管T17的漏极与第一参考电压V1连接。
请再参见图7，图7是图6中栅极驱动电路的各种输入信号、输出信号和节点电压的时序图。如图7所示，第一时钟信号CK和第二时钟信号XCK为相位上互补的两组信号，如图中第一时钟信号CK1与第二时钟信号XCK1相位互补，第一时钟信号CK2与第二时钟信号XCK2相位互补。
其中，前四级的移位寄存电路的驱动信号输出端ST(N-4)和前四级的移位寄存电路的栅极信号输出端G(N-4)对电容C1进行第一阶段充电，前两级的移位寄存电路的驱动信号输出端ST(N-2)和前两级的移位寄存电路的栅极信号输出端G(N-2)对电容C2进行两次提升，在第一节点Q(N)充电之前，第一节点Q(N)在第一阶段具有更好的电位，即相当于没有经过处理的两倍，第一节点Q(N)在作用期间的电位抬升将会更高，提高栅极驱动电路长期操作的稳定性。
本发明还提供第五实施例的栅极驱动电路，其在第一实施例所揭示的栅极驱动电路1的基础上进行详细描述。如图8所示，第一下拉保持电路105包括晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9以及晶体管T10。其中，晶体管T4的栅极和源极与第一时钟信号CK连接，晶体管T4的漏极与第二节点P(N)连接。晶体管T5的栅极与驱动信号端ST(N)连接，晶体管T5的源极与第二节点P(N)连接，晶体管T5的漏极与第二参考电压V2连接。晶体管T6的栅极与前两级的移位寄存电路的驱动信号输出端ST(N-2)连接，晶体管T6的源极与第二节点P(N)连接，晶体管T6的漏极与第二参考电压V2连接。晶体管T7的栅极与第二时钟信号XCK连接，晶体管T7的源极与第一时钟信号CK连接，晶体管T7的漏极与第二节点P(N)连接。晶体管T8的栅极与补偿电路106连接，晶体管T8的源极与移位寄存电路的栅极信号输出端G(N)连接，晶体管T8的漏极与第一参考电压V1连接。晶体管T9的栅极与补偿电路106连接，晶体管T9的源极与第一节点Q(N)连接，晶体管T9的漏极与第一参考电压V1连接。晶体管T10的栅极与补偿电路106连接，晶体管T10的源极与移位寄存电路的驱动信号输出端ST(N)连接，晶体管T10的漏极与第二参考电压V2连接。
其中，补偿电路106包括电容C1以及晶体管T11，电容C1的一端与第二节点P(N)连接，电容C1的另一端与晶体管T8的栅极、晶体管T9的栅极以及晶体管T10的栅极连接；晶体管T11的栅极与移位寄存电路10的前两级的移位寄存电路的驱动信号输出端ST(N-2)，晶体管T11的源极与第一节点Q(N)连接，晶体管T11的漏极与电容C1的另一端连接。
其中，上升电路104包括电容C2，电容C2的一端与第一节点Q(N)连接，电容C2的另一端与移位寄存电路10的栅极信号输出端G(N)连接。
栅极驱动电路还包括第二下拉保持电路107和下拉电路108，第二下拉保持电路107包括晶体管T12和晶体管T13，晶体管T12的栅极和晶体管T13的栅极均与移位寄存电路10的下四级的移位寄存电路的驱动信号输出端ST(N+4)连接，晶体管T12的源极与第一节点Q(N)连接，晶体管T12的漏极与第一参考电压V1连接，晶体管T13的源极与栅极信号输出端G(N)连接，晶体管T13的漏极与第一参考电压V1连接。下拉电路108包括晶体管T14、晶体管T15以及晶体管T16，晶体管T14的栅极、晶体管T15的栅极以及晶体管T16的栅极均与下两级的移位寄存电路的驱动信号输出端ST(N+2)连接，晶体管T14的源极与驱动信号输出端ST(N)连接，晶体管T14的漏极与第二参考电压V2连接，晶体管T15的源极与第一节点Q(N)连接，晶体管T15的漏极与第一参考电压V1连接，晶体管T16的源极与栅极信号输出端G(N)连接，晶体管T16的漏极与第一参考电压V1连接。
其中，补偿电路106通过电容C1和晶体管T11增强第二节点P(N)的电位，在晶体管T8、晶体管T9以及晶体管T10在stress较严重的情况下，也能打开。
本发明还提供第六实施例的栅极驱动电路，其在第一实施例所揭示的栅极驱动电路1的基础上进行详细描述。如图9所示，第一下拉保持电路105包括晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9以及晶体管T10。其中，晶体管T4的栅极和源极与第一时钟信号CK连接，晶体管T4的漏极与第二节点P(N)连接。晶体管T5的栅极与驱动信号端ST(N)连接，晶体管T5的源极与第二节点P(N)连接，晶体管T5的漏极与第二参考电压V2连接。晶体管T6的栅极与前两级的移位寄存电路的驱动信号输出端ST(N-2)连接，晶体管T6的源极与第二节点P(N)连接，晶体管T6的漏极与第二参考电压V2连接。晶体管T7的栅极与第二时钟信号XCK连接，晶体管T7的源极与第一时钟信号CK连接，晶体管T7的漏极与第二节点P(N)连接。晶体管T8的栅极与补偿电路106连接，晶体管T8的源极与移位寄存电路的栅极信号输出端G(N)连接，晶体管T8的漏极与第一参考电压V1连接。晶体管T9的栅极与补偿电路106连接，晶体管T9的源极与第一节点Q(N)连接，晶体管T9的漏极与第一参考电压V1连接。晶体管T10的栅极与补偿电路106连接，晶体管T10的源极与移位寄存电路的驱动信号输出端ST(N)连接，晶体管T10的漏极与第二参考电压V2连接。
其中，补偿电路106包括电容C1、晶体管T11、晶体管T12以及晶体管T13，电容C1的一端与第二节点P(N)连接，电容C1的另一端与晶体管T8的栅极、晶体管T9的栅极以及晶体管T10的栅极连接。晶体管T11的栅极与移位寄存电路10的后两级的移位寄存电路的第一节点Q(N+2)连接，晶体管T11的源极与第三参考电压V3连接，晶体管T11的漏极与电容C1的另一端连接。晶体管T12的栅极与电容C1的另一端连接，晶体管T12的源极与后两级的移位寄存电容的第一节点Q(N+2)连接。晶体管T13的栅极与移位寄存电路10的后两级的移位寄存电路的驱动信号输出端ST(N+2)连接，晶体管T13的源极与电容C1的一端连接，晶体管T13的漏极与晶体管T12的漏极连接。
其中，上升电路104包括电容C2，电容C2的一端与第一节点Q(N)连接，电容C2的另一端与移位寄存电路10的栅极信号输出端G(N)连接。
栅极驱动电路还包括第二下拉保持电路107和下拉电路108，第二下拉保持电路107包括晶体管T14和晶体管T15，晶体管T14的栅极和晶体管T15的栅极均与移位寄存电路10的下四级的移位寄存电路的驱动信号输出端ST(N+4)连接，晶体管T14的源极与第一节点Q(N)连接，晶体管T14的漏极与第一参考电压V1连接，晶体管T15的源极与栅极信号输出端G(N)连接，晶体管T15的漏极与第一参考电压V1连接。下拉电路108包括晶体管T16、晶体管T17以及晶体管T18，晶体管T16的栅极、晶体管T17的栅极以及晶体管T18的栅极均与下两级的移位寄存电路的驱动信号输出端ST(N+2)连接，晶体管T16的源极与驱动信号输出端ST(N)连接，晶体管T16的漏极与第二参考电压V2连接，晶体管T17的源极与第一节点Q(N)连接，晶体管T17的漏极与第一参考电压V1连接，晶体管T18的源极与栅极信号输出端G(N)连接，晶体管T18的漏极与第一参考电压V1连接。
其中，补偿电路106通过电容C1、晶体管T11、晶体管T12以及晶体管T13增强第二节点P(N)的电位，补偿晶体管T8、晶体管T9以及晶体管T10的电压漂移，在晶体管T8、晶体管T9以及晶体管T10在stress较严重的情况下，也能打开。
通过上述实施例，本发明通过对第一节点Q(N)的电位进行增强，对第一节点Q(N)实行三阶充电原理，能够保证栅极驱动电路1的正常输出；此外本发明还提供了对第二节点P(N)的补偿电路106，避免第二节点P(N)的电位异常将导致第一节点Q(N)和第二节点G(N)的下拉能力不足，直接导致电路失效，通过补偿电路106，能够防止由于晶体管的阈值电压漂移导致电路的下拉保持部分启动不佳的问题。
本发明还提供一种液晶显示面板，如图10所述，液晶显示面板2包括上述的栅极驱动电路1以及多条栅极线20，其中栅极线20分别与栅极驱动电路1中的对应移位寄存电路10的栅极信号输出端G(N)连接。
综上所述，本发明通过补偿电路耦接于第一节点或者第一下拉保持电路，用于补偿第一节点或者第一下拉保持电路的电位，能够提高栅极驱动电路长期操作的稳定性，进而提高显示面板的质量。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个移位寄存电路，所述多个移位寄存电路以串联方式进行级联，每一所述移位寄存电路包括：
上拉电路，其包括第一晶体管，所述第一晶体管的栅极耦接于第一节点，源极耦接于第一时钟信号，漏极耦接于所述移位寄存电路的栅极信号输出端；
下传电路，其包括第二晶体管，所述第二晶体管的栅极耦接于所述第一节点，源极耦接于所述第一时钟信号，漏极耦接于所述移位寄存电路的驱动信号输出端；
上拉控制电路，其包括第三晶体管，所述第三晶体管的栅极耦接于其所在的所述移位寄存电路的前两级的移位寄存电路的驱动信号输出端，源极耦接于所述前两级的移位寄存电路的栅极信号输出端，漏极耦接于所述第一节点；
上升电路，耦接于所述第一节点和所述移位寄存电路的栅极信号输出端之间，用于抬升所述第一节点的电位；
第一下拉保持电路，耦接于所述第一节点、所述第一时钟信号、第一参考电压以及第二参考电压，用于保持所述第一节点的低电平；
补偿电路，耦接于所述第一节点或者所述第一下拉保持电路，用于补偿所述第一节点或者所述第一下拉保持电路的电位；
第二下拉保持电路，包括：
第四晶体管，所述第四晶体管的栅极与所述移位寄存电路的后四级的移位寄存电路的驱动信号输出端连接，源极与所述第一节点连接，漏极与所述第一参考电压连接；
第五晶体管，所述第五晶体管的栅极与所述后四级的移位寄存电路的驱动信号输出端连接，源极与所述移位寄存电路的信号输出端连接，漏极与所述第一参考电压连接。
2.根据权利要求1所述的驱动电路，其特征在于，所述补偿电路包括第六晶体管，所述第六晶体管的源极和栅极均耦接于其所在的所述移位寄存电路的下一级的移位寄存电路的驱动信号输出端，所述第六晶体管的漏极与所述第一节点连接，用于根据所述下一级的移位寄存电路的驱动信号输出端输出的驱动信号抬升所述第一节点的电位。
3.根据权利要求2所述的驱动电路，其特征在于，所述补偿电路还包括第七晶体管、第八晶体管以及第一电容，所述第一电容的一端与所述第三晶体管的漏极连接，所述第一电容的另一端与所述第七晶体管的漏极和所述第八晶体管的源极连接，所述第七晶体管的栅极与其所在的所述移位寄存电路的前四级的移位寄存电路的驱动信号输出端连接，所述第七晶体管的源极与所述前四级的移位寄存电路的栅极信号输出端连接，所述第八晶体管的栅极与所述前两级的移位寄存电路的驱动信号输出端连接，所述第八晶体管的漏极与所述第一节点连接。
4.根据权利要求1所述的驱动电路，其特征在于，所述补偿电路包括第六晶体管、第七晶体管以及第一电容，所述第一电容的一端与所述第三晶体管的漏极连接，所述第一电容的另一端与所述第六晶体管的漏极和所述第七晶体管的源极连接，所述第六晶体管的栅极与其所在的所述移位寄存电路的前四级的移位寄存电路的驱动信号输出端连接，所述第六晶体管的源极与所述前四级的移位寄存电路的栅极信号输出端连接，所述第七晶体管的栅极与所述前两级的移位寄存电路的驱动信号输出端连接，所述第七晶体管的漏极与所述第一节点连接。
5.根据权利要求1所述的驱动电路，其特征在于，所述第一下拉保持电路包括：
第六晶体管，所述第六晶体管的栅极和源极与所述第一时钟信号连接，漏极与第二节点连接；
第七晶体管，所述第七晶体管的栅极与所述移位寄存电路的驱动信号输出端连接，源极与所述第二节点连接，漏极与所述第二参考电压连接；
第八晶体管，所述第八晶体管的栅极与所述前两级的移位寄存电路的驱动信号输出端连接，源极与所述第二节点连接，漏极与所述第二参考电压连接；
第九晶体管，所述第九晶体管的栅极与第二时钟信号连接，源极与所述第一时钟信号连接，漏极与所述第二节点连接；
第十晶体管，所述第十晶体管的栅极与所述补偿电路连接，源极与所述移位寄存电路的栅极信号输出端连接，漏极与所述第一参考电压连接；
第十一晶体管，所述第十一晶体管的栅极与所述补偿电路连接，源极与所述第一节点连接，漏极与所述第一参考电压连接；
第十二晶体管，所述第十二晶体管的栅极与所述补偿电路连接，源极与所述移位寄存电路的驱动信号输出端连接，漏极与所述第二参考电压连接。
6.根据权利要求5所述的驱动电路，其特征在于，所述补偿电路包括：
第一电容，所述第一电容的一端与所述第二节点连接，另一端与所述第十晶体管的栅极、所述第十一晶体管的栅极以及所述第十二晶体管的栅极连接；
第十三晶体管，所述第十三晶体管的栅极与所述移位寄存电路的前两级的移位寄存电路的驱动信号输出端连接，源极与所述第一节点连接，漏极与所述第一电容的另一端连接。
7.根据权利要求5所述的驱动电路，其特征在于，所述补偿电路包括：
第一电容，所述第一电容的一端与所述第二节点连接，另一端与所述第十晶体管的栅极、所述第十一晶体管的栅极以及所述第十二晶体管的栅极连接；
第十三晶体管，所述第十三晶体管的栅极与所述移位寄存电路的后两级的移位寄存电路的第一节点连接，源极与第三参考电压连接，漏极与所述第一电容的另一端连接；
第十四晶体管，所述第十四晶体管的栅极与所述第一电容的另一端连接，源极与所述后两级的移位寄存电路的第一节点连接；
第十五晶体管，所述第十五晶体管的栅极与所述移位寄存电路的后两级的移位寄存电路的驱动信号输出端连接，源极与所述第一电容的一端连接，漏极与所述第十四晶体管的漏极连接。
8.根据权利要求1所述的驱动电路，其特征在于，每一所述移位寄存电路还包括下拉电路，所述下拉电路包括：
第六晶体管，所述第六晶体管的栅极与所述移位寄存电路的后两级的移位寄存电路的驱动信号输出端连接，源极与所述移位寄存电路的驱动信号输出端连接，漏极与所述第二参考电压连接；
第七晶体管，所述第七晶体管的栅极与所述后两级的移位寄存电路的驱动信号输出端连接，源极与所述第一节点连接，漏极与所述第一参考电压连接；
第八晶体管，所述第八晶体管的栅极与所述后两级的移位寄存电路的驱动信号输出端连接，源极与所述移位寄存电路的信号输出端连接，漏极与所述第一参考电压连接。
9.一种液晶显示面板，其特征在于，所述液晶显示面板包括如权利要求1-8任意一项所述的栅极驱动电路以及多条栅极线，其中所述栅极线分别与所述栅极驱动电路中的对应移位寄存电路的栅极信号输出端连接。
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