JP4859716B2 - Wafer and its transfer system - Google Patents
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Description
本発明は、ウエハ及びその搬送システムに関し、特に、厚さが薄いウエハ及びその搬送システムに関する。 The present invention relates to a wafer and its transfer system, and more particularly to a wafer having a small thickness and its transfer system.
近年、オン抵抗の低減、実装密度の向上等の要求に応じるべく、半導体装置の薄膜化が促進しており、特に基板の厚みを薄くした半導体装置が促進している。 In recent years, thinning of semiconductor devices has been promoted in order to meet demands such as reduction of on-resistance and improvement of mounting density, and in particular, semiconductor devices with a thin substrate have been promoted.
―第1の従来技術に係る半導体装置の製造方法―
まず、図12に示すように、主表面に素子領域101が形成されたウエハ102aを用意し、ウエハ102aの表面に保護テープ105aを貼り付ける。
-Manufacturing method of semiconductor device according to first prior art-
First, as shown in FIG. 12, a wafer 102a having an element region 101 formed on the main surface is prepared, and a protective tape 105a is attached to the surface of the wafer 102a.
次に、図13に示すように、ウエハ102aの表面を下に向けて研削固定台107に固定し、ウエハ102aを裏面から所望の厚みまで研削して薄くする。具体的には、ディスクリートデバイスの場合、ウエハ102aは100〜200μm程度の膜さとなるように研削され、LSIの場合、ウエハ102aは150〜330μm程度の膜さとなるように研削される。なお、研削後、ウエハ102aから保護テープ105aを剥離する。 Next, as shown in FIG. 13, the front surface of the wafer 102a is fixed to the grinding fixture 107, and the wafer 102a is ground and thinned from the back surface to a desired thickness. Specifically, in the case of a discrete device, the wafer 102a is ground to have a film of about 100 to 200 μm, and in the case of LSI, the wafer 102a is ground to have a film of about 150 to 330 μm. After grinding, the protective tape 105a is peeled from the wafer 102a.
次に、図14に示すように、固着テープ105bが貼り付けられたフラットリング105cを用意し、ウエハ102aの裏面をフラットリング105cから露出した固着テープ105bに固着する。そして、フラットリング105cおよび固着テープ105bをダイシング台103に固定し、ダイシングブレードでウエハ102aをフルダイシングしてウエハ102aを各チップ102bに切断分離する。 Next, as shown in FIG. 14, a flat ring 105c to which the fixing tape 105b is attached is prepared, and the back surface of the wafer 102a is fixed to the fixing tape 105b exposed from the flat ring 105c. Then, the flat ring 105c and the fixing tape 105b are fixed to the dicing table 103, and the wafer 102a is fully diced with a dicing blade to cut and separate the wafer 102a into each chip 102b.
次に、図15に示すように、固定テープ105bから各チップ2bをピックアップして、アイランド112a上に導電性材113を塗布してチップ102bをマウントする。そして、素子領域101とリード112bとを、例えばワイヤ114により接続する。なお、チップ102b、アイランド112a、およびワイヤ114は、例えば樹脂により封止される。 Next, as shown in FIG. 15, each chip 2b is picked up from the fixing tape 105b, the conductive material 113 is applied onto the island 112a, and the chip 102b is mounted. The element region 101 and the lead 112b are connected by, for example, a wire 114. Note that the chip 102b, the island 112a, and the wire 114 are sealed with, for example, resin.
しかしながら、前記製造方法では、ウエハ102aをチップの厚さまで研削すると、ウエハ102aに大きな反りが発生していた。特に近年では、ウエハ102aの大口径化が進んでおり、この反りは無視することができない。 However, in the manufacturing method, when the wafer 102a is ground to the thickness of the chip, the wafer 102a is greatly warped. In particular, in recent years, the diameter of the wafer 102a has been increased, and this warpage cannot be ignored.
そこで、ウエハの反りを防止すべく、以下の製造方法が開示された。 Therefore, the following manufacturing method has been disclosed in order to prevent the wafer from warping.
―第2の従来技術に係る半導体装置の製造方法―
まず、図16に示すように、表面側に素子領域201が形成されたウエハ202aを用意し、ウエハ202aの裏面をダイシング台203にバキューム等で吸着して固定する。そして、ウエハ202aの表面をハーフダイシングして溝部204を形成する。
-Manufacturing method of semiconductor device according to second prior art-
First, as shown in FIG. 16, a wafer 202a having an element region 201 formed on the front surface side is prepared, and the back surface of the wafer 202a is adsorbed and fixed to a dicing table 203 by vacuum or the like. Then, the groove portion 204 is formed by half dicing the surface of the wafer 202a.
次に、図17に示すように、保護テープ205aが貼り付けられたフラットリング205bを用意する。そして、素子領域201をフラットリング205bから露出した保護テープ205aに固着する。 Next, as shown in FIG. 17, a flat ring 205b to which a protective tape 205a is attached is prepared. Then, the element region 201 is fixed to the protective tape 205a exposed from the flat ring 205b.
次に、図18に示すように、フラットリング205bを研削装置の研削固定台207に吸着固定する。そして、ウエハ202aを裏面側から溝部204に到達するまで研削して薄くする。このとき、ウエハ2aは、各チップ202bに個片化される。 Next, as shown in FIG. 18, the flat ring 205b is adsorbed and fixed to the grinding fixing base 207 of the grinding apparatus. Then, the wafer 202a is ground and thinned until it reaches the groove portion 204 from the back surface side. At this time, the wafer 2a is divided into individual chips 202b.
次に、固定テープ105bから各チップ2bをピックアップして、第1の従来技術と同様に、図15に示すような半導体装置が得られる。 Next, each chip 2b is picked up from the fixed tape 105b, and a semiconductor device as shown in FIG. 15 is obtained in the same manner as in the first prior art.
以上、第2の従来技術では、ウエハ202aを薄くすると、ウエハ202aは各チップ202bに個片化されるため、ウエハ202aの反りが抑制される。 As described above, in the second conventional technique, when the wafer 202a is thinned, the wafer 202a is separated into individual chips 202b, so that warpage of the wafer 202a is suppressed.
関連した技術文献としては、例えば以下の特許文献が挙げられる。
ところが、第1及び第2の従来技術では、ウエハ102a,202aを各チップ102b,202bに個片化したあと、各チップ102b,202bをピックアップしてから次の工程に搬送しなければならなかった。これは、固定テープ105b,保護テープ205aの機械的強度が弱いからである。 However, in the first and second prior arts, after the wafers 102a and 202a are separated into the chips 102b and 202b, the chips 102b and 202b have to be picked up and transferred to the next process. . This is because the mechanical strength of the fixed tape 105b and the protective tape 205a is weak.
また、前述の製造工程では、各チップ102b,202bに裏面電極を形成しないで、導電材113によりアイランド112aにマウントしていた。これは、第1及び第2の従来技術では、固定テープ105b,保護テープ205aは、裏面電極を形成する際の処理温度に耐え得ることができないため、各チップ102b,202bを固定テープ105b,保護テープ205aに貼り付けたままで、まとめて裏面電極を形成することが困難だからである。 In the above manufacturing process, the back electrode is not formed on each of the chips 102b and 202b, and the chip is mounted on the island 112a by the conductive material 113. In the first and second prior arts, the fixing tape 105b and the protective tape 205a cannot withstand the processing temperature at the time of forming the back electrode. This is because it is difficult to form the back electrodes together while being attached to the tape 205a.
また、第2の従来技術では、ウエハ202aは、研削と同時に各チップ202bに個片化されていたが、保護テープ205bの機械的強度が弱いため、チップ202bを80μm以下まで薄くすることは困難であった。 In the second prior art, the wafer 202a is separated into individual chips 202b at the same time as grinding. However, since the mechanical strength of the protective tape 205b is weak, it is difficult to thin the chips 202b to 80 μm or less. Met.
上記に鑑み、本発明に係るウエハ搬送システムは、表面に素子領域が形成されたウエハを用意し、前記ウエハは、接着層を介して剛性のある支持体に貼り付けられ、前記素子領域を囲むように溝部が形成されて個片化されており、前記溝部は、前記接着層が前記ウエハよりも低くなるように埋め込まれており、前記溝部の側壁は、前記溝部の上端部の幅が狭くなるように湾曲して形成されているか、又は波状に荒れるように形成されており、前記ウエハの裏面及び前記溝部における前記接着層を覆うように電極材料が堆積されており、前記ウエハを搬送ケースに入れて搬送することを特徴とする。 In view of the above, a wafer transfer system according to the present invention provides a wafer having an element region formed on a surface thereof, and the wafer is attached to a rigid support through an adhesive layer and surrounds the element region. The groove is formed into individual pieces, and the groove is embedded so that the adhesive layer is lower than the wafer , and the side wall of the groove has a narrow width at the upper end of the groove. The electrode material is deposited so as to cover the back surface of the wafer and the adhesive layer in the groove, and the wafer is transported to the case. It is characterized by being transported in a container.
また、本発明に係るウエハは、表面に素子領域が形成されたウエハであって、前記ウエハは、接着層を介して剛性のある支持体に貼り付けられ、前記素子領域を囲むように溝部が形成されて個片化されており、前記溝部は、前記接着層が前記ウエハよりも低くなるように埋め込まれており、前記溝部の側壁は、前記溝部の上端部の幅が狭くなるように湾曲して形成されているか、又は波状に荒れるように形成されており、前記ウエハの裏面及び前記溝部における前記接着層を覆うように電極材料が堆積されており、搬送ケースに封止されていることを特徴とする。 The wafer according to the present invention is a wafer having an element region formed on a surface thereof, and the wafer is attached to a rigid support through an adhesive layer, and a groove is formed so as to surround the element region. The groove portion is embedded so that the adhesive layer is lower than the wafer , and the side wall of the groove portion is curved so that the width of the upper end portion of the groove portion is narrowed. The electrode material is deposited so as to cover the back surface of the wafer and the adhesive layer on the groove, and is sealed in a transfer case. It is characterized by.
本発明では、ウエハを薄膜化して個片化した後、ウエハを支持体に貼り付けたまま搬送できる。 In the present invention, after the wafer is thinned into individual pieces, the wafer can be transported while being attached to the support.
さらに、ウエハを支持体に貼り付けたまま裏面電極を形成することができ、この場合、裏面電極は、空気中の水分が接着層に混入することを防止する。 Furthermore, the back electrode can be formed while the wafer is attached to the support. In this case, the back electrode prevents moisture in the air from being mixed into the adhesive layer.
以下、本発明の具体的な実施形態について、図面を参照して具体的に説明する。 Hereinafter, specific embodiments of the present invention will be specifically described with reference to the drawings.
―製造方法の概略―
まず、図1に示すように、表面側に素子領域1が形成されたウエハ2aを用意し、素子領域1を囲むように溝部4を形成する。このとき、溝部4は、少なくとも完成後のチップの膜さよりも深くなるように形成される。
―Outline of manufacturing method―
First, as shown in FIG. 1, a wafer 2 a having an element region 1 formed on the surface side is prepared, and a groove portion 4 is formed so as to surround the element region 1. At this time, the groove 4 is formed so as to be deeper than at least the film thickness of the completed chip.
次に、図2に示すように、素子領域1を下側にして、ウエハ2aを接着層6により支持体5に貼り付ける。ここで、接着層6は、エポキシ樹脂,レジスト,アクリル等,粘性があるものが用いられる。また、支持体5は、ガラス,石英,セラミック,プラスチック,金属,樹脂等、剛性があるものが用いられる。なお、接着層6は、溝部4を完全には埋め込まず、完成後のチップ膜厚よりわずかに浅くなるように形成される。 Next, as shown in FIG. 2, the wafer 2 a is bonded to the support 5 with the adhesive layer 6 with the element region 1 facing down. Here, the adhesive layer 6 is made of a viscous material such as an epoxy resin, a resist, or acrylic. The support 5 is made of a rigid material such as glass, quartz, ceramic, plastic, metal, or resin. The adhesive layer 6 is formed so as not to completely fill the groove 4 and to be slightly shallower than the completed chip thickness.
次に、図3に示すように、支持体5にBGテープ7を貼り付けて、ウエハ2aを裏面側から所望の膜厚(完成後にチップ膜厚に対応)まで研削して薄くする。このとき、ウエハ7aは溝部4まで研削されて各チップ2bに個片化され、また、ウエハ2aは剛性のある支持体5により強固に支えられている。このため、本実施形態では、ウエハ2aを80μm以下まで研削できる。なお、ウエハ2aが各チップ2bに個片化されると溝部4が露出するが、溝部4には接着層6が入り込んでいるため、研削の不純物が溝部4から素子領域1に混入することを抑制できる。 Next, as shown in FIG. 3, a BG tape 7 is attached to the support 5, and the wafer 2a is ground and thinned from the back surface side to a desired film thickness (corresponding to the chip film thickness after completion). At this time, the wafer 7 a is ground up to the groove portion 4 to be divided into individual chips 2 b, and the wafer 2 a is firmly supported by the rigid support 5. For this reason, in this embodiment, the wafer 2a can be ground to 80 μm or less. When the wafer 2a is separated into individual chips 2b, the grooves 4 are exposed. However, since the adhesive layer 6 enters the grooves 4, the impurities of grinding are mixed into the element region 1 from the grooves 4. Can be suppressed.
次に、図4に示すように、CVD法,PVD法,スパッタ法,メッキ法等の方法を用いて、Al,Cu等の電極材料4を各チップ2bの裏面側から堆積させて裏面電極9aを形成する。本実施形態では、各チップ2bは、熱耐性の高い支持体5により支えられているため、各チップ2bを支持体5から分離しないでまとめて裏面加工することができる。 Next, as shown in FIG. 4, an electrode material 4 such as Al or Cu is deposited from the back side of each chip 2b by using a method such as a CVD method, a PVD method, a sputtering method, or a plating method. Form. In this embodiment, since each chip 2b is supported by the support body 5 with high heat resistance, it is possible to process the back surface together without separating the chips 2b from the support body 5.
次に、図5に示すように、各チップ2bを固定テープ16に貼り付けて接着層6を溶解すると、各チップ2bが支持体5から分離される。 Next, as shown in FIG. 5, when each chip 2 b is affixed to the fixing tape 16 and the adhesive layer 6 is dissolved, each chip 2 b is separated from the support 5.
次に、図6に示すように、各チップ2bを固定テープ16からピックアップして、アイランド12a上にマウントする。そして、素子領域1に形成された電極(不図示)とリード12bとが、金,銅等のワイヤ14により接続されている。さらに、必要に応じて、チップ2b,アイランド12a,リード12bを樹脂でモールドして半導体装置が完成する。 Next, as shown in FIG. 6, each chip 2b is picked up from the fixed tape 16 and mounted on the island 12a. An electrode (not shown) formed in the element region 1 and the lead 12b are connected by a wire 14 such as gold or copper. Further, if necessary, the chip 2b, island 12a, and lead 12b are molded with resin to complete the semiconductor device.
―ウエハ2aに溝部4を形成する工程(図1)の詳細―
本発明は、ウエハに溝部4を形成する方法として、下記のとおり、様々な方法が適用される。
-Details of the process of forming the groove 4 in the wafer 2a (Fig. 1)-
In the present invention, as a method for forming the groove 4 in the wafer, various methods are applied as follows.
例えば、溝部4はハーフダイシングによって形成されても良く、この場合、ハーフダイシングはブレード,レーザ等によって行われる。特に、レーザによってハーフダイシングを行うと、ウエハ2aにLow−k(低誘電率)材料等の機械的強度の低い層が形成されていても、この層の剥がれを防ぐことができる。 For example, the groove 4 may be formed by half dicing. In this case, the half dicing is performed by a blade, a laser, or the like. In particular, when half dicing is performed by a laser, even if a layer having low mechanical strength such as a low-k (low dielectric constant) material is formed on the wafer 2a, peeling of this layer can be prevented.
また、溝部4は、等方性エッチング,異方性エッチング等のエッチングによって形成されても良い。この場合、溝部4を電極材料8が溝部の側壁に付着しにくいような形状となるように形成できる。 The groove 4 may be formed by etching such as isotropic etching or anisotropic etching. In this case, the groove portion 4 can be formed so as to have a shape such that the electrode material 8 hardly adheres to the side wall of the groove portion.
つまり、図7(a)(溝部4a近傍の拡大図)に示すように、等方性エッチングを利用すると、溝部4aを上端部が狭くなるように湾曲して形成することができる。このとき、電極材料8は、溝部4aの側壁に付着されにくい。また、図7(b)示すように、異方性エッチングとして主にSF6ガスを用いたプラズマエッチング工程と主にC4F8ガスを用いたプラズマデポジション工程とを交互に繰り返す手法を利用すると、溝部4bを内壁が波状に荒れるように形成することができる。このとき、電極材料は、溝部4bの内壁において途切れるように付着される。 That is, as shown in FIG. 7A (enlarged view in the vicinity of the groove 4a), by using isotropic etching, the groove 4a can be curved so that the upper end is narrowed. At this time, the electrode material 8 is difficult to adhere to the side wall of the groove 4a. Further, as shown FIG. 7 (b), the use of the technique of repeating the plasma deposition process mainly using the plasma etching step and primarily C 4 F 8 gas using SF 6 gas as an anisotropic etching alternately Then, the groove part 4b can be formed so that an inner wall may be wave-like roughened. At this time, the electrode material is attached so as to be interrupted on the inner wall of the groove 4b.
―ウエハ2aに支持体5を貼り付ける工程(図2)の詳細―
前記実施形態では、各チップ2bを支持体5に貼り付けた状態で裏面電極9aを形成していた(図4)。このとき、溝部4に接着層6が完全に埋め込まれていると、電極材料8が、チップ9aと溝部4に露出した接着層6上とで途切れずに形成されてしまい、接着層6を溶解しようとしても(図5)、チップ2bが電極材料8によってつながったままで溶解できない。このため、接着層6を完成後のチップ2bの厚さよりも低くなるように形成する必要がある。
-Details of the process of attaching the support 5 to the wafer 2a (Fig. 2)-
In the embodiment, the back electrode 9a is formed in a state where each chip 2b is attached to the support 5 (FIG. 4). At this time, if the adhesive layer 6 is completely embedded in the groove 4, the electrode material 8 is formed without interruption between the chip 9 a and the adhesive layer 6 exposed in the groove 4, thereby dissolving the adhesive layer 6. Even if it tries (FIG. 5), the chip | tip 2b remains connected with the electrode material 8, and cannot melt | dissolve. For this reason, it is necessary to form the adhesive layer 6 so as to be lower than the thickness of the completed chip 2b.
つまり、はじめに接着層6を支持体5に塗付してからウエハ2aを貼り付けると、接着層6は溝部4の内部に溜まっている空気に押し出される。したがって、接着層6は溝部4に完全には入り込みにくくなる。 That is, when the adhesive layer 6 is first applied to the support 5 and then the wafer 2 a is attached, the adhesive layer 6 is pushed out by the air accumulated in the groove 4. Therefore, it becomes difficult for the adhesive layer 6 to completely enter the groove portion 4.
一方、はじめに接着層6をウエハ2aに塗布してから支持体5を貼り付けると、接着層6は、接着層6に塗布した段階で溝部4に入り込む。したがって、前述の方法よりも、接着層6は溝部4を埋め込みやすい。これにより、本手法は、溝部4の径が小さい等、溝部4の濡れ性が大きい場合に有効である。 On the other hand, when the support layer 5 is pasted after the adhesive layer 6 is first applied to the wafer 2 a, the adhesive layer 6 enters the groove 4 when it is applied to the adhesive layer 6. Therefore, the adhesive layer 6 is easier to fill the groove portion 4 than the above-described method. Thereby, this method is effective when the wettability of the groove part 4 is large, for example, the diameter of the groove part 4 is small.
―ウエハ2aを研削する工程(図3)の詳細―
前記実施形態では、ウエハ2aを研削すると同時に、各チップ2bに個片化していた。この後、各チップ2bは、支持体5に貼り付けたままで次の工程に搬送されるが、このとき、チップ2bは裏面の端部がチッピングしやすい。これを防ぐべく、チップ2bの端部に丸みを形成する工程が追加されてもよい。具体的には、ウエハ2aを研削した後、例えば、酸(例えば、HFと硝酸等との混合液)をエッチャントとしてウエハ2aの裏面をわずかにエッチングすればよい。
-Details of grinding process of wafer 2a (Fig. 3)-
In the above embodiment, the wafer 2a is ground and simultaneously separated into chips 2b. Thereafter, each chip 2b is transported to the next process while being attached to the support 5, and at this time, the chip 2b is easily chipped at the end of the back surface. In order to prevent this, a step of forming roundness at the end of the chip 2b may be added. Specifically, after the wafer 2a is ground, the back surface of the wafer 2a may be slightly etched using, for example, an acid (for example, a mixed solution of HF and nitric acid) as an etchant.
―裏面電極9aを形成する工程(図4)の詳細―
前記実施形態では、接着層5を溶解すると、各チップ2bは支持体5から分離したが(図5)、これは、電極材料8がチップ2b上と接着層上とで不連続に形成されているからである。以下、電極材料8の不連続性について詳細に説明する。
-Details of the process of forming the back electrode 9a (Fig. 4)-
In the above embodiment, when the adhesive layer 5 is dissolved, each chip 2b is separated from the support 5 (FIG. 5). This is because the electrode material 8 is formed discontinuously on the chip 2b and the adhesive layer. Because. Hereinafter, the discontinuity of the electrode material 8 will be described in detail.
図8(a),(b)は、溝部4の近傍を拡大した断面図を示す。本実施形態では、裏面電極9aは、チップ2bの裏面上のみならず、その側壁部の上端に延在するように形成されるため、これが傘となって、電極材料8は、チップ2bの側壁部4a,4bに付着されにくい。これにより、電極材料8は、図8(a)の如く側壁部4aに全く形成されない、または、図8(b)の如く側壁部4bには薄く形成される。 Figure 8 (a), (b) is a sectional view enlarging a vicinity of the groove 4. In the present embodiment, the back electrode 9a is formed not only on the back surface of the chip 2b but also on the upper end of the side wall portion thereof, so that this serves as an umbrella and the electrode material 8 is formed on the side wall of the chip 2b. It is difficult to adhere to the parts 4a and 4b. As a result, the electrode material 8 is not formed at all on the side wall portion 4a as shown in FIG. 8A, or is thinly formed on the side wall portion 4b as shown in FIG. 8B.
さらに、溝部4には接着層4が埋め込まれているため、電極材料8は、素子領域1までは延在しないように形成され、ショート等の不良品が発生しにくい。 Further, since the adhesive layer 4 is embedded in the groove 4, the electrode material 8 is formed so as not to extend to the element region 1, and a defective product such as a short circuit is unlikely to occur.
―接着層の溶解工程(図5)の詳細―
接着層5を溶解するには、接着層5に溶解剤17を混入する必要があり、その具体例について以下説明する。
-Details of dissolution process of adhesive layer (Fig. 5)-
In order to dissolve the adhesive layer 5, it is necessary to mix the dissolving agent 17 into the adhesive layer 5, and specific examples thereof will be described below.
図9(b)に示す支持体5は、溶解剤17を供給するための溶解孔11を有する。この支持体5を用いれば、図9(a)に示すように、各チップ2bの裏面に固定テープ16を張り付け、溶解孔11aから溶解剤17を供給することにより、接着層6を溶解して、各チップ2bを支持体5から剥離できる。 The support 5 shown in FIG. 9B has dissolution holes 11 for supplying the dissolution agent 17. If this support body 5 is used, as shown in FIG. 9 ( a ), the adhesive tape 6 is dissolved by sticking the fixing tape 16 to the back surface of each chip 2 b and supplying the dissolution agent 17 from the dissolution holes 11 a. Each chip 2b can be peeled off from the support 5.
また、図10(a)では、固定テープ16に溶解剤17を供給するための溶解孔11bが形成されている。このため、固定テープ16の溶解孔17から溶解剤17を供給することで、各チップ2bを支持体5から剥離できる。 Further, in FIG. 10A, a dissolution hole 11 b for supplying the dissolution agent 17 to the fixing tape 16 is formed. For this reason, each chip | tip 2b can be peeled from the support body 5 by supplying the melt | dissolution agent 17 from the melt | dissolution hole 17 of the fixing tape 16. FIG.
また、図10(b)では、各チップ2bは、吸引機18により吸引して固定されている。この場合、溶解剤17は吸引されるため、例えば溝部4の側壁における隙間から接着層6に供給される。 In FIG. 10B, each chip 2b is sucked and fixed by the suction machine 18. In this case, since the dissolving agent 17 is sucked, it is supplied to the adhesive layer 6 from a gap in the side wall of the groove portion 4, for example.
―半導体装置の構造(図6)の詳細−
前記実施形態では、裏面電極9bは、チップ2bの裏面上のみならず、側壁に延在して形成される。これにより、裏面電極9bとアイランド12aとを、半田等の導電材13aを介して接続してリフロー処理を施すと、導電材13aはチップ2bの外部に向かって流動する。したがって、導電材13aは、サイドフィレット13bを形成し、チップ2bとアイランド12aとが強固に接続される。
-Details of semiconductor device structure (Fig. 6)-
In the embodiment, the back electrode 9b is formed not only on the back surface of the chip 2b but also on the side wall. Thus, when the back electrode 9b and the island 12a are connected via the conductive material 13a such as solder and the reflow process is performed, the conductive material 13a flows toward the outside of the chip 2b. Therefore, the conductive material 13a forms the side fillet 13b, and the chip 2b and the island 12a are firmly connected.
―ウエハ2aの搬送―
一般に、半導体装置の製造では、全工程が同じ場所で行われるのではなく、例えば前工程が日本でなされ、後工程がアジアで行われる。特に、ウエハ2aを加工する工程とチップ2bを実装する工程とは、別の場所で行われることが多い。
-Transport of wafer 2a-
In general, in the manufacture of a semiconductor device, not all processes are performed in the same place. For example, a pre-process is performed in Japan and a post-process is performed in Asia. In particular, the process of processing the wafer 2a and the process of mounting the chip 2b are often performed at different locations.
この点、本発明では、ウエハ2aを加工した後、チップ2bを支持体5に貼り付けたままで搬送できる。 In this regard, in the present invention, after processing the wafer 2a, the chip 2b can be transported while being attached to the support 5.
つまり、図11に示すように、各チップ2bに裏面電極9aを形成した後、そのまま搬送ケース15に入れて別の工程に搬送することができる。 That is, as shown in FIG. 11, after the back surface electrode 9a is formed on each chip 2b, it can be put into the transfer case 15 as it is and transferred to another process.
これは、支持体5は剛性を有し、また、ウエハ2aはチップに個片化しているため、反りが発生しにくいからである。 This is because the support 5 has rigidity, and the wafer 2a is separated into chips, so that warpage hardly occurs.
さらに、溝部4において、接着層6は電極材料8により被覆されている。このため、搬送時に空気中の水分が接着層6に混入されにくく、搬送時に各チップ2bが剥離するといった問題が生じにくい。 Further, the adhesive layer 6 is covered with the electrode material 8 in the groove 4. For this reason, it is difficult for moisture in the air to be mixed into the adhesive layer 6 at the time of transportation, and the problem that each chip 2b peels off at the time of transportation hardly occurs.
なお、搬送ケース15は、ラミネートの袋や、固形のボックス等、様々なものが適用される。そして、搬送ケース15内に空気中の水分を吸収するドライ剤19を入れておくと、接着層6の剥離をより強固に防ぐことができる。 For the transport case 15, various types such as a laminate bag and a solid box are applied. And if the dry agent 19 which absorbs the water | moisture content in the air is put in the conveyance case 15, peeling of the contact bonding layer 6 can be prevented more firmly.
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.
例えば、本発明は、チップ2bの種類によって限定されず、MOSトランジスタ,IGBT,ダイオード等のディスクリートデバイスをはじめ、LSI等の様々な半導体装置に適用される。 For example, the present invention is not limited by the type of the chip 2b, and can be applied to various semiconductor devices such as LSIs as well as discrete devices such as MOS transistors, IGBTs, and diodes.
1 素子領域
2a ウエハ
2b チップ
3 ダイシング台
4 溝部
4a 側壁部
4b 側壁部
5 支持体
6 接着層
7 BGテープ
8 電極材料
9a 裏面電極
9a 電極側壁部
10a 側壁部
10b 側壁部
11 溶解孔
12a アイランド
12b リード
13a 導電材
13b サイドフィレット
14 ワイヤ
15 搬送ケース
17 溶解剤
18 吸引機
19 ドライ剤
101 素子領域
102a ウエハ
102b チップ
103 ダイシング台
105a 保護テープ
105b 固定テープ
105c フラットリング
107 研削固定台
112a アイランド
112b リード
113 導電ペースト
114 ワイヤ
201 素子領域
202a ウエハ
202b チップ
203 ダイシング台
204 溝部
205a 保護テープ
205b フラットリング
207 研削固定台
DESCRIPTION OF SYMBOLS 1 Element area | region 2a Wafer 2b Chip 3 Dicing stand 4 Groove part 4a Side wall part 4b Side wall part 5 Support body 6 Adhesive layer 7 BG tape 8 Electrode material 9a Back surface electrode 9a Electrode side wall part 10a Side wall part 10b Side wall part 11 Melting hole 12a Island 12b Lead 13a Conductive material 13b Side fillet 14 Wire 15 Carrying case 17 Solvent 18 Suction machine 19 Drying agent 101 Element region 102a Wafer 102b Chip 103 Dicing table 105a Protection tape 105b Fixing tape 105c Flat ring 107 Grinding fixing table 112a Island 112b Lead 113 Conductive paste 114 Wire 201 Element region 202a Wafer 202b Chip 203 Dicing table 204 Groove 205a Protective tape 205b Flat ring 207 Grinding fixing table
Claims (16)
前記ウエハは、接着層を介して剛性のある支持体に貼り付けられ、前記素子領域を囲むように溝部が形成されて個片化されており、
前記溝部は、前記接着層が前記ウエハよりも低くなるように埋め込まれており、
前記溝部の側壁は、前記溝部の上端部の幅が狭くなるように湾曲して形成されているか、又は波状に荒れるように形成されており、
前記ウエハの裏面及び前記溝部における前記接着層を覆うように電極材料が堆積されており、前記ウエハを搬送ケースに入れて搬送することを特徴とするウエハ搬送システム。 Prepare a wafer with a device area on the surface,
The wafer is bonded to a rigid support through an adhesive layer, and a groove is formed so as to surround the element region, and the wafer is separated.
The groove is embedded such that the adhesive layer is lower than the wafer ,
The side wall of the groove is formed so as to be curved or rough so that the width of the upper end of the groove is narrow,
An electrode material is deposited so as to cover the back surface of the wafer and the adhesive layer in the groove, and the wafer is transferred in a transfer case.
ることを特徴とする請求項1〜7のいずれかに記載のウエハ搬送システム。 The support wafer transfer system according to any one of claims 1 to 7, wherein glass, quartz, ceramic, plastic, metal, be composed of any of a resin.
前記ウエハは、接着層を介して剛性のある支持体に貼り付けられ、前記素子領域を囲むように溝部が形成されて個片化されており、
前記溝部は、前記接着層が前記ウエハよりも低くなるように埋め込まれており、
前記溝部の側壁は、前記溝部の上端部の幅が狭くなるように湾曲して形成されているか、又は波状に荒れるように形成されており、前記ウエハの裏面及び前記溝部における前記接着層を覆うように電極材料が堆積されており、搬送ケースに封止されていることを特徴とするウエハ。 A wafer having an element region formed on the surface,
The wafer is bonded to a rigid support through an adhesive layer, and a groove is formed so as to surround the element region, and the wafer is separated.
The groove is embedded such that the adhesive layer is lower than the wafer ,
The side wall of the groove is curved so that the width of the upper end of the groove is narrow, or is formed to be rough like a wave, and covers the back surface of the wafer and the adhesive layer in the groove. An electrode material is deposited as described above, and the wafer is sealed in a transfer case.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007065354A JP4859716B2 (en) | 2007-03-14 | 2007-03-14 | Wafer and its transfer system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007065354A JP4859716B2 (en) | 2007-03-14 | 2007-03-14 | Wafer and its transfer system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008227285A JP2008227285A (en) | 2008-09-25 |
JP4859716B2 true JP4859716B2 (en) | 2012-01-25 |
Family
ID=39845523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007065354A Expired - Fee Related JP4859716B2 (en) | 2007-03-14 | 2007-03-14 | Wafer and its transfer system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4859716B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5659033B2 (en) * | 2011-02-04 | 2015-01-28 | 株式会社東芝 | Manufacturing method of semiconductor device |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63261851A (en) * | 1987-04-20 | 1988-10-28 | Nec Corp | Manufacture of semiconductor element |
JPH0282042A (en) * | 1988-09-19 | 1990-03-22 | Mitsubishi Electric Corp | Ventilating device |
JPH0387027A (en) * | 1989-08-30 | 1991-04-11 | Nec Corp | Manufacture of semiconductor element |
JP2910684B2 (en) * | 1996-07-31 | 1999-06-23 | 日本電気株式会社 | Wafer container |
JP2000286335A (en) * | 1999-03-31 | 2000-10-13 | Toshiba Corp | Substrate housing container |
JP2002145380A (en) * | 2000-11-08 | 2002-05-22 | Sony Corp | Wafer packing method |
JP3992487B2 (en) * | 2001-12-12 | 2007-10-17 | Dowaホールディングス株式会社 | Semiconductor wafer packaging method |
JP2004296912A (en) * | 2003-03-27 | 2004-10-21 | Kyocera Corp | Wafer supporting substrate |
JP2005191550A (en) * | 2003-12-01 | 2005-07-14 | Tokyo Ohka Kogyo Co Ltd | Method for sticking substrates |
JP2006344816A (en) * | 2005-06-09 | 2006-12-21 | Matsushita Electric Ind Co Ltd | Method of manufacturing semiconductor chip |
JP2006351707A (en) * | 2005-06-14 | 2006-12-28 | Toshiba Corp | Board storing container |
-
2007
- 2007-03-14 JP JP2007065354A patent/JP4859716B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008227285A (en) | 2008-09-25 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent (=grant) or registration of utility model |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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