JP4628688B2 - 表示装置およびその駆動回路 - Google Patents

Description

本発明は、有機ＥＬ（Electro Luminescence）素子等の電気光学素子を用いたアクティブマトリクス型の表示装置および該表示装置における電流制御型の駆動回路に関するものである。

近年、高度情報化社会の発展に伴い、軽量、薄型、高速応答のディスプレイの需要が高まるにつれ、有機ＥＬディスプレイやＦＥＤ（Field Emission Device）の研究開発が活性化してきている。特に有機ＥＬディスプレイは、自発光型の低電圧駆動可能な低消費電力のディスプレイとして携帯端末機器への応用が期待されている。

この有機ＥＬディスプレイの駆動方法としては、アクティブマトリクス型が主流になると考えられる。駆動方法としては、さらに電圧制御型と電流制御型の２つの方法があり、またそれぞれにデジタル駆動方式とアナログ駆動方式の２つの方法があり、合計４つに大別することができる。

しかし、有機ＥＬ素子輝度−電圧の特性曲線は、その特性上、僅かな印加電圧の違いでも輝度が大きく変動してしまう。また、有機ＥＬ素子の輝度−電圧の特性曲線は、駆動時間や素子の周囲温度などよって容易に変動してしまうため、電圧制御型の駆動方法では有機ＥＬ素子の輝度のバラツキを抑えることが非常に困難である。一方、有機ＥＬ素子の輝度−電流特性は、線形（比例関係）であり、周辺温度による影響も少ないため、有機ＥＬディスプレイの駆動方式としては電流制御型が好ましい。

有機ＥＬディスプレイの電流駆動ドライバ回路には様々な方式があるが、代表的な構成として、以下に挙げるドライバ回路がある。基準となる電流源から、データドライバ回路の複数の信号出力回路の各々に電流を流すことで順次その電流値を各信号出力回路に記憶させ、これら信号出力回路が、外部から入力された発光か非発光かを指示する信号にしたがって、すべての画素回路へ基準電流源と同じ値の電流を書き込む。この信号出力回路は、カレントコピア型あるいはカレントミラー型の回路構成をとり、駆動方式に応じて必要な個数の信号出力回路を１つのデータラインに接続する方式が一般的である。したがって、有機ＥＬディスプレイ全体の表示品位を高めるためには、これら信号出力回路に電流値を記憶させる際の電流値の精度と、記憶された電流値の精度を次の記憶動作までの間、保つことが重要である。

また、画素回路および駆動回路を構成するスイッチング素子であるＴＦＴ（Thin Film Transistor）は、アモルファスシリコン、低温ポリシリコンもしくはＣＧ（Continuous Grain）シリコンが用いられる。アモルファスシリコンで構成するＴＦＴでも有機ＥＬ素子を駆動させることは可能であるが、有機ＥＬ素子の駆動に必要な電流値は比較的大きく、アモルファスシリコンで構成されたＴＦＴには閾値電圧シフトなどの問題が見られる。したがって、有機ＥＬ素子の駆動には、一般的に、より大きな電流を流すことができる低温ポリシリコンもしくはＣＧシリコンで構成されたＴＦＴが用いられる。また周辺回路を表示素子と同一のガラス基板上に作製し、表示装置の低コスト・小型化を図ることができるという観点からも、ＴＦＴは低温ポリシリコンもしくはＣＧシリコンで構成されることが望ましい。

このような電流制御型の駆動方式の例として、特許文献１に開示された有機ＥＬディスプレイの電流駆動ドライバを挙げる。図１０は、前記電流駆動ドライバのうち、画像データとして外部から入力されたデジタル信号を、対応する電流値に変換して画素回路に送信する信号出力回路である電圧／電流変換回路の部分の構成を示している。すなわち、この駆動方式では、基準となる電流源（基準電流源）から、データドライバ回路の複数の信号出力回路の各々に電流を流すことで順次その電流値を各信号出力回路に記憶させ、各信号出力回路は、外部から入力された発光か非発光かを指示する電圧信号にしたがって、すべての画素回路へ基準電流源と同じ電流値の電流信号を送信する。これら回路の構成や動作については、特許文献１にて詳細な説明が行われているので、ここでは、基本となる電圧／電流変換回路の動作と、本発明に関連する事項のみについて説明する。

図１０に示す電圧／電流変換回路１０１は、外部から入力されるデジタル画像データ信号Ｄ０〜Ｄ２を、１出力Ｄ／Ｉ（デジタル／電流）変換部１０３にて３ビット（ｂｉｔ）の電流信号に変換して出力する。この１出力Ｄ／Ｉ変換部１０３を、赤（Ｒ）表示用、緑（Ｇ）表示用、および青（Ｂ）表示用の３つ設け、これら３つの１出力Ｄ／Ｉ変換部１０３を１つのユニットとしたのがＲＧＢ出力Ｄ／Ｉ変換部１０２である。

また、基準となる電流は、赤（Ｒ）表示用、緑（Ｇ）表示用、および青（Ｂ）表示用をそれぞれＩＲ０〜ＩＲ２，ＩＧ０〜ＩＧ２，ＩＢ０〜ＩＢ２として、それぞれ、赤（Ｒ）、緑（Ｇ）、および青（Ｂ）の各色を担当する１出力Ｄ／Ｉ変換部１０３へと、共通の配線で供給されている。

さらに、１出力Ｄ／Ｉ変換部１０３が基準電流を記憶するタイミングは、フリップフロップ１０４から電流記憶タイミング信号ＩＴ等の外部信号をもとに送信されるＭＳＷ１＿ｎおよびＭＳＷ２＿ｎによって制御されており、ＲＧＢ出力Ｄ／Ｉ変換部１０２が１つずつ電流記憶の動作を行うようになっている。

図１１には、１出力Ｄ／Ｉ変換部１０３の構成を示す。１出力Ｄ／Ｉ変換部１０３は、１ビットＤ／Ｉ変換部２０１を３つ並列に接続した構成となっており、それぞれがＩ０〜Ｉ２の異なる基準電流を記憶し、外部制御信号Ｄ０〜Ｄ２に従って出力を制御されている。例えば、基準電流をＩ２＝Ｉ１×２＝Ｉ０×４とすると、外部制御信号Ｄ０〜Ｄ２の選択次第で、０から１５までの３ビット（＝２^３通り）の出力値（０〜Ｉ０×１５までの２^３通りの出力電流値）が１出力Ｄ／Ｉ変換部１０３より得られる。

図１２には、１ビットＤ／Ｉ変換部２０１の内部構成を示す。

この図１２に示す１ビットＤ／Ｉ変換部が、前記の信号出力回路の基本となる。特許文献１には、この図１２に示す構成とは異なる構成の電流駆動ドライバ回路も開示されているが、基準電流を記憶し出力するという観点においては図１２に示す構成と他の構成との違いはないため、図１２に示す構成を代表として説明する。

図１２に示すＤ／Ｉ変換部は、一般的にカレントコピアと呼ばれる構成であり、電流記憶、保持、電流出力の３つの動作形態をとる。

まず、電流記憶の動作から説明を行う。図１２のトランジスタＴ３３およびＴ３４を導通状態、トランジスタＴ３２を非導通状態として、基準となる電流（基準電流）を基準電流線Ｉ＊よりトランジスタＴ３４へ流す。電流はトランジスタＴ３４からトランジスタＴ３１を経由してＧＮＤへと流れる。この際、キャパシタＣ３１にて、トランジスタＴ３１のゲートに基準電流が流れている状態でのトランジスタＴ３１のゲート電位が保持される。

次に、電流値を保持する動作として、トランジスタＴ３３およびＴ３４を非導通状態とする。トランジスタＴ３３が非導通状態となることで、キャパシタＣ３１にてトランジスタＴ３１のゲート電位が保持される。そのため、理想的には、トランジスタＴ３１は、ソース−ドレイン間電圧に関わらず、基準電流と同じ値の電流が流れる状態に設定される。

最後に、電流出力の動作として、トランジスタＴ３３およびＴ３４を非導通状態としたまま、トランジスタＴ３２を導通状態とする。この際、ラインＩｏｕｔからトランジスタＴ３２・Ｔ３１を経由してＧＮＤへと電流が流れるが、適切な電圧範囲を選択することによって、トランジスタＴ３１に設定された電流値がラインＩｏｕｔに流れることになる。

したがって、１ビット出力Ｄ／Ｉ変換部２０１は、基準電流線Ｉ＊よりトランジスタＴ３４へ流す基準電流と同じ値の電流をラインＩｏｕｔに流すことができる回路である。また、ラインＩｏｕｔへ電流を出力するか否かは、階調データＤ＊によって制御することができる。そのため、発光か非発光となる電流値を出力する制御、あるいは記憶する電流値が異なる１ビットＤ／Ｉ変換部２０１をｎ個組み合わせることで、ｎビットの電流値の出力を制御することが可能となる。

また、特許文献１において、図１２に示すＤ／Ｉ変換部と同じくカレントコピア構成で、図１３のようにスイッチング素子を配置する構成も開示されている。

図１３に示す１ビットＤ／Ｉ変換部４０１は、図１２におけるトランジスタＴ３１〜Ｔ３４のうち、トランジスタＴ３１をトランジスタＴ４１に、トランジスタＴ３２をスイッチＳＷ４１に、トランジスタＴ３３をスイッチＳＷ４３に、トランジスタＴ３４をスイッチＳＷ４に、キャパシタＣ３１をキャパシタＣ４１に、それぞれ置き換えることで、図１２の回路と同等の動作をする回路である。ただし、図１２では、電流記憶用のスイッチング素子（トランジスタＴ３１）のゲート電極は、トランジスタＴ３３およびＴ３４を介して基準電流線Ｉ＊に接続されていたのに対し、図１３では電流記憶用のスイッチング素子（トランジスタＴ４１）のゲート電極はＳＷ４３のみを介して基準電流線Ｉ＊に接続されている点が異なる。また、図１２と図１３とでは、トランジスタＴ３３・Ｔ３４およびスイッチＳＷ４２，ＳＷ４３の制御を行う制御線の本数が異なるが、特許文献１に詳しい説明があるため、ここでは省略する。

なお、本件の出願時に未公開である先行出願、特願２００３−２０９３３１（２００３年８月２８日出願）には、本願発明と関連する発明が記載されている。
特開２００３−１９５８１２公報（２００３年７月９日公開） 特開平９−１２７９０６号公報（１９９７年５月１６日公開） 特開平１１−１７６５８０号公報（１９９９年７月２日公開） 特開２００１−１４７６５９公報（２００１年５月２９日公開） "Continuous Grain Silicon Technology and Its Applications for Active Matrix Display" AM-LCD 2000, pp.25-28（２０００年公開）

特許文献１にて示された電圧／電流変換回路は、図１２あるいは図１３に示すような、基本となる電流を記憶して出力する、１ビットＤ／Ｉ変換部から構成される。

先に述べたとおり、電流駆動ドライバ回路の基盤となる、これら１ビットＤ／Ｉ変換部の電流の記憶精度が高くなければ、表示パネル全体で輝度むらが発生したり、タイミングによって輝度がばらついたりする。電流記憶の精度を決定する要因はいくつかあるが、動作上、２つの期間で問題点をわけることができる。１つの期間は、電流値を１ビットＤ／Ｉ変換部へ記憶させる動作を行う期間であり、もう１つの期間は、電流値を１ビットＤ／Ｉ変換部で保持している期間、すなわち１ビットＤ／Ｉ変換部から画素回路に出力を繰り返している期間である。

電流を記憶する時の問題点やその解決方法は、特許文献１にも記載されている。一方、電流を保持している期間の問題としては、以下のような問題が挙げられる。

図１２あるいは図１３に示す１ビットＤ／Ｉ変換部における電流値の保持とは、言い換えれば、キャパシタＣ３１あるいはキャパシタＣ４１に保持している電荷量の保持である。理想的には、トランジスタＴ３３およびスイッチＳＷ４３を非導通状態とすることによって、キャパシタＣ３１およびＣ４１から電荷が移動する経路がすべて遮断される。しかし、実際にはキャパシタＣ３１およびＣ４１自身も含めて、１ビットＤ／Ｉ変換部を構成する全ての素子には漏れ電流が存在する。特にトランジスタＴ３３およびスイッチＳＷ４３では漏れ電流が発生し、キャパシタＣ３１およびＣ４１に保持されるべき電荷が外部へと漏れ出す。このため、トランジスタＴ３３およびスイッチＳＷ４３には、漏れ電流を抑えた構成のスイッチング素子（トランジスタおよびスイッチ）を採用することが一般的である。

また、キャパシタＣ３１およびＣ４１のキャパシタンスを大きくし、ある程度の電荷が漏れだしたとしても、漏れ電流を総合的には問題のないレベルにとどめることも考えられる。しかしながら、この手法によってスイッチング素子（トランジスタＴ３３およびスイッチＳＷ４３）の漏れ電流を抑えられる値は有限である。また、一般的には漏れ電流を抑えるようにすると、導通状態での電流駆動能力が落ちる傾向にある。さらに、キャパシタンスが大きくなることで、１ビットＤ／Ｉ変換部に電流を記憶させるために要する時間が長くなってしまう。

一方、図１２に示す回路と図１３に示す回路とを比較した場合、次のような問題点がある。図１２に示す回路では、電流を出力する度に、トランジスタＴ３３の両端の電位差が大きく変動する。トランジスタＴ３３のソース電極およびドレイン電極に着目すると、トランジスタＴ３３におけるキャパシタＣ３１と接続された電極（ソース電極またはドレイン電極）の電位はキャパシタＣ３１に保持された電位でほぼ一定になるのに対し、トランジスタＴ３３のソース電極およびドレイン電極のうちでキャパシタＣ３１と接続されてない方の電極の電位は、スイッチング素子トランジスタＴ３２が導通状態であるときにはラインＩｏｕｔ側の電位に近い値に、トランジスタＴ３２が非導通状態であるときにはＧＮＤ側の電位に近い状態にと、トランジスタＴ３２の制御次第で大きく変動してしまう。

一般に、スイッチング素子であるＴＦＴ等のトランジスタは、ソース−ドレイン間の電位差が大きいほど漏れ電流が大きくなるため、特に前記のトランジスタＴ３２が非導通状態であるときには、キャパシタＣ３１からの電荷の漏れが大きくなってしまう。

図１３の回路では、キャパシタＣ４１の電荷はスイッチＳＷ４３を通じて基準電流線Ｉ＊へと漏れ出す。ここで、ある２つの１ビットＤ／Ｉ変換部ＡおよびＢについて、１ビットＤ／Ｉ変換部Ｂに電流を書き込んでいるとすると、基準電流線Ｉ＊の電位は１ビットＤ／Ｉ変換部Ｂに電流を書き込む際に必要な電位となっている。さらに、それぞれの１ビットＤ／Ｉ変換部ＡおよびＢの構成素子の特性が等しければ、１ビットＤ／Ｉ変換部Ａ，Ｂいずれに電流を書き込む際にも、この基準電流線Ｉ＊の電位は一定となる。したがって、理想的にはどの１ビットＤ／Ｉ変換部のスイッチＳＷ４３においても、ソース−ドレイン間の電位差を小さく抑え、漏れ電流を小さくする効果が得られる。図１３の回路では、実際には、１ビットＤ／Ｉ変換部を構成するＴＦＴ等のスイッチング素子は多結晶シリコンなどを用いて構成されるため、各素子の特性にばらつきが存在し、基準電流線Ｉ＊の電位が一定になることはないが、図１２の回路と比較した場合、ＴＦＴ等のスイッチング素子の漏れ電流は大幅に軽減する。

ただし、図１３の構成で前述の漏れ電流を小さくする効果が得られるのは、基準電流線Ｉ＊に流れる電流がほぼ一定に保たれている時のみであるので、前述の漏れ電流を小さくする効果を最大限に得るためには、基準電流線Ｉ＊に常に電流が流れている状態であることが必要な条件である。後述するように、Ｄ／Ｉ変換部で不連続な電流記憶動作を行い、電流記憶動作の合間に基準電流線に電流が流れない駆動回路では、このようにＴＦＴ等のトランジスタのソース−ドレイン間の電位差を小さく抑え、漏れ電流を小さくする効果が得られにくい。

特許文献１にて開示された電流駆動ドライバ回路では、１ビットＤ／Ｉ変換部をｎ個組み合わせ、ｎビットのＤ／Ｉ変換部とした１出力Ｄ／Ｉ変換部を２個１組としてデータラインに接続し、電流記憶と信号出力との２状態をフレーム期間などに同期させて交互に動作させる方式をとっている。この場合、基準電流線Ｉ＊は対応する１ビットＤ／Ｉ変換部で共有されるため、あるフレーム期間において、片方の組のＤ／Ｉ変換部の電流記憶作業を、絶え間なく順次行っていくことで、前述した常に基準電流線Ｉ＊に電流が流れる状態を作り出すことは可能である。しかしながら、表示装置の小型化が困難となり、表示装置全体の消費電力も増加する。また、このような複雑な回路を含むドライバ回路の規模が大きくなるほど、回路に欠陥が生じる確率も高くなり、表示装置の信頼性と生産性とを確保することが困難になる。

本願発明者等は、本件出願人が先に出願した特願２００３−２０９３３１にて、必ず非発光の信号のみを送信するブランキング走査期間を設け、その期間でＤ／Ｉ変換部の電流記憶動作を行うことで、１つのデータラインに１個の１出力Ｄ／Ｉ変換部で動作させ、ドライバ回路の簡素化を図る駆動回路を提案した。

ただし、この駆動回路では、電流記憶の動作は不連続となり、電流記憶動作の合間に基準電流線に電流が流れないので、図１３に示すＤ／Ｉ変換部を用いても、スイッチＳＷ４３のソース−ドレイン間の電位差が生じてしまう期間が存在する。そのため、漏れ電流を小さくする効果が得られにくく、出力電流の精度（特に発光信号の電流値の精度）をあまり高くすることができない。

本発明は、上記従来の課題に鑑みさなれたものであり、その目的は、基準となる電流を流す配線の電位を一定に近づけ、その結果として前記信号出力回路からデータラインへの出力電流の精度を向上させることができる表示装置および駆動回路を提供することにある。

本発明の表示装置の駆動回路は、上記の課題を解決するために、複数の走査ラインと、少なくとも１つのデータラインと、前記走査ラインと前記データラインとの交点に応じてマトリクス状に配置された複数の電気光学素子を含む複数の画素回路とを備えた表示装置に対して、前記画素回路を駆動する駆動回路であって、前記電気光学素子を発光させる発光信号の電流値を保持し、発光のデータにより（発光を示すデータ信号が入力されたことに応答して）、保持した電流値の前記発光信号を前記データラインへ出力する一方、非発光のデータにより（非発光を示すデータ信号が入力されたことに応答して）前記電気光学素子を非発光状態とする非発光信号を前記データラインへ出力する複数の信号出力回路と、前記発光信号の電流値の基準となる基準電流を前記信号出力回路に流すための基準電流線とを備え、前記信号出力回路は、同一の電流値を保持することを目的とするものを複数個含み、前記基準電流線が、同一の電流値を保持することを目的とする複数の信号出力回路に共有されている駆動回路において、前記基準電流線に接続され、前記基準電流線から、あるいは前記基準電流線へ、前記基準電流が流れ得るように構成されている一方、前記発光信号を前記データラインへ出力しない疑似信号出力回路と、所定期間内のみ、前記信号出力回路の少なくとも１つに前記の基準電流が流れて、保持された前記発光信号の電流値が再設定されるように、前記基準電流線と前記信号出力回路との間の電流の流れを制御する第１の電流制御手段と、前記信号出力回路のいずれにおいても前記電流値の再設定が行われていない期間の少なくとも一部に、前記基準電流が前記擬似信号出力回路に流れるように、前記基準電流線と前記擬似信号出力回路との間の電流の流れを制御する第２の電流制御手段とをさらに備えることを特徴としている。

上記構成によれば、データラインへ発光信号を送信しない疑似信号出力回路およびそれを制御する第２の電流制御手段を用いて、前記信号出力回路のいずれにおいても前記電流値の再設定が行われていない期間に加えて、前記信号出力回路のいずれにおいても前記電流値の再設定が行われていない期間の少なくとも一部は、基準電流線から前記信号出力回路へと基準電流を流している。これにより、より多くの時間にわたって、各信号出力回路で共有する基準電流線の電位をほぼ一定に保ち、信号出力回路に保持されている電荷が信号出力回路から基準電流線に流出することを防ぐことが可能となる。その結果、前記信号出力回路から出力する信号の電流値の精度を向上させることができる。それゆえ、電気光学素子の発光輝度の精度が向上し、表示むら等のない良好な表示が実現できる。

したがって、本発明の駆動回路では、画素回路に画像信号を送信する信号出力回路（Ｄ／Ｉ変換部）の電流記憶の方式がどのような場合においても、基準電流線に電流が流れる時間を長くすることによって、基準電流線の電位を一定に近づけ、その結果としてデータラインへの出力電流（特に発光信号の電流値）の精度を向上させることができる。

また、上記構成によれば、前記信号出力回路のいずれにおいても前記電流値の再設定が行われていない期間には、前記信号出力回路からデータラインへ画像データに応じて発光信号または非発光信号を出力させることができ、前記信号出力回路のいずれかにおいて前記電流値の再設定が行われている期間には、前記信号出力回路から全てのデータラインへ前記非発光信号を出力させること（ブランキング走査）ができる。これにより、電気光学素子の瞬間輝度を下げて素子寿命の改善を図ることができる。

本発明の駆動回路は、信号出力回路の電流記憶動作と疑似信号回路の電流記憶動作とが、排他的にかつ常に行われるようになっていることが好ましい。すなわち、前記第２の電流制御手段は、前記信号出力回路のいずれにおいても前記電流値の再設定が行われていない期間じゅう常に、前記基準電流が前記擬似信号出力回路へ流れるように、基準電流線から擬似信号出力回路への電流の流れを制御するものであることが好ましい。

上記構成によれば、前記信号出力回路および前記擬似信号出力回路のいずれかに常に基準電流線に電流が流れるので、各信号出力回路で共有する基準電流線の電位をほぼ一定に保ち、信号出力回路に保持されている電荷が信号出力回路から基準電流線に流出することを防ぐことが可能となる。その結果、前記信号出力回路から出力する信号の電流値の精度をさらに向上させることができる。

なお、上記構成では、前記信号出力回路は、発光信号を出力しないとき（前記所定期間以外の期間）に、電流値の再設定を行うことができる。これに対し、前記疑似信号出力回路は、信号出力を行わない回路であるため、常に電流値の再設定が可能である。したがって、第１の電流制御手段が、前記の信号出力回路に電流値の再設定をどのようなタイミングで行わせるものであっても、前記基準電流が前記信号出力回路のいずれにも流れていない期間の間じゅう常に、疑似信号出力回路を動作させることで、基準電流線から信号出力回路へと基準電流を流すことができる。それゆえ、常に基準電流線から信号出力回路へと基準電流を流すことができる。

また、前記の駆動回路において、前記信号出力回路は、前記基準電流線に接続された入力端子を有する基準電流用トランジスタと、電源電圧が供給される入力端子を有する電流記憶用トランジスタと、電流記憶用トランジスタのゲート電極と入力端子との間に接続されたキャパシタとを備え、前記擬似信号出力回路は、前記基準電流線に接続された入力端子を有し、かつ、前記基準電流用トランジスタと同等の構成であるダミー基準電流用トランジスタと、電源電圧が供給される入力端子を有し、かつ、前記電流記憶用トランジスタと同等の構成であるダミー電流記憶用トランジスタと、ダミー電流記憶用トランジスタのゲート電極と入力端子との間に接続されたダミーキャパシタとを備えることが好ましい。

上記構成によれば、擬似信号出力回路の主要なトランジスタである、ダミー基準電流用トランジスタおよびダミー電流記憶用トランジスタを、それぞれ、信号出力回路の基準電流用トランジスタおよび電流記憶用トランジスタと同等の構成としている。このように、擬似信号出力回路における電流を流す経路にある各トランジスタの特性を揃えることで、疑似信号出力回路に電流値の再設定を行う際、基準電流線の電位を他の信号出力回路の電流値を再設定している際の電位に近づけることができる。したがって、前記基準電流が前記擬似信号出力回路へ流れているときの基準電流線の電位を、個々の信号出力回路における電流記憶用トランジスタのゲート電位に近づけることができる。これによって、電流記憶用トランジスタのゲート電位を保持するキャパシタに蓄えられた電荷量の変動を抑えることができる。実際には、トランジスタには特性のばらつきが生じるため、基準電流線の電位と各信号出力回路の電流記憶用トランジスタのゲート電位とが完全に一致することはないが、基準電流線の電位と各信号出力回路の電流記憶用トランジスタのゲート電位との差が小さくなる。その結果、各信号出力回路の基準電流用トランジスタにおける漏れ電流を小さく抑えることができる。

なお、ここで、「同等の構成」とは、ゲート電位が所定値であるときにソース−ドレイン間に流れる電流の値に影響を与えるパラメータ、例えばゲート長やゲート幅などが等しい構成を指すものとする。

前記信号出力回路は、電流記憶および電流出力用のスイッチング素子の制御端子の電位を保持することによって、一定の電流信号を出力することができる構成であることが好ましい。

前記の信号出力回路は、電源電圧が供給される入力端子、および前記データラインへ前記発光信号を出力するための出力端子を有する第１トランジスタと、前記基準電流線に接続された入力端子、および第１トランジスタのゲート電極に接続された出力端子を有する第２トランジスタと、第１トランジスタのゲート電極と入力端子との間に接続されたキャパシタと備え、第２トランジスタのゲート電極の電位が、前記第１の電流制御手段によって制御されることで前記基準電流線と第１トランジスタのゲート電極との間の電流の流れが制御され、第１トランジスタに流れる電流を制御するようになっているカレントコピア構造であることがより好ましい。

前記信号出力回路は、前記データラインへ前記発光信号を出力するための出力端子を有する第３トランジスタと、前記基準電流線に接続された入力端子、および第３トランジスタのゲート電極に接続された出力端子を有する第２トランジスタと、第３トランジスタのゲート電極と接続されたゲート電極、および第３トランジスタの入力端子と接続され電源電圧が供給される入力端子を有する第４トランジスタと、第３トランジスタのゲート電極と入力端子との間に接続されたキャパシタと備え、第２トランジスタのゲート電極の電位が、前記第１の電流制御手段によって制御されることで前記基準電流線と第３トランジスタのゲート電極との間の電流の流れが制御されるようになっているカレントミラー構造であってもよい。

信号出力回路が上記のように構成されることにより、定電流源などから基準電流を流した後、カレントコピア構造の信号出力回路およびカレントミラー構造の信号出力回路のいずれにおいても、基準電流線と接続された第２トランジスタを非導通状態とすることにより、電流記憶用のトランジスタ（第１トランジスタまたは第３トランジスタのゲート電位が固定される。そして、カレントコピア構造の信号出力回路およびカレントミラー構造の信号出力回路のいずれにおいても、電流記憶用のトランジスタ（第１トランジスタまたは第３トランジスタ）の入力端子に電源電圧を印加して再び同じ電流値を得ることができる。

なお、カレントコピア構造およびカレントミラー構造のいずれにおいても、流れる電流に応じて各トランジスタの制御信号およびキャパシタの配置を適切に選択すれば、信号出力回路に用いるトランジスタは、ｐ型、ｎ型のどちらでも構わない。

ただし、カレントミラー構造の信号出力回路は、カレントコピア構造の信号出力回路に比べ、回路を構成するトランジスタの特性にばらつきが生じると、信号出力回路より得られる出力電流そのものにもばらつきを生じやすい。したがって、信号出力回路は、電流値保持の精度がより高いカレントコピア構造を備えていることが望ましい。

さらに、カレントコピア構造およびカレントミラー構造のいずれにおいても、電流記憶用のトランジスタ（第１トランジスタまたは第３トランジスタ）のゲート電極が第２トランジスタを介して基準電流線と接続されていることにより、信号出力回路の出力による電位の変動で第２トランジスタからの漏れ電流が増大することを回避することができる。もし信号出力回路が第１トランジスタのソース電極（もしくはドレイン電極）に第２トランジスタのソース（ドレイン）電極を接続した構成であれば、信号出力回路の出力状態によっては、第１トランジスタのゲート電位とは大きく異なる電位が第２トランジスタのソース（ドレイン）電極へと印加される。そのため、信号出力回路の出力による電位の変動で第２トランジスタからの漏れ電流が増大する。これに対し、本発明の駆動回路では、前記疑似信号出力回路を設け、多くの時間、特に常時、基準電流線に電流が流れている状態としているので、第２トランジスタのソース（ドレイン）電極の電位は第１トランジスタのゲート電位に近い値となる。その結果、第２トランジスタの漏れ電流を小さく抑えることができる。

また、信号出力回路が前記カレントコピア構造を備えている場合、前記の疑似信号出力回路が、電源電圧が供給される入力端子を有する第１ダミートランジスタと、前記基準電流線に接続された入力端子、および第１ダミートランジスタのゲート電極に接続された出力端子を有する第２ダミートランジスタと、第１ダミートランジスタのゲート電極と入力端子との間に接続されたダミーキャパシタと備え、第２ダミートランジスタのゲート電極の電位が前記第２の電流制御手段によって制御されるカレントコピア構造であり、第１ダミートランジスタは、前記信号出力回路の第１トランジスタと同等の構成であり、第２ダミートランジスタは、前記信号出力回路の第２トランジスタと同等の構成であることが好ましい。

上記構成によれば、基準電流線の電位が、個々の信号出力回路における電流記憶用の第１トランジスタのゲート電位に近づくことによって、ゲート電位を保持するキャパシタに蓄えられた電荷量の変動を抑えることができる。すなわち、疑似信号出力回路に電流値の再設定を行っている時に、電流を流す経路にある各トランジスタの特性を揃えることで、基準電流線の電位を信号出力回路の電流値を再設定している時の電位に近づけることができ、基準電流線の電位を、個々の信号出力回路における電流記憶用の第１トランジスタのゲート電位に近づけることができる。実際には、トランジスタの特性のばらつきが生じるため、信号出力回路の電流値を再設定している時の基準電流線の電位と、擬似信号出力回路の電流値を再設定している時の基準電流線の電位とが完全に一致することはないが、基準電流線の電位と各信号出力回路の第１トランジスタのゲート電位との差が小さくなり、各信号出力回路の第２トランジスタにおける漏れ電流の値を小さく抑えることができる。

また、信号出力回路が前記カレントミラー構造を備えている場合、前記の疑似信号出力回路が、第３ダミートランジスタと、前記基準電流線に接続された入力端子、および第３ダミートランジスタのゲート電極に接続された出力端子を有する第２ダミートランジスタと、第３ダミートランジスタのゲート電極と接続されたゲート電極、および電源電圧が供給されると共に第３ダミートランジスタの入力端子と接続されている入力端子を有する第４ダミートランジスタと、第３ダミートランジスタのゲート電極と入力端子との間に接続されたダミーキャパシタと備え、第２ダミートランジスタは、前記信号出力回路の第２トランジスタと同等の構成であり、第３ダミートランジスタは、前記信号出力回路の第３トランジスタと同等の構成であり、第４ダミートランジスタは、前記信号出力回路の第４トランジスタと同等の構成であることが好ましい。

このような構成をとることで、前述した信号出力回路および擬似信号出力回路がカレントコピア構造である場合と同じく、基準電流線の電位と各信号出力回路の第１トランジスタのゲート電位との差が小さくなり、各信号出力回路の第２トランジスタにおける漏れ電流の値を小さく抑えることができる。

なお、前記信号出力回路は、１種類または２種類以上の前記発光信号の電流値を再設定するものである。

前記信号出力回路が、１種類の前記発光信号の電流値を再設定するものである場合、すなわち、信号出力回路が、最低でも前記電気光学素子の発光表示に対応する１つの電流値を保持し、その電流値の電流を電気光学素子に流すことで発光、流さないことで非発光とする２状態を表示することができる場合、例えば時間分割階調表示によって階調表示が可能となる。

また、前記信号出力回路が、２種類以上の前記発光信号の電流値を再設定するものである場合、すなわち、信号出力回路が、それぞれ異なる電流値を保持することができる場合、電気光学素子の表示状態を２つより多い状態とすることができるため、２つ以上の電流値と時間分割駆動方式との組み合わせによる階調表示や、２種類以上の電流値そのもので階調表示を行うことができる。

また、前記信号出力回路は、異なる基準電流を出力するｎ個の電流源をさらに備え、前記信号出力回路の各々は、１種類の前記発光信号の電流値を再設定し、個々のデータラインにはそれぞれｎ個の信号出力回路が接続され、これらｎ個の信号出力回路は、異なる電流源に接続され、異なる電流値が再設定されるようになっており、前記ｎ個の信号出力回路のうちのどの信号出力回路から、それに保持した電流値の前記発光信号を出力するかを選択することで、２ⁿ個の異なる電流値をデータラインに出力させるようになっていてもよい。

これにより、信号出力回路に記憶できる前記発光信号が１種類であったとしても、異なる電流値を記憶する複数の信号発生回路を並列に接続することで、総合的な出力ラインには２種類以上の電流値を出力することができる。

また、本発明の駆動回路は、時間分割階調表示方式（デジタル駆動）に適用可能である。すなわち、本発明の駆動回路は、前記電気光学素子の表示状態を１フレーム期間でＭ回（Ｍは２以上の整数）変化させ、各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、表示装置にＮ階調表示（Ｎ≦Ｒ^M）を行わせるようになっていてもよい。

［発明が解決しようとする課題］の項でも述べたように、例えば電気光学素子として有機ＥＬ素子を用いた場合、有機ＥＬ素子そのものの特性ばらつきに加え、回路を構成するスイッチング素子であるＴＦＴの特性ばらつきによって、同一の画像データ信号を入力しても有機ＥＬ素子から得られる輝度にばらつきが生じることが多い。したがって、電気光学素子を１フレーム期間に１回、個々のＴＦＴに複数の表示状態を設定することで高い品位の階調表現を得ることは、階調誤差が生じるなどして困難である。

こうした電気光学素子を用いる表示装置では、電気光学素子は階調表示の品位が保たれる程度の表示状態を、例えば輝度が０（非発光）の状態と、ＴＦＴの特性ばらつきが小さい領域で駆動させる輝度の状態との２つ状態のみとし、１フレーム期間を複数のサブフレームに分割してそのｏｎ／ｏｆｆを選択することで、表示素子の階調数と１フレーム期間内での発光回数とを組み合わせた時間分割階調表示方式をとる場合が多い。本発明は、前述のＮ≦Ｒ^Mという関係において、Ｍの値がどのような場合においても基本的な内容が変わることはなく、ＴＦＴの特性ばらつきが大きい場合などは、このような時間分割階調表示方式を適用した駆動方法を用いることが望ましい。

さらに、前記時間分割階調方式を用いる駆動回路は、１つの前記電気光学素子にａ個のデータが対応し、ａ個のデータの一部が前記電気光学素子を設定期間において非発光状態とするデータであり、連続するａ個の選択期間のうち、設定期間以外の期間では、前記データラインへ前記ａ個のデータから非発光状態とするデータを除いたデータに応じた発光信号または非発光信号を出力し、設定期間では、前記データラインに接続された画素回路を必ず非発光状態に設定する、ブランキング走査を行うようになっていることが好ましい。

なお、ここで、「信号を出力しないことで電気光学素子を非発光状態とする」とは、信号出力回路の出力をｏｎにして画像データ信号などの表示のための信号（発光信号または非発光信号）をデータラインに出力するのではなく、信号出力回路の出力をｏｆｆとして上記の信号をデータラインに出力しないことで電気光学素子の非発光を実現することを意味する。これは、画素回路にとっては発光しない電流値がデータラインに付与されている状態となる。したがって、信号出力回路は、電流値の再設定を行うことができる状態にある。

任意の走査ライン数であっても対応できる液晶表示装置の駆動回路として、選択される画素回路は例外なく非発光状態にするブランキング走査期間を、１フレーム期間の中に設けた駆動回路が特許文献２（特開平９−１２７９０６号公報）に開示されている。このブランキング走査期間が、本発明におけるすべてのデータラインに接続された電気光学素子を非発光状態とする設定期間に対応するものである。ただし、特許文献２に開示されている駆動回路は、旧来の液晶表示装置の駆動回路に対して、例えば画素回路に初期化するためのＴＦＴ素子や、そのＴＦＴ素子を制御するための信号ラインを追加しなくてはならない。これは、画素の開口率を低下させることになり、表示装置全体の輝度を維持するために、個々の画素の輝度を高くする必要がある。しかし、有機ＥＬ素子は、輝度を高くするほど寿命が短くなるため、この方法は好ましくない。

そこで、ある走査ラインの設定期間に駆動回路から出力する画像データとして、電気光学素子の表示状態を１フレーム期間でＭ回（Ｍは２以上の整数）、上記信号出力回路からの電流出力で各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、Ｎ階調表示（Ｎ≦Ｒ^M）を行い、入力されたＤビット（Ｄはａ以下の整数）の階調データを、非発光のデータを含むａ個のデータへ変換する。このとき、例えば、ＭをＲのａ乗より小さく設定し、かつ連続してデータラインに供給される選択期間のデータが選択期間毎に異なる種類のデータとなるよう制御する。

このような電気光学素子を非発光状態とするデータを含むデータを用いることで、表示装置を時間分割階調表示方式によって駆動させる場合において、初期化のためのＴＦＴ、およびそのＴＦＴを制御するための信号線（初期化走査線）を追加することなく、走査に任意のブランキング走査期間を設けたタイミングにて、任意の走査ライン数の表示装置を駆動させることが可能となる。

このような時間分割階調表示方式の駆動方法の特徴については、後述する。

また、本発明の駆動回路は、アナログ駆動方式に対応可能である。すなわち、本発明の駆動回路は、前記電気光学素子の表示状態を１フレーム期間で１回変化させ、各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、表示装置にＮ階調表示（Ｎ≦Ｒ）を行わせるようになっているものであってもよい。

上記構成では、Ｒ個以上の表示状態を記憶し、Ｎ階調表示を行うことが可能なほどにＴＦＴ等のスイッチング素子の特性ばらつきを抑えることができれば、１フレーム期間に１回の書き込みで高い表示品位を得ることができる。すなわち、本発明の駆動回路をアナログ駆動方式に適用することで、より高い表示品位を得ることが可能となる。

さらに、本発明の駆動回路においては、ブランキング期間に信号出力回路での電流再設定を行うことが好ましい。すなわち、前記第１の電流制御手段は、選択された走査ライン上のすべての画素回路の表示状態を非発光状態に設定する設定期間に、前記電流値の再設定が行われるように前記信号出力回路の保持動作を制御するものであることが好ましい。

上記の構成では、選択された走査ライン上のすべての画素回路の表示状態を非発光状態に設定する設定期間（ブランキング走査期間）に、すべての信号出力回路において電流値が再設定される。これにより、断続的にではあるが、連続して画像データ信号の送信と出力値の再設定を行うことができる。

この結果、例えば特許文献１にて開示された、信号出力回路の動作が異なる２通りのフレーム期間は必要なく、データライン１本あたりに接続される信号出力回路を１個に減らすことができる。

ここで、駆動回路において、選択された走査ライン上のすべての画素回路の表示状態を非発光状態に設定する（全てのデータラインに接続された画素回路を非発光状態に設定する）方法としては、データラインに信号を出力しない方法と、データラインに非発光信号を出力する方法とが採用可能であるが、一般的に有機ＥＬ素子の非発光状態を電流値で指定する場合、その電流値は非常に小さくなるため精度を保つことが困難である。また、データラインに何も信号を出力しない場合、データラインの電位が不定となるため、画素回路に正確な非発光信号を送信することは困難である。したがって、例えば、前記信号出力回路はデータラインに信号を出力せず、代わりに前記信号出力回路とは別に非発光信号を送信する非発光信号送信回路を設置し、非発光状態を設定する際には非発光信号送信回路をデータラインに接続し、なおかつ電圧信号によって非発光状態を画素回路に書き込むことによって画素回路を非発光状態に設定する方法が好ましい。

なお、本発明は、１フレームに同期した再設定（リフレッシュ）方法に限定されず、複数フレームに亘ってすべての信号出力回路を再設定することにも適用が可能である。もしくは、本発明は、１フレーム期間よりも短い期間ですべての信号出力を再設定することにも適用が可能である。

また、前記設定期間に信号出力回路の電流値の再設定が行われる構成の駆動回路において、前記第１の電流制御手段は、前記設定期間において非発光状態に設定される画素回路を含む走査ラインを選択する度に、順次異なるように前記信号出力回路の保持動作を制御するものであることが好ましい。すなわち、前記駆動回路において、前記第１の電流制御手段は、前記電流値の再設定が行われる前記信号出力回路が、前記設定期間において非発光信号が与えられる画素回路を含む走査ラインを順次選択する度に異なるように前記信号出力回路の保持動作を制御することが好ましい。

前記駆動回路が、１フレーム期間を、全てのデータラインに接続された画素回路を非発光状態に設定する設定期間（ブランキング走査期間）と、通常の発光信号または非発光信号をデータラインに出力する期間とに分割して駆動を行うものである場合、信号出力回路の出力値を再設定する期間は、例えば１水平走査期間（１Ｈ）のような短い時間となる。一般的な表示装置の駆動回路の構成において、１回の１水平走査期間のような短い期間にすべての信号出力回路の出力値を一括して再設定することは難しい。そこで、第１の電流制御手段によって、全てのデータラインに接続された画素回路を非発光状態に設定する設定期間に同期して信号出力回路の出力値を再設定するときに、電流値を再設定する信号出力回路はその設定期間ごとに異なるように、設定する。

例えば、表示装置の走査ラインの数をＬとすると、１フレーム期間ではすべての非発光の信号を送信する設定期間がＬ回存在するため、１フレーム期間全体ではＬ個の異なる信号出力回路の電流値を再設定することができる。

なお、前記のブランキング走査期間を設け、その期間に信号出力回路を制御するアナログ駆動方式およびデジタル駆動方式については、本件出願人が先に出願した特願２００３−２０９３３１に詳細な説明がある。

また、本発明の表示装置は、前記の駆動回路と、複数の走査ラインと、少なくとも１つのデータラインと、前記走査ラインと前記データラインとの交点に応じてマトリクス状に配置された複数の電気光学素子を含む複数の画素回路とを備えた表示パネルとを含むことを特徴としている。

本発明の表示装置では、前記の駆動回路を備えるので、画素回路に画像信号を送信する信号出力回路（Ｄ／Ｉ変換部）の電流記憶の方式がどのような場合においても、基準電流線に電流が流れる時間を長くすることによって、基準電流線の電位を一定に近づけ、その結果としてデータラインへの出力電流（発光信号の電流値）の精度を向上させることができる。

また、本発明の表示装置は、前記のアナログ駆動方式において、ブランキング走査を行う構成であってもよい。すなわち、本発明の表示装置は、前記電気光学素子の表示状態を１フレーム期間で１回変化させ、各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、Ｎ階調表示（Ｎ≦Ｒ）を行うようになっており、１フレームに前記走査ラインの走査を複数回行い、記データラインへ表示のための前記発光信号または非発光信号を与える期間と、すべてのデータラインに接続された画素回路を非発光状態に設定する設定期間とで走査を行うようになっていてもよい。

このように、一般的にアナログ駆動方式において、１フレーム期間の中で１回（前述のＭ＝１）だけ画素回路へ表示のための画像データ信号（発光信号または非発光信号）を出力するため、１フレーム期間に走査を１回行い、残りの期間を発光時間に充てることで、瞬間輝度を下げて素子寿命の改善を図ることができる。

しかし、このようなアナログ駆動方式のアクティブマトリックス型の表示装置の１つの画素に着目すると、表示状態を書き込む瞬間以外の時間は、常に発光あるいは非発光の状態であることがわかる。このような制御を行うと、特に動画では画像がばやける減少が起きやすく、通常、なんらかのタイミングで表示状態を非発光とし、動画像のぼけを防止する対策がとられる。

このような構成をとるため、水平走査期間を、通常の発光信号または非発光信号を与える期間と、画素回路を必ず非発光状態とする期間、すなわちブランキング走査期間とに分割することにより、すべての走査期間において、ある画素回路への画像信号（通常の発光信号または非発光信号）の送信と、別の画素回路を非発光状態とする処理（ブランキング走査）を行うことが可能となる。

また、本発明の表示装置において、前記駆動回路および前記画素回路は、スイッチング素子として薄膜トランジスタを用いたものであることが好ましい。薄膜トランジスタ（以下、「ＴＦＴ」と略記する）を用いることによって、電気光学素子を発光させるのに必要な電流量を流すことができる。

なお、上記ＴＦＴは、この条件を満たすＴＦＴであれば、ｐ型トランジスタとｎ型トランジスタのどちらであっても構わない。また、上記のＴＦＴ等のスイッチング素子を構成する半導体材料は、アモルファスシリコンでもよいが、より高輝度での発光に必要な電流量を確保するために、多結晶シリコン、特に低温多結晶シリコンやＣＧシリコンであることが望ましい。すなわち、本発明の表示装置において、画素回路および駆動回路を構成するスイッチング素子は、多結晶シリコンを用いて形成されていることが好ましく、低温多結晶シリコンまたはＣＧシリコンを用いて形成されていることがより好ましく、ＣＧシリコンを用いて形成されていることがさらに好ましい。

本発明の表示装置において、前記駆動回路の全部もしくは一部が、電気光学素子を配置した表示パネルと一体に形成されることが好ましい。このような構成により、表示装置全体の小型化と製造コストの低減とを図ることができる。

前記電気光学素子としては、電流値によって発光強度が制御される素子であればどのような形態でも構わないが、軽量で薄型の表示装置を作製する場合には、特に有機ＥＬ素子を用いることが好ましい。すなわち、本発明の表示装置において、前記電気光学素子は有機ＥＬ素子であることが好ましい。

以上のように、本発明の駆動回路および表示装置によれば、ある期間には信号出力回路の電流値を順次再設定する一方、他の期間には信号出力回路の電流値を再設定しない駆動方法を用いる表示装置において、信号出力回路の電流値を再設定しない期間の少なくとも一部に疑似信号出力回路の電流値を再設定することで、より多くの時間にわたって基準電流線に所定の電流を流しながら電流値の再設定を行うことができるため、複数の信号出力回路で共有する基準電流線の電位を一定に近づけることができる。

例えば、時間分割階調表示方式において、設定期間としてブランキング走査期間を設け、ブランキング走査期間には信号出力回路の電流値を順次再設定する一方、非ブランキング走査期間には信号出力回路の電流値を再設定しない駆動方法を用いる表示装置においても、非ブランキング走査期間に疑似信号出力回路の電流値を再設定することで、連続的に電流値の再設定を行うことができるため、複数の信号出力回路で共有する基準電流線の電位をほぼ一定に保つことが可能となる。

これにより、信号出力回路から保持している電荷の流出を防ぐことができる。その結果、信号出力回路に保持しているスイッチング素子の制御端子の電位を保持する精度を向上させ、それにより前記信号出力回路から出力する信号の電流値の精度をさらに向上させることができる。したがって、信号出力回路において電位を保持するための容量素子の規模を縮小することが可能となり、駆動回路の回路規模の縮小を図ることができる。

また、信号出力回路の電流値を再設定しない期間に疑似信号出力回路の電流値を再設定することで、電流の再設定の期間の延長を図ることができる。電流の再設定の期間を延長することによって、回路の動作周波数を低減することができる。

なお、アナログ駆動方式のように１フレーム期間に１回の走査しかない表示装置であっても、水平走査期間を分割することで、信号出力回路の出力停止期間を追加した駆動方法を用いる表示装置においても、上記ブランキング走査期間を設けた駆動方法を用いる表示装置と同様の効果を得ることができることは明らかである。

以上のことから、本発明は、表示装置の駆動回路の信頼性および生産性を向上させると共に、駆動回路を備える表示装置の小型化を図ることができるという効果を奏する。

本発明は、有機ＥＬ素子等の電気光学素子を含む画素回路を用いたアクティブマトリクス型の表示装置における電流制御型の駆動回路（特にデータドライバ回路）であって、トランジスタのゲート電極の電位を保持することで一定の電流を流すよう記憶する方式の信号出力回路を備える駆動回路において、信号出力回路に蓄えられた電荷の変動を抑え、画素回路に書き込まれる電流値を一定に保つことを目的とするものである。そして、特に、本発明は、上記方式の信号出力回路を備える駆動回路において、ゲート電極の電位の保持容量と基準となる電流を流す配線との間に配置した別のトランジスタのソース−ドレイン間の電位差を小さくすることで、信号出力回路内のキャパシタ（保持容量）に蓄えられた電荷の変動を抑え、画素回路に書き込まれる電流値を一定に保つことを目的とするものである。

本実施形態では、電気光学素子として有機ＥＬ素子を用い、電流制御型の駆動方式を用いるアクティブマトリクス型の表示装置に本発明を適用した形態について説明する。本実施形態の表示装置は、駆動回路一体型の表示装置である。本実施形態の表示装置の駆動回路は、図示しないが、回路を構成するスイッチング素子が、半導体材料に低温多結晶シリコンやＣＧシリコン等の多結晶シリコンを用いたＴＦＴにより構成されており、前記電気光学素子を含む画素回路が形成された基板と同一の基板上に組み込まれている。また、本実施形態の駆動回路は、基準となる電流の値を記憶し、記憶した電流値を画素へ画像データ信号として送出するデジタル／電流変換（ＤＣＣ）回路を含んでいる。

また、トランジスタ素子として用いるＣＧシリコンＴＦＴの構成および作製プロセスについては、例えば非特許文献１（“Continuous Grain Silicon Technology and Its Applications for Active Matrix Display” AM-LCD 2000, pp.25-28）などで詳しく述べられているので、ここではその詳細な説明を省略する。また、有機ＥＬ素子に関しては、例えば特許文献３（特開平１１−１７６５８０号公報）などで詳しく述べられているので、ここではその詳細な説明を省略する。

〔実施の形態１〕
本実施形態では、電気光学素子の表示状態を、１フレーム期間でＭ回（Ｍは１以上の整数）変化させ、上記のＤＣＣ回路からの電流出力で各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかに設定することで、Ｎ階調表示（Ｎ≦Ｒ^M）を行う表示装置のうち、Ｍ≧２となる表示装置、すなわちデジタル駆動方式の表示装置において、前記の駆動回路および駆動方法を用いた表示装置の構成例を示す。なお、デジタル駆動方式では、入力ｎビットに対して分割数をｎとすることが一般的であるが、本実施の形態においては、動画表示の高品位化を図った駆動方法として、入力ｎビットの内容をさらに分割して（ｎ＋ａ）個のデータ（ａは１以上の整数）とし、非発光信号を走査する期間であるブランキング走査期間を設けた時間分割階調表示駆動方法を用いた表示装置の構成例を示す。

図２は、本実施形態に係る表示装置の全体の構成を示している。
まず、図２に示すように、本実施形態に係る表示装置は、表示パネル１と、コントロール回路２と、電源回路３とを備えている。

電源回路３は、表示パネル１の各部に必要な電力を供給する回路である。具体的には、電源回路３は、表示装置の外部から供給された電力（例えば１００Ｖの交流電力）ｐｉｎを基に電源電圧ｐｏｕｔを生成し、この電源電圧ｐｏｕｔを、ゲートドライバ回路４、データドライバ回路５、基準電流源６等の、表示パネル１の各部に供給する。

コントロール回路２は、表示装置外部の装置（例えばパーソナル・コンピュータ）または表示装置に内蔵された回路（例えばＴＶチューナ回路）から入力された画像信号に基づいて表示データやコントロール信号を含む信号群ｓｏｕを生成し、この信号群ｓｏｕを電圧変換回路７を介してゲートドライバ回路４およびデータドライバ回路５に供給する回路である。このコントロール回路２は、信号群ｓｏｕとして、表示装置のゲートドライバ回路４およびデータドライバ回路５への入力データである指示データや駆動タイミング信号を表示パネル１の画素数に合わせて生成し、それぞれゲートドライバ回路４およびデータドライバ回路５に電圧変換回路７を介して供給する。

表示パネル１には、複数の走査ライン（ゲートライン）Ｇｉ（ｉ＝１〜ｍ；ｍは２以上の整数）と、これらに直交する複数のデータラインＳｊ（ｊ＝１〜ｎ；ｎは２以上の整数）とが配され、それぞれの交点に画素回路Ａｉｊがマトリクス状に配置されている。また、表示パネル１には、走査ラインＧｉと平行に、複数の発光制御信号ラインＥｉ（Ｅ＝１〜ｍ）が配されている。さらに、データラインＳｊはデータドライバ回路５に接続され、走査ラインＧｉおよび発光制御信号ラインＥｉはゲートドライバ回路４に接続されている。

また、データドライバ回路５は、図２には示していないが、例えば図１３に示す回路構成の信号出力回路を含む。本実施の形態での信号出力回路は、後述するように主にカレントコピア構成をとり、外部より入力されたデジタル信号によって記憶した電流を出力するか否かを決定する。以後、この信号出力回路をＤＣＣ（Digital-to-Current Converter）回路（デジタル−電流変換回路）と称する。

両ドライバ回路４・５は、表示装置全体の小型化および製造コストの低減を図るため、画素回路Ａｉｊが形成されている表示パネル１と一体に、すなわち表示パネル１を構成する基板上に、全部もしくは一部が形成されることが好ましい。ただし、上記の効果は得られないが、ドライバ回路４・５の一部または全部を表示パネル１を構成する基板とは別の基板上に形成し、表示パネル１に対して外部から接続しても構わない。例えば、表示パネル１を構成するガラス基板にＩＣを直接接合させるＣＯＧ（Chip On Grass）でも構わない。また、フレキシブル基板上にＩＣを配置し、表示パネル１を構成する基板上の入出力端子に接合させることもできる。

基準電流源６は、電源回路３から供給された電源電圧ｐｏｕｔを基に基準電流Ｉｓｔｄを生成し、この基準電流Ｉｓｔｄを、データドライバ回路５内に設けられたＤＣＣ回路に供給する回路である。電圧変換回路７は、いわゆるレベルシフタと呼ばれる回路であって、コントロール回路２から出力された信号群ｓｏｕの電圧を上昇させる回路である。電圧変換回路７は、信号群ｓｏｕのうちのゲートドライバ回路４用の信号群およびデータドライバ回路５用の信号群についてそれぞれ電圧を上昇させて、ゲートドライバ回路４用信号群ｇｃｓおよびデータドライバ回路５用信号群ｓｃｓを生成して、それぞれゲートドライバ回路４およびデータドライバ回路５に供給する。なお、基準電流源６および電圧変換回路７もまた、表示パネル１と一体に形成する方式、表示パネル１に対して外部から接続する方式のどちらで表示パネル１と接続しても構わない。

図３は、画素回路Ａｉｊの構成を示している。
図３に示すように、画素回路Ａｉｊは、有機ＥＬ素子１１、多結晶シリコンまたはＣＧシリコンを用いたＴＦＴからなるトランジスタＴ１１〜Ｔ１３，ＴＤ１１、およびキャパシタＣ１１を有している。

電気光学素子としての有機ＥＬ素子１１は、データラインＳｊとゲートラインＧｉとの交点付近に配置されており、そのアノードに共通電圧Ｖｃｏｍが印加されている。トランジスタＴ１２は、データラインＳｊとトランジスタＴＤ１１の出力端子との間に配置され、そのゲート端子がゲートラインＧｉに接続されている。トランジスタＴ１１は、データラインＳｊとキャパシタＣ１１との間に配置され、トランジスタＴ１２と同様、そのゲート端子がゲートラインＧｉに接続されている。トランジスタＴＤ１１は、電源ラインＶｐと有機ＥＬ素子１１のカソードとの間にトランジスタＴ１３と直列に配置され、そのゲート端子がキャパシタＣ１１の一端に接続されている。トランジスタＴ１３は、そのゲート端子が発光制御信号ラインＥｉに接続されている。

なお、画素回路ＡｉｊのトランジスタＴ１１〜Ｔ１３は、図３においてはｎ型ＴＦＴであるが、適正な制御信号を供給できるのであればｐ型であってもよい。同様に、トランジスタＴＤ１１は図３においてはｐ型であるが、適正な制御信号と電流制御が可能であれば、ｎ型であってもよい。

また、本発明に用いる画素回路Ａｉｊはカレントミラー構造であってもよい。カレントミラー構造の画素回路の構成と動作については、特許文献４（特開２００１−１４７６５９公報）などで詳しく述べられているので、ここではその詳細な説明は省略する。ただし、一般的には、カレントミラー構造では構成するＴＦＴの電流−電圧特性のばらつきによって生じる出力電流の誤差がカレントコピア構造に比べて大きいため、本実施形態においてはカレントコピア構造の画素回路Ａｉｊを用いることとする。

なお、本発明の実施において、画素回路Ａｉｊは電気光学素子に流れる電流を制御する構造であればどのような方式でも構わない。また、従来例においては、電流値を画素回路Ａｉｊに記憶する際、画素回路Ａｉｊから信号出力回路へ電流が流れ込む構成であるが、逆に信号出力回路から画素回路Ａｉｊに電流を流す構成であってもよい。

図４は、データドライバ回路５の構成を示している。

図４に示すように、データドライバ回路５は、シフトレジスタ２１、データラッチ２２、ラインラッチ２３、および電圧／電流変換回路２４を有している。このデータドライバ回路５では、図２に示すコントロール回路２から、前記信号群ｓｃｓとして、スタートパルスＳＰ１およびクロック信号ＣＬＫ１がシフトレジスタ２１に、画像データ信号ＳＤＡがデータラッチ２２に、ラッチパルスＬＰがラインラッチ２３に、スタートパルスＳＰ２、クロック信号ＣＬＫ１、およびセレクタ信号ＳＥＬが電圧／電流変換回路２４に、それぞれ入力されるようになっている。

このデータドライバ回路５において、シフトレジスタ２１は、データラインＳ１〜Ｓｎの各々に対応した複数の出力段を備え、図２に示すコントロール回路２より入力されるスタートパルスＳＰ１をクロックＣＬＫ１に同期して転送し、各出力段からタイミング信号として出力する。データラッチ２２は、データラインＳ１〜Ｓｎの各々に対応した複数のフリップフロップ（ＦＦ）２５から構成されており、シフトレジスタ２１からの対応するタイミング信号により、画像データ信号ＳＤＡを保持する。ラインラッチ２３は、ラッチパルスＬＰにより、データラッチ２２の各フリップフロップ２５に保持された１ライン分の画像データ信号ＳＤＡを、データラインＳ１〜Ｓｎの各々に対応したデジタルデータ出力ラインＤ１，Ｄ２，…，Ｄｎを通して電圧／電流変換回路２４に転送する。

電圧／電流変換回路２４は、後述するように、構成の最小単位であるＤＣＣ回路を各データラインＳｊ（ｊ＝１，２，…，ｎ）に対して１つずつ備えている。この電圧／電流変換回路２４は、基準電流Ｉｓｔｄの電流値を記憶し、（１）ラインラッチ２３から入力されるデータ信号ＳＤＡ（デジタル画像データ信号）を、記憶した電流値の信号に変換して駆動電流としてデータラインＳｊに出力する状態、あるいは（２）記憶した電流値の駆動電流をデータラインＳｊに出力しない（画素回路Ａｉｊには電流値Ｉｏｆｆが記憶され、画素回路Ａｉｊの電気光学素子が非発光状態となる）状態の２つの動作状態をとる。電圧／電流変換回路２４が、上記の（１）の状態（画素へデータを送信している状態）にある期間が非ブランキング走査期間（画像データに応じて発光信号または非発光信号を画素へ送信する期間）であり、上記の（２）の状態にある期間がブランキング走査期間（画像データに関係なく非発光信号を画素へ送信する期間）である。上記の基準電流Ｉｓｔｄは、基準電流源６から基準電流信号ラインＳＣＬを介して電圧／電流変換回路２４に供給される。また、電圧／電流変換回路２４は、入力されたスタートパルスＳＰ２、クロック信号ＣＬＫ２、セレクタ信号ＳＥＬに対応するタイミングでブランキング走査期間に同期して、ＤＣＣ回路のリフレッシュを行う機能を有している。ここで、ＤＣＣ回路のリフレッシュとは、ＤＣＣ回路へ基準電流Ｉｓｔｄを流してＤＣＣ回路に記憶（保持）されている電流値を再設定する動作、言い換えると、ＤＣＣ回路における電流値を記憶する部分（例えばキャパシタ）に対して基準電流Ｉｓｔｄを書き込んで記憶させる動作を指す。

図１は、図４のデータドライバ回路のうち、電圧／電流変換回路２４の内部構成を示している。

電圧／電流変換回路２４は、電流値を記憶（保持）するための信号出力回路部分と、それら信号出力回路部分の電流記憶を制御するための回路部分とにより構成されている。図１に示すように、上記信号出力回路部分は、カレントコピア構造のＤＣＣ回路ＤＣ１〜ＤＣｎと疑似信号出力回路であるダミーＤＣＣ回路ＤＣｄとから成る。ダミーＤＣＣ回路ＤＣｄは、基準電流信号ラインＳＣＬに接続されているが、発光信号をデータラインデータラインＳ１〜Ｓｎへ出力しないものである。ダミーＤＣＣ回路ＤＣｄは、基準電流信号ラインＳＣＬから、あるいは基準電流信号ラインＳＣＬへ、基準電流Ｉｓｔｄが流れ得るように構成されていればよいが、ここでは、ＤＣＣ回路ＤＣ１〜ＤＣｎと同等の構成を備えている。信号出力回路部分の電流記憶を制御するための回路部分は、シフトレジスタ３１、タイミング回路３２（タイミング回路ＴＧ１〜ＴＧｎ）、およびダミーＤＣＣ回路用タイミング回路３３（ＴＧｄ）とから成る。タイミング回路ＴＧ１〜ＴＧｎとＤＣＣ回路ＤＣ１〜ＤＣｎとは、それぞれ、電流記憶信号ラインＭＳ１〜ＭＳｎのそれぞれで接続されている。

タイミング回路ＴＧ１〜ＴＧｎは、所定期間（ブランキング走査期間）内のみ、ＤＣＣ回路ＤＣ１〜ＤＣｎの少なくとも１つに基準電流Ｉｓｔｄが流れて、保持された前記発光信号の電流値が再設定されるように、基準電流信号ラインＳＣＬとＤＣＣ回路ＤＣ１〜ＤＣｎとの間の電流の流れを制御する第１の電流制御手段としての機能を有する。ダミーＤＣＣ回路用タイミング回路３３は、ＤＣＣ回路ＤＣ１〜ＤＣｎのいずれにおいても前記電流値の再設定が行われていない期間（非ブランキング走査期間）の少なくとも一部に、基準電流ＩｓｔｄがダミーＤＣＣ回路ＤＣｄに流れるように、基準電流信号ラインＳＣＬとダミーＤＣＣ回路ＤＣｄとの間の電流の流れを制御する第２の電流制御手段としての機能を有する。ダミーＤＣＣ回路用タイミング回路３３は、ＤＣＣ回路ＤＣ１〜ＤＣｎのいずれにおいても前記電流値の再設定が行われていない期間じゅう常に、基準電流ＩｓｔｄがダミーＤＣＣ回路ＤＣｄへ流れるように、基準電流信号ラインＳＣＬからダミーＤＣＣ回路ＤＣｄへの電流の流れを制御するものである。

ダミーＤＣＣ回路ＤＣｄには、例えば電源ラインＶＳＳからダミーＤＣＣ回路ＤＣｄへダミーＤＣＣ回路ＤＣｄの電流出力動作をアクティブにする信号を入力するためのデジタルデータ出力ラインＤｄが接続されている。ダミーＤＣＣ回路用タイミング回路３３とダミーＤＣＣ回路ＤＣｄとは、電流記憶信号ラインＭＳｄで接続されている。ダミーＤＣＣ回路ＤＣｄには、図示しない電源ラインＶＳＳに接続されたデータラインＳｄが接続されている。

なお、以降の説明では、ＤＣＣ回路ＤＣ１〜ＤＣｎに共通して述べる場合、ＤＣＣ回路ＤＣと称する。また、タイミング回路ＴＧ１〜ＴＧｎに共通して述べる場合、タイミング回路ＴＧと称する。また、データラインＳ１〜Ｓｎに共通して述べる場合、データラインＳと称する。また、電流記憶信号ラインＭＳ１〜ＭＳｎに共通して述べる場合、電流記憶信号ラインＭＳと称する。さらに、デジタルデータ出力ラインＤ１〜Ｄｎに共通して述べる場合、デジタルデータ出力ラインＤｊと称する。

図１に示す電圧／電流変換回路２４において、シフトレジスタ３１は、入力されたスタートパルスＳＰ２をクロックＣＬＫ２に同期して転送し、対応するタイミングで後述の１フィールド期間に同期して、タイミング回路ＴＧ１〜ＴＧｎに対応したｎ個の出力段の各々からＤＣＣ回路ＤＣでの電流記憶をアクティブに制御する信号（電流記憶制御パルス；図８に示す電流記憶信号ＭＳ１〜ＭＳ１７６のＨｉｇｈレベルの部分）を出力する。ここでは、例としてシフトレジスタ３１の出力やセレクタ信号ＳＥＬがＨｉｇｈレベルの場合に、ＤＣＣ回路ＤＣでの電流記憶がアクティブになるものとする。

さらに、タイミング回路ＴＧ（タイミング回路３２）は、このシフトレジスタ３１の出力信号とセレクタ信号ＳＥＬとの論理合成により、シフトレジスタ３１の出力信号がＨｉｇｈレベルで、かつ、セレクタ信号ＳＥＬがＨｉｇｈレベルであるときにのみ、電流記憶制御パルスを電流記憶信号ラインＭＳへと出力するように構成されている。一方、ダミーＤＣＣ回路用タイミング回路Ｔｄは、シフトレジスタ３１の出力に関係なく、セレクタ信号ＳＥＬがＬｏｗのときにのみ、電流記憶制御パルスを電流記憶信号ラインＭＳｄへと出力する構成である。

なお、ＤＣＣ回路ＤＣ１〜ＤＣｎの出力ラインＩｏｕｔ１〜Ｉｏｕｔｎは、それぞれデータラインＳ１〜Ｓｎに接続されている。また、ＤＣＣ回路ＤＣ１〜ＤＣｎは、それぞれ基準電流信号ラインＳＣＬ１〜ＳＣＬｎを介して、基準電流ＩｓｔｄをＤＣＣ回路ＤＣ１〜ＤＣｎに流すための１本の基準電流信号ラインＳＣＬに対し並列に接続されるとともに、それぞれデジタルデータ出力ラインＤ１〜Ｄｎを介してラインラッチ２３に接続されている。

上記のように構成される表示装置では、初期化ＴＦＴを用いることなくブランキング走査期間を設けた時間分割階調駆動方式において、ブランキング走査を利用してＤＣＣ回路ＤＣから画素回路Ａｉｊへの画像データ信号の送信と、ＤＣＣ回路ＤＣのリフレッシュ動作とを１フレーム期間内に断続的に行う駆動方法を用いている。

また、本実施形態では、電気光学素子の状態は、発光もしくは非発光の２状態のみとし、発光状態では基準電流Ｉｓｔｄが電気光学素子に流れ、非発光状態ではオフ電流Ｉｏｆｆが電気光学素子に流れるものとする。したがって、データドライバ回路５に用いるＤＣＣ回路ＤＣは、この２つの状態を指示するデジタル信号データを２つの電流値に変換する１ビット型であればよい。そのため、本実施形態では、図１に示すように、１本のデータラインＳ当たりにカレントコピア構造のＤＣＣ回路ＤＣを１つ備える１ビット型の変換回路でＤＣＣ回路ＤＣを構成する。

なお、本実施形態の表示装置においてｎビット階調表示を実現する時間分割階調駆動方法は、入力される６ビット階調表示の画像データ信号（ｓｉｎ）らブランキング信号（画像データにかかわらず電気光学素子の非発光を指示する信号）を含むａ個の指示データ（ａ＞ｎ）をコントロール回路２で作成し、各画素回路Ａｉｊの表示状態を１フレーム期間でａ回変化させ、変化させるそれぞれのａ個の期間（選択期間）で、発光信号（基準電流Ｉｓｔｄ）または非発光信号（オフ電流Ｉｏｆｆ）をデータラインＳへ出力し、電気光学素子の発光および非発光のいずれか１つの状態を表示することで、ｎビット階調表示を行う。

上記の多重分割、ブランキング走査を特徴とする時間分割階調駆動方法については、本件出願人が先に出願した特願２００３−２０９３３１に詳細な説明があるが、ここでも詳しく説明する。

ここで、本実施形態の表示装置において６ビット階調表示を実現する時間分割階調駆動方法について、ａ＝８とした場合を例を挙げて説明する。この時分割階調駆動方法は、入力される６ビット階調表示の画像データ信号からブランキング信号を含む８個の指示データをコントロール回路２で作成し、各画素回路Ａｉｊの表示状態を１フレーム期間で８回変化させ、変化させるそれぞれのａ個の期間（選択期間）で、発光信号（基準電流Ｉｓｔｄ）または非発光信号（オフ電流Ｉｏｆｆ）をデータラインＳへ出力し、電気光学素子の発光および非発光のいずれか１つの状態を表示することで、６ビット階調表示を行う。

この駆動方法では、各指示データの重みをビット番号１，２，３，４，５，６，７，Ｂ（Ｂはブランキング信号であり、重み０のビットに相当する）に対して１：２：４：７：１４：１４：２１：０の重みの比を有する８個の指示データを用いる。そして、各画素回路Ａｉｊに表示するビット番号の順番を７，６，１，２，３，４，５，Ｂとする。

図５は、このような設定を前提として、走査ラインが８本の場合の走査ライン毎の選択タイミングを示した走査シーケンス図であり、横軸が時間を表し、縦軸が走査ラインＬ１〜Ｌ８を表している。また、時間軸において１フレーム期間通して示すのが“選択期間”であり、８選択期間を１単位時間として示すのが“単位時間”であり、その単位時間を構成する８選択期間を個別に示すのが“占有期間”である。また、走査ラインＬ１〜Ｌ８の欄にビット番号１〜７およびＢのいずれかが示されている部分が各走査ラインの選択タイミングである。このビット番号が示されたタイミングで、各走査ラインＬｉに対応した画素回路Ａｉｊを選択し、ビット番号に対応した画像データ信号を送信している。

すなわち、走査ラインＬ１に着目すると、選択期間１でビット番号７を表示し、選択期間２２でビット番号６を表示し、選択期間３６でビット番号１を表示し、選択期間３７でビット番号２を表示し、選択期間３９でビット番号３を表示し、選択期間４３でビット番号４を表示し、選択期間５０でビット番号５を表示し、選択期間６４でビット番号Ｂを表示している。また、走査ラインＬ２以降では、走査ラインＬ１のタイミングを８選択期間ずつ遅らせて表示している。

この結果、各ビット番号の表示順番は７，６，１，２，３，４，５，Ｂの順番となり、その表示期間の長さは、各ビット番号の重みに相当する２１，１４，１，２，４，７，１４，０となる。

このように、表示ビット数が８個の場合、走査ライン数が８個であれば、１フレーム期間は６４選択期間となり、ビット番号Ｂが表示されるブランキングに使われる時間が１選択時間で済む駆動タイミングを作ることができる。また、何れかの走査ラインの何れかのビット番号が必ず選択され、かつすべての選択期間が使われるように駆動することができる。

表１は、以上の情報を、ビット番号、そのビットの重み、各ビット番号が出現する占有期間の位置、その表示に必要な選択期間の数、表示パネル１の走査線数、ビット数、および１フレーム期間の選択期間数として示している。

この表１では、例えば、最初に表示するビット番号７を占有期間０に配置し、そのビット７の重み２１をビット数８で除してその余りである５を求め、次のビット６が占有期間０から５つ目の占有期間５に配置されることを黒丸で示し、次いでビット６の重み１４をビット数８で除してその余りである６を求め、次のビット１が占有期間５から６つ目の占有期間３に配置されることを黒丸で示している。このように、本駆動方法では、この表に示すように、各ビットの重みをビット数８で除したときの余りに基づいて次のビットの占有期間を設定している。

そして、指示データが８個（ビット番号１〜７,Ｂに対応）のとき、占有期間は０〜７迄の総てが１回ずつ使われるようにビット番号の出現順番およびビットの重みを決めていけば、本実施形態で用いる駆動方法のタイミングを作成することができる。

このフォーマットに従い、走査ライン数が２２０本の場合に６４階調表示を行うタイミングを表２に示す。この場合、最小ビットの表示期間を２７選択期間とすることで、発光期間を２７×６３＝１７０１選択期間とし、１フレーム期間（２２０×８＝１７６０選択期間）に占める発光期間の比率を９６．６５％とすることができる。

また、本駆動方法では、特に上位ビットの重みに大きな差がないが（１４から２１など）、このことは動画偽輪郭の防止などの観点からは望ましいことであり、表示装置として動作上の支障はない。

このような回路構成と入力信号による図１に示す電圧／電流変換回路２４のより詳細な動作は、以下の通りである。

まず、ＤＣＣ回路ＤＣの詳細な構成について、ＤＣＣ回路ＤＣｎを例に挙げて説明する。カレントコピア構造のＤＣＣ回路ＤＣｎは、多結晶シリコンまたはＣＧシリコンを用いたＴＦＴからなるトランジスタＳＷ１〜ＳＷ３，ＳＷＤと、キャパシタＣ１とを有している。なお、他のＤＣＣ回路ＤＣも、ＤＣＣ回路ＤＣｎと同一の回路構成を有している。

トランジスタＳＷＤ１とトランジスタＳＷ３とは、電源ラインＶＳＳ（グランドラインＧＮＤ）との間に直列に接続されている。つまり、第１トランジスタ（電流記憶用トランジスタ）としてのトランジスタＳＷＤ１の入力端子は電源ラインＶＳＳに接続されている。また、この電源ラインＶＳＳとトランジスタＳＷＤ１のゲート端子（ゲート電極）との間には、キャパシタＣ１が接続されている。第２トランジスタ（基準電流用トランジスタ）としてのトランジスタＳＷ２は、入力端子（ソース電極またはドレイン電極）が基準電流信号ラインＳＣＬに接続され、出力端子（ドレイン電極またはソース電極）がトランジスタＳＷＤ１のゲート端子に接続されている。

トランジスタＳＷ３のゲート端子は、デジタルデータ出力ラインＤｊを介してラインラッチ２３に接続されている。トランジスタＳＷ１は、入力端子が基準電流信号ラインＳＣＬに接続され、出力端子がトランジスタＳＷＤ１とトランジスタＳＷ３との接続点に接続されている。トランジスタＳＷ１・ＳＷ２のゲート端子には、ともに電流記憶信号ラインＭＳｊが接続される。

このように構成されるＤＣＣ回路ＤＣｊは、トランジスタＳＷＤ１に電流（基準電流）が流れるときのトランジスタＳＷＤ１のゲート電圧をトランジスタＳＷ２のゲート電圧の制御により制御することによりキャパシタＣ１に保持し、保持された電圧によりトランジスタＳＷＤ１に流れる電流を制御する。トランジスタＳＷ２のゲート電圧の制御は、タイミング回路３２によって行われる。

また、ダミーＤＣＣ回路ＤＣｄも、図１に示すようにＤＣＣ回路ＤＣｎと同一の回路構成とすることが好ましい。ダミーＤＣＣ回路ＤＣｄは、電源ラインＶＳＳに接続された入力端子（ソース電極）を有する第１ダミートランジスタ（ダミー電流記憶用トランジスタ）としてのトランジスタＳＷＤ１ｄと、基準電流信号ラインＳＣＬに接続された入力端子（ソース電極）、およびトランジスタＳＷＤ１ｄのゲート電極に接続された出力端子（ドレイン電極）を有する第２ダミートランジスタ（ダミー基準電流用トランジスタ）としてのトランジスタＳＷ２ｄと、トランジスタＳＷ１ｄ・ＳＷ３ｄと、トランジスタＳＷＤ１ｄのゲート電極と入力端子（ソース電極）との間に接続されたダミーキャパシタとしてのキャパシタＣ１ｄと備え、トランジスタＳＷ２ｄのゲート電極の電位がタイミング回路３３によって制御されるようになっている。

ＤＣＣ回路ＤＣは、上記のようなカレントコピア構造だけでなく、次のようなカレントミラー構造であってもよい。図６は、カレントミラー構造のＤＣＣ回路ＤＣを示している。

このＤＣＣ回路ＤＣは、多結晶シリコンまたはＣＧシリコンを用いたＴＦＴからなるトランジスタＳＷ９１〜ＳＷ９４，ＳＷＤ９１と、キャパシタＣ９１とを有している。第３トランジスタ（電流記憶用トランジスタ）としてのトランジスタＳＷ９４およびトランジスタＳＷＤ９１は、ゲート端子が互いに接続されるとともに、入力端子（ソース電極）が共通の電源ラインＶＳＳに接続され、電源電圧ｐｏｕｔが電源ラインＶＳＳから入力端子（ソース電極）に供給されるようになっている。トランジスタＳＷ９４，ＳＷＤ９１の入力端子とゲート端子との間には、キャパシタＣ９１が接続されている。第４トランジスタとしてのトランジスタＳＷ９２は、入出力端子（ソース電極およびドレイン電極）の一方がトランジスタＳＷ９４の出力端子に接続され、他方が基準電流信号ラインＳＣＬｊに接続されている。

トランジスタＳＷ９３のゲート端子は、デジタルデータ出力ラインＤｊを介してラインラッチ２３に接続されている。第２トランジスタ（基準電流用トランジスタ）としてのトランジスタＳＷ９１は、入力端子（ソース電極）が基準電流信号ラインＳＣＬに接続され、出力端子（ドレイン電極）がトランジスタＳＷ９４，ＳＷＤ９１のゲート端子に接続されている。トランジスタＳＷ９１，ＳＷ９２のゲート端子には、電流記憶信号ラインＭＳｊが接続されている。トランジスタＳＷ９２のゲート端子の電位がタイミング回路３２によって制御されることで、トランジスタＳＷＤ１に流れる電流が制御される。

このように構成されるＤＣＣ回路ＤＣでは、トランジスタＳＷ９４に流れる電流（基準電流）に応じた電圧を、トランジスタＳＷ９２のゲート電圧を制御することでキャパシタＣ９１に保持し、保持された電圧によりトランジスタＳＷＤ９１にトランジスタＳＷ９４に流れる電流と同じ電流値の電流を流す。

なお、図６に示すカレントミラー構造のＤＣＣ回路ＤＣを用いた場合にも、ダミーＤＣＣ回路ＤＣｄは、ＤＣＣ回路ＤＣと同一の回路構成を備えることが好ましい。すなわち、ダミーＤＣＣ回路ＤＣｄは、図６に括弧書きで示すように、第３ダミートランジスタとしてのトランジスタＳＷ９４ｄと、基準電流信号ラインＳＣＬｊに接続された入力端子（ソース電極）、およびトランジスタＳＷ９４ｄのゲート電極に接続された出力端子（ドレイン電極）を有する第２ダミートランジスタ（ダミー基準電流用トランジスタ）としてのトランジスタＳＷ９１ｄと、トランジスタＳＷ９４ｄのゲート電極と接続されたゲート電極、および共通の電源ラインＶＳＳに接続されていると共にトランジスタＳＷ９４ｄの入力端子（ソース電極）と接続されている入力端子（ソース電極）を有する第４ダミートランジスタ（ダミー電流記憶用トランジスタ）としてのトランジスタＳＷ９２ｄ、トランジスタＳＷ９３ｄ・ＳＷＤ９１と、トランジスタＳＷ９４ｄのゲート電極と入力端子（ソース電極）との間に接続されたダミーキャパシタとしてのキャパシタＣ９１ｄとを備え、トランジスタＳＷＤ９１ｄのゲート電極の電位がタイミング回路３３によって制御されるようになっている。

このＤＣＣ回路ＤＣの電流記憶動作は、前記のカレントコピア構造と異なるが、デジタルデータ出力ラインＤｊや電流記憶信号ラインＭＳｊなどから入力する信号に対して、出力ラインＩｏｕｔｊから得られる出力結果はカレントコピア構造と同じである。したがって、ここでは、より詳細な動作についての説明を省略する。

ただし、画素回路Ａｉｊの構成と同様に、出力電流の精度はカレントコピア構造の方がよいと指摘されているため、本実施形態においては、より好ましいカレントコピア構造をＤＣＣ回路ＤＣに用いた例について説明を行う。

また、図１において、それぞれのＤＣＣ回路ＤＣを構成するトランジスタＳＷ１〜ＳＷ３，ＳＷＤ１は、対応するトランジスタ同士でゲート長やゲート幅などが統一されていることが望ましい。

これは、すべてのＤＣＣ回路ＤＣにおいて、電流記憶および電流出力の特性を一致させることができるためである。また、このような構成とすることで、あるＤＣＣ回路ＤＣの電流記憶動作を行っている時の基準電流信号ラインＳＣＬの電位を、他のＤＣＣ回路ＤＣの電流記憶動作を行っている時の基準電流信号ラインＳＣＬの電位に近づけることができ、その結果、トランジスタＳＷ２のソース−ドレイン間電圧を小さく抑えることができる。

同様にして、ダミーＤＣＣ回路ＤＣｄにおいても、これを構成するトランジスタＳＷ１ｄ〜ＳＷ３ｄ，ＳＷＤ１ｄは、それぞれトランジスタＳＷ１〜ＳＷ３，ＳＷＤ１と同等の構成とすることが望ましい。特に、電流記憶用かつ電流出力用のトランジスタであるトランジスタＳＷＤ１とトランジスタＳＷＤ１ｄ、電流記憶用かつ電流出力用のトランジスタのゲート電位を保持するためのトランジスタであるトランジスタＳＷ２とトランジスタＳＷ２ｄは、同等の構成とすることが好ましい。

さらに、図６に示すカレントミラー型のＤＣＣ回路を用いた場合においても、同様に疑似信号出力回路であるダミーＤＣＣ回路の構成は、通常のＤＣＣ回路と同等の構成とすることが望ましい。特に、ダミーＤＣＣ回路ＤＣｄにおける電流出力用のトランジスタのゲート電位を保持するためのトランジスタＳＷ９１、および電流記憶用のトランジスタＳＷ９４は、通常のＤＣＣ回路ＤＣにおける電流出力用のトランジスタのゲート電位を保持するためのトランジスタＳＷ９１ｄ、および電流記憶用のトランジスタＳＷ９４ｄとそれぞれ同等の構成とすることが好ましい。

続いて、それぞれのＤＣＣ回路ＤＣおよびダミーＤＣＣ回路ＤＣｄが、どのようなタイミングで電流記憶を行うか説明する。

本実施の形態において、ＤＣＣ回路ＤＣは、画素回路に電流を出力していない期間のみ、リフレッシュが可能である。前記の時間分割階調表示方式の駆動回路では、どのような画像信号が入力されたとしても、ブランキング走査期間のみ、どのＤＣＣ回路でも出力をしない。画素回路に電流を出力していない期間は、このブランキング走査期間に相当し、この期間においてＤＣＣ回路ＤＣのリフレッシュが可能である。したがって、ＤＣＣ回路でのリフレッシュ動作は断続的に行われるため、基準電流信号ラインＳＣＬからいずれかのＤＣＣ回路ＤＣへ電流が流れる期間は、例えば８個の指示データを用いる場合には、全期間の１／８の時間を占める、ブランキング走査が行われる期間（ブランキング走査期間）のみである。

上記のように、ブランキング走査期間に同期して、順次、ＤＣＣ回路ＤＣのリフレッシュ動作を行う駆動方法は以下のようになる。

セレクタ信号ＳＥＬは、ブランキング走査期間を示す信号である。言い換えると、セレクタ信号ＳＥＬは、Ｈｉｇｈレベルとなる期間がブランキング走査期間と同期されている。これによって、タイミング回路ＴＧにより、シフトレジスタ３１で指定されたＤＣＣ回路ＤＣｊにのみ、電流記憶制御パルスＭＳｊを送信し、そのＤＣＣ回路ＤＣｊにリフレッシュ動作をさせるようにＤＣＣ回路ＤＣを制御することが可能となる。反面、タイミング回路ＴＧは、ブランキング走査期間以外の走査期間（非ブランキング走査期間）では、ＤＣＣ回路ＤＣのいずれも電流記憶の動作を行わないようにＤＣＣ回路ＤＣを制御する。したがって、セレクタ信号がＬｏｗレベルとなる期間、すなわち非ブランキング走査期間では、基準電流信号ラインＳＣＬからいずれのＤＣＣ回路ＤＣにも電流を流すことがない。しかし、この非ブランキング走査期間では、前記のような論理回路のタイミング回路ＴＧｄから電流記憶制御パルス、すなわちリフレッシュ信号がダミーＤＣＣ回路ＤＣｄに送信される。したがって、ダミーＤＣＣ回路ＤＣｄにおいて電流記憶が可能な状態となるため、常時、いずれかのＤＣＣ回路ＤＣもしくはダミーＤＣＣ回路Ｄｃｄが排他的に動作し、いずれか１つのＤＣＣ回路（ＤＣＣ回路ＤＣおよびダミーＤＣＣ回路Ｄｃｄのうちのいずれか１つ）に基準電流信号ラインＳＣＬから電流が流れる状態とすることが可能となる。

また、ダミーＤＣＣ回路ＤＣｄは、信号を出力する必要はないため、本来、トランジスタＳＷ３ｄは不要である。しかし、基準電流信号ラインＳＣＬの電位をなるべく一定にするには、電流を流す経路の負荷を揃えることが望ましいため、本実施の形態のダミーＤＣＣ回路ＤＣｄにおいては、トランジスタＳＷ３ｄを設置し、ＤＣＣ回路ＤＣと同一の回路構成としている。ただし、ダミーＤＣＣ回路ＤＣｄが信号を出力しないように制御しておく必要があるため、トランジスタＳＷ３ｄのゲート電位は常にＬｏｗレベルとしておくことが必要である。トランジスタＳＷ３ｄのゲート電位を常にＬｏｗレベルとしておく方法としては、例えば、デジタルデータ出力ラインＤｄを電源ラインＶＳＳに接続することによって、トランジスタＳＷ３ｄの動作を禁止する（トランジスタＳＷ３ｄをオフ状態とする）方法がある。

図７（ａ）〜図７（ｃ）は、上記のブランキング走査期間を設けた駆動方法における、電流値書き込み（リフレッシュ）、画素へのデータ送信それぞれのタイミングにおけるＤＣＣ回路ＤＣとダミーＤＣＣ回路ＤＣｄの動作を示している。なお、ダミーＤＣＣ回路ＤＣｄでは、トランジスタＳＷ３ｄのゲートおよび出力端子は、電源ラインＶＳＳに接続している。これにより、ダミーＤＣＣ回路ＤＣｄの出力動作が禁止されている。

まず、図７（ａ）の状態は、あるブランキング走査期間、すなわちシフトレジスタ３１から供給される電流記憶制御パルスにしたがって、ＤＣＣ回路ＤＣをリフレッシュする時の状態である。この状態では、各ＤＣＣ回路ＤＣには、基準電流源６から基準電流信号ラインＳＣＬを通じて基準電流Ｉｓｔｄが供給される。また、ブランキング走査期間であるため、ラインラッチ２３の出力すなわちデジタルデータ出力ラインＤｊの電位がすべてＬｏｗとなり、ＤＣＣ回路ＤＣのトランジスタＳＷ３が非導通状態となる。このため、データラインＳにはＤＣＣ回路ＤＣより一切電流が出力されない。

電圧／電流変換回路２４は、ブランキング走査期間となる度にこのような状態となる。シフトレジスタ３１から電流記憶信号ラインＭＳを介して各ＤＣＣ回路ＤＣに順次、Ｈｉｇｈレベルの電流記憶制御パルスが出力されると、基準電流Ｉｓｔｄの電流値が各々のＤＣＣ回路ＤＣのキャパシタＣ１に記憶される。これにより、複数のＤＣＣ回路ＤＣで同時にトランジスタＳＷ１，ＳＷ２が導通状態となることはない。図７（ａ）は、ＤＣＣ回路ＤＣ１にＨｉｇｈレベルの電流記憶制御パルスが与えられた状態を示している。

また、どのブランキング走査期間においても、タイミング回路ＴＧｄからはＬｏｗレベルの信号が出力されるため、ＤＣＣ回路ＤＣのいずれかと、ダミーＤＣＣ回路ＤＣｄとが同時に、リフレッシュされることはない。したがって、ブランキング走査期間では、ダミーＤＣＣ回路ＤＣｄのリフレッシュ動作は禁止される。

このような状態において、複数のＤＣＣ回路ＤＣおよびダミーＤＣＣ回路ＤＣｄのいずれか１つに所定の基準電流Ｉｓｔｄを流していることで、基準電流信号ラインＳＣＬの電位がトランジスタＳＷ１のゲート電位に近い電位となっている。また、複数のＤＣＣ回路ＤＣおよびダミーＤＣＣ回路ＤＣｄの間で、各ＤＣＣ回路（ＤＣまたはＤｃｄ）を構成するトランジスタの動作特性がなるべく一致するように、各ＤＣＣ回路（ＤＣまたはＤｃｄ）を構成するトランジスタの仕様を統一している。これによって、基準電流信号ラインＳＣＬの電位は、複数のＤＣＣ回路ＤＣおよびダミーＤＣＣ回路ＤＣｄのいずれにおけるＳＷ１のゲート電位と比較しても非常に近い値となっている。したがって、各ＤＣＣ回路ＤＣのトランジスタＳＷ２のソース−ドレイン間電圧は非常に小さい値となるため、トランジスタＳＷ２における漏れ電流の発生を小さく抑えることができる。

図７（ｂ）の状態は、ブランキング信号以外の信号、すなわち画像データが画素回路Ａｉｊへ送信される期間（非ブランキング走査期間）の状態である。この状態では、ラインラッチ２３に転送されたデジタル画像データにしたがって、それぞれ対応するデジタルデータ出力ラインＤｊの電位を“Ｈｉｇｈ”もしくは“Ｌｏｗ”にする。これにより、デジタルデータ出力ラインＤｊの電位に応じて、電気光学素子が発光状態となる基準電流Ｉｓｔｄが各データラインＳに出力されるか、あるいは、各データラインＳに電流が出力されず、それゆえ電気光学素子が非発光状態となるオフ電流Ｉｏｆｆが画素回路Ａｉｊに記憶される。すなわち、デジタルデータ出力ラインＤｊの電位が“Ｈｉｇｈ”のときには各データラインＳに基準電流Ｉｓｔｄが出力される一方、デジタルデータ出力ラインＤｊの電位が“Ｌｏｗ”のときには各データラインＳに基準電流Ｉｓｔｄが出力されず、オフ電流Ｉｏｆｆが画素回路Ａｉｊに記憶される。

この非ブランキング走査期間では、セレクタ信号ＳＥＬがＬｏｗレベルであるため、ＤＣＣ回路ＤＣのいずれもリフレッシュ動作は禁止されている。しかし、電流記憶信号ラインＭＳｄには、タイミング回路ＴＧｄを介してＨｉｇｈレベルの信号が印加される。そのため、非ブランキング走査期間では、どのようなタイミングにおいても、ダミーＤＣＣ回路ＤＣｄは、リフレッシュされることになる。

図７（ｃ）の状態は、図７（ｂ）と同じく、画素回路Ａｉｊへ画像データを送信する非ブランキング走査期間の状態である。ここで、それぞれのＤＣＣ回路ＤＣにおいて、トランジスタＳＷ２のソース−ドレイン間電圧Ｖｓｄは、それぞれのＤＣＣ回路ＤＣにおけるキャパシタＣ１と基準電流信号ラインＳＣＬとの電位差である。

ここでは、ダミーＤＣＣ回路ＤＣｄにより所定の基準電流Ｉｓｔｄを基準電流信号ラインＳＣＬに流していることで、基準電流信号ラインＳＣＬの電位がトランジスタＳＷ１ｄのゲート電位に近い電位となっている。また、ダミーＤＣＣ回路ＤＣｄを構成するトランジスタも、各ＤＣＣ回路ＤＣを構成するトランジスタと同等の構成としている。これにより、基準電流信号ラインＳＣＬの電位は、どのＤＣＣ回路ＤＣにおけるトランジスタＳＷ１のゲート電位にも非常に近い値となっている。したがって、各ＤＣＣ回路ＤＣのトランジスタＳＷ２のソース−ドレイン間電圧は非常に小さい値となるため、トランジスタＳＷ２における漏れ電流の発生を小さく抑えることができる。

上記駆動方式を用いた表示装置において、例えば表示品位がＱＣＩＦ（Quarter Common Intermediate Format）クラス（データライン１７６本×走査ライン２２０本）、指示データの分割数を８、各指示データの重みをビット番号１，２，３，４，５，６，７，Ｂ（Ｂはブランキング信号であり、重み０のビットに相当する）に対して１：２：４：７：１４：１４：２１：０の重みの比を有する８個の指示データを用いるとする。このときの図１に示す電圧／電流変換回路２４を備える表示装置の駆動タイミングチャートを図８に示す。

図８において、縦軸の単位時間と占有時間は、それぞれ１フィールドとそのサブフィールドとする。１フィールド期間は、１フレーム期間を走査ライン数で割ったものであり、その１フレーム期間を指示データ数で割ったものが１サブフレーム期間となる。したがって、本実施の形態にて示す駆動回路の駆動タイミングでは、１フィールドは８サブフィールドからなる。なお、それぞれのサブフィールドが、各指示データのビット番号１，２，３，４，５，６，７，Ｂのいずれか１つのビットを担当する。各サブフィールドでは、それに対応するビット番号のビットのデータを電圧／電流変換回路２４が画素回路に送信する。

なお、上記表示装置におけるＤＣＣ回路のリフレッシュ動作や画素回路の書き込みのための動作は、本件出願人が先に出願した特願２００３−２０９３３１に詳細な説明があるが、ここでも詳しく説明する。

図８において、横軸は時間を示し、縦軸の単位時間と占有時間とは、図５に示した単位時間と占有期間と同じ意味を示している。また、縦軸の指示データは、それぞれの占有期間で選択されている走査ラインＧへ与えられる指示データを示す。また、縦軸のラインラッチ出力は、データラッチ２２の出力がラインラッチ２３に転送されて、ラインラッチ２３の出力として電圧／電流変換回路２４に与えられる状態を示す。また、縦軸の出力ラインは、ラインラッチ出力にしたがって、ＤＣＣ回路ＤＣから出力ラインＩｏｕｔ１〜Ｉｏｕｔ１７６へ出力される電流の状態を示し、縦軸のシフトレジスタ出力は、ＤＣＣ回路ＤＣのリフレッシュを指示するための、電流記憶信号ラインＭＳ１〜ＭＳ１７６に出力される電流記憶制御パルスの状態が示されている。

図８において、いずれの占有期間“１”〜“７”においても、画像データによって高電位あるいは低電位のどちらかがラインラッチ出力に現れるが、占有期間“８”における指示データＢに対してはブランキング走査が行われるため、ラインラッチ出力はすべて低電位である。したがって、占有時間“１”〜“７”においては出力ラインＩｏｕｔ１〜Ｉｏｕｔ１７６に、ＤＣＣ回路ＤＣから発光信号、もしくは非発光信号のいずれかが出力される状態にあるが、占有期間“８”においてはいずれも出力ラインＩｏｕｔ１〜Ｉｏｕｔ１７６にはＤＣＣ回路ＤＣから非発光信号が出力される状態にある。

上記の駆動方法を用いる表示装置は、２２０本の走査ラインＧ１〜Ｇ２２０と、１７６個のＤＣＣＤＣ１〜ＤＣ１７６とを有している。このため、タイミング回路３２からは、ＤＣＣ回路ＤＣに与えられる電流記憶制御パルスを、単位時間“１”〜“１７６”の占有期間“８”に同期して、１個ずつ順次ＤＣＣ回路ＤＣがリフレッシュされるようなタイミングで出力することで、１７６個すべてのＤＣＣ回路ＤＣを１フレーム期間でリフレッシュすることができる。また、残りの単位時間“１７７”〜“２２０”ではＤＣＣ回路ＤＣをリフレッシュせず、１フレーム期間終了後、再び単位時間“１”の占有期間“８”から電流記憶信号ラインＭＳ１への電流記憶制御パルスの送信を開始する。

このように、本実施形態の駆動方法を用いてＤＣＣ回路ＤＣを１フレーム期間の間にリフレッシュと画像データ信号の出力とを連続して行う場合、走査ライン数がＤＣＣ回路ＤＣの個数（データライン数）より多い表示装置においては、次のようにリフレッシュが行なわれる。つまり、ブランキング走査の度に１個ずつＤＣＣ回路ＤＣを順次リフレッシュするタイミングをシフトレジスタ３１で生成し、各ＤＣＣ回路ＤＣへ送信することによって、データラインＳの１本当たりに接続されるＤＣＣ回路ＤＣが１個の構成においても、１フレーム期間にすべてのＤＣＣ回路ＤＣをリフレッシュすることができる。

ＤＣＣ回路ＤＣの個数をｂとすると、上記のｂ＝１の場合、走査ラインの本数よりデータラインの本数が少ない構成では１フレーム期間内で、逆にデータラインの本数が多い構成では複数フレーム期間に亘って、ＤＣＣ回路ＤＣの電流値を再設定する手段を採る必要がある。したがって、例えば駆動回路の設計上、電流値の保持期間が１フレーム期間に対して十分に長く確保できないとすると、ｂ＝１の構成の実施が困難になる。ただし、ＤＣＣ回路ＤＣとその電流値を再設定するタイミング信号を生成する回路は１対１で対応する規模でよい。したがって、ＤＣＣ回路ＤＣの電流値を保持する期間が十分に長い場合、ｂ＝１の場合を適用することで、ＤＣＣ回路ＤＣの電流値を再設定するための回路は比較的小さな規模で本発明を実施することができる。

また、例えば、上記の駆動方法を用いた表示装置の表示品位がＶＧＡ（６４０（データライン数）×４８０（走査ライン数））であり、フレーム周波数が６０Ｈｚである場合、上記の８ビットの指示データを用いた時間分割表示方式で駆動させる。この場合、１Ｈの期間はおよそ１／（６０×４８０×８）＝４．３μ秒程度になる。

この１水平走査期間のすべてあるいは一部を用いてある走査ラインＧを選択し、データドライバ回路５から画像データ信号を画素回路Ａｉｊへ書き込むため、ＶＧＡクラスの表示装置に上記の駆動方法を用いた場合、ある指示データをＤＣＣ回路ＤＣから出力する時間は少なくとも４．３マイクロ秒以内でなければならない。したがって、ブランキング走査期間も４．３マイクロ秒以内に制限される。

ここで、データライン数（ｎ）はＶＧＡクラスの表示装置のために６４０を想定しており、ＤＣＣ回路ＤＣも同数必要とする。しかし、前述の通り、１フレーム期間においてブランキング走査の回数は走査ライン数（ｍ）４８０本と同数しかない。

１水平走査期間の時間ＨとＤＣＣのリフレッシュに必要な時間Ｔとを比較すると、時間Ｈの方が長く（Ｈ＞ＴかつＨ≧ｂＴ）、少なくとも２つのＤＣＣ回路ＤＣがあれば十分リフレッシュが可能である。よって、タイミング回路３２の出力タイミングを調整し、ブランキング走査の度にＤＣＣ回路ＤＣをｂ（ｂは２以上の整数）個（ここでは、ｂ＝２）ずつ順次リフレッシュすることで、１フレーム期間全体では４８０（ｍ）×２（ｂ）＝９６０（≧ｎ）個までのＤＣＣ回路ＤＣをリフレッシュできる。これにより、ｍ≧ｎ／ｂの関係が成り立つことがわかる。

次に、本発明における効果を説明するために必要となる、ＤＣＣ回路ＤＣおよびダミーＤＣＣ回路ＤＣｄのリフレッシュ動作と、基準電流信号ラインＳＣＬとに関して説明する。

図８において、横軸は時間を示し、縦軸の指示データは、それぞれのサブフィールドで選択されている走査ラインＧへ与えられる指示データを示す。縦軸のラインラッチ出力は、データラッチ２２の出力がラインラッチ２３に転送されて、ラインラッチ２３の出力として電圧／電流変換回路２４に与えられる状態を示す。縦軸の出力ラインは、ラインラッチ出力にしたがって、ＤＣＣ回路ＤＣから出力ラインＩｏｕｔ１〜Ｉｏｕｔ１７６へ出力される電流の状態を示す。

さらに、シフトレジスタ３１の出力信号とセレクタ信号ＳＥＬとの論理合成によって、ＤＣＣ回路ＤＣのリフレッシュを指示するための、電流記憶信号ラインＭＳ１〜ＭＳ１７６に出力される電流記憶制御信号ＭＳ１〜ＭＳ１７６の状態が示されている。なお、上記駆動回路において、例えば前記のタイミング回路ＴＧをＡＮＤ回路とすることで、シフトレジスタ３１の出力信号とセレクタ信号ＳＥＬとの論理積演算により図８における電流記憶信号ＭＳ１〜ＭＳ１７６が生成される。

一方、前記のタイミング回路ＴＧｄは、例えばＮＯＴ回路とする。これにより、セレクタ信号ＳＥＬの否定演算により図８におけるダミーＤＣＣ回路ＤＣｄのリフレッシュ（電流記憶）を指示する電流記憶制御パルスＭＳｄが生成される。

図８において、いずれのサブフィールド“１”〜“７”においても、画像データによってＨｉｇｈレベルあるいはＬｏｗレベルのどちらかの電位がラインラッチ２３の出力に現れる。一方、サブフィールド“８”における指示データＢに対してはブランキング走査が行われるため、ラインラッチ２３の出力電圧はすべてＬｏｗレベルとなる。したがって、サブフィールド“１”〜“７”においては、画像データに応じて発光信号および非発光信号のいずれかがＤＣＣ回路ＤＣから出力ラインＩｏｕｔ１〜Ｉｏｕｔ１７６に出力される状態にあるが、サブフィールド“８”においては、画像データに係わらず常に非発光信号がＤＣＣ回路ＤＣから出力ラインＩｏｕｔ１〜Ｉｏｕｔ１７６に出力される状態にある。

上記の駆動方法を用いる表示装置は、２２０本の走査ラインＧ１〜Ｇ２２０と、１７６個のＤＣＣＤＣ１〜ＤＣ１７６とを有している。このため、シフトレジスタ３１の出力とセレクタ信号ＳＥＬとを図８のように設定することによって、ＤＣＣ回路ＤＣに与えられる電流記憶制御パルスを、フィールド“１”〜“１７６”のサブフィールド“８”に同期して、１個ずつ順次、ＤＣＣ回路ＤＣがリフレッシュされるようなタイミングで出力することで、１７６個すべてのＤＣＣ回路ＤＣを１フレーム期間でリフレッシュすることができる。また、残りのフィールド“１７７”〜“２２０”ではＤＣＣ回路ＤＣをリフレッシュせず、１フレーム期間終了後、再びフィールド“１”のサブフィールド“８”から電流記憶信号ラインＭＳ１への電流記憶制御パルスの送信を開始する。

また、サブフィールド“１”〜“７”においては、いずれのフィールドにおいても、電流記憶信号ラインＭＳ１〜ＭＳ１７６に出力される電流記憶制御信号（リフレッシュ信号）ＭＳ１〜ＭＳ１７６がＬｏｗレベルとなるが、電流記憶信号ラインＭＳｄに出力される電流記憶制御信号は常にＨｉｇｈレベルとなる。この期間では、ダミーＤＣＣ回路ＤＣｄのみがリフレッシュされる。したがって、非ブランキング走査期間、すなわちＤＣＣ回路ＤＣのいずれにおいてもリフレッシュが行われない期間においても、基準電流信号ラインＳＣＬに所定の基準電流Ｉｓｔｄを流すことができる。

さらに、ダミーＤＣＣ回路ＤＣｄは、その構成要素であるトランジスタの仕様をＤＣＣ回路ＤＣを構成するトランジスタと同等にすることによって、ＤＣＣ回路ＤＣに基準電流を流すための基準電流信号ラインの電位を一定にすることが可能となる。実際にはトランジスタの特性のばらつきにより、ダミーＤＣＣ回路ＤＣｄの特性とＤＣＣ回路ＤＣの特性とを完全に等しくすることは困難であるため、基準電流信号ラインの電位を完全に一定にすることは困難である。しかしながら、基準電流信号線ＳＣＬの電位を他のＤＣＣ回路ＤＣのリフレッシュ動作時に近づけることができる。したがって、ＤＣＣ回路ＤＣのいずれの回路においても、電流記憶および電流出力用のトランジスタＳＷＤ１のゲート電位を保持するキャパシタＣ１からの電荷の流出を低く抑えることが可能となる。したがって、ＤＣＣ回路ＤＣのリフレッシュ期間内での電流値の変動を低く抑えることが期待できる。

また、このようにキャパシタＣ１からの電荷の流出を低く抑えることが可能となれば、リフレッシュ期間の長さを短くすることなく（同じリフレッシュ期間の長さのままで）、キャパシタＣ１のキャパシタンスを小さくすることができる。そのため、回路の小型化が期待できる。また、キャパシタＣ１に電荷量を保持できる期間が延びることで、キャパシタＣ１のキャパシタンスを大きくすることなく（同じ回路構成のままで）相対的にリフレッシュ期間を延長することができるという効果がある。したがって、リフレッシュ動作の制御を行う回路の動作周波数を低減することが可能となり、駆動回路の消費電力を低減する効果が期待できる。

〔実施の形態２〕
本発明の他の実施の形態について図２および図９に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記実施の形態１にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。

本実施形態では、電気光学素子の表示状態を１フレーム期間でＭ回（Ｍは１以上の整数）変化させ、上記のＤＣＣ回路ＤＣからの電流出力で各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかに設定することで、Ｎ階調表示（Ｎ≦Ｒ^M）を行う表示装置のうち、Ｍ＝１となる表示装置、すなわち一般的なアナログ駆動方式において前記の駆動方法を用いた表示装置の構成例を示す。

本実施形態の表示装置は、基本的には、図２に示す実施の形態１の表示装置と同じ構成であるが、１ビットの電流出力を行う電圧／電流変換回路を含むデータドライバ回路５に代えて、ｋビット（ｋ＞１；２^ｋ＝Ｒ）の電流出力を行うことが可能な複数のＤＣＣ回路を含むデータドライバ回路８を備えている。具体的には、本実施形態の表示装置は、図２に括弧書きで示すように、実施の形態１の表示装置と比べ、個々の電気光学素子をＲ個の異なる階調で表示するアナログ駆動が可能となるように、基準電流源６に代えて、Ｒ個の異なる電流を出力する構成の基準電流源９（Ｒ個の電流源）を備え、データドライバ回路５に代えて、各出力段（ＤＣＣ回路）がＲ個の異なる電流値を出力できる構成のデータドライバ回路８を備えている点が異なる。データドライバ回路８は、図４に括弧書きで示すように、データラッチ２２に代えてデータラッチ７２を備え、ラインラッチ２３に代えてラインラッチ７３を備え、電圧／電流変換回路２４に代えて電圧／電流変換回路７４を備えている以外は、データドライバ回路５と同一の構成を備えている。

電圧／電流変換回路７４は、例えば、ある基準電流Ｉｓｔｄを記憶する、１ビットのＤＣＣ回路ＤＣの出力と、基準電流をＩｓｔｄの２倍、４倍、８倍…、２^ｋ-1倍とした（Ｒ−１）個のＤＣＣ回路の出力とを組み合わせることで、全体として異なるＲ個の電流値を出力できる。仮に、ｋ＝６（すなわち６ビット）とした場合は、出力は２^６＝６４通りが得られる。また、この場合、それぞれの電流値を記憶したｎビット目のＤＣＣ回路ＤＣの出力を決定するデジタル画像データは、ビットごとのデータラッチ７２およびラインラッチ７３より供給される。したがって、６ビットの電流出力を得る構成のデータドライバ回路８は、図２におけるデータドライバ回路５を、６ビットのデジタル画像データを入力し、６ビットそれぞれのデータラッチ７２、ラインラッチ７３および電圧／電流変換回路７４を有し、それぞれの出力を１つにまとめる回路に変更したものである。

このような回路構成をとる本実施形態として、電圧／電流変換回路７４の構成例を図１４に示す。図１４に示す電圧／電流変換回路７４は、実施の形態１にて示した１ビットの電流出力を得る構成の電圧／電流変換回路２４を基に、上記の６ビットの電流出力が得られるようにラインラッチ、ＤＣＣ回路などの構成、接続数を変更したものである。電圧／電流変換回路７４は、１つのデータラインＳｊ（ｊは１〜ｎの整数の何れか）ごとに、基準電流Ｉｓｔｄ１を流す基準電流線Ｉｓｔｄ１に接続されたＤＣＣ回路ＤＣｊ１、基準電流Ｉｓｔｄ２（Ｉｓｔｄ２＝２×Ｉｓｔｄ１）を流す基準電流線Ｉｓｔｄ２に接続されたＤＣＣ回路ＤＣｊ２、基準電流Ｉｓｔｄ３（Ｉｓｔｄ３＝４×Ｉｓｔｄ１）を流す基準電流線Ｉｓｔｄ３に接続されたＤＣＣ回路ＤＣｊ３、基準電流Ｉｓｔｄ４（Ｉｓｔｄ４＝８×Ｉｓｔｄ１）を流す基準電流線Ｉｓｔｄ４に接続されたＤＣＣ回路ＤＣｊ４、基準電流Ｉｓｔｄ５（Ｉｓｔｄ５＝１６×Ｉｓｔｄ１）を流す基準電流線Ｉｓｔｄ５に接続されたＤＣＣ回路ＤＣｊ５、基準電流Ｉｓｔｄ６（Ｉｓｔｄ６＝３２×Ｉｓｔｄ１）を流す基準電流線Ｉｓｔｄ６に接続されたＤＣＣ回路ＤＣｊ６の６つのＤＣＣ回路を備えている。

図１４の回路構成において、ある１つの基準電流線Ｉｓｔｄｐ（ｐは１〜６の整数の何れか）に接続されているｎ個のＤＣＣ回路ＤＣ１ｐ、ＤＣ２ｐ、・・・、ＤＣｎｐのみに着目すれば、基本的な動作は図１の回路構成の場合と同じ動作を行う。例えば、基準電流線Ｉｓｔｄ１に接続されるＤＣＣ回路ＤＣ１１、ＤＣ２１、・・・、ＤＣｎ１では、所定期間（ブランキング走査期間）内にタイミング回路ＴＧ１〜ＴＧｎにより少なくとも１つのＤＣＣ回路に基準電流Ｉｓｔｄ１が流れて電流値の設定が行われる。また、前記電流値の設定が行われていない期間の少なくとも一部に、ダミーＤＣＣ回路用タイミング回路ＴＧｄ１よりＤＣＣ回路ＤＣｄ１に基準電流線Ｉｓｔｄ１より基準電流線Ｉｓｔｄ１が流れるように制御されている。同様にして、基準電流線Ｉｓｔｄ２〜Ｉｓｔｄ６までに接続されているそれぞれのＤＣＣ回路ＤＣ１２〜ＤＣ１６、ＤＣ２２〜ＤＣ２６、・・・、ＤＣｎ２〜ＤＣｎ６においても、電流値の設定が行われ、前記電流値の設定が行われていない期間の少なくとも一部に、ダミーＤＣＣ回路用タイミング回路ＴＧｄ２〜ＴＧｄ６よりＤＣＣ回路ＤＣｄ２〜ＤＣｄ６に基準電流線Ｉｓｔｄ１より基準電流線Ｉｓｔｄ１が流れる。次に、電流信号をデータラインＳ１〜Ｓｎへ出力する際には、それぞれの電流値（基準電流Ｉｓｔｄ１〜Ｉｓｔｄ６）をどのように組み合わせるかを決定するため、６ビットの出力に対応したラインラッチ７３より、各ビットに対応する６種類の電流（基準電流Ｉｓｔｄ１〜Ｉｓｔｄ６）を各々出力するかどうかを示す信号がデジタルデータ出力ラインＤ１１〜Ｄｎ６のそれぞれに出力される。これによって、例えば、データラインＳ１に出力される電流値は、デジタルデータ出力ラインＤ１１〜Ｄ１６の信号によって決定され、デジタルデータ出力ラインＤ１１〜Ｄ１６のすべてによって電流値を出力するように指示された場合にはＩｏｕｔ１１＋Ｉｏｕｔ１２＋Ｉｏｕｔ１３＋Ｉｏｕｔ１４＋Ｉｏｕｔ１５＋Ｉｏｕｔ１６、デジタルデータ出力ラインＤ１１とＤ１６のみが電流値を出力するように指示した場合にはＩｏｕｔ１１＋Ｉｏｕｔ１６となる。このように、ラインラッチ７３からの指示によって、各ＤＣＣ回路からの出力の組み合わせによって、２^６通りの電流値を各データラインＳｊ（ｊは１〜ｎの整数の何れか）に出力することができる。なお、図１４に示すように、ＤＣＣ回路ＤＣ１１〜ＤＣｎ６の回路構成は、電圧／電流変換回路２４のＤＣＣ回路ＤＣ１〜ＤＣｎの回路構成と同一であり、ダミーＤＣＣ回路ＤＣｄ１〜ＤＣｄ６の回路構成は、電圧／電流変換回路２４のＤＣＣ回路ＤＣｄの回路構成と同一である。

また、上記表示装置は、上記の特徴を備えているならば、電圧／電流変換回路およびその周辺回路がどのような構成であっても構わない。例えば、図１０および図１１に示した、特許文献１（特開２００３−１９５８１２公報）にて開示された回路構成であっても構わない。本実施の形態においては、上記ｋ＝６の場合の電圧／電流変換回路の組み合わせを行った回路を用いることとする。

また、本実施形態のアナログ駆動方式は、ある走査ラインＧｉを選択している時間である１水平走査期間を分割し、前半をブランキング走査期間、すなわちデータラインＳとデータドライバ回路５の出力トランジスタとを非導通状態としてＤＣＣ回路ＤＣのリフレッシュに充てる期間とし、後半を画素回路Ａｉｊへの画像データ信号を出力する期間としている。すなわち、本来、アナログ駆動方式では、１フレーム期間には画像データ信号を送信する１回しか走査が行われないことに対し、本実施形態では、その画像データ信号の走査期間を２分割し、ブランキング信号と画像データ信号とを連続して送信することで、連続する２回の走査が行われているのと同じ状態とする。なお、ブランキング走査期間と通常の走査期間は、どちらが先であっても構わないが、本実施の形態では前半をブランキング走査期間とする。また、ここで、ブランキング信号を送信するとは、前記信号出力回路より信号の出力を停止することを指すものとする。

上記駆動方式を用いた表示装置において、例えば表示品位がＱＣＩＦクラス（データライン１７６×走査ライン２２０）の表示パネルを駆動させたときの駆動タイミングチャートを図９に示す。

図９において、それぞれのビットに対応するラインラッチ２３から、デジタル画像データＤ１〜Ｄ１７６が出力され、電圧／電流変換部７４を経て、６ビットのアナログ電流信号となって画素回路へと送信される。このとき、通常はある１つの水平期間（１Ｈ）はすべてこのアナログ電流信号の送信に使われる。しかし、図９においては、１Ｈの前半はデジタル画像データを必ずＬｏｗレベルとするように制御されている。したがって、いずれの１Ｈ期間においても、その前半では電圧／電流変換部７４の出力はｏｆｆであり、リフレッシュ動作が可能な状態となっている。この期間を利用して、電流記憶信号ラインＭＳｊに順次リフレッシュパルスを送信することで、各ＤＣＣ回路ＤＣのリフレッシュが可能となる。ただし、上記の通り、本実施形態において、ある１本のデータラインＳｊに電流信号を出力するＤＣＣ回路ＤＣｊは、異なる電流を記憶する６個のＤＣＣ回路から成っており、それぞれは異なる基準電流信号ライン（流れる基準電流の電流値が異なる）に接続されている。これにより、ＤＣＣ回路ＤＣｊを構成する６個のＤＣＣ回路ＤＣはまとめてリフレッシュを行うことが可能である。したがって、ある電流記憶信号ＭＳｊは、ｊ列目に相当するデータラインＳｊに接続されたＤＣＣ回路ＤＣｊを構成する複数のＤＣＣ回路の全てに送信されることが実施の形態１とは異なる。

また、上記１Ｈ期間の前半にて、後半に選択するラインとは異なる走査ラインを選択し、非発光信号を送信することによって、ブランキング信号を画素回路に送信することが可能である。このようにして、実質２回の走査を１フレーム期間で行うことで、アナログ駆動方式においてもブランキング走査を設けることが可能である。

このブランキング走査期間にてＤＣＣ回路ＤＣｊのリフレッシュを行うことで、従来例の回路構成とは異なり、１データライン当たりに２組のＤＣＣ回路ＤＣｊを接続し、フレーム期間などに同期して交互に電流信号の出力とリフレッシュとを行う必要がなくなり、１データラインあたりには１組の（６ビットの電流値を出力するため、ＤＣＣ回路ＤＣｊ自体は６つ）のＤＣＣ回路ＤＣｊで駆動回路を構成することが可能となる。したがって、従来例に比べて回路規模を縮小することが可能となる。

次に、上記１Ｈ期間の後半では、通常の走査と同じく、デジタル画像データを各ＤＣＣ回路ＤＣへと送信し、データラインを介して画素回路に６ビットのアナログ電流信号を送信する。

このとき、各ＤＣＣ回路ＤＣではリフレッシュができないため、電流記憶信号ＭＳｊはいずれもＬｏｗレベルとなる。したがってどのＤＣＣ回路ＤＣでもリフレッシュが禁止されるが、ダミーＤＣＣ回路ＤＣｄへ送信する電流記憶信号ＭＳｄは反対にＨｉｇｈレベルとなるように設定する。したがって、１Ｈ期間の前半はいずれかのＤＣＣ回路ＤＣが、１Ｈ期間の後半はダミーＤＣＣ回路ＤＣｄが必ず動作することとなり、基準電流信号ラインＳＣＬは常時いずれかのＤＣＣ回路ＤＣへと電流を流す状態となる。

このようにして、ブランキング走査期間などを設けたアナログ駆動方式においても、ダミーＤＣＣ回路ＤＣｄを設けることにより、基準電流信号ラインＳＣＬの電位をなるべく一定にし、ＤＣＣ回路のＤＣ電流記憶の精度を向上させる効果を得ることが可能である。したがって、実施の形態１と同様の効果を得ることができる。

以上のように、本発明の一実施形態に係る表示装置の駆動回路（５）は、複数の走査ライン（Ｇ１〜Ｇｍ）と、少なくとも１つのデータライン（Ｓ１〜Ｓｎ）と、電気光学素子（１１）とを含み、前記走査ライン（Ｇ１〜Ｇｍ）と前記データライン（Ｓ１〜Ｓｎ）との交点に応じてマトリクス状に配置された画素回路（Ａｉｊ）とを備えた表示装置において、前記電気光学素子（１１）を発光させるための基準となる発光信号の電流値を保持し、発光のデータにより保持された電流値の前記発光信号を前記データライン（Ｓ１〜Ｓｎ）へ出力する一方、非発光のデータにより前記電気光学素子（１１）を非発光状態とする非発光信号を前記データライン（Ｓ１〜Ｓｎ）へ出力する信号出力回路（ＤＣ１〜ＤＣｎ）を備えた、前記画素回路（Ａｉｊ）を駆動する駆動回路（５）であって、基準となる電流（Ｉｓｔｄ）を流す配線（ＳＣＬ１〜ＳＣＬｎ）は、同じ電流値を保持することを目的とする信号出力回路（ＤＣ１〜ＤＣｎ）で共有され、前記の基準となる電流（Ｉｓｔｄ）を流す配線（ＳＣＬ１〜ＳＣＬｎ）に、前記画素回路（Ａｉｊ）にデータの出力を行わない疑似信号出力回路（ＤＣｄ）を接続し、前記データライン（Ｓ１〜Ｓｎ）に接続された信号出力回路（ＤＣ１〜ＤＣｎ）のいずれにおいても電流値の再設定が行われていない期間において、前記の疑似信号出力回路（ＤＣｄ）にて電流値の再設定の動作を行うことで、常にいずれかの信号出力回路（ＤＣ１〜ＤＣｎ、ＤＣｄ）において、前記の電流値の再設定を行う構成である。

上記構成によれば、前記の信号（発光信号または非発光信号）を出力しない状態において電流値の再設定を行うことができる。また、疑似信号出力回路（ＤＣｄ）は、信号出力を行わない回路であるため、常に電流値の再設定が可能である。したがって、前記の信号出力回路（ＤＣ１〜ＤＣｎ）における電流値の再設定の制御にどのようなタイミングを用いたとしても、疑似信号出力回路（ＤＣｄ）を動作させることで、常に基準となる電流（Ｉｓｔｄ）を流す配線（ＳＣＬ１〜ＳＣＬｎ）から信号出力回路（ＤＣ１〜ＤＣｎ、ＤＣｄ）へと電流を流すことが可能となる。その結果、各信号出力回路（ＤＣ１〜ＤＣｎ）で共有する基準電流信号ライン（ＳＣＬ１〜ＳＣＬｎ）の電位をほぼ一定に保ち、信号出力回路（ＤＣ１〜ＤＣｎ）から保持している電荷が流出することを防ぐことができる。

また、前記の信号出力回路（ＤＣ１〜ＤＣｎ）は、例えば、電流記憶用かつ電流出力用の第１トランジスタ（ＳＷＤ１）のゲート電極とソース電極との間にコンデンサ（Ｃ１）が接続され、さらに第１トランジスタ（ＳＷＤ１）のゲート電極は、第１のトランジスタ（ＳＷＤ１）のゲート電位を保持するための第２トランジスタ（ＳＷ２）を介して、前記の基準となる電流を流す配線に接続され、基準となる電流を第１トランジスタ（ＳＷＤ１）に流す際に、第２トランジスタ（ＳＷ２）を導通状態とすることで、ゲート電位をコンデンサ（Ｃ１）に充電した後、第２トランジスタ（ＳＷ２）を非導通状態とすることで、第１トランジスタ（ＳＷＤ１）のゲート電位を保持し、第１トランジスタ（ＳＷＤ１）に基準となる電流が流れるようにゲート電位を記憶することで基準となる電流値を再設定する、カレントコピア構造である。

あるいは、前記の信号出力回路（ＤＣ１〜ＤＣｎ）は、電流出力用の第１トランジスタ（ＳＷＤ９１）のゲート電極とソース電極との間にコンデンサ（Ｃ９１）が接続され、さらに第１トランジスタ（ＳＷＤ９１）のゲート電極は、第１のトランジスタ（ＳＷＤ９１）のゲート電位を保持するための第２トランジスタ（ＳＷ９１）を介して、前記の基準となる電流（Ｉｓｔｄ）を流す配線（ＳＣＬ１〜ＳＣＬｎ）に接続され、また第１トランジスタ（ＳＷＤ９１）のゲート電極と電流記憶用の第３トランジスタ（ＳＷ９４）のゲート電極が接続され、基準となる電流（Ｉｓｔｄ）を第３トランジスタ（ＳＷ９４）に流す際に、第２トランジスタ（ＳＷ９１）を導通状態とすることで、ゲート電位をコンデンサ（Ｃ９１）に充電した後、第２トランジスタ（ＳＷ９１）を非導通状態とすることで、第３トランジスタ（ＳＷ９４）のゲート電位を保持し、第１トランジスタ（ＳＷＤ９１）に基準となる電流（Ｉｓｔｄ）が流れるようにゲート電位を記憶することで基準となる電流値を再設定する、カレントミラー構造であってもよい。

また、信号出力回路（ＤＣ１〜ＤＣｎ）および疑似信号出力回路（ＤＣｄ）に前記カレントコピア構造を用いた場合、前記の疑似信号出力回路（ＤＣｄ）が、少なくとも、電流記憶用かつ電流出力用である第１トランジスタ（ＳＷＤ１，ＳＷＤ１ｄ）と、第１トランジスタ（ＳＷＤ１，ＳＷＤ１ｄ）のゲート電位を保持するための第２トランジスタ（ＳＷ２，ＳＷ２ｄ）とについて、前記データライン（Ｓ１〜Ｓｎ）に接続された信号出力回路（ＤＣ１〜ＤＣｎ）と同等の構成をとることが好ましい。

また、信号出力回路（ＤＣ１〜ＤＣｎ）および疑似信号出力回路（ＤＣｄ）に前記カレントミラー構造を用いた場合、前記の疑似信号出力回路（ＤＣｄ）が、少なくとも、電流出力用である第１トランジスタ（ＳＷＤ９１，ＳＷＤ９１）のゲート電位を保持するための第２トランジスタ（ＳＷ９１，ＳＷ９１ｄ）と、電流記憶用である第３のトランジスタ（ＳＷ９４，ＳＷ９４ｄ）とについて、前記データライン（Ｓ１〜Ｓｎ）に接続された信号出力回路（ＤＣ１〜ＤＣｎ）と同等の構成をとることが好ましい。

なお、前記信号出力回路（ＤＣ１〜ＤＣｎ）は、１種類または２種類以上の前記発光信号の電流値を再設定する。

また、前記信号出力回路（ＤＣ１〜ＤＣｎ）は、１種類の前記発光信号の電流値を再設定し、前記データドライバ回路（８）には基準となる電流を出力する電流源をｎ個備え、異なる電流値を再設定したｎ個の信号出力回路（ＤＣ１〜ＤＣｎ）を１つのデータラインに接続し、どの信号出力回路（ＤＣ１〜ＤＣｎ）を出力するかを選択することで２ⁿ個の異なる電流値を出力することが可能である。

また、本発明の実施の一形態に係る表示装置は、前記電気光学素子（１１）の表示状態を１フレーム期間でＭ回（Ｍは２以上の整数）変化させ、各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、Ｎ階調表示（Ｎ≦Ｒ^M）を行うものである。

さらに、前記時間分割階調を用いる表示装置は、１つの前記電気光学素子（１１）にａ個のデータが対応し、ａ個のデータのうち、少なくとも１つが前記電気光学素子（１１）を設定期間において非発光状態とするデータであり、連続するａ個の選択期間に、上記データライン（Ｓ１〜Ｓｎ）へ上記ａ個のデータに応じた発光信号または非発光信号を出力することが好ましい。

なお、ここでの非発光信号とは、信号出力回路の出力をｏｎにして画像データ信号などの表示のための信号をデータラインに出力するのではなく、信号出力回路の出力をｏｆｆとして上記の信号を出力しないことで電気光学素子の非発光を実現することを意味する。これは、画素回路にとっては発光しない電流値がデータラインに付与されている状態となるため、便宜上、非発光信号を送信しているとする。したがって、信号出力回路は、電流値の再設定を行うことができる状態にある。

また、本発明の他の実施の形態に係る表示装置は、前記駆動回路のうちアナログ駆動方式に対応可能な駆動回路を備え、前記電気光学素子（１１）の表示状態を１フレーム期間で１回変化させ、各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、Ｎ階調表示（Ｎ≦Ｒ）を行うものである。

また、本発明の他の実施の形態に係る表示装置は、前記のアナログ駆動方式において、前記電気光学素子（１１）の表示状態を１フレーム期間で１回変化させ、各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、Ｎ階調表示（Ｎ≦Ｒ）を行うとともに、１フレームに前記走査ライン（Ｇ１〜Ｇｍ）の走査を分割し、前記走査ライン（Ｇ１〜Ｇｍ）における前記画素回路（Ａｉｊ）へ表示のための前記発光信号または非発光信号を与える期間と、少なくとも１回の前記非発光信号を設定期間とで走査を行うことを特徴としている。

さらに、本発明の実施の一形態に係る表示装置は、選択された走査ライン（Ｇ１〜Ｇｍ）上のすべての画素回路（Ａｉｊ）の表示状態をある特定の状態に設定する設定期間に、保持される前記発光信号の電流値を再設定可能となるように前記信号出力回路（ＤＣ１〜ＤＣｎ）の保持動作を制御する制御手段（３２）を備えていることを特徴とする。

また、前記電流値の再設定が可能になった前記信号出力回路（ＤＣ１〜ＤＣｎ）は、前記設定期間において非発光信号が与えられる画素回路（Ａｉｊ）を含む走査ライン（Ｇ１〜Ｇｍ）を選択する度に、順次異なるように前記信号出力回路（ＤＣ１〜ＤＣｎ）の保持動作を制御するものである。

本発明は、複数の有機ＥＬ素子等の電気光学素子を備えるマトリクス形の表示パネルを電流駆動型の駆動回路で駆動する表示装置およびその駆動回路に適用することができる。特に、本発明は、電気光学素子の寿命を延ばすことができ、また、表示むら等のない良好な表示が実現できることから、表示装置に長寿命が要求される用途や、表示装置に高い表示性能が要求される用途に好適に利用できる。

本発明の第１の実施の形態に係るデータドライバ回路が備える電圧／電流変換回路の回路構成を示す図である。 本発明の第１および第２の実施の形態に係る表示装置の回路構成を示すブロック図である。 本発明の第１および第２の実施の形態に係る表示装置の画素回路の構成を示す図である。 図２のデータドライバ回路の回路構成を示す図である。 本発明の実施の形態１の表示装置で用いる駆動方法による駆動タイミングを示す図である。 図１の電圧／電流変換回路を構成するＤＣＣ回路を、カレントミラーで構成した場合の回路図である。 本発明の駆動回路および駆動方式を用いた場合の、図４の回路の動作説明である。 本発明の第１の実施の形態に係る表示装置の動作を示すタイミングチャートである。 本発明の第２の実施の形態に係る表示装置の動作を示すタイミングチャートである。 従来例のデータドライバ回路のうち、３ビットの電圧／電流変換回路の構成を示す図である。 図１０の１出力Ｄ／Ｉ変換部の回路構成を示す図である。 図１１の１ビットＤ／Ｉ変換部の回路構成を示す図である。 図１１の１ビットＤ／Ｉ変換部で、図１２とは異なる回路構成を示す図である。 本発明の第２の実施の形態に係るデータドライバ回路が備える電圧／電流変換回路の回路構成を示す図である。

符号の説明

１ 表示パネル
２ コントロール回路
３ 電源回路
４ ゲートドライバ回路
５ データドライバ回路（駆動回路）
６ 基準電流源
８ データドライバ回路（駆動回路）
９ 基準電流源（ｎ個の電流源）
１１ 有機ＥＬ素子（電気光学素子）
２１ シフトレジスタ
２２ データラッチ
２３ ラインラッチ
２４ 電圧／電流変換回路
２５ フリップフロップ
３１ シフトレジスタ
３２ タイミング回路（第１の電流制御手段）
３３ ダミーＤＣＣ回路用タイミング回路（第２の電流制御手段）
７２ データラッチ
７３ ラインラッチ
７４ 電圧／電流変換回路
ＤＣ１〜ＤＣｎ ＤＣＣ回路（信号出力回路）
ＤＣｄ ダミーＤＣＣ回路（擬似信号出力回路）
ＤＣ１１〜ＤＣ１６、ＤＣ２１〜ＤＣ２６、・・・、ＤＣｎ１〜ＤＣｎ６
ＤＣＣ回路（信号出力回路）
ＤＣｄ１〜ＤＣｄ６ ダミーＤＣＣ回路（擬似信号出力回路）
Ｇ１〜Ｇｎ 走査ライン
Ｓ１〜Ｓｎ データライン
Ａｉｊ 画素回路
ＳＣＬ 基準電流信号ライン（基準電流線）
ＳＷ１ トランジスタ
ＳＷ２ トランジスタ（基準電流用トランジスタ、第２トランジスタ）
ＳＷ３ トランジスタ
ＳＷＤ１ トランジスタ（電流記憶用トランジスタ、第１トランジスタ）
Ｃ１ キャパシタ
ＳＷ１ｄ トランジスタ
ＳＷ２ｄ トランジスタ（ダミー基準電流用トランジスタ、第２ダミートランジスタ）
ＳＷ３ｄ トランジスタ
ＳＷＤ１ｄ トランジスタ（ダミー電流記憶用トランジスタ、第１ダミートランジスタ）
Ｃ１ｄ キャパシタ（ダミーキャパシタ）
ＳＷ９１ トランジスタ（基準電流用トランジスタ、第２トランジスタ）
ＳＷ９２ トランジスタ（第４トランジスタ）
ＳＷ９３ トランジスタ
ＳＷ９４ トランジスタ（電流記憶用トランジスタ、第３トランジスタ）
ＳＷＤ９１ トランジスタ
Ｃ９１ キャパシタ
ＳＷ９１ｄ トランジスタ（ダミー基準電流用トランジスタ、第２ダミートランジスタ）
ＳＷ９２ｄ トランジスタ（第４ダミートランジスタ）
ＳＷ９３ｄ トランジスタ
ＳＷ９４ｄ トランジスタ（ダミー電流記憶用トランジスタ、第３ダミートランジスタ）
ＳＷＤ９１ｄ トランジスタ
Ｃ９１ｄ キャパシタ（ダミーキャパシタ）

Claims (20)

1. 複数の走査ラインと、少なくとも１つのデータラインと、前記走査ラインと前記データラインとの交点に応じてマトリクス状に配置された複数の電気光学素子を含む複数の画素回路とを備えた表示装置に対して、前記画素回路を駆動する駆動回路であって、
   前記電気光学素子を発光させる発光信号の電流値を保持し、発光のデータにより、保持した電流値の前記発光信号を前記データラインへ出力する一方、非発光のデータにより前記電気光学素子を非発光状態とする非発光信号を前記データラインへ出力する複数の信号出力回路と、
   前記発光信号の電流値の基準となる基準電流を前記信号出力回路に流すための基準電流線とを備え、
   前記信号出力回路は、同一の電流値を保持することを目的とするものを複数個含み、
   前記基準電流線が、同一の電流値を保持することを目的とする複数の信号出力回路に共有されている駆動回路において、
   前記基準電流線に接続され、前記基準電流線から、あるいは前記基準電流線へ、前記基準電流が流れ得るように構成されている一方、前記発光信号を前記データラインへ出力しない擬似信号出力回路と、
   所定期間内のみ、前記信号出力回路の少なくとも１つに前記の基準電流が流れて、保持された前記発光信号の電流値が再設定されるように、前記基準電流線と前記信号出力回路との間の電流の流れを制御する第１の電流制御手段と、
   前記信号出力回路のいずれにおいても前記電流値の再設定が行われていない期間の少なくとも一部に、前記基準電流が前記擬似信号出力回路に流れるように、前記基準電流線と前記擬似信号出力回路との間の電流の流れを制御する第２の電流制御手段とをさらに備えることを特徴とする駆動回路。
2. 前記第２の電流制御手段は、前記信号出力回路のいずれにおいても前記電流値の再設定が行われていない期間中常に、前記基準電流が前記擬似信号出力回路へ流れるように、基準電流線から擬似信号出力回路への電流の流れを制御するものであることを特徴とする請求項１記載の駆動回路。
3. 前記信号出力回路は、
   前記基準電流線に接続された入力端子を有する基準電流用トランジスタと、
   電源電圧が供給される入力端子を有する電流記憶用トランジスタと、
   電流記憶用トランジスタのゲート電極と入力端子との間に接続されたキャパシタとを備え、
   前記擬似信号出力回路は、
   前記基準電流線に接続された入力端子を有し、かつ、前記基準電流用トランジスタと同等の構成であるダミー基準電流用トランジスタと、
   電源電圧が供給される入力端子を有し、かつ、前記電流記憶用トランジスタと同等の構成であるダミー電流記憶用トランジスタと、
   ダミー電流記憶用トランジスタのゲート電極と入力端子との間に接続されたダミーキャパシタとを備えることを特徴とする請求項１記載の表示装置の駆動回路。
4. 前記信号出力回路は、
   電源電圧が供給される入力端子、および前記データラインへ前記発光信号を出力するための出力端子を有する第１トランジスタと、
   前記基準電流線に接続された入力端子、および第１トランジスタのゲート電極に接続された出力端子を有する第２トランジスタと、
   第１トランジスタのゲート電極と入力端子との間に接続されたキャパシタとを備え、
   第２トランジスタのゲート電極の電位が、前記第１の電流制御手段によって制御されることで前記基準電流線と第１トランジスタのゲート電極との間の電流の流れが制御されるようになっているカレントコピア構造であることを特徴とする請求項１に記載の駆動回路。
5. 前記擬似信号出力回路は、
   電源電圧が供給される入力端子を有する第１ダミートランジスタと、前記基準電流線に接続された入力端子、および第１ダミートランジスタのゲート電極に接続された出力端子を有する第２ダミートランジスタと、第１ダミートランジスタのゲート電極と入力端子との間に接続されたダミーキャパシタとを備え、第２ダミートランジスタのゲート電極の電位が前記第２の電流制御手段によって制御されるカレントコピア構造であり、
   第１ダミートランジスタは、前記信号出力回路の第１トランジスタと同等の構成であり、
   第２ダミートランジスタは、前記信号出力回路の第２トランジスタと同等の構成であることを特徴とする請求項４記載の駆動回路。
6. 前記信号出力回路は、
   前記データラインへ前記発光信号を出力するための出力端子を有する第３トランジスタと、
   前記基準電流線に接続された入力端子、および第３トランジスタのゲート電極に接続された出力端子を有する第２トランジスタと、
   第３トランジスタのゲート電極と接続されたゲート電極、および第３トランジスタの入力端子と接続され電源電圧が供給される入力端子を有する第４トランジスタと、
   第３トランジスタのゲート電極と入力端子との間に接続されたキャパシタとを備え、
   第２トランジスタのゲート電極の電位が、前記第１の電流制御手段によって制御されることで前記基準電流線と第３トランジスタのゲート電極との間の電流の流れが制御されるようになっているカレントミラー構造であることを特徴とする請求項１記載の駆動回路。
7. 前記擬似信号出力回路は、
   第３ダミートランジスタと、
   前記基準電流線に接続された入力端子、および第３ダミートランジスタのゲート電極に接続された出力端子を有する第２ダミートランジスタと、
   第３ダミートランジスタのゲート電極と接続されたゲート電極、および電源電圧が供給されると共に第３ダミートランジスタの入力端子と接続されている入力端子を有する第４ダミートランジスタと、
   第３ダミートランジスタのゲート電極と入力端子との間に接続されたダミーキャパシタとを備え、
   第２ダミートランジスタは、前記信号出力回路の第２トランジスタと同等の構成であり、
   第３ダミートランジスタは、前記信号出力回路の第３トランジスタと同等の構成であり、
   第４ダミートランジスタは、前記信号出力回路の第４トランジスタと同等の構成であることを特徴とする請求項６記載の駆動回路。
8. 前記信号出力回路は、２種類以上の前記発光信号の電流値を再設定するものであることを特徴とする請求項１記載の駆動回路。
9. 異なる基準電流を出力するｎ個の電流源をさらに備え、
   前記信号出力回路の各々は、１種類の前記発光信号の電流値を再設定し、
   個々のデータラインにはそれぞれｎ個の信号出力回路が接続され、
   これらｎ個の信号出力回路は、異なる電流源に接続され、異なる電流値が再設定されるようになっており、
   前記ｎ個の信号出力回路のうちのどの信号出力回路から、それに保持した電流値の前記発光信号を出力するかを選択することで、２ ^ｎ 個の異なる電流値をデータラインに出力させるようになっていることを特徴とする請求項１記載の駆動回路。
10. 前記電気光学素子の表示状態を１フレーム期間でＭ回（Ｍは２以上の整数）変化させ、各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、表示装置にＮ階調表示（Ｎ≦Ｒ ^Ｍ ）を行わせるようになっていることを特徴とする請求項１記載の駆動回路。
11. １つの前記電気光学素子にａ個のデータが対応し、
    ａ個のデータの一部が前記電気光学素子を設定期間において非発光状態とするデータであり、
    連続するａ個の選択期間のうち、設定期間以外の期間では、前記データラインへ前記ａ個のデータから非発光状態とするデータを除いたデータに応じた発光信号または非発光信号を出力し、設定期間では、前記データラインに接続された画素回路を必ず非発光状態に設定するようになっていることを特徴とする請求項１０記載の駆動回路。
12. 前記電気光学素子の表示状態を１フレーム期間で１回変化させ、各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、表示装置にＮ階調表示（Ｎ≦Ｒ）を行わせるようになっていることを特徴とする請求項１記載の駆動回路。
13. 前記第１の電流制御手段は、選択された走査ライン上のすべての画素回路の表示状態を非発光状態に設定する設定期間に、前記電流値の再設定が行われるように前記信号出力回路の保持動作を制御するものであることを特徴とする請求項１記載の駆動回路。
14. 前記第１の電流制御手段は、前記電流値の再設定が行われる信号出力回路が、前記設定期間において非発光状態に設定される画素回路を含む走査ラインを選択する度に、順次異なるように前記信号出力回路の保持動作を制御するものであることを特徴とする請求項１３記載の駆動回路。
15. 請求項１ないし１４のいずれか１項に記載の駆動回路と、
    複数の走査ラインと、少なくとも１つのデータラインと、前記走査ラインと前記データラインとの交点に応じてマトリクス状に配置された複数の電気光学素子を含む複数の画素回路とを備えた表示パネルとを含むことを特徴とする表示装置。
16. 請求項１ないし９のいずれか１項に記載の駆動回路と、
    複数の走査ラインと、少なくとも１つのデータラインと、前記走査ラインと前記データラインとの交点に応じてマトリクス状に配置された複数の電気光学素子を含む複数の画素回路とを備えた表示パネルとを含み、
    前記電気光学素子の表示状態を１フレーム期間で１回変化させ、各Ｒ個（Ｒは２以上の整数）の表示状態のいずれかにすることで、Ｎ階調表示（Ｎ≦Ｒ）を行うようになっており、
    １フレームに前記走査ラインの走査を複数回行い、前記データラインへ表示のための前記発光信号または非発光信号を与える期間と、すべてのデータラインに接続された画素回路を非発光状態に設定する設定期間とで走査を行うようになっていることを特徴とする表示装置。
17. 前記駆動回路および前記画素回路は、スイッチング素子として薄膜トランジスタを用いたものであることを特徴とする請求項１５記載の表示装置。
18. 前記薄膜トランジスタは、多結晶シリコンを用いて形成されていることを特徴とする請求項１７記載の表示装置。
19. 前記駆動回路の全部もしくは一部が、前記表示パネルと一体に形成されていることを特徴とする請求項１５記載の表示装置。
20. 前記電気光学素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項１５記載の表示装置。

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