JP4768256B2 - 半導体記憶装置 - Google Patents

Description

本発明は、例えば１つのメモリセルに２値以上のデータを記憶することが可能な半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリは、ロウ（行）方向に配置された複数のメモリセルの全て、又は半数のメモリセルが、それぞれビット線を介して対応するラッチ回路に接続されている。各ラッチ回路はデータの書き込み、及び読み出し時にデータを保持する。ロウ方向に配置された全てのセル、又は半数のセルは、一括してデータの書き込み、又は読み出しが行なわれる（例えば、特許文献１参照）。

また、消去動作は例えばブロック単位に行なわれる。消去動作によりメモリセルの閾値電圧を負とし、書き込み動作により、メモリセル内に電子を注入することによって閾値電圧を正とする。しかし、ＮＡＮＤ型フラッシュメモリは、メモリセルが直列接続されているため、読み出し動作時において、非選択セルはオン状態である必要がある。このため、非選択セルのゲートに閾値電圧より高い電圧（Ｖｒｅａｄ）を印加する。したがって、書き込み動作における閾値電圧は、Ｖｒｅａｄを超えてはならず、書き込みシーケンスでは、ビット毎にプログラム、プログラムベリファイリードを繰り返し行ない、Ｖｒｅａｄを超えないように閾値電圧分布を抑える必要がある。このため、プログラムのスピードが遅くなるという問題がある。

また、大量のデータを記憶するため、１つのセルに２ビット以上を記憶する多値メモリが開発されている。この多値メモリにおいて、例えば１つのセルに２ビットを記憶するためには、４つの閾値電圧を設定しなくてはならない。このため、１つのセルに１ビットを記憶するメモリに比べて、１つの閾値電圧の分布を狭くする必要がある。この制御も前述したように、プログラムとプログラムベリファイを繰り返し行う必要があるため、書き込み速度が低下するという問題がある。

さらに、１つのセルに３ビット、あるいは４ビットのデータを記憶する場合、８個、あるいは１６個の閾値電圧を設定しなくてはならない。このため、１つ閾値電圧の分布幅を非常に狭くしなくてはならない。

この問題を解決するため、負側の閾値電圧にもデータとしての閾値電圧を設定することが考えられる。このように構成した場合、Ｖｒｅａｄの範囲内において、正側の閾値電圧の設定数を削減することができるため、１つ当りの閾値電圧の分布幅を広げることが可能であり、高速な書き込み可能となる。しかし、メモリセルのゲートに負電圧を印加する場合、ワード線に負電位を供給する必要がある。このため、ローデコーダを構成する高耐圧トランジスタ（Ｈ．Ｖ．Ｔｒ．）をＰ−ウェル構造内に形成し、ウェルに負電圧を印加しなければならない。したがって、製造工程が複雑となるという問題がある。

そこで、リード及びベリファイリード時に、セルのソース及びウェルに外部電源、あるいは内部電源によってバイアス電圧を供給し、ソース及びウェルの電位をワード線の電位より高くすることにより、見かけ上、ワード線に負電圧を印加した場合と同様とすることによって、負の閾値電圧を読み出す技術が提案されている（例えば特許文献２参照）。しかし、この技術は、メモリセルのテストモードに適用されており、通常の動作モードにはこの技術が使用されていない。また、内部電源回路によってソース及びウェルにバイアス電圧を印加した場合、多数（１６ｋから３２ｋ）のビット線から内部電源回路に大電流が流れ込むため、内部電源回路が安定しないという問題がある。
特開２００４−１９２７８９号公報 特開平３−２８３２００号公報

本発明は、メモリセルに負の閾値電圧を設定することができ、しかも安定な動作が可能な半導体記憶装置を提供する。

本発明の半導体記憶装置の第１の態様は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置され、前記メモリセルに負の閾値電圧を設定することが可能なメモリセルアレイと、前記ワード線、及びビット線の電位を制御する制御回路と、正の第１の電圧を発生する定電圧発生回路と、前記制御回路は、前記ビット線のうち第１のビット線に接続されたメモリセルから負の閾値電圧の読み出し動作を行なう場合、前記前記第１のビット線に隣接して配置された第２のビット線と、前記メモリセルアレイが形成されたウェルと、前記メモリセルアレイのソース線に、正の第１の電圧を供給し、選択セルのワード線に前記第１の電圧より低い正の電圧を供給し、前記第１のビット線に第１のプリチャージ電圧を供給し、前記第２のビット線と前記ソース線を電気的に接続することを特徴とする。

本発明の半導体記憶装置の第２の態様は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、前記ワード線、ビット線、ソース線、及びウェルの電位を制御する制御回路と、正の第１の電圧及び前記第１の電圧より低い第２の電圧を発生する定電圧発生回路とを有し、前記メモリセルは、第１の状態、第２の状態乃至第ｎの状態（ｎは２以上の自然数）のｎ個の状態を有し、第１の状態、第２の状態乃至第ｋの状態（ｋ＜＝ｎ、ｋは自然数）は負の閾値電圧であり、前記制御回路は、これら負の閾値電圧を読み出す場合、前記ビット線のうち、選択されたビット線には、第１のプリチャージ電圧を供給し、前記メモリセルアレイのウェルと、前記メモリセルアレイのソース線に、前記定電圧発生回路により発生された前記第１の電圧を供給し、選択セルのワード線に前記第１の電圧より低い正の電圧を供給し、第（ｋ＋１）の状態乃至第ｎの状態の状態を読み出す場合、前記メモリセルアレイのウェルと、前記メモリセルアレイのソース線に、前記第２の電圧を供給することを特徴とする。

本発明によれば、メモリセルに負の閾値電圧を設定することができ、しかも安定な動作が可能な半導体記憶装置を提供できる。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図２は、第１の実施形態に係る半導体記憶装置、具体的には例えば４値（２ビット）のデータを記憶するＮＡＮＤフラッシュメモリの構成を示している。

メモリセルアレイ１は複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。

また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に入力される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号によって制御される。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。

図３は、図２に示すメモリセルアレイ１及びビット線制御回路２の構成を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ２９、ＷＬ３０、ＷＬ３１に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。

ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬ８ｋｅ、ＢＬ８ｋｏ）が接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。

また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡ８ｋ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択される。

図４、図５は、メモリセル及び選択トランジスタの断面図を示している。

図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４（ｂ）は選択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

図５は、この実施形態に対応する半導体記憶装置の断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５５、５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成する低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

図６は、イレーズ、プログラム、正の閾値電圧を読み出す正リード、負の閾値電圧を読み出す負リードにおいて、図５に示す各部に供給される電圧を示している。

図７は、図３に示すデータ記憶回路１０の一例を示す回路図である。

このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。

ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯｎに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。

ＰＤＣは、クロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートはノードＮ３に接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端には、信号ＣＯＭｉが供給されている。この信号ＣＯＭｉは全データ記憶回路１０に共通の信号であり、全データ記憶回路１０のベリファイが完了したかどうかを示す信号である。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、ベリファイが完了している場合、信号ＣＯＭｉがハイレベルとなる。

さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、一端が前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３に接続され、他端に後述する信号ＢＯＯＳＴが供給されている。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続されている。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。

ＤＤＣは、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＲＥＧが供給され、他端は前記トランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧが供給されている。

さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートにはＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｏの一端に接続され、トランジスタ６１ｗを介してビット線ＢＬｅの一端に接続されている。ビット線ＢＬｏの一端はトランジスタ６１ｘの電流通路の一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢｌＡＳｏが供給されている。ビット線ＢＬｅの一端はトランジスタ６１ｙの電流通路の一端に接続されている。このトランジスタ６１ｙのゲートには信号ＢｌＡＳｅが供給されている。これらトランジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ６１ｘ、６１ｙは、信号ＢｌＡＳｏ、ＢｌＡＳｅに応じてトランジスタ６１ｖ、６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。

尚、前記ノードＮ３と接地間には、例えばＭＯＳキャパシタ６１ｚが接続されている。このキャパシタ６１ｚは、後述するＴＤＣのキャパシタ６１ｐを信号ＢＯＯＳＴにより昇圧する際、カップリングにより、ノードＮ３の電位が上昇し過ぎないように、ノードＮ３の電位を調整する。以後、ＰＤＣのデータはノードＮ１ａの電位、ＳＤＣのデータはノードＮ２ａの電位、ＴＤＣのデータはノードＮ３の電位、ＤＤＣのデータはノードＮ４の電位とする。

上記各信号及び電圧は、図２に示す制御信号及び制御電圧発生回路７により生成され、この制御信号及び制御電圧発生回路７の制御に基づき、以下の動作が制御される。

本メモリは、多値メモリであるため、１つのセルに２ビットのデータを記憶することが可能とされている。この２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なわれる。

図８（ａ）（ｂ）（ｃ）は、メモリセルのデータとメモリセルの閾値電圧の関係を示している。消去動作を行なうと、図８（ａ）（ｃ）に示すように、メモリセルのデータは“０”となる。第１ページの書き込み後、メモリセルのデータはデータ“０”又はデータ“１”となる。ここで、データ“０”は負の閾値電圧を有し、データ“１”は正の閾値電圧を有している。

また、図８（ｂ）に示すように、第２ページの書き込み後、メモリセルのデータはデータ“０”、“１”、“２”、“３”となる。第１の実施形態において、メモリセルのデータは閾値電圧の低いほうから高い方へと定義されている。

図９は、第１の実施形態における書き込み順序の一例を示している。ブロック内では、ソース線に近いメモリセルからページごとに書き込み動作が行なわれる。

（読み出し動作）
図８に示すように、第１ページ書き込み後、メモリセルのデータは、“０”又は“２”となっている。このため、ワード線の電位をこれらのデータの閾値電圧の中間の電位“ａ”に設定して読み出し動作を行なうことにより、これらのデータを読み出すことができる。また、第２ページ書き込み後、メモリセルのデータは、“０”、“１”、“２”、“３”のいずれかにある。このため、ワード線の電位を“ｂ”、“ｃ”、“ｄ”に設定することにより、これらのデータを読み出すことができる。ここで、例えば電位“ａ”、“ｂ”は負レベルであり、電位“ｃ”、“ｄ”は正レベルである。

（正レベルリード）
まず、正レベル“ｃ”、“ｄ”による読み出し動作について説明する。

図６に示すように、図１に示す定電圧発生回路７１の出力電圧をＶｓｓ（０Ｖ：接地電圧）とすることにより、選択されているセルのウェル、ソース線、非選択ビット線、非選択ブロックの選択ゲートにＶｓｓ（０Ｖ）、選択ワード線にリードの時の電位“ｃ”又は“ｄ”、選択ブロックの非選択ワード線にＶｒｅａｄ、選択ブロックの選択ゲートＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）を供給する。Ｖｄｄは例えば２．５Ｖであり、ＶｔｈはＮチャネルＭＯＳトランジスタの閾値電圧である。

次に、図７に示すデータ記憶回路１０の信号ＶＰＲＥにＶｄｄ（例えば２．５Ｖ）、信号ＢＬＰＲＥにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰに例えば（０．６Ｖ＋Ｖｔｈ）の電圧を一旦供給し、ビット線を例えば０．６Ｖにプリチャージする。次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）にする。セルの閾値電圧が“ｃ”又は“ｄ”より高い時、セルはオフする。このため、ビット線はＨ（ハイ）レベルのままである。また、セルの閾値電圧が“ｃ”又は“ｄ”より低い場合、セルはオンする。このため、ビット線はこれらのセルを介して放電され、Ｌ（ロー）レベルとなる。ここで、図７に示すデータ記憶回路１０の信号ＢＬＰＲＥを一旦Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）、ＶＰＲＥ＝Ｖｄｄとして、ＴＤＣのノードをＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰを例えば（０．４５Ｖ＋Ｖｔｈ）に設定する。ＴＤＣのノードＮ３はビット線が０．４５Ｖより低い場合Ｌレベルとなり、ビット線が０．４５Ｖより高い場合Ｈレベルとなる。次いで、信号ＢＬＣＬＡＭＰ＝Ｖｓｓとした後、ＢＬＣ１＝Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣの電位をＰＤＣに読み込む。セルの閾値電圧がワード線の電位“ｃ”又は“ｄ”より低いとＰＤＣはＬレベルとなり、高いとＰＤＣはＨレベルとなり、読み出しが行なわれる。

（負レベルリード）
次に、負レベル“ａ”、“ｂ”の読み出し動作について説明する。

この場合、選択ワード線に負レベル“ａ”、“ｂ”を供給すればよい。しかし、負電圧を出力する場合、前述したように、ローデコーダの電位設定が煩雑となる。

すなわち、図１０に示すように、Ｐ型基板上にローデコーダを構成する高耐圧ＮＭＯＳトランジスタＨＶＮＴｒを形成した場合、このトランジスタ制御ゲートＣＧを負電位に設定するとドレインが負電位となる。このため、高耐圧ＮＭＯＳトランジスタＨＶＮＴｒをＰウェル上に形成する必要がある。この場合、製造工程が複雑になるという問題がある。

そこで、第１の実施形態は、図１に示すように、電圧Ｖｆｉｘ（例えば１．６Ｖ）を発生する定電圧発生回路７１を設け、負レベルリードの際、定電圧発生回路７１より選択されているセルのウェル、ソース線、非選択ビット線、非選択ブロックの選択ゲートに電圧Ｖｆｉｘ（例えば１．６Ｖ）を供給する。

すなわち、図１に示すように、ソース線ＳＲＣと定電圧発生回路７１の間には、トランジスタ７２が接続され、メモリセルや選択ゲートが形成されるＰ型ウェル領域５５には、トランジスタ７３が接続されている。さらに、ソース線ＳＲＣにはトランジスタ７４の一端が接続され、メモリセルや選択ゲートが形成されるＰ型ウェル領域５５にはトランジスタ７５の一端が接続されている。これらトランジスタ７４、７５の他端には、消去時に消去電圧Ｖｅｒａが供給される。トランジスタ７２、７３はデータの消去時に信号／Ｓｅｒａに応じてオフとされ、データの読み出し時にオンとされる。また、トランジスタ７４、７５はデータの消去時に信号Ｓｅｒａに応じてオンとされ、データの読み出し時にオフとされる。前記定電圧発生回路７１は、図２に示す制御信号及び制御電圧発生回路７に設けられている。

上記構成において、例えばトランジスタ６１ｖ、６１ｙがオンとされ、トランジスタ６１ｗ、７１ｙがオフとされ、ビット線ＢＬｏに接続されたメモリセルより負レベルのデータを読み出す場合について説明する。この際、トランジスタ７２、７３はオンとされ、トランジスタ７４、７５はオフとされている。このため、選択されているセルのウェル、ソース線ＳＲＣ、非選択ビット線、非選択ブロックの選択ゲートに定電圧発生回路７１より、電圧Ｖｆｉｘ（例えば１．６Ｖ）が供給される。

また、選択されたワード線にリードの時の電位Ｖｆｉｘ＋ａ（例えばａ＝−０．５ＶとするとＶｆｉｘ＋ａは１．１Ｖ）又はＶｆｉｘ＋ｂ（例えばｂ＝−１ＶとするとＶｆｉｘ＋ｂは０．６Ｖ）を供給すると、見かけ上、セルのゲートには負電位が供給されたようになる。これと同時に、選択ブロックの非選択ワード線にＶｒｅａｄ＋Ｖｆｉｘ、選択ブロックの選択ゲートＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）＋Ｖｆｉｘ、ＳＧＳにＶｆｉｘを供給する。

次に、図７に示すデータ記憶回路１０の信号ＶＰＲＥにＶｄｄ（例えば２．５Ｖ）、信号ＢＬＰＲＥにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰに例えば（０．６Ｖ＋Ｖｔｈ）＋Ｖｆｉｘの電圧を供給し、ビット線を例えば０．６Ｖ＋Ｖｆｉｘ＝２．２Ｖにプリチャージする。

次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）＋Ｖｆｉｘにする。ウェル及びソースの電位がＶｆｉｘとなっているため、閾値電圧が“ａ”（例えばａ＝−０．５Ｖ）又は“ｂ”（例えばｂ＝−１Ｖ）より高い時、セルはオフする。このため、ビット線はＨレベル（例えば２．２Ｖ）のままである。また、閾値電圧が“ａ”又は“ｂ”より低いとセルはオンする。このため、ビット線ＢＬｏは放電されソース線ＳＲＣと同電位のＶｆｉｘ（例えば１．６Ｖ）となる。つまり、ビット線ＢＬｏの電位は、オン状態のセルを介して放電し、ビット線ＢＬｏの電荷は、ＮＡＮＤセル、ソース線ＳＲＣ、トランジスタ７２、６１ｙを介してビット線ＢＬｅに移動する。

図３に示すように、メモリセルアレイ１内のビット線の数は、例えば１６ｋ本である。このため、ビット線から放電された電荷Ｑが、定電圧発生回路７１に流れ込んだ場合、定電圧発生回路７１の動作が不安定となる。

しかし、第１の実施形態の場合、図１に示すように、ビット線にプリチャージされた電荷は、選択ビット線（ＢＬｏ）と非選択ビット線（ＢＬｅ）間の容量Ｃに蓄えられており、ソース線ＳＲＣは非選択ビット線ＢＬｅに接続されている。このため、選択ビット線ＢＬｏの電荷＋Ｑは、非選択ビット線ＢＬｅの電荷−Ｑと相殺されるため、定電圧発生回路７１に大電流が流れ込むことを防止できる。したがって、定電圧発生回路７１の動作を安定に保持することが可能である。

上記状態において、図７に示すデータ記憶回路１０の信号ＢＬＰＲＥを電圧Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）とし、信号ＶＰＲＥを電圧Ｖｄｄとして、ＴＤＣのノードＮ３をＶｄｄにプリチャージする。この後、信号ＢＯＯＳＴをＬレベルからＨレベルとし、ＴＤＣ＝αＶｄｄ（例えばα＝１．７、αＶｄｄ＝４．２５Ｖ）とする。ここで、信号ＢＬＣＬＡＭＰを例えば電圧（０．４５Ｖ＋Ｖｔｈ）＋Ｖｆｉｘとする。すると、ＴＤＣのノードＮ３はビット線の電位が０．４５Ｖ＋Ｖｆｉｘより低い場合、Ｌレベル（Ｖｆｉｘ（例えば１．６Ｖ））となり、ビット線の電位が０．４５Ｖより高い場合、Ｈレベルのまま（αＶｄｄ（例えば４．２５Ｖ））となる。この後、信号ＢＬＣＬＡＭＰ＝Ｖｔｒ（例えば０．１Ｖ＋Ｖｔｈ）とした後、信号ＢＯＯＳＴをＨレベルからＬレベルにする。ここで、ＴＤＣはＬレベルの場合、Ｖｆｉｘ（例えば１．６Ｖ）から下がるが、信号ＢＬＣＬＡＭＰ＝Ｖｔｒ（例えば０．１Ｖ＋Ｖｔｈ）としているため、０．１Ｖよりは下がらない。また、ＴＤＣはＨレベルの場合（αＶｄｄ（例えば４．２５Ｖ））からＶｄｄとなる。ここで、信号ＢＬＣ１＝Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣの電位をＰＤＣに読み込む。したがって、セルの閾値電圧が、電圧“ａ”又は“ｂ”より低いと、ＰＤＣはＬレベル、高いとＰＤＣはＨレベルとなり、読み出しが行なわれる。このようにして、ワード線を負電圧に設定することなく、セルに設定した負の閾値電圧を読み出すことが可能である。

（プログラム及びプログラムベリファイ）
（プログラム）
次に、図８に示す閾値電圧を設定するためのプログラム動作について説明する。プログラム動作は、先ず、アドレスを指定し、図３に示す２ページが選択される。

図８に示すように、第１ページの書き込みで、メモリセルのデータはデータ“０”とデータ“２”になる。すなわち、書き込みデータが“１”（書き込みを行なわない）の場合、メモリセルのデータはデータ“０”のままであり、書き込みデータが“０”（書き込みを行なう）の場合、メモリセルのデータはデータ“２”となる。

また、第２ページの書き込み後、メモリセルのデータはデータ“０”、“１”、“２”、“３”となる。すなわち、第１ページの書き込みデータが“１”で、第２ページの書き込みデータが“１”の場合、メモリセルのデータは“０”のままであり、第２ページの書き込みデータが“０”の場合、メモリセルのデータは“１”となる。また、第１ページの書き込みデータが“０”で、第２ページの書き込みデータが“０”の場合、メモリセルのデータは“２”のままであり、第２ページの書き込みデータが“１”の場合、メモリセルのデータは“３”となる。

図１２は、第１ページのプログラム及びベリファイ動作を示し、図１３は、第２ページのプログラム及びベリファイ動作を示している。

（第１ページプログラム）
初めにアドレスにより第１ページを選択する。

次に、図１２に示すように、書き込むべきデータを外部より入力し、全てのデータ記憶回路１０のＳＤＣに記憶する（Ｓ１１）。この後、書き込みコマンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（Ｓ１２）。外部よりデータ“１”（書き込みを行なわない）が入力されると、ＰＤＣのＮ１ａはＨレベルになり、データ“０”（書き込みを行なう）が入力されるとＬレベルとなる。

（プログラム動作）（Ｓ１３）
図７に示す信号ＢＬＣ１にＶｄｄ＋Ｖｔｈの電圧を与えるとＰＤＣにデータ“１”が記憶されている時、ビット線の電位はＶｄｄとなり、ＰＤＣにデータ“０”が記憶されている時、ビット線の電位はＶｓｓとなる。また、選択されたワード線に接続され、非選択ページ（ビット線が非選択である）のセルは、書き込みが行なわれてはならない。このため、これらのセルに接続されているビット線の電位も、データ“１”に対応するビット線と同様にＶｄｄとする。ここで、選択されているブロックのセレクト線ＳＧＳをＶｄｄ、選択ワード線にＶｐｇｍ（２０Ｖ）、非選択ワード線にＶｐａｓｓ（１０Ｖ）を供給すると、ビット線の電位がＶｓｓになっている場合、セルのチャネルがＶｓｓ、ワード線がＶｐｇｍとなるため、書き込みが行なわれる。

一方、ビット線の電位がＶｄｄとなっている場合、セルのチャネルがＶｓｓではなくＶｐｇｍ及びＶｐａｓｓを上げることにより、カップリングで高い電位に上がるためプログラムが行われない。

プログラムベリファイは、読み出し時の“ａ”レベルより若干高い“ａ’”レベルにより行なわれる（以後“’”はベリファイ電位を示し、リード時の電位より若干高い値とする）。メモリセルの閾値電圧が“ａ’”レベルに達するまで、プログラム及びベリファイが繰り返される（Ｓ１４、Ｓ１５、Ｓ１３）。ベリファイ動作については後述する。

（第２ページプログラム）
図１３に示すように、先ず、書き込むべきデータを外部より入力し、全てのデータ記憶回路１０のＳＤＣに記憶する（Ｓ２１）。

（内部データリード）（Ｓ２２）
先ず、セルへの書き込みの前に、第１ページのメモリセルのデータが“０”か“２”であるかを判断するため、内部リード動作を行なう。この内部リード動作は、前述した負レベルリードと同様であり、ワード線に“ａ”レベルを供給して読み出し動作を行なう。

（データキャッシュの設定）（Ｓ２３）
この後、各データキャッシュに記憶されたデータが操作される。すなわち、ＳＤＣのデータがＰＤＣに転送され、ＰＤＣのデータがＤＤＣに転送される。次に、ＤＤＣのデータが反転されてＳＤＣに転送される。この後、ＰＤＣのデータがＤＤＣに転送される。次に、ＤＤＣのデータが反転されてＰＤＣに転送される。この後、ＰＤＣのデータがＤＤＣに転送される。このような操作をすることにより、メモリセルのデータを“０”にする場合（第１ページにおいてデータ“１”、第２ページにおいてデータ“１”）、ＰＤＣ、ＤＤＣ、ＳＤＣは全てハイレベルに設定される。

メモリセルのデータを“１”にする場合（第１ページにおいてデータ“１”、第２ページにおいてデータ“０”）、ＰＤＣはローレベル、ＤＤＣはローレベル、ＳＤＣはハイレベルに設定される。

メモリセルのデータを“２”にする場合（第１ページにおいてデータ“０”、第２ページにおいてデータ“０”）、ＰＤＣはローレベル、ＤＤＣはハイレベル、ＳＤＣはローレベルに設定される。

メモリセルのデータを“３”にする場合（第１ページにおいてデータ“０”、第２ページにおいてデータ“１”）、ＰＤＣ、ＤＤＣ、ＳＤＣは全てローレベルに設定される。

このように、各データキャッシュを設定した状態において、第１ページと同様にして第２ページのプログラムが実行される（Ｓ２４）。

この後、“ｂ’”“ｃ’”“ｄ’”の各レベルを用いてプログラムベリファイが実行される（Ｓ２５−Ｓ２８、Ｓ２４）。

次に、上記第１及び第２ページのプログラムベリファイについて説明する。

（負レベルプログラムベリファイリード）
上述したプログラムにおいては、閾値電圧の低いレベルよりデータが書き込まれる。このため、第１ページでは“ａ’”レベル、第２ページでは“ｂ’”レベルのプログラムベリファイを行なう。プログラムベリファイ動作は、リード動作と殆ど同じである。

先ず、選択されているセルのウェル、ソース線、非選択ビット線、非選択ブロックの選択ゲートに定電圧発生回路７１より、電圧Ｖｆｉｘ（例えば１．６Ｖ）を供給する。選択されたワード線にリードの時の電位Ｖｆｉｘ＋ａ又はＶｆｉｘ＋ｂより少し高い電位Ｖｆｉｘ＋ａ’（例えばａ’＝−０．４ＶとするとＶｆｉｘ＋ａ’は１．２Ｖ）又はＶｆｉｘ＋ｂ’（例えばｂ’＝−０．８ＶとするとＶｆｉｘ＋ｂ’は０．８Ｖ）を供給することにより、見かけ上、セルのゲートには負電位が供給されるようにする。これと同時に、選択ブロックの非選択ワード線にＶｒｅａｄ＋Ｖｆｉｘ、選択ブロックのセレクト線ＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）＋Ｖｆｉｘ、ＳＧＳにＶｆｉｘを供給する。

次に、データ記憶回路１０の信号ＶＰＲＥを電圧Ｖｄｄ（例えば２．５Ｖ）、ＢＬＰＲＥにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）、ＢＬＣＬＡＭＰに例えば（０．６Ｖ＋Ｖｔｈ）＋Ｖｆｉｘの電圧を供給し、ビット線を例えば０．６Ｖ＋Ｖｆｉｘ＝２．２Ｖにプリチャージする。次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）＋Ｖｆｉｘにする。ウェル及びソースの電圧がＶｆｉｘとなっているため、セルの閾値電圧がベリファイ電圧“ａ’”（例えばａ’＝−０．４Ｖ）又は“ｂ’”（例えばｂ’＝−０．８Ｖ）より高い時、セルがオフする。このため、ビット線はＨレベル（例えば２．２Ｖ）のままであり、セルの閾値電圧がベリファイ電圧“ａ’”又は“ｂ’”より低い時、セルはオンする。このため、ビット線は放電され、ソースと同電位つまりＶｆｉｘ（例えば１．６Ｖ）となる。ビット線の放電中に、一旦ＶＰＲＥ＝Ｖｓｓ、ＢＬＰＲＥ＝Ｖｄｄとし、ＴＤＣ＝Ｌレベルとした後、ＶＲＥＧ＝Ｖｄｄ、ＲＥＧ＝ＨレベルとしてＤＤＣをＴＤＣにコピーし、次に、一旦、ＤＴＧ＝Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＰＤＣのデータをＤＤＣにコピーし、最後にＢＬＣ１＝ＨレベルとしてＴＤＣのデータをＰＤＣにコピーする。

次に、データ記憶回路１０の信号ＢＬＰＲＥをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣのノードＮ３をＶｄｄにプリチャージする。この後、信号ＢＯＯＳＴをＬレベルからＨレベルとし、ＴＤＣ＝αＶｄｄ（例えばα＝１．７、αＶｄｄ＝４．２５Ｖ）とする。ここで、信号ＢＬＣＬＡＭＰを例えば（０．４５Ｖ＋Ｖｔｈ）＋Ｖｆｉｘとする。ＴＤＣのノードＮ３はビット線の電位が０．４５Ｖ＋Ｖｆｉｘより低い場合、Ｌレベル（Ｖｆｉｘ（例えば１．６Ｖ））となり、ビット線の電位が０．４５Ｖより高い場合、Ｈレベルのまま（αＶｄｄ（例えば４．２５Ｖ））となる。信号ＢＬＣＬＡＭＰ＝Ｖｔｒ（例えば０．１Ｖ＋Ｖｔｈ）とした後、信号ＢＯＯＳＴをＨレベルからＬレベルとする。

ここで、ＴＤＣの電位は信号ＢＯＯＳＴがＬレベルの場合、Ｖｆｉｘ（例えば１．６Ｖ）から下がる。しかし、信号ＢＬＣＬＡＭＰ＝Ｖｔｒ（例えば０．１Ｖ＋Ｖｔｈ）としているため、ＴＤＣの電位は０．１Ｖよりは下がらない。また、信号ＢＯＯＳＴがＨレベルの場合、ＴＤＣの電位は（αＶｄｄ（例えば４．２５Ｖ））からＶｄｄとなる。ここで、信号ＶＲＥＧ＝Ｖｄｄ、信号ＲＥＧ＝Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＤＤＣがＨレベル（非書き込み）の場合、ＴＤＣを強制的にＨレベルとする。しかし、ＤＤＣがＬレベル（非書き込み）の場合、ＴＤＣのデータは変わらない。次に、一旦、ＤＴＧ＝ＶＳＧとしてＰＤＣのデータをＤＤＣにコピーした後、信号ＢＬＣ１＝Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣの電位をＰＤＣに読み込む。したがって、元々ＰＤＣ＝Ｌレベル（書き込み）の場合で、セルの閾値電圧が、“ａ’”又は“ｂ’”より低い場合、ＰＤＣは再びＬレベル（書き込み）となり、高い場合ＰＤＣはＨレベルとなり、次回のプログラムループより非書き込みとなる。また、元々ＰＤＣ＝Ｈレベル（非書き込み）の場合、ＰＤＣ＝Ｈレベルとなり、次回のプログラムループより非書き込みとなる。

また、第２ページの書き込みにおいて、“ｂ’”レベルによるプログラムベリファイは、上記の動作を行なうと、“ｃ”及び“ｄ”レベルへ書き込んでいるセルが、“ｂ’”レベルのプログラムベリファイで、非書き込みとなってしまう。しかし、“ｃ’”及び“ｄ’”レベルの書き込みの場合、ＳＤＣのノードＮ２ａをＬレベル、“ｂ’”レベルの書き込みの場合、ＳＤＣのノードＮ２ａをＨレベルと設定している。このため、非書き込みの場合のＴＤＣを強制的にＨレベルとする動作の前に、信号ＢＬＣ２＝Ｖｔｒ（０．１Ｖ＋Ｖｔｈ）とすると、“ｃ’”及び“ｄ’”レベルの書き込みの場合、ＴＤＣを強制的にＬレベルとし、“ｂ’”レベルでのプログラムベリファイにおいて書き込み完了としないようにする。

（正レベルプログラムベリファイリード）
第２ページの書き込みにおいて、プログラムと“ｂ’”レベルのベリファイを繰り返すが、しばらくすると、“ｃ”レベルの書き込みも完了する。このため、プログラムと“ｂ’”レベル及び“ｃ’”レベルのベリファイを繰り返す。次に、プログラムと“ｂ’”レベル、“ｃ’”レベル、“ｄ’”レベルのベリファイを繰り返す。また、しばらくすると、“ｂ’”レベルの書き込みが終了するため、プログラムと“ｃ’”レベル、“ｄ’”レベルのベリファイを繰り返す。最後に、プログラム及び“ｄ’”レベルのベリファイを繰り返す。

先ず、正レベルである“ｃ”、“ｄ”レベルの読み出し動作について説明する。

選択されているセルのウェル、ソース線、非選択ビット線、非選択ブロックの選択ゲートにＶｓｓ、選択ワード線にリードの時の電位“ｃ’”又は“ｄ’”、選択ブロックの非選択ワード線にＶｒｅａｄ、選択ブロックの選択ゲートＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）を供給する。次に、データ記憶回路１０の信号ＶＰＲＥをＶｄｄ（例えば２．５Ｖ）、信号ＢＬＰＲＥをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰを例えば（０．６Ｖ＋Ｖｔｈ）に設定し、ビット線を例えば０．６Ｖにプリチャージする。

次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）とする。閾値電圧が“ｃ’”又は“ｄ’”より高い時は、セルがオフする。このため、ビット線はＨレベルのままである。また、閾値電圧が“ｃ’”又は“ｄ’”より低いとセルがオンするためビット線はＬレベルとなる。ビット線の放電中に、一旦ＶＰＲＥ＝Ｖｓｓ、ＢＬＰＲＥ＝Ｖｄｄとし、ＴＤＣ＝Ｌレベルとした後、ＶＲＥＧ＝Ｖｄｄ、ＲＥＧ＝ＨレベルとしてＤＤＣをＴＤＣにコピーし、次に、一旦、ＤＴＧ＝Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＰＤＣをＤＤＣにコピーし、最後にＢＬＣ１＝ＨレベルとしてＴＤＣをＰＤＣにコピーする。この後、信号ＢＬＰＲＥをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣのノードＮ３をＶｄｄにプリチャージした後、信号ＢＬＣＬＡＭＰを例えば（０．４５Ｖ＋Ｖｔｈ）とする。ＴＤＣのノードＮ３はビット線が０．４５Ｖより低い場合Ｌレベルとなり、ビット線が０．４５Ｖより高い場合、Ｈレベルとなる。信号ＢＬＣＬＡＭＰ＝Ｖｓｓとした後、信号ＶＲＥＧ＝Ｖｄｄ、信号ＲＥＧ＝Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＤＤＣがＨレベル（非書き込み）の場合、ＴＤＣを強制的にＨレベルとする。しかし、ＤＤＣがＬレベル（非書き込み）の場合、ＴＤＣの値は変わらない。ここで、信号ＢＬＣ１＝Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣの電位をＰＤＣに読み込む。したがって、元々ＰＤＣ＝Ｌレベル（書き込み）の場合で、セルの閾値電圧が、“ｃ’”又は“ｄ’”より低いと、ＰＤＣは再びＬレベル（書き込み）となり、高いとＰＤＣはＨレベルとなり、次回のプログラムループより非書き込みとなる。また、元々ＰＤＣ＝Ｈレベル（非書き込み）の場合、ＰＤＣ＝Ｈレベルとなり、次回のプログラムループより非書き込みとなる。

また、第２ページの書き込みにおいて、“ｃ’”レベルのプログラムベリファイにおいて、上記の動作を行なうと、“ｄ”レベルへの書き込みセルが、“ｃ’”レベルのプログラムベリファイで、非書き込みとなってしまう。そこで、ＶＲＥＧ＝Ｖｄｄ、信号ＲＥＧ＝Ｖｓｇとする。非書き込みの場合のＴＤＣを強制的にＨレベルとする動作の直前において、“ｃ”レベルの書き込みの場合、ＰＤＣのノードＮ１ａがＬレベル、これ以外の場合、ノードＮ１ａがＬレベルとなっている。このため、信号ＢＬＣ１＝Ｖｔｒ（０．１Ｖ＋Ｖｔｈ）とし、“ｄ’”レベルの書き込みの場合は、ＴＤＣを強制的にＬレベルとし、“ｄ’”レベルでのプログラムベリファイにおいて書き込み完了としないようにする。

ＰＤＣがＬレベルの場合、再び書き込み動作を行ない、全てのデータ記憶回路１０のデータがＨレベルとなるまで、このプログラム動作とベリファイ動作を繰り返す。

（イレーズ動作）
イレーズ動作は、図３に破線で示すブロック単位で行う。また、データ記憶回路１０に接続された２本のビット線（ＢＬｉｅ、ＢＬｉｏ）について同時に行う。先ず、図１に示すトランジスタ７４、７５をオンとし、トランジスタ７２、７３をオフとし、ソース線ＳＲＣとメモリセルが形成されたウェルを消去電位Ｖｅｒａ＝２０Ｖとし、選択ブロック内のワード線の電位を０Ｖ、その他のワード線をフローティング状態として、選択ブロック内のメモリセルのデータを消去する。消去後、セルの閾値電圧は、図８（ｃ）に示すように、データ“０”（負の閾値電圧）となる。

ところで、消去領域を自己昇圧する（Erased Area Self Boost）書き込み方法の場合、消去セルの閾値電圧を浅くする必要がある。先ず、この消去領域を自己昇圧する書き込み方法について説明する。

この書き込み方法は、図１４に示すように、必ずＮＡＮＤセルのソース側から書き込みを行う。セルにデータを書き込む場合、ビット線をＶｓｓとし、非書き込みの場合、ビット線をＶｄｄとする。次に、例えばＷＬ７により選択セルにデータを書き込む場合、ＷＬ０〜ＷＬ４はＶｐａｓｓ、ＷＬ５はＶｓｓ、ＷＬ６はＶｄｄ、ＷＬ７はプログラム電圧Ｖｐｇｍ、ＷＬ８〜ＷＬ３１はＶｐａｓｓに設定される。この状態において、データを書き込む場合、ワード線ＷＬ７のゲートがＶｐｇｍ、チャネルがＶｓｓであるため、書き込みが行なわれる。また、非書き込みの場合、チャネルは、ブースされて例えばＶｐａｓｓ／２となる。しかし、書き込まれるセルの数が多い場合、チャネルはブースとされにくくなる。ところが、消去領域を自己昇圧する書き込み方法は、必ずソース側から書き込まれている。したがって、ＷＬ５＝０としてブースとすると、ＷＬ８〜ＷＬ３１のセルは消去されているため、チャネルはブーストされ、書き込まれなくなる。このように、既に書き込まれたセルにブースとした電荷が移動しないようにしなくてはならない。しかし、ワード線ＷＬ５により選択されるセルが消去状態の場合で、閾値電圧が深い場合、すなわち、大きな負の閾値電圧となっている場合、セルはオフしなくなってしまう。したがって、消去セルの閾値電圧を浅くする、すなわち、小さな負の閾値電圧とする必要がある。

このため、消去動作後、ブロック内の全ワード線を選択し、プログラム及びプログラムベリファイリードを行ない、図８（ｃ）に示すように、“ｚ”レベルまで書き込み動作を行なう。この時のプログラム及びプログラムベリファイリード動作は、全ワード線を選択状態とし、ベリファイ時の選択ワード線の電位をｚ＋Ｖｆｉｘ（例えば０Ｖ）とし、他は、通常のプログラム及びプログラムベリファイリードと全く同様に行なう。

上記実施形態によれば、多値データのうちの少なくとも２つのデータを負の閾値電圧により設定している。このため、図１５（ｂ）に示すように、読み出し電圧Ｖｒｅａｄの範囲内において、図１５（ａ）に示す従来の場合に比べて、設定可能な閾値電圧の範囲を広げることが可能である。したがって、１つの閾値電圧の分布幅を大きく設定できため、プログラム及びベリファイ回数を削減でき、高速な書き込みを行なうことができる。特に、この実施形態は、１つのメモリセルに８値、又は１６値のデータを記憶する場合に有効である。

また、負の閾値電圧を読み出す場合、定電圧発生回路７１により電圧Ｖｆｉｘを発生し、この電圧Ｖｆｉｘをセルのソース及びウェルに供給することにより、セルのソース及びウェルの電位を選択セルのワード線の電位より高くすることで、見かけ上、ワード線に負電圧を加えた場合と同等としている。しかも、負の閾値電圧を読み出す場合、ソース及びウェルと非選択ビット線を短絡することにより、定電圧発生回路７１に流れ込む電流を低減することができる。したがって、定電圧発生回路７１を安定に動作させることができる効果を有している。

さらに、上記実施形態によれば、セルのゲートに負電圧を供給する必要がない。このため、ローデコーダを構成する高耐圧トランジスタをＰウェル内に形成する必要がない。したがって、製造工程の増加を防止することが可能である。

（第２の実施形態）
上記第１の実施形態において、イレーズシーケンス中に、消去セルの閾値電圧を−１．６Ｖにする動作を行なった。しかし、図１１に示すように、第１ページのプログラム又は、第２ページのプログラム中で行なうことも可能である。

第２の実施形態によれば、プログラム動作が若干遅くなるが、イレーズ動作を高速化することが可能である。

（第３の実施形態）
上記第１、第２の実施形態において、正のリード及びプログラムベリファイリードと、負のリード及びプログラムベリファイリードにおいて、選択されているセルのウェル、ソース線、非選択ビット線、非選択ブロックの選択ゲートに加える電圧を、負の時はＶｆｉｘ（例えば１．６Ｖ）、正の時はＶｓｓと変化させた。しかし、これに限らず、正の時も負の時と同様に、選択されているセルのウェル、ソース線、非選択ビット線、非選択ブロックの選択ゲートに加える電圧をＶｆｉｘとしてもよい。

第３の実施形態によれば、正のリードと負のリードにおいて、読み出し動作を変える必要がない。このため、正のリードと負のリードを同じ条件により行うことができるため、正のリードと負のリードの閾値電圧のマージンを多く設定する必要がない。したがって、多値データの各閾値電圧の分布幅を広くすることができ、高速な書き込みが可能となる。

（第４の実施形態）
第１の実施形態において、データ記憶回路は、図３に示すように、２本のビット線に１つ接続した。しかし、これに限定されるものではない。

図１６は、第４の実施形態に係るメモリセルアレイ１とデータ記憶回路１０の構成を示している。すなわち、図１６に示すように、１本のビット線に１つのデータ記憶回路１０を配置することも可能である。この場合、例えばプログラムは、２本のビット線について、同時に書き込みを行い、ベリファイリード及びリード時は、片方のビット線のデータを読み出し、他方のビット線は、非選択とする。

第４の実施形態によれば、同時に書き込むセルの数を第１の実施形態の２倍とすることができるため、一層高速の書き込みを行なうことが可能である。

尚、上記各実施形態は、４値の場合について説明したが、８値、１６値、ｎ値（ｎは自然数）のデータを記憶する半導体記憶装置に各実施形態を適用することが可能である。

その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。

第１の実施形態に係る半導体記憶装置の要部を示す回路図。 第１の実施形態に係る半導体記憶装置を示す構成図。 図２に示すメモリセルアレイ１及びビット線制御回路２の構成を示す回路図。 図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図。 第１の実施形態に係る半導体記憶装置を示す要部の断面図。 図５に示す構成において、各種動作時に各部に供給される電圧を示す図。 図３に示すデータ記憶回路の一例を示す回路図。 図８（ａ）（ｂ）（ｃ）は、メモリセルのデータとメモリセルの閾値電圧の関係を示す図。 第１の実施形態における書き込み順序の一例を示す図。 Ｐ型基板上にローデコーダを構成する高耐圧ＮＭＯＳトランジスタを形成した場合を示す図。 ４値のデータの書き込みシーケンスを示す図。 ４値のデータの書き込みシーケンスを示すものであり、第１ページの書き込み動作を示すフローチャート。 ４値のデータの書き込みシーケンスを示すものであり、第２ページの書き込み動作を示すフローチャート。 消去領域を自己昇圧する書き込み方法を示す図。 図１５（ａ）は、従来の書き込み方法による閾値電圧の分布を示す図、図１５（ｂ）は、第１の実施形態に係る書き込み方法による閾値電圧の分布を示す図。 第４の実施形態に係り、メモリセルアレイ１とデータ記憶回路１０の構成を示す図。

符号の説明

１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…ワード線制御回路、７…制御信号及び制御電圧発生回路、１０…データ記憶回路、ＭＣ…メモリセル、Ｓ１、Ｓ２…選択ゲート、ＳＧＳ、ＳＧＤ…セレクト線、ＳＲＣ…ソース線、ＷＬ０〜ＷＬ３１…ワード線、ＰＤＣ…プライマリデータキャッシュ、ＴＤＣ…テンポラリデータキャッシュ、ＤＤＣ…ダイナミックデータキャッシュ、７１…定電圧発生回路、７２〜７４…トランジスタ。

Claims (16)

1. ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置され、前記メモリセルに負の閾値電圧を設定することが可能なメモリセルアレイと、
   前記ワード線、及びビット線の電位を制御する制御回路と、
   正の第１の電圧を発生する定電圧発生回路と、
   前記制御回路は、前記ビット線のうち第１のビット線に接続されたメモリセルから負の閾値電圧の読み出し動作を行なう場合、前記第１のビット線に隣接して配置された第２のビット線と、前記メモリセルアレイが形成されたウェルと、前記メモリセルアレイのソース線に、正の第１の電圧を供給し、選択セルのワード線に前記第１の電圧より低い正の電圧を供給し、前記第１のビット線に第１のプリチャージ電圧を供給し、前記第２のビット線と前記ソース線を電気的に接続することを特徴とする半導体記憶装置。
2. 前記定電圧発生回路と前記メモリセルアレイのソース線間に接続され、読み出し動作時にオンとされる少なくとも１つの第１スイッチをさらに具備することを特徴とする請求項１の半導体記憶装置。
3. 前記定電圧発生回路と前記メモリセルアレイのウェル間に接続され、読み出し動作時にオンとされる少なくとも１つの第２スイッチをさらに具備することを特徴とする請求項１の半導体記憶装置。
4. 前記読み出し動作時に、前記第１のプリチャージ電圧を供給した後、前記ワード線に所定の電圧を供給し、前記ビット線の電位変化を読み出すことを特徴とする請求項１の半導体記憶装置。
5. 前記第１のビット線に供給する第１のプリチャージ電圧は、前記第１の電圧より高い電圧であることを特徴とする請求項１の半導体記憶装置。
6. 前記第１のビット線の電荷は、前記メモリセル、ソース線を介して前記第２のビット線に移動することを特徴とする請求項１記載の半導体記憶装置。
7. 前記ソース線に接続され、消去動作時にオンとされ、前記ソース線及び前記ウェルに消去電圧を供給する少なくとも１つの第３のスイッチをさらに具備することを特徴とする請求項１記載の半導体記憶装置。
8. 前記ウェルに接続され、消去動作時にオンとされ、前記ソース線及び前記ウェルに消去電圧を供給する少なくとも１つの第４のスイッチをさらに具備することを特徴とする請求項１記載の半導体記憶装置。
9. ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
   前記ワード線、ビット線、ソース線、及びウェルの電位を制御する制御回路と、
   正の第１の電圧及び前記第１の電圧より低い第２の電圧を発生する定電圧発生回路とを有し、
   前記メモリセルは、第１の状態、第２の状態乃至第ｎの状態（ｎは２以上の自然数）のｎ個の状態を有し、第１の状態、第２の状態乃至第ｋの状態（ｋ＜＝ｎ、ｋは自然数）は負の閾値電圧であり、前記制御回路は、これら負の閾値電圧を読み出す場合、前記ビット線のうち、選択されたビット線には、第１のプリチャージ電圧を供給し、前記メモリセルアレイのウェルと、前記メモリセルアレイのソース線に、前記定電圧発生回路により発生された前記第１の電圧を供給し、選択セルのワード線に前記第１の電圧より低い正の電圧を供給し、第（ｋ＋１）の状態乃至第ｎの状態の状態を読み出す場合、前記メモリセルアレイのウェルと、前記メモリセルアレイのソース線に、前記第２の電圧を供給することを特徴とする半導体記憶装置。
10. 前記第１の状態、第２の状態乃至第ｋの状態（ｋ＜＝ｎ、ｋは自然数）の状態を読み出す場合、前記選択されたビット線には、前記第１のプリチャージ電圧を供給し、（ｋ＋１）の状態乃至第ｎの状態の状態を読み出す場合、前記選択されたビット線には、前記第１のプリチャージ電圧より低い第２のプリチャージ電圧を供給することを特徴とする請求項９記載の半導体記憶装置。
11. 前記第１のプリチャージ電圧と前記第１の電圧の差と、前記第２のプリチャージ電圧と前記第２の電圧の差は、等しいことを特徴とする請求項１０記載の半導体記憶装置。
12. 前記ビット線のうち第１のビット線に接続されたメモリセルからデータの読み出し動作を行なう場合で、前記第１の状態、第２の状態乃至第ｋの状態（ｋ＜＝ｎ、ｋは自然数）の状態を読み出す場合、前記第１のビット線に隣接して配置された第２のビット線に、前記定電圧発生回路により発生された前記第１の電圧を供給し、第（ｋ＋１）の状態乃至第ｎの状態の状態を読み出す場合、前記第２のビット線に前記第２の電圧を供給することを特徴とする請求項９記載の半導体記憶装置。
13. 前記メモリセルに書き込むデータ及び前記メモリセルから読み出されたデータを記憶するデータ記憶回路をさらに具備することを特徴とする請求項１又は９記載の半導体記憶装置。
14. 前記データ記憶回路は、１対のビット線に接続されることを特徴とする請求項１３記載の半導体記憶装置。
15. 前記データ記憶回路は、１本のビット線に接続されることを特徴とする請求項１３記載の半導体記憶装置。
16. 一端が前記ビット線に接続された第１のトランジスタと、
    前記第１のトランジスタの他端に一端が接続され、他端に第1の信号が供給されるキャパシタを有し、
    前記第１のビット線の電位を読み出す場合、前記キャパシタの一端に第３の電圧を供給した後、前記第１の信号をローレベルからハイレベルとすることにより、前記キャパシタの一端の電圧を前記第３の電圧より高い電圧に昇圧し、第１のトランジスタのゲートに所定の電圧を印加することにより、前記第１のビット線の電位を読み出し、前記第１のトランジスタをオフした後、前記第１の信号をハイレベルからローレベルに設定することを特徴とする請求項１又は９記載の半導体記憶装置。

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