JP5254413B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、不揮発性半導体記憶装置に関する。

ＮＡＮＤセル型フラッシュメモリでは、メモリセルの微細化や１つのメモリセルに複数のデータを格納する多値化の進展により、データ消去動作を実行した後の閾値電圧分布の下限の電圧値が、ますます低い値（絶対値の大きい負の値）になっている。この場合、消去状態において、そのような低い電圧値の閾値電圧分布からデータの書き込み動作を行ったとしても、書き込み後の閾値電圧分布は正の電圧にならず負になる場合がある。

そこで、読み出し動作時に選択メモリセルの制御ゲートに印加する電圧も負の電圧に設定することも検討されている。しかし、制御ゲートに印加する電圧として負の値の電圧を用意することは、特別な電圧発生回路が必要となり、回路面積の増大及び消費電力の増大につながる。

このような課題に対応するため、ソース線及びウエル（メモリセルが形成される半導体層）に正の電圧を印加し、これにより選択メモリセルの制御ゲートに印加される読み出し電圧を負の電圧とする必要を無くした方式のＮＡＮＤセル型フラッシュメモリが知られている（以下では、このような方式を「ネガティブセンス方式」と称することがある）。このネガティブセンス方式によれば、制御ゲート（ワード線）において負の電圧を発生させる電圧発生回路は不要となり、回路面積の増大は抑制することができる。

特開２００９−１４６５５６号公報

この発明は、ネガティブセンス方式を採用する不揮発性半導体記憶装置において、信頼性を向上させることを目的とする。

以下に説明する実施の形態の不揮発性半導体記憶装置は、半導体層上にゲート絶縁膜を介して形成された電荷蓄積層、及び電荷蓄積層上にゲート間絶縁膜を介して形成された制御ゲートを有するメモリセルを複数個直列に接続してなるメモリストリングを配列してなるメモリセルアレイを備える。ワード線は、制御ゲートに接続される。ビット線は、メモリストリングの一端に電気的に接続される。ソース線は、メモリセルの他端に電気的に接続される。制御回路は、半導体層、制御ゲート、ビット線、ソース線に印加する電圧を制御する。

制御回路は、読み出し動作を実行する場合において、第１の時刻において、前記ソース線に対し、正の値を有する第１の電圧の印加を開始し、第１の時刻以降の時刻において、複数の前記メモリセルの中から選択された選択メモリセル以外の非選択メモリセルに接続される非選択ワード線に対し前記メモリセルの保持データに拘わらず前記メモリセルを導通状態にする第２の電圧の印加を開始する。

第１の実施の形態によるＮＡＮＤセル型フラッシュメモリのメモリコア構成を説明する回路図である。 第１の実施の形態のＮＡＮＤセル型フラッシュメモリにおいて４値データ記憶方式を実行する場合のデータ書き込み方法の一例を示している。 図２の書き込み方法を実行する場合の手順を示すフローチャートである 所謂ネガティブセンス方式の概念図である。 第１の実施の形態のＮＡＮＤセル型フラッシュメモリにおける読み出し動作を示すタイミングチャートである。 第１の実施の形態のＮＡＮＤセル型フラッシュメモリにおいて実行されるネガティブセンス方式による読み出し動作を示す概念図である。 比較例のＮＡＮＤセル型フラッシュメモリにおける読み出し動作を示すタイミングチャートである。 第１の実施の形態の変形例に係るＮＡＮＤセル型フラッシュメモリにおける読み出し動作を示すタイミングチャートである。 第１の実施の形態の変形例の比較例に係るＮＡＮＤセル型フラッシュメモリにおける読み出し動作を示すタイミングチャートである。 第２の実施の形態のＮＡＮＤセル型フラッシュメモリにおける読み出し動作を示すタイミングチャートである。 第３の実施の形態のＮＡＮＤセル型フラッシュメモリにおける読み出し動作を示すタイミングチャートである。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

［第１の実施の形態］
まず、図１を参照して、第１の実施の形態のＮＡＮＤセル型フラッシュメモリを説明する。図１は、第１の実施の形態によるＮＡＮＤセル型フラッシュメモリのメモリコア構成を示している。

メモリセルアレイ１は、複数の電気的書き換え可能な３２個の不揮発性メモリセルＭ０−Ｍ３１が直列接続されたメモリストリングＭＳを配列して構成されている。１つのメモリストリングＭＳ中のメモリセルＭの数は、３２個に限られるものではなく、例えば６４個、１２８個などにすることもできる。メモリストリングＭＳの両端には、そのメモリストリングＭＳが選択される場合に導通するドレイン側選択ゲートトランジスタＳＧ０及びソース側選択ゲートトランジスタＳＧ１が接続されている。この３２個のメモリセルＭ０〜Ｍ３１と、選択ゲートトランジスタＳＧ０、ＳＧ１により、１つのＮＡＮＤセルユニットが構成されている。

メモリセルＭは、半導体基板上に形成されたｐ型のウエルＳＷ上にゲート絶縁膜１１を介して浮遊ゲートＦＧ（電荷蓄積層）を形成し、この浮遊ゲートＦＧ上にゲート間絶縁膜１３を介して制御ゲートＣＧを有するタイプの浮遊ゲート型メモリセルとすることができる。また、１つのメモリストリングＭＳ中で直列接続された複数のメモリセルＭは、ドレイン・ソース拡散層１５を共有する。浮遊ゲート型のメモリセルに代えて、例えばシリコン窒化膜等からなる電荷蓄積層を有したＭＯＮＯＳ型メモリセルとすることもできる。

各ＮＡＮＤセルユニットは、ドレイン側選択ゲートトランジスタＳＧ０の一端においてビット線ＢＬに接続され、ソース側選択ゲートトランジスタＳＧ１の一端においてソース線ＣＥＬＳＲＣに接続されている。
ＮＡＮＤセルユニット内のメモリセルＭ０−Ｍ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬ３１に接続されている。選択ゲートトランジスタＳＧ０，ＳＧ１のゲートは、ワード線ＷＬ０〜ＷＬ３１と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続されている。

ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを選択駆動するためにロウデコーダ２、ワード線ドライバ２’が配置される。各ビット線ＢＬは、センスアンプ回路３内のセンスアンプ兼データラッチ３１に接続される。ビット線ＢＬは、センスアンプ兼データラッチ３１内に含まれる図示しないプリチャージ回路により、読み出し動作時において所定の電圧（例えば１．５Ｖ〜２．５Ｖ）まで充電される。また、ビット線ＢＬとセンスアンプ兼データラッチ３１との間にはクランプトランジスタが接続され、このクランプトランジスタのゲート電圧は、ビット線ドライバ４により制御される。

ここでは、ビット線ＢＬがセンスアンプ兼データラッチ３１に一対一の対応で接続される場合を示したが、この場合、１ワード線により選択されるメモリセルが同時書き込み／読み出しが行われる１ページとなる。ただし、例えば隣接する偶数番ビット線と奇数番ビット線が一つのセンスアンプ兼データラッチを共有する方式とすることもできる。この場合には、一ワード線で選択されるメモリセルのうち半分が、同時書き込み／読み出しの単位（１ページ）となる。

ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図示のように、ビット線ＢＬの方向に複数のブロックＢＬＫ，ＢＬＫ１，…，ＢＬＫｍ−１が配列される。

また、ソース線ＣＥＬＳＲＣ、及びウエルＳＷの電位を制御するための回路として、ソース線ドライバ５、及びウエルドライバ６が設けられている。ソース線ドライバ５、及びウエルドライバ６は、上述したネガティブセンス方式を実行する場合において、ソース線ＣＥＬＳＲＣ及びウエルＳＷの電圧を、それぞれ電圧Ｖ_{ＣＥＬＳＲＣ}（＞０）、電圧Ｖ_ｗｅｌｌ（Ｖ_ｗｅｌｌ＞０、Ｖ_{ＣＥＬＳＲＣ}≧Ｖ_ｗｅｌｌ）まで上昇させる。基板バイアスが印加されることを避けるため、電圧Ｖ_Ｗｅｌｌは、電圧Ｖ_{ＣＥＬＳＲＣ}と等しいか、Ｖ_{ＣＥＬＳＲＣ}よりも小さい電圧とされる。制御回路１０は、これらのドライバ２’、４、５、６を制御してワード線ＷＬ、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ及びウエルＳＷに印加する電圧を制御する。なお、ワード線ＷＬ、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ及びウエルＳＷに供給される電圧は、電圧生成回路７から供給される。電圧生成回路７は、複数の昇圧回路ＣＰを備えている。電圧生成回路７は、制御回路１０からの制御信号に従い、これら複数の昇圧回路（電源回路）ＣＰのうちのいくつかを選択的に動作させる。また、電圧生成回路７は、これら複数の昇圧回路ＣＰのうちのいくつかを用いて生成した電圧を、複数のドライバ２’，４，５，又は６に同時に供給することができるように構成されている。すなわち、本実施の形態の制御回路１０は、所定の場合において、同一の昇圧回路ＣＰを用いて各種ドライバに同一の電圧を供給することが可能なように構成されている。

図２は、この実施の形態でのＮＡＮＤセル型フラッシュメモリにおいて４値データ記憶方式を実行する場合のデータ書き込み方法の一例を示している。また、図３はこの書き込み方法を実行する場合の手順を示すフローチャートである。４値データは、例えば電圧レベルとして最も低いレベルにある負の閾値電圧分布（消去分布）Ｅと、これより大なる電圧レベルにある閾値電圧分布Ａ，Ｂ，Ｃにより規定される。
この４値データを書くために、まず選択ブロックの全メモリセルは、最も低い負の閾値電圧分布Ｅに設定される（データ消去：図３のステップＳ１１）。このデータ消去は、メモリセルアレイ１が形成されたウエルＳＷに正の消去電圧Ｖｅｒａをウエルドライバ６から与え、選択ブロックの全ワード線を０Ｖとして、全メモリセルＭの浮遊ゲートの電子を放出させることにより行う。

次に、閾値電圧分布Ｅのセルの一部を中間分布ＬＭまで書き込む、下位ページ書き込み（Ｌｏｗｅｒ Ｐａｇｅ Ｐｒｏｇｒａｍ）を行う（図３のステップＳ１２）。そして、ベリファイ電圧を電圧ＶＬＭに設定して（電圧ＶＬＭを、選択メモリセルＭのゲート−ソース間に印加する）、中間分布ＬＭへの書き込みの完了を確認するためのベリファイ動作を行う（ステップＳ１３）。
その後、閾値電圧分布ＥからＡへ、更に中間分布ＬＭから閾値電圧分布Ｂ，Ｃへと閾値電圧を上昇させる上位ページ書き込み（Ｕｐｐｅｒ Ｐａｇｅ Ｐｒｏｇｒａｍ）を行った後、ベリファイ電圧として電圧ＶＡ、ＶＢ又はＶＣを用いてベリファイ動作を行う（ステップＳ１４、Ｓ１５）。こうして、全ての閾値電圧分布Ｅ〜Ｃへの書き込みが完了した後は、必要に応じ、読み出し動作を行う（ステップＳ１６）。読み出し動作においては、選択メモリセルＭのゲート−ソース間に印加する読み出し電圧を、各閾値電圧分布Ｅ〜Ｃの上限と下限の間の電圧である読み出し電圧ＲＡ、ＲＢ、ＲＣに設定する一方、非選択メモリセルのゲート−ソース間には、閾値電圧分布Ｃの上限値よりも十分に大きい読み出しパス電圧Ｖ_ＲＥＡＤを印加する。読み出しパス電圧Ｖ_ＲＥＡＤは、メモリセルＭの保持データに拘わらず、メモリセルＭを導通状態にすることのできる電圧である。

以上のデータ書き込みは、選択ワード線に書き込み電圧ＶＰＧＭを与え、非選択ワード線に書き込みパス電圧Ｖｐａｓｓを与え、ビット線に例えば、接地電圧Ｖｓｓ（閾値電圧を上昇させる“０”書き込みの場合）または電源電圧Ｖｄｄ（閾値電圧を上昇させない書き込み禁止の場合）を与えて、選択的にメモリセルの浮遊ゲートに電子を注入する動作として行う。

即ち、“０”書き込みの場合、ビット線ＢＬに与えた接地電圧ＶｓｓがＮＡＮＤセルユニットのチャネルまで転送され、書き込み電圧ＶＰＧＭが与えられたときにチャネルから浮遊ゲートにトンネル電流による電子が注入される。一方、“１”書き込み（書き込み禁止）の場合、ＮＡＮＤセルチャネルはＶｄｄ−Ｖｔ（Ｖｔはドレイン側選択ゲートトランジスタＳＧ０の閾値電圧）まで充電されてフローティングになり、書き込み電圧ＶＰＧＭが与えられたときセルチャネルは容量結合によりブーストされて、電子注入が起こらない。なお、データ書き込みには通常、書き込み電圧を書き込みサイクル毎（書き込み動作と書き込みベリファイ動作）に少しずつ高くするステップアップ書き込み方式を利用する。

下位ページ書き込み（中間分布ＬＭの書き込み）において、その中間分布ＬＭの閾値電圧の下限を所定の電圧（ベリファイ電圧ＶＬＭ）以上にするため、書き込み状態の確認（ベリファイ動作）を行う。即ち、選択メモリセルの制御ゲート（選択ワード線）とソースとの間にベリファイ電圧ＶＬＭを与えたベリファイ読み出し動作で、選択メモリセルが導通すれば書き込み失敗（フェイル）であり、導通しなければ場合書き込み成功（パス）という判定を行う。同様に、上位ページ書き込み時は、ベリファイ電圧ＶＡ，ＶＢ，ＶＣによりそれぞれデータ状態Ａ，Ｂ，Ｃの書き込みベリファイ動作を行うことになる。

ＮＡＮＤセル型フラッシュメモリでは、メモリセルの微細化や多値化の進展により、データ消去動作を実行した後の閾値電圧分布Ｅの電圧値が、ますます低い値（絶対値の大きい負の値）になっている。この場合、そのような低い電圧値の消去状態の閾値電圧分布からデータの書き込み動作を行った場合、書き込み後の閾値電圧分布は正の電圧にならず負になる場合もある。図２は、閾値電圧分布Ａの下限値が負の値となっている例を示している。

この場合、ベリファイ動作時において選択メモリセルＭｎのゲート−ソース間に負の値の電圧を与えなければならないが、メモリセルの制御ゲートに負の値の電圧を与えることが可能な電圧発生回路を用意することは、回路面積の増大につながる。このため、本実施の形態では、上述のネガティブセンス方式を採用している。

ネガティブセンス方式では、読み出し動作時及びベリファイ読み出し動作時において、ソース線ＣＥＬＳＲＣ及びウエルＳＷに印加する電圧Ｖ_{ＣＥＬＳＲＣ}及びＶ_ｗｅｌｌを、正の値の電圧、例えば１．５Ｖ程度の電圧に設定する（図４参照）。この場合、例えば、閾値電圧分布Ａのベリファイ電圧ＶＡが−１．５Ｖであるならば、この閾値電圧分布Ａの書き込みベリファイ動作時に選択メモリセルの制御ゲートに印加する電圧ＶＣＧＲＶは０Ｖ（＝−１．５＋１．５）で足りる。このように、ネガティブセンス方式によれば、閾値電圧分布の下限値を負の電圧に設定した場合であっても、選択メモリセルの制御ゲートに印加する電圧は負の電圧とする必要がない。

なお、図２のように閾値電圧分布Ａの下限値のみが負の値であり他の閾値電圧分布Ｂ，Ｃの下限値は正の値である場合においては、閾値電圧分布Ａについてのベリファイ動作及び読み出し動作のみにおいて上述のネガティブセンス方式を採用してもよい。すなわち、閾値電圧分布Ｂ，Ｃについての読み出し動作においては、ネガティブセンス方式によらず電圧Ｖ_{ＣＥＬＳＲＣ}及びＶ_ｗｅｌｌを０Ｖにした通常の読み出し方式を実行するようにしてもよい。ただし、閾値電圧分布Ｂ，Ｃについてもネガティブセンス方式を実行してもよい。後述の実施の形態では、閾値電圧分布Ｂ，Ｃも含め、全ての読み出し動作をネガティブセンス方式で実行する場合について説明するが、これに限る趣旨ではない。

次に、図５Ａを参照して、ネガティブセンス方式を用いた第１の実施の形態のＮＡＮＤセル型フラッシュメモリの読み出し動作を説明する。本実施の形態におけるネガティブセンス方式を用いた読み出し動作においては、ソース線ＣＥＬＳＲＣ及びウエルＳＷには、所定の正の電圧Ｖ_{ＣＥＬＳＥＣ}、及びＶ_ｗｅｌｌが与えられる。そして、メモリストリングＭＳを構成するメモリセルＭ０〜３１のうちの１つが選択メモリセルＭｓとして選択され、その制御ゲート（選択ワード線ＷＬｓ）に読み出し電圧Ｖ_ＣＧＲＶを印加される。ソース線ＣＥＬＳＲＣ及びウエルＳＷに所定の正の電圧Ｖ_{ＣＥＬＳＥＣ}、及びＶ_ｗｅｌｌが与えられるため、電圧Ｖ_ＣＧＲＶは一例として図５Ｂに示すように、全て０Ｖ以上の電圧ＲＡｎ、ＲＢｎ、ＲＣｎとすることができる。すなわち、図２に示す如く閾値電圧分布Ａ，Ｂ，Ｃの少なくとも一部が負の領域に存在したとしても、ソース線ＣＥＬＳＲＣ及びウエルＳＷに所定の正の電圧Ｖ_{ＣＥＬＳＥＣ}、及びＶ_ｗｅｌｌが与えられることにより、例えば電圧ＶＡ、ＶＢ、ＶＣを正方向にシフトさせた状態（電圧ＶＡｎ、ＶＢｎ、ＶＣｎ）を得ることができる。選択メモリセルＭｓ以外のメモリセルは非選択メモリセルＭｎｓとされ、その制御ゲート（非選択ワード線ＷＬｎｓ）に電圧Ｖ_ＲＥＡＤ＋Ｖ_{ＣＥＬＳＲＣ}を印加される。

読み出し動作の開始が指示されると、制御回路１０は、ドライバ２’、４、５、６を制御してワード線ＷＬ、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ及びウエルＳＷに印加する電圧を制御する。
図５Ａでは、ソース線ＣＥＬＳＲＣの電位は時刻ｔ１において所望の電圧Ｖ_{ＣＥＬＳＲＣ}（例えば１Ｖ程度）に到達する。その後、時刻ｔ１において、制御回路１０は、ドライバ２’、４、５、６を制御して、非選択ワード線ＷＬｎｓに対する電圧の印加を開始し、時刻ｔ２において非選択ワード線ＷＬｎｓの電位を所望の電圧Ｖ_{ＶＲＥＡＤ}＋Ｖ_{ＣＥＬＳＲＣ}に到達させる。このように、本実施の形態では、ソース線ＣＥＬＳＲＣを電圧Ｖ_{ＣＥＬＲＣ}に到達させてから非選択ワード線ＷＬｎｓに対する電圧の印加を開始する。こうすることで、非選択メモリセルＭｎｓに加わる電圧ストレスＶ_{ｓｔｒｅｓｓ}は、図５Ａのように非選択ワード線ＷＬｎｓの電圧を０Ｖから電圧Ｖ_{ＶＲＥＡＤ}＋Ｖ_{ＣＥＬＳＲＣ}まで連続的・直線的に立ち上げたとしても、Ｖ_{ｓｔｒｅｓｓ}≦Ｖ_ＲＥＡＤ＝（Ｖ_ＲＥＡＤ＋Ｖ_{ＣＥＬＳＲＣ}）−（Ｖ_{ＣＥＬＳＲＣ}）である。すなわち、非選択メモリセルＭｎｓに加わる電圧ストレスＶ_{ｓｔｒｅｓｓ}は、電圧Ｖ_ＲＥＡＤを超えることはない。なお、非選択ワード線ＷＬｎｓに電圧の印加を開始する時刻は時刻ｔ１でなくてもよく、時刻ｔ０よりも遅い時刻であればよい。ただし、ソース線ＣＥＬＳＲＣの電圧が電圧Ｖ_{ＣＥＬＳＲＣ}に達する時刻ｔ１よりも後の時刻において非選択ワード線ＷＬｎｓに対する電圧の印加が開始されるように制御するのが好適である。

一方、制御回路１０は、ドライバ２’、４、５、６を制御して、選択ワード線ＷＬｓの電位を、時刻ｔ３より立ち上げて、時刻ｔ４にて所望の電圧Ｖ_ＣＧＲＶに到達するよう制御する。ビット線ＢＬは、制御回路１０の制御により、更にその後の時刻ｔ５にて所望の電圧Ｖ_ＢＬ（＞Ｖ_{ＣＥＬＳＲＣ}、例えば１．５Ｖ程度）に到達する。その後、図示は省略するが、選択トランジスタＳＧ０及びＳＧ１が導通状態とされることにより、読み出し動作が開始される。

本実施の形態の読み出し動作によれば、ネガティブセンス方式を採用した場合においても、リードディスターブを抑制することができる。ここで、第１の実施の形態の効果の説明のため、第１の実施の形態の比較例を、図６を参照して説明する。

この比較例では、第１の実施の形態（図５）とは異なり、制御回路は、最初に時刻ｔ０にて非選択ワード線ＷＬｎｓに電圧を印加し始め、時刻ｔ２０で非選択ワード線ＷＬｎｓの電位を電圧Ｖ_ＲＥＡＤに到達させる。その後、制御回路は、時刻ｔ３にて選択ワード線ＷＬｓに電圧を印加し始め時刻ｔ４で選択ワード線ＷＬｓの電位を電圧Ｖ_ＣＧＲＶに到達させる。
また、制御回路は、時刻ｔ０１にてソース線ＣＥＬＳＲＣに電圧を印加し始める。その後、制御回路は、時刻ｔ２１においてソース線ＣＥＬＳＲＣの電位を電圧Ｖ_{ＣＥＬＳＲＣ}に到達させ、時刻ｔ２２において非選択ワード線ＷＬｎｓの電位を電圧Ｖ_ＲＥＡＤ＋Ｖ_{ＣＥＬＳＲＣ}に到達させる。更に制御回路は、時刻ｔ５においてビット線ＢＬの電位を電圧Ｖ_ＢＬに到達させている。

この比較例では、図６に示すように、ソース線ＣＥＬＳＲＣに電圧が印加され始める時刻ｔ０１が非選択ワード線ＷＬｓに電圧Ｖ_ＲＥＡＤが印加され始める時刻ｔ０よりも遅い。このため、この比較例では、非選択メモリセルＭｎｓに電圧_{ＶＲＥＡＤ}以上の電圧ストレスＶ_{ｓｔｒｅｓｓ}を印加することを回避する観点から、非選択ワード線ＷＬｎｓの電圧を電圧Ｖ_ＲＥＡＤから電圧Ｖ_ＲＥＡＤ＋Ｖ_{ＣＥＬＳＲＣ}に立ち上げる時刻を、ソース線ＣＥＬＳＲＣの電圧が電圧Ｖ_{ＣＥＬＳＲＣ}に到達する時刻ｔ２１よりも後の時刻としている。このような動作とすることにより、非選択メモリセルＭｎｓの電圧ストレスＶ_{ｓｔｒｅｓｓ}が電圧Ｖ_ＲＥＡＤ以上になることはない。しかし、読み出し動作が実際に開始される前において、読み出しパス電圧Ｖ_ＲＥＡＤが非選択メモリセルＭｎｓに印加されている時間が長くなる。すなわち、第１の実施の形態と比べて時刻ｔ２０から時刻ｔ３の間において、非選択メモリセルＭｎｓに加わるストレスが強くなる。また、このように読み出しパス電圧Ｖ_ＲＥＡＤが印加されている時間が長くなることは、リードディスターブが生じる可能性を高くしてしまう。

一方、本実施の形態では、非選択ワード線ＷＬｎｓの電位がＶ_ＲＥＡＤ＋Ｖ_{ＣＥＬＳＲＣ}に達する時刻ｔ２においては、既にソース線ＣＥＬＳＲＣの電位は電圧Ｖ_{ＣＥＬＳＲＣ}に到達している。従って、非選択メモリセルＭｎｓに読み出しパス電圧Ｖ_ＲＥＡＤ前後の電圧が不要に印加されている時間は、図６に比べ短くされている。これにより、リードディスターブが起こる可能性も小さくすることができる。その結果、ＮＡＮＤセル型フラッシュメモリの信頼性を向上させることが出来る。

また、本実施の形態では、比較例に比べて、時刻ｔ２０から時刻ｔ２２までの時間を短くする事ができる。すなわち、非選択ワード線ＷＬｎｓを一旦電圧Ｖ_ＲＥＡＤで止めることなく、Ｖ_ＲＥＡＤ＋Ｖ_{ＣＥＬＳＲＣ}まで一気に上昇させている。その結果、ベリファイ動作を伴う書き込み動作に要する時間を短縮することができる。

［第１の実施の形態の変形例］
まず、図７Ａを参照して、第１の実施の形態の変形例のＮＡＮＤセル型フラッシュメモリを説明する。メモリ構成については第１の実施の形態と同様である。この変形例は、第１の実施の形態に加えて選択ワード線ＷＬｓにスパイク動作を追加した点が異なる。

制御回路１０は、ドライバ２’、４、５、６を制御して、時刻ｔ１において非選択ワード線ＷＬｎｓに電圧を印加し始めるとほほ同時に選択ワード線ＷＬｓにも電圧を印加し始める。その後、時刻ｔ１ｂにおいて選択ワード線ＷＬｓの電位が電圧Ｖ_ＲＥＡＤに上昇した後、時刻ｔ１ｃにて再び０Ｖまで降下させる。時刻ｔ１から時刻ｔ１ｃまでの選択ワード線ＷＬｓに対する動作をスパイク動作と称する。その後の選択ワード線ＷＬｓの動作は第１の実施の形態と同様である。このように、スパイク動作は、非選択ワード線ＷＬｎｓをＶ_ＲＥＡＤにあげるタイミングで選択メモリセルのチャネルを切らないことを目的としている。その結果、選択メモリセル付近で局所的な電界集中が生じ隣接メモリセルにおける誤書き込みの確率が増加することを避けている。

本実施の形態の読み出し動作によれば、第１の実施の形態と比べて読み出し動作に要する時間を短縮することができる。ここで、第１の実施の形態の変形例の効果の説明のため、比較例を、図７Ｂを参照して説明する。

この比較例では、図７Ｂに示すように、制御回路１０は、スパイク動作が終了した時刻ｔ１ｃの後である時刻ｔ０１においてソース線ＣＥＬＳＲＣに電圧を印加する。

一方、本実施の形態の変形例では、第１の実施の形態と同様の効果が得られる。さらに、スパイク動作を加えることによりＮＡＮＤセル型フラッシュメモリの信頼性を向上させ、かつ、読み出し動作も短縮することができる。

［第２の実施の形態］
まず、図８を参照して、第２の実施の形態のＮＡＮＤセル型フラッシュメモリを説明する。メモリ構成については第１の実施の形態と同様である。この実施の形態は、ソースＣＥＬＳＲＣの電圧を印加し始めるタイミングが異なる。

この実施の形態では、図８に示すように、制御回路１０は、ドライバ２’、４、５、６を制御して、ソース線ＣＥＬＳＲＣの電位が、非選択ワード線ＷＬＮｓの電圧が印加し始める時刻ｔ０とほぼ同時に上昇を開始するよう制御する。その後、時刻ｔ１において電圧Ｖ_{ＣＥＬＳＲＣ}に達する。

ここで、ソース線ＣＥＬＳＲＣは、ワード線ＷＬに比べ寄生容量が大きいため、ワード線ＷＬの電圧上昇曲線の傾きは、ソース線ＣＥＬＳＲＣの電圧上昇曲線の傾きよりも大きくなっている。ここで、時刻ｔ１は時刻ｔ２よりも早い方が好ましい。非選択ワード線ＷＬｎｓに加わるストレスが低減されるからである。
また、第１の実施の形態の変形例と同様に選択ワード線ＷＬｓにスパイク動作も行うことも可能である。

この第２の実施の形態によれば、第１の実施の形態と同様の効果を奏することができる。さらに、ソース線ＣＥＬＳＲＣと非選択ワード線ＷＬＮｓの電圧が印加し始める時刻はほぼ同時であるため、読み出し動作に要する時間をさらに短縮することができる。

［第３の実施の形態］
まず、図９を参照して、第３の実施の形態のＮＡＮＤセル型フラッシュメモリを説明する。メモリ構成については第１の実施の形態と同様である。この実施の形態は、ソース線ＣＥＬＳＲＣと非選択ワード線ＷＬＮｓの電圧の立ち上がりの傾きがほぼ同じである点が異なる。

この実施の形態では、制御回路１０は、ドライバ２’、４、５、６を制御して、時刻ｔ０からソース線ＣＥＬＳＲＣ、非選択ワード線ＷＬｎｓの電位をほぼ同一の傾きをもって上昇を開始させる。例えば、ソース線ＣＥＬＳＲＣ、非選択ワード線ＷＬｎｓ、選択ワード線ＷＬｓに対する電圧の供給を、電圧生成回路７中の同じ昇圧回路ＣＰ（電源回路）を用いて行う。その結果、非選択ワード線ＷＬｎｓ、選択ワード線ＷＬｓは、いずれも一旦電圧Ｖ_{ＣＥＬＳＲＣ}まで充電される。なお、選択ワード線ＷＬｓに関しては、電圧Ｖ_{ＣＥＬＳＲＣ}まで充電する制御は行わず、図５Ａと同様の制御を行うこともできる。
ソース線ＣＥＬＳＲＣ、非選択ワード線ＷＬｎｓ及び選択ワード線ＷＬｓの電位が時刻ｔ１において電圧Ｖ_{ＣＥＬＳＲＣ}に到達すると、その後は、ソース線ＣＥＬＳＲＣの電位は一定に維持される一方で、非選択ワード線ＷＬｎｓは、第１の実施の形態と同様に変化させられる。また、選択ワード線ＷＬｓの電位は一旦０Ｖまで降下した後、時刻ｔ４で再び電圧Ｖ_ＣＧＲＶまで上昇させられる。
この実施の形態では、時刻ｔ１以降において、非選択ワード線ＷＬｎｓの立ち上がりの傾きが大きくなっている。その結果、読み出し動作を高速化することができる。また、この実施の形態によれば、時刻ｔ１以前において、メモリセルＭの制御ゲートとウエルＳＷとの間の電位差が０に維持される。従って、メモリセルＭに対する無用な電圧印加を回避することができ、リードディスターブが発生する虞を一層抑制することができる。
また、ソース線ＣＥＬＳＲＣ、非選択ワード線ＷＬｎｓ、選択ワード線ＷＬｓに対する電圧の供給を、同一の昇圧回路ＣＰを用いて行うことにより、時刻ｔ０とｔ１の間において非選択ワード線ＷＬｎｓ、選択ワード線ＷＬｓの電圧の上昇速度を、ソース線ＣＥＬＳＲＣのそれに合わせることができる。このため、非選択メモリセルＭｎｓに加わる電圧ストレスＶ_{ｓｔｒｅｓｓ}を一層軽減することができる。
また、時刻ｔ０とｔ１との間において選択ワード線ＷＬｓと非選択ワード線ＷＬｎｓの電位差が発生しないため、選択ワード線ＷＬｓと非選択ワード線ＷＬｎｓの間の寄生容量は見えなくなり、消費電力も抑制され、動作を高速化することができる。

また、第１の実施の形態の変形例と同様に、スパイク動作も行うことができる。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施形態は、読み出し動作を例に挙げて説明したが、上記の実施の形態の動作は、そのままベリファイ動作にも適用することが可能である。

１・・・メモリセルアレイ、 ２・・・ロウデコーダ、 ２’・・・ワード線ドライバ、 ３・・・センスアンプ回路、 ３１・・・センスアンプ兼データラッチ、 ４・・・ビット線ドライバ、 ５・・・ソース線ドライバ、 ６・・・ウエルドライバ、 １０・・・制御回路。

Claims (5)

1. 半導体層と、
   前記半導体層上にゲート絶縁膜を介して形成された電荷蓄積層、及び前記電荷蓄積層上にゲート間絶縁膜を介して形成された制御ゲートを有するメモリセルを複数個直列に接続してなるメモリストリングを配列してなるメモリセルアレイと、
   前記制御ゲートに接続されるワード線と、
   前記メモリストリングの一端に電気的に接続されるビット線と、
   前記メモリセルの他端に電気的に接続されたソース線と、
   前記半導体層、前記制御ゲート、前記ビット線、前記ソース線に印加する電圧を制御する制御回路と
   を備え、
   前記制御回路は、
   読み出し動作を実行する場合において、
   第１の時刻において、前記ソース線に対し、正の値を有する第１の電圧の印加を開始し、
   第１の時刻以降の時刻において、複数の前記メモリセルの中から選択された選択メモリセル以外の非選択メモリセルに接続される非選択ワード線に対し前記メモリセルの保持データに拘わらず前記メモリセルを導通状態にする第２の電圧の印加を開始する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記ソース線、前記ワード線の電位を同じ傾きをもって上昇を開始させて、前記ソース線の電位を前記第１の時刻において前記第１の電圧に到達させると共に、前記非選択ワード線の電位を上昇させ、前記第１の時刻の後において、前記非選択ワード線の電位を前記第２の電圧まで上昇させる
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記制御回路は、前記ソース線の電位が前記第１の電圧に到達するまで、同一の電源回路を用いて前記ワード線及び前記ソース線に電圧を供給する請求項２記載の不揮発性半導体記憶装置。
4. 前記制御回路は、前記第１の時刻よりも前の第２の時刻から前記ソース線の電位を第１の傾きで上昇させると共に、前記非選択ワード線の電位を前記第１の傾きよりも大きい第２の傾きで上昇させることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
5. 前記制御回路は、前記第１の時刻よりも前の第４の時刻から前記ソース線の電位の上昇を開始させ、
   前記第４の時刻よりも後の第３の時刻から、前記非選択ワード線の電位の上昇を開始させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
   

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