JPH03283200A - 不揮発性半導体記憶装置及びこれに用いられるメモリセルトランジスタのしきい値電圧の測定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電気的書替え可能な不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）に係り、チップ選別の信頼性向上を図
ったＥＥＰＲＯＭに関する。

（従来の技術） ＥＥＰＲＯＭの一つとして、高集積化か可能なＮＡＮＤ
セル型ＥＥＰＲＯＭか知られている。

これは、複数のメモリセルをそれらのソース、ドレイン
を隣接するもの同士で共用する形で直列接続して一単位
としてビット線に接続するものである。メモリセルは通
常電荷蓄積層と制御ケートが積層されたＦ　Ｅ　ＴＭＯ
Ｓ構造を有する。メモリセルアレイは、ｐ型基板または
ｎ型基板に形成されたｐ型つェル内に集積形成される。

ＮＡＮＤセルのドレイン側は選択ゲートを介してビット
線に接続され、ソース側はやはり選択ゲートを介して共
通ソース線（基準電位配線）に接続される。メモリセル
の制御ゲートは、行方向に連続的に配設されてワード線
となる。

このＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りであ
る。データ書込みの動作は、ビット線がら最も離れた位
置のメモリセルから順に行う。選択されたメモリセルの
制御ゲートには高電圧Ｖｌ）Ｉ）（−２０Ｖ程度）を印
加し、それよりビット線側にあるメモリセルの制御ゲー
トおよび選択ゲートには中間電位ＶｐｐＭ（−１０Ｖ程
度）を印加し、ビット線にはデータに応じてＯＶまたは
中間電位を与える。ビット線にＯｖが与えられた時、そ
の電位は選択メモリセルのドレインまで伝達されて、ド
レインから浮遊ゲートに電子注入が生じる。これにより
その選択されたメモリセルのしきい値は正方向にシフト
する。この状態をたとえば“１”とする。ビット線に中
間電位が与えられたときは電子注入が起こらず、従って
しきい値は変化せず、負に止まる。この状態は“０”で
ある。

データ消去は、ＮＡＮＤセル内のすべてのメモリセルに
対して同時に行われる。すなわち全ての制御ゲート、選
択ゲートを０■とし、ビット線およびソース線を浮遊状
態として、ｐ型ウェルおよびｎ型基板に高電圧２０Ｖを
印加する。これにより、全てのメモリセルで浮遊ゲート
の電子がｐ型ウェルに放出され、しきい値は負方向にシ
フトする。

データ読出し動作は、選択されたメモリセルの制御ゲー
トをＯＶとし、それ以外のメモリセルの制御ゲートおよ
び選択ゲートを電源電位ＶＣＣ（−５Ｖ）として、選択
メモリセルで電流が流れるか否かを検出することにより
行われる。選択されたメモリセルのしきい値電圧が負の
時はビット線がら共通ソース線に電流が流れ、“０”が
出力される。メモリセルのしきい値電圧が正の時は電流
が流れず、これにより“１”が検出される。

以上の動作説明から明らかなように、ＮＡＮＤセル型Ｅ
ＥＰＲＯＭでは、書込みおよび読出し動作時には非選択
メモリセルは転送ゲートとして作用する。この観点から
、書込みがなされたメモリセルのしきい値電圧には制限
が加わる。たとえば、“１“書込みされたメモリセルの
しきい値の好ましい範囲は、０．５〜３，５■程度とな
る。データ書込み後の経時変化、メモリセルの製造パラ
メータのばらつきや電源電位のばらつきを考慮すると、
データ書込み後のしきい値分布はこれより小さい範囲で
あることが要求される。

そこで従来、この種のＮＡＮＤセル型 ＥＥＰＲＯＭのチップ選別に当たっては、全メモリセル
に“１°データを書き込み、読出し動作モードとして選
択ゲートに印加される電圧を変化させて電流を検知する
方法により、しきい値分布を測定することが行われてい
た。また、高温放置テストを行ってしきい値分布が変化
しないが否がをチェックすることも、チップ選別法とし
て用いられてきた。

しかしながら従来のＮＡＮＤセル型 ＥＥＰＲＯＭてのチップ選別法では、データ消去時のし
きい値分布を調べることまでは行っていない。このため
良品選別の信頼性上問題があった。

データ消去時のしきい値は負であるから、その値まで調
べるためには制御ゲートに負のバイアスを印加すること
が必要になるが、通常制御回路には負電源を用いていな
い。負電源を用いようとすると、外部端子を必要とする
し、制御回路も極めて複雑になる。

（発明が解決しようとする課題） 以上のように従来のＮＡＮＤセル型 ＥＥＰＲＯＭでは、消去状態のメモリセルのしきい値分
布を測定することができず、チップ選別の信頼性が充分
でないという問題があった。同様の問題はＮＯＲ型のＥ
ＥＰＲＯＭの場合もある。

本発明は、消去状態のしきい値分布を容易に測定する事
を可能としてチップ選別の信頼性向上を図ったＥＥＰＲ
ＯＭを提供することを目的とする。

［発明の構成コ （課題を解決するための手段） 本発明は、選択されたメモリセルの制御ゲートをＯＶと
するデータ読出しモードで、共通ソース線に所定のバイ
アス電位を印加して選択されたメモリセルのしきい値を
チェックする手段を有することを特徴とする。

本発明において、メモリセルアレイが周辺回路とは別の
ウェルに形成されている場合には、メモリセルの共通ソ
ース線をこのメモリセルアレイが形成されたウェルにも
コンタクトさせておく。

（作用） 本発明においては、通常接地電位に固定される共通ソー
ス線に、外部電源或いは内部電源によってバイアスを印
加できるようにする。そして、チップ選別時、データ読
出しモードで選択されたメモリセルの制御ゲートに負の
バイアスを印加する代りに、制御ゲートをＯＶとして共
通ソース線に正のバイアスを印加する。これにより、制
御ゲートに負のバイアスを印加したと等価になり、した
がって消去状態のメモリセルのしきい値付布を測定する
ことができる。

また共通ソース線をそのメモリセルアレイが形成された
ウェルにコンタクトさせておけば、ソースとウェル電位
が同時に電位変化し、したがって基板バイアスのない状
態で正確なしき（Ａ値電圧を測定することかできる。

以上により本発明によれば、ＥＥＦＲＯＭのチップ選別
の信頼性か向上する。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第２図（ａ）　（ｂ）は一実施例のＥＥＦＲＯＭにおけ
る一つのＮＡＮＤセルの平面図と等価回路である。第３
図（ａ）　（ｂ）は第２図（ａ）のそれぞれＡ−Ａ’　
およびＢ−Ｂ’断面図である。素子分離酸化膜１２て囲
まれたｐ型シリコン基板（またはｐ型ウェル）１１に複
数のＮＡＮＤセルからなるメモリセルアレイが形成され
ている。一つのＮＡＮＤセルに着目して説明するとこの
実施例では、８個のメモリセルＭ１〜Ｍ８か直列接続さ
れて一つのＮＡＮＤセルを構成している。メモリセルは
それぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲ
ート１４　（１”Ｌ＋　、１４２　、・・１４８）が形
成され、この上に層間絶縁膜１５を介して制御ゲート１
６　（１６＋　、１６２．・・・］６８）が形成されて
、構成されている。これらのメモリセルのソース、ドレ
インであるｎ型拡散層１９は隣接するもの同志共用する
形で、メモリセルが直列接続されている。ＮＡＮＤセル
のドレイン側、ソース側には夫々、メモリセルの浮遊ゲ
ート、制御ゲートと同時に形成されて短絡された選択ゲ
ート１４９，１６９および１４□。、１６．Ｏが設けら
れている。素子形成された基板上はＣＶＤ酸化膜１７に
より覆われ、この上にビット線１８が配設されている。

ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層
１９にはコンタクトさせている。行方向に並ぶＮＡＮＤ
セルの制御ゲート１４は共通に制御ゲート線ＣＧ、、Ｃ
Ｇ２．・・・、ＣＧ８として配設されている。これら制
御ゲート線はワード線となる。

選択ゲート１４９，１６９および１４．、．１６１゜も
それぞれ行方向に連続的に選択ゲート線ＳＧ、。

Ｓ０２として配設されている。

第４図は、この様なＮＡＮＤセルがマトリクス配列され
たメモリセルアレイの等価回路を示している。各ＮＡＮ
Ｄセルの一端のソース拡散層は共通ソース線ＳＳとなっ
ている。

第５図は、制御ゲート制御回路の部分の具体的構成を示
している。この制御回路は、書込み時に選択ゲートに高
電位ｖｐｐを与える高電位供給回路２１、同じく書込み
時に非選択の制御ゲートに中間電位Ｖ　ｐｐＭを与える
中間電位供給回路２２、読出し制御回路２３等を有する
。この様な回路が各制御ゲート線毎に設けられる。高電
位供給回路２１は、書込み信号ＷＲＩＴＥとアドレスａ
ｉの論理をとるＮＡＮＤゲートＧ、により制御されるＥ
タイプ、ｎチャネルのスイッチングＭＯ３）ランジスタ
ＱＥ□とＥタイプ、ｐチャネルのスイッチングＭＯＳト
ランジスタＱｐ＋、および出力バッファとなるタイプ、
ｐチャネルＭＯＳトランジスタＱＰ２を主体として構成
されている。ＭＯＳ）ランジスタＱＥ１とＱｐ＋の間、
ＭＯＳ）ランジスタＱｐ＋と高電位Ｖｌ）Ｉ）端子の間
には、それぞれスイッチングＭＯＳトランジスタを高電
位から保護するためのｎチャネルＭＯＳトランジスタＱ
　ＤＩ＋　　Ｑ　Ｄ２か設けられている。これらのＭＯ
ＳトランジスタＱ　ｏ　ｒ　＋ＱＤ２はしきい値かほぼ
ＯＶに設定されてた１タイプである。バッファ段ＭＯＳ
トランジスタＱｐ＋の上下にも同様に、ｉタイプ、ｎチ
ャネルＭＯ３Ｉ−ランジスタＱ　Ｄ３１　Ｑ　Ｄ４が設
けられている。出力段にこの様にｐチャネルＭＯＳトラ
ンジスタとｉタイプ、ｎチャネルＭＯ８ｈランジスタを
用いているのは、高電位Ｖｌ）りをしきい値降下なく制
御ゲート線に供給するためである。とくにＭＯＳトラン
ジスタＱＤ４は、他の回路から制御ゲート線に正電位か
供給された時にｐチャネルＭＯＳトランジスタＱＰ２に
それか伝達されるのを防止する働きをする。中間電位供
給回路２２も、高電位供給回路２１と同様に、ＮＡＮＤ
ゲートＧ２、これにより制御されるＥタイプ、ｎチャネ
ルのスイッチングＭＯＳトランジスタＱＥ２とＥタイプ
、ｐチャネルのスイッチングＭＯＳトランジスタＱＰ３
、出力バッファとなるタイプ、ｐチャネルＭＯＳ）ラン
ジスタＱＰ４、および１タイプ、ｎチャネルＭＯＳトラ
ンジスタＱＤ５〜Ｑｏｓにより構成されている。

読出し制御回路２３は、読比し信号ＲＥＡＤとアドレス
ａｉ、ａｉの論理を取るＮＡＮＤゲートＧ３゜Ｇ４、Ｎ
ＡＮＤゲートＧ３の出力の反転信号により制御されるイ
ツチング用のＥタイプ、ｎチャネルＭＯＳトランジスタ
ＱＥ３、ＮＡＮＤゲートＧ４の出力により制御されるＥ
タイプ、ｐチャネルＭＯＳ）ランジスタＱ　Ｐ５、これ
らのスイッチング用ＭＯＳトランジスタと制御ゲート線
の間に設けられた保護用のｉタイプ、ｎチャネルＭＯＳ
）ランジスタＱｏＩｏ　＋　ＱＤ９により構成されてい
る。

ＭＯＳトランジスタＱＥ３のソースには、消去時のしき
い値を測定するときと書き込み時のしきい値を測定する
時とで異なる値をとる電位Ｖ６．が印加される。

第１図は、消去状態のＮＡＮＤセルのしきい値を測定す
るためのテスト回路部の構成である。図では一つのＮＡ
ＮＤセルのみ示しているか、すべてのＮＡＮＤセルの共
通ソース線ＳＳに所定のバイアスを与えるテスト回路２
４が設けられている。

すなわち共通ソース線ＳＳは、ｉ型、ｎチャネルＭＯＳ
トランジスタＱ４とＥ型、ｎチャネルＭＯＳトランジス
タＱ３の直列回路を介して接地され、またｉ型、ｎチャ
ネルＭＯＳトランジスタＱ２とＥ型、ｎチャネルＭＯ３
Ｉ−ランジスタＱ１の直列回路を介してテスト用の正の
バイアス電源ｖＬに接続されている。ＭＯ８Ｉ−ランジ
スタＱ３は、消去信号ＥＲＡＳＥとテスト信号ＴＥＳＴ
が入るＮＯＲゲーゲート２により制御され、ＭＯＳ）ラ
ンジスタＱ１は、消去信号ＥＲＡＳＥとテスト信号の補
信号ＴＥＳＴが入るＮＯＲゲートＧ１１により制御され
るようになっている。

この様に構成されたＥＥＦＲＯＭの動作を次に説明する
。

まずデータ書き込みに先立って全てのメモリセルのデー
タ消去を行う。データ消去時は全ての制御線（ワード線
）ＣＧにＯＶが与えられる。すなわち第５図に示す制御
回路において、ＭＯＳトランジスタＱＥ４かオンになっ
て制御ゲート線ＣＧＩがＯＶとされる。この時選択ゲー
ト線ＳＧ。

ＳＧ２も同様にＯＶとされる。そしてビット線およびソ
ース線をフローティング状態として、メモリセルアレイ
か形成されたｐ型基板（またはｐ型ウェルおよびｎ型基
板）に高電圧ｖｐｐが印加される。このバイアス状態を
例えば、１０ＩＩｌｓｅｃの間保つことにより、全ての
メモリセルで浮遊ゲートから電子が放出され、しきい値
が負の“Ｏ”状態になる。

データ書込みは、データによってビット線電位が制御さ
れて“０″または“１″が書き込まれる。

この時選択された制御ゲート線に高電位ｖ　ｐｐ、それ
よりビット線側にある非選択制御ゲート線に中間電位Ｖ
　Ｉ）Ｉ）Ｍか印加される。第５図の制御回路では書込
み信号ＷＲＩＴＥが入力される。即ち書込み信号ＷＲＩ
ＴＥとアドレスａｉ、ａｉの論理によって、高電位供給
回路２１または中間電位供給回路２２がオンとなって選
択された制御ゲート線にｖ　ｐｐ。

非選択の制御ゲート線にＶ　Ｉ）ｌ）Ｍか印加される。

ビット線ＢＬには、データ”１”書込みの時はＯＶｌ“
Ｏ”書込みの時は中間電位が与えられる。

データ読出しは、選択された制御ゲート線にＱＶ、非選
択の制御ゲート線および選択ゲート線にＶｃｃが与えら
れ、ビット線にもＶｃｃが与えられる。また共通ソース
線ＳＳは、第１図においてＭＯＳトランジスタＱ３かオ
ンとなって接地される。制御ゲート線の制御は、第５図
において、読出し信号ＲＥＡＤとアドレスａｉ、ａｉの
論理によって行われる。この状態でビット線がら共通ソ
ース線に電流か流れるか否かが検出され、これにより“
０”１“の判別がなされる。

以上がＥＥＰＲＯＭの基本動作である。次にチップ選別
時の消去状態のしきい値電圧分布の測定は、次のように
行われる。このテストモードは基本的にデータ読出しモ
ードであり、選択された制御ゲート線がＯＶ、それ以外
の制御ゲート線ＳＧ、、ＳＧ２．選択ゲート線ＣＧは読
出しモードの電位に設定される。すなわち選択された制
御ケート線がＯＶ、非選択の制御ゲート線１選択ゲート
線がＶＣＣに設定される。ビット線ＢＬには次に述べる
共通ソース線に与えられるバイアス分高い電位か与えら
れる。共通ソース線ＳＳには、第１図のテスト回路２４
において、消去信号ＥＲＡＳＥが“Ｌ″レベルテスト信
号ＴＥＳＴか“Ｈ″Ｌ／Ｌ／ベルＥＳＴか“Ｌ″レベル
となってＭＯＳトランジスタＱ、かオンする結果、正の
バイアス電圧ＶＬか印加される。この共通ソース線ＳＳ
への正ノハイアス電圧ＶＬＯ印加は、選択ゲート線に負
のバイアスを印加したと等価であるから、この電圧を変
化させ、共通ソース線ＳＳに流れる電流を検出すること
により、消去状態のメモリセルの負のしきい値電圧を測
定することができる。

この実施例において、テストモード時、ｐ型基板または
ｐ型ウェルがＯＶに固定されていると、ソース線に正電
圧を印加することによって基板バイアスがかかり、７３
１１定されるしきい値はその基板バイアス効果を含んだ
ものとなる。この基板バイアス効果を除いてより正確に
しきい値電圧分布をｆｆ１１１定するようにした実施例
を次に説明する。

第６図に示すように、ＮＡＮＤセル型 ＥＥＰＲＯＭのメモリセルアレイ領域３１と周辺回路領
域３２とがｎ型シリコン基板にそれぞれ別々に形成され
たｐ型つェルＰ　Ｗ＋　、ＰＷ２に形成されているとす
る。このような構成において、メモリセルアレイの共通
ソース線ＳＳは、そのｐ型つェルＰＷ１にもコンタクト
させておく。

第７図は、この実施例でのテスト回路部の等価回路であ
る。メモリセルアレイ領域のｐ型つェルＰＷ、がＮＡＮ
Ｄセルの共通ソース線ＳＳに接続されている点が第１図
と異なる。この第７図には、第１図では示さなかったか
、消去時にｐ型つェルｐｗ、　１こ高電位ｖｐｐを印加
する回路２５を示している。

この実施例においては、テストモード時、共通ソース線
ＳＳに正のバイアス電圧ＶＬが印加され、これが同時に
メモリセルアレイのｐ型つェルＰＷ、に印加される。周
辺回路領域のｐ型つェルＰＷ２は分離されているため、
周辺回路動作には影響がない。そしてこの実施例によれ
ば、消去状態のメモリセルのしきい値電圧を基板バイア
ス効果の影響かない状態で測定することができる。

以上の実施例では専らＮＡＮＤセル型 ＥＥＰＲＯＭを説明したか、本発明はＮＯＲセル型ＥＥ
ＰＲＯＭにも同様に適用することかできる。

［発明の効果コ 以上述べたように本発明によれば、チップ選別時、消去
状態のメモリセルのしきい値分布を測定することがてき
、ＥＥＰＲＯＭのチップ選別の信頼性が向上する。

【図面の簡単な説明】

第１図は本発明の一実施例のＥＥＦＲＯＭにおけるテス
ト回路部の構成を示す図、 第２図（ａ）　（ｂ）はその一つのＮＡＮＤセルの平面
図と等価回路図、 第３図（ａ）　（ｂ）はそれぞれ第２図（ａ）のＡＡ′
およびＢ−Ｂ’断面図、 第４図はメモリセルアレイの等価回路図、第５図は制御
ゲート線の制御回路部の構成を示す図、 第６図は他の実施例のＥＥＰＲＯＭのウェル構造を示す
図、 第７図はそのテスト回路部の構成を示す図である。 １１・・・ｐ型基板（ｐ型ウェル）１２−１゜素子分離
絶縁膜、１３・・・ゲート絶縁膜、１４・・・浮遊ゲー
ト、１５・・・層間絶縁膜、１６・・・制御ゲート、１
７・・・絶縁膜、１８・・・ビット線、ＢＬ・・・ビッ
ト線、ＣＧ、〜ＣＧ８・・・制御ゲート線、ＳＧ、、Ｓ
Ｇ２・・・選択ゲート線、ＳＳ・・・共通ソース線、２
４・・・テスト回路。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板上に電荷蓄積層と制御ゲートが積層形
   成され、電荷蓄積層と基板の間の電荷の授受により電気
   的書替えを可能としたメモリセルが複数個マトリクス配
   列されたメモリセルアレイを有する不揮発性半導体記憶
   装置において、データ読出しモードで、共通ソース線に
   所定のバイアス電位を印加して選択されたメモリセルの
   しきい値をチェックする手段を有することを特徴とする
   不揮発性半導体記憶装置。
2. （２）前記半導体基板が第１導電型であり、前記メモリ
   セルアレイが周辺回路と別の第２導電型ウェルに形成さ
   れており、前記共通ソース線がメモリセルアレイの第２
   導電型ウェルにコンタクトしていることを特徴とする請
   求項１記載の不揮発性半導体記憶装置。
3. （３）前記メモリセルが複数個ずつＮＡＮＤ型セルまた
   はＮＯＲ型セルを構成していることを特徴とする請求項
   １記載の不揮発性半導体記憶装置。