JP4633383B2

JP4633383B2 - 半導体集積回路装置およびその装置を用いた電子装置

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Publication number: JP4633383B2
Application number: JP2004141946A
Authority: JP
Inventors: 恭大小坂
Original assignee: Renesas Electronics Corp
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Filing date: 2004-05-12
Publication date: 2011-02-16
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Description

本発明は半導体集積回路装置およびその装置を用いた電子装置に関し、特に小振幅差動信号形式のクロック信号およびデータ信号が入力される半導体集積回路装置およびその装置を用いた電子装置に関する。

ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。

液晶表示装置の液晶表示モジュールは、液晶パネル（ＬＣＤパネル）と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）と、ＩＣからなる走査側駆動回路（以下、走査ドライバという）およびデータ側駆動回路（以下、データドライバという）とを具備している。データドライバは、多くの場合、複数個、例えば、液晶パネルの解像度がＸＧＡ（１０２４×７６８画素：１画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の３ドットからなる）、２６２１４４色表示（Ｒ，Ｇ，Ｂのそれぞれが６４階調としている）の場合、１個で１２８画素の表示を分担するとして８個が配置される。

液晶表示モジュール内におけるＩＣ間の信号転送において、その振幅が電源電圧（"Ｈ"レベル）とグランド（"Ｌ"レベル）とで変化する２値の電圧信号を伝送手段とするＣＭＯＳインタフェースが従来より用いられている。液晶パネルの画質の高精細化や大型化が進むに従い、液晶パネルの画素数も増加し、ＸＧＡからＳＸＧＡ（１２８０×１０２４画素）、さらにはＵＸＧＡ（１６００×１２００画素）の市場も拡大してきており、液晶パネルに対応するクロック周波数は、ＸＧＡでは、現在６０ＭＨｚ程度であるが、ＳＸＧＡ以上になるとそれ以上のクロック周波数となり、液晶表示モジュール内のコントローラとデータドライバ間においてもクロック信号や表示データ等の高速転送が必要であるが、従来のＣＭＯＳインタフェースでは、ＥＭＩ（Electro Magnetic Interference）ノイズを防止するためにパラレル伝送方式をとらざるをえず配線本数が増加するという問題があった。

この問題を解決する方法として、クロック信号および表示データを小振幅差動信号でデータドライバに入力するインタフェースが用いられている。この方式のインタフェースを用いたデータドライバには、クロック信号および表示データを小振幅差動信号で入力するためのレシーバを有しており、液晶表示モジュール内の複数、例えば８個のデータドライバに順次的にスタート信号を転送して表示データを取り込む際、各データドライバにおいて、スタート信号が入力され表示データの取り込みが完了するまでの期間のみレシーバにバイアス電流を流してレシーバを動作させ、それ以外の表示データを取り込んでいない期間は、消費電流を低減させるためにレシーバでのバイアス電流を遮断してレシーバの動作を停止させることが行われている（例えば、特許文献１を参照。）。
特開平１１−２４９６２６号公報

ところで、データドライバにおいてレシーバの動作を停止させたとき、停止状態から定常動作状態に復帰するのにある程度の時間を必要する。また、スタート信号の入力を受けてクロック信号のエッジで表示データ取り込み信号を生成するために表示データ用レシーバの動作よりクロック信号用レシーバの動作を先に定常状態にする必要がある。そのため、スタート信号の入力を受けて表示データ用レシーバと同時にクロック信号用レシーバの動作を復帰させていたのでは定常状態に間に合わない場合、クロック信号用レシーバの動作を表示データを取り込んでいない期間においても停止させない方法が用いられている。この方法の場合、クロック信号用レシーバは、常時動作することになり、クロック信号用レシーバでの消費電流が増加するという問題がある。

従って、本発明の目的は、データ用レシーバの動作よりクロック信号用レシーバの動作を先に定常状態にする際、クロック信号用レシーバでの消費電流を抑制することができる半導体集積回路装置およびその装置を用いた電子装置を提供することである。

（１）本発明の半導体集積回路装置は、複数の段がカスケード接続されてなり、スタート信号が初段に入力され２段目以降に順次転送され、各段において前記スタート信号に応答するとともにクロック信号に同期して取り込まれたデータが、全ての前記段に前記データが取り込まれた後前記スタート信号が前記初段に入力される前に前記各段共通に供給されるラッチ信号に同期してラッチされる半導体集積回路装置において、前記クロック信号および前記データが小振幅差動信号で入力されるレシーバを有し、前記レシーバは、前記クロック信号が入力される第１レシーバと、前記データが入力される複数の第２レシーバと、前記第１レシーバおよび前記第２レシーバにバイアス電位を供給して前記第１レシーバおよび前記第２レシーバを動作させるバイアス回路と、前記第１レシーバへのバイアス電位の供給／遮断を切り替える第１スイッチと、前記各第２レシーバへのバイアス電位の供給／遮断を切り替える第２スイッチとを有し、前記第１スイッチは、前記ラッチ信号に同期して供給側に制御されるとともに、自段への前記データの取り込み完了後に遮断側に制御され、前記第２スイッチは、自段への前記スタート信号の入力に同期して供給側に制御されるとともに、自段への前記データの取り込み完了後に遮断側に制御されることを特徴とする。
（２）本発明の電子装置は、上記（１）項の半導体集積回路装置がデータ側駆動回路であることを特徴とする。
（３）本発明の電子装置は、上記（２）項の電子装置が液晶表示装置として用いられることを特徴とする。

上記手段によれば、第１レシーバへのバイアス電位Ｖｂ１の供給はラッチ信号ＳＴＢ入力に同期して行うとともに、第２レシーバへのバイアス電位Ｖｂ２の供給はスタート信号ＳＴＨ入力に同期して行い、第１レシーバおよび第２レシーバへのバイアス電位Ｖｂ１，Ｖｂ２の遮断はデータ取り込み完了後に行うようにしているので、第１レシーバの動作はデータ取り込み完了後からラッチ信号ＳＴＢ入力まで停止され、第１レシーバの動作開始は第２レシーバの動作開始より先である。

本発明によれば、データ用レシーバの動作よりクロック信号用レシーバの動作を先に定常状態にする際、クロック信号用レシーバでの消費電流を抑制することができる。

以下の説明で使用する表示データやタイミング信号の符号について、ＣＭＯＳ信号と小振幅差動信号とを明確化するために、以下に定義しておく。
（１）表示データDA：ＣＭＯＳ信号
（２）表示データD00〜D05，D10〜D15，D20〜D25：ＣＭＯＳ信号
（３）表示データDN／DP：小振幅差動信号
（４）表示データD00N/D00P〜D02N/D02P，D10N/D10P〜D12N/D12P，D20N/D20P〜D22N/D22P：小振幅差動信号
（５）クロック信号CK：ＣＭＯＳ信号
（６）クロック信号CKN/CKP：小振幅差動信号
（７）スタート信号STH、ラッチ信号STB：ＣＭＯＳ信号

以下に、本発明の一実施形態について、図面を参照して説明する。液晶表示装置の液晶表示モジュールは、図１に示すように、液晶パネル１と、コントローラ２と、走査ドライバ３と、データドライバ４とを具備している。液晶パネル１は、詳細を図示しないが、例えば、透過型の場合、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。尚、液晶パネル１は反射型としてもよく、この場合、両基板の一方に光を反射させる機能を付与して、液晶の反射率を変化させて画像を表示するものである。半導体基板上には、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線と、各画素電極へ印加する階調電圧を送るデータ線とが配線されている。以下、液晶パネル１の解像度がＳＸＧＡ（１２８０×１０２４画素：１画素はＲ，Ｇ，Ｂの３ドットからなる）、２６２１４４色表示（Ｒ，Ｇ，Ｂのそれぞれが６４階調からなる）の場合を例に説明する。

液晶パネル１の走査線は、垂直方向の１０２４画素に対応して１０２４本配置される。また、データ線は、１画素がＲ，Ｇ，Ｂの３ドットからなるため水平方向の１２８０画素に対応して１２８０×３＝３８４０本配置される。走査ドライバ３は、１０２４本のゲート線に対して１個で２５６本を分担するとして４個が配置される。データドライバ４は、３８４０本のデータ線に対して１個で３８４本を分担するとして１０個（４−１，４−２，…，４−１０）が配置される。

コントローラ２には、ＰＣ（パソコン）５から、例えば、ＬＶＤＳ（low voltage differential signaling）インタフェースを介して表示データやタイミング信号が転送される。コントローラ２から走査ドライバ３には、クロック信号等が各走査ドライバ３に並列に転送され、垂直同期用のスタート信号ＳＴＶが初段の走査ドライバ３に転送され、カスケード接続された２段目以降の走査ドライバ３に順次転送されていく。コントローラ２から各データドライバ４には、ＣＭＯＳ信号からなるラッチ信号ＳＴＢと小振幅差動信号からなるクロック信号ＣＫＮ／ＣＫＰおよび表示データＤＮ／ＤＰが並列に転送される。また、コントローラ２から初段のデータドライバ４−１には、ＣＭＯＳ信号からなる水平同期用のスタート信号ＳＴＨが転送され、カスケード接続された２段目以降のデータドライバ４−２，４−３，…，４−１０に順次転送されていく。小振幅差動信号として、例えば、ＲＳＤＳ（Reduced Swing Differential Signaling：National Semiconductor 社の商標登録）、ｍｉｎ−ＬＶＤＳ（TEXAS INSTRUMENTS社の商標登録）またはＣＭＡＤＳ（Current Mode Advanced Differential Signaling：日本電気（株）の商標登録）等の技術を用いた小振幅差動信号を適用することができる。

走査ドライバ３から液晶パネル１の各走査線には、パルス状の走査信号が線順次に送られる。パルスが印加された走査線につながるＴＦＴが全てオンとなり、そのとき各データドライバ４から液晶パネル１のデータ線には階調電圧が供給され、オンとなったＴＦＴを介して画素電極に印加される。そして、パルスが印加されなくなった走査線につながるＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、全ての走査線に順次パルスが印加されることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。

データドライバ４について、図２を参照して説明する。データドライバ４は、３８４本のデータ線に対応して、Ｒ，Ｇ，Ｂ各６４階調表示のためのＲ，Ｇ，Ｂ各６ビット分の表示データがそれぞれ入力され、６４階調のうち、その表示データの論理に対応した１つの階調電圧がそれぞれ出力される３８４出力の構成となっている。デジタルの表示データＤＡをシリアル／パラレル変換し、さらにその表示データＤＡの論理に対応したアナログの階調電圧に変換するための回路として、シフトレジスタ１１、データレジスタ１２、ラッチ１３、レベルシフタ１４、デジタルアナログ変換回路（以下、Ｄ／Ａコンバータという）１５およびボルテージフォロア出力回路１６を有している。また、インタフェース回路として、小振幅差動信号で入力されるクロック信号ＣＫＮ／ＣＫＰおよび階調表示６ビット×Ｒ，Ｇ，Ｂ３ドット（１画素）＝１８ビット幅分の表示データＤＮ／ＤＰ：D00N/D00P〜D02N/D02P，D10N/D10P〜D12N/D12P，D20N/D20P〜D22N/D22PをＣＭＯＳ信号のクロック信号ＣＫおよび表示データＤＡ：D00〜D05，D10〜D15，D20〜D25に変換するレシーバ１７を有している。尚、データドライバ４には、上記各回路を動作させるための電源回路を有しているが、図示および説明を省略する。

データドライバ４の入出力端子として、図２に示す各端子について説明する。ＩＳＴＨ端子はスタート信号ＳＴＨの入力端子で、スタート信号ＳＴＨはシフトレジスタ１１に入力される。ＯＳＴＨ端子はスタート信号ＳＴＨの出力端子で、そのスタート信号ＳＴＨはシフトレジスタ１１から出力される。ＳＴＢ端子はラッチ信号ＳＴＢの入力端子で、ラッチ信号ＳＴＢはラッチ１３およびボルテージフォロア出力回路１６に入力される。ＣＫＮ／ＣＫＰ端子は、クロック信号ＣＫＮ／ＣＫＰの入力端子である。クロック信号ＣＫＮ／ＣＫＰはレシーバ１７に入力される。ＤＮ／ＤＰ端子は、表示データＤＮ／ＤＰの入力端子である。表示データＤＮ／ＤＰはレシーバ１７に入力される。

シフトレジスタ１１、データレジスタ１２、ラッチ１３、レベルシフタ１４、Ｄ／Ａコンバータ１５およびボルテージフォロア出力回路１６について、以下、簡単に説明する。シフトレジスタ１１は、データ線３８４本に対応して、１２８ビット（１ビットでデータ線Ｒ，Ｇ，Ｂの３本分を分担）からなり、液晶パネル１の複数走査線のうち１走査線を走査する１水平期間ごとに、クロック信号ＣＫのエッジのタイミングでスタート信号ＳＴＨの"Ｈ"レベルを読込み、データ取込み用の制御信号Ｃ１、Ｃ２、…、Ｃ１２８を順次生成し、データレジスタ１２に供給する。また、シフトレジスタ１１は、出力端子ＯＳＴＨに次段のデータドライバへのスタート信号ＳＴＨを出力するとともに、レシーバ１７にデータ取り込み完了信号ＤＥを供給する。データ線３８４本に対応して、１水平期間ごとに、６ビット×３ドット（Ｒ，Ｇ，Ｂ）の１８ビット幅×１２８ビットで供給される１走査線分の表示データＤＡをシフトレジスタ１１の制御信号Ｃ１、Ｃ２、…、Ｃ１２８の後エッジのタイミングで取り込む。ラッチ１３は、１水平期間ごとに、データレジスタ１２に取込まれた表示データＤＡをラッチ信号ＳＴＢの前エッジのタイミングで保持するとともにレベルシフタ１４に一括供給する。レベルシフタ１４は、ラッチ１３からの表示データＤＡを電圧レベルを高めてＤ／Ａコンバータ１５に供給する。Ｄ／Ａコンバータ１５は、レベルシフタ１４からの表示データＤＡにより、データ線３８４本のそれぞれに対応した６ビットの表示データＤＡごとに、６４階調のうち、その表示データＤＡの論理に対応した１つの階調電圧をボルテージフォロア出力回路１６に供給する。ボルテージフォロア出力回路１６は、Ｄ／Ａコンバータ１５からの階調電圧を駆動能力を高めてラッチ信号ＳＴＢの後エッジのタイミングで出力Ｓ１〜Ｓ３８４として出力する。

インタフェース回路を構成するレシーバ１７として、一実施例のレシーバ２０について、図３〜図５を参照して説明する。レシーバ２０は、小振幅差動信号からなるクロック信号ＣＫＮ／ＣＫＰおよび表示データＤＮ／ＤＰを受信して、ＣＭＯＳ信号からなるクロック信号ＣＫおよび表示データＤＡを内部のシフトレジスタ１１およびデータレジスタ１２に出力する。図３において、レシーバ２０は、クロック信号用の第１レシーバ２１と、表示データ用の複数の第２レシーバ２２と、制御信号Ｖｃ１，Ｖｃ２を生成する制御信号生成回路２３と、制御信号Ｖｃ１により第１レシーバ２１へのバイアス電位の供給／遮断を切り替える第１スイッチ２４と、制御信号Ｖｃ２により第２レシーバ２２へのバイアス電位の供給／遮断を切り替える第２スイッチ２５と、第１レシーバ２１に第１バイアス電位Ｖｂ１および第２レシーバ２２に第２バイアス電位Ｖｂ２を供給して第１レシーバ２１および第２レシーバ２２を動作させるバイアス回路２６とを有している。バイアス回路２６の第１バイアス電位出力Ｖｂ１は第１スイッチ２４を介して第１レシーバ２１に供給されるとともに、第２バイアス電位出力Ｖｂ２は第２スイッチ２５介して第２レシーバ２２に供給される。第２スイッチ２５は各第２レシーバ２２に対応した複数個からなる。第２レシーバ２２および第２スイッチ２５は、図３では、階調表示６ビット×Ｒ１ドット＝６ビット幅分の表示データD00N/D00P〜D02N/D02P、階調表示６ビット×Ｇ１ドット＝６ビット幅分の表示データD10N/D10P〜D12N/D12P、階調表示６ビット×Ｂ１ドット＝６ビット幅分の表示データ D20N/D20P〜D22N/D22P のそれぞれに対応して各１個のレシーバ２２、第２スイッチ２５で表示しているが、Ｒ，Ｇ，Ｂとも６ビット幅分の表示データに対応して、各３個を有している。例えば、Ｒの表示データD00N/D00P〜D02N/D02Pでは、D00N/D00P、D0１N/D0１P、D02N/D02Pのそれぞれに対応して各１個を有している。

第１レシーバ２１および第２レシーバ２２は、図示しないが、ＲＳＤＳ、ｍｉｎ−ＬＶＤＳまたはＣＭＡＤＳ等の技術を用いた小振幅差動信号入力に対応したコンパレータを有し、コンパレータを構成する定電流回路にバイアス電流を流すことにより各レシーバ２１，２２を動作状態としている。この定電流回路にバイアス電流を流すために、定電流回路とバイアス回路２６とにＭＯＳトランジスタまたはバイポーラトランジスタからなるミラー回路が構成されている。本実施例では、ミラー回路がＰチャネル型ＭＯＳトランジスタで構成されているとする。従って、後述において第２レシーバ２２の動作を停止するには、このミラー回路のＰチャネル型ＭＯＳトランジスタのゲート電位、すなわち、第２レシーバ２２のバイアス電位を電源電位Ｖｃｃにして、定電流回路のバイアス電流を遮断すればよい。第１レシーバ２１は、動作状態において、小振幅差動信号からなるクロック信号ＣＫＮ／ＣＫＰが入力され、ＣＭＯＳ信号からなるクロック信号ＣＫが出力される。第２レシーバ２２は、動作状態において、小振幅差動信号からなる表示データＤＮ／ＤＰが入力され、ＣＭＯＳ信号からなる表示データＤＡが出力される。

制御信号生成回路２３は、図４に示すように、制御信号Ｖｃ１を生成する第１ＲＳラッチ２３１と、制御信号Ｖｃ２を生成する第２ＲＳラッチ２３２とを有している。第１ＲＳラッチ２３１は、ラッチ信号入力端子ＳＴＢからのラッチ信号ＳＴＢがセット端子Ｓに入力されると、出力端子Ｑが"Ｈ"レベルとなり、シフトレジスタ１１からのデータ取り込み完了信号ＤＥがリセット端子Ｒに入力されると出力端子Ｑが"Ｌ"レベルとなる。従って、制御信号生成回路２３から制御信号Ｖｃ１として、データドライバへラッチ信号ＳＴＢが入力されてからデータドライバへ表示データが取り込まれるまで"Ｈ"レベルの信号が出力される。第２ＲＳラッチ２３２は、スタート信号入力端子ＩＳＴＨからのスタート信号ＳＴＨがセット端子Ｓに入力されると、出力端子Ｑが"Ｈ"レベルとなり、シフトレジスタ１１からのデータ取り込み完了信号ＤＥがリセット端子Ｒに入力されると出力端子Ｑが"Ｌ"レベルとなる。従って、制御信号生成回路２３から制御信号Ｖｃ２として、データドライバへスタート信号ＳＴＨが入力されてからデータドライバへ表示データが取り込まれるまで"Ｈ"レベルの信号が出力される。

第１スイッチ２４は、図３に示すように、制御信号生成回路２３からの制御信号Ｖｃ１により、第１レシーバ２１が、制御信号Ｖｃ１＝"Ｈ"のとき、第１バイアス電位Ｖｂ１に接続されるように制御され、制御信号Ｖｃ１＝"Ｌ"のとき、電源電圧Ｖｃｃに接続されるように制御される。第２スイッチ２５は、図３に示すように、制御信号生成回路２３からの制御信号Ｖｃ２により、第２レシーバ２２が、制御信号Ｖｃ２＝"Ｈ"のとき、第２バイアス電位Ｖｂ２に接続されるように制御され、制御信号Ｖｃ２＝"Ｌ"のとき、電源電圧Ｖｃｃに接続されるように制御される。

バイアス回路２６は、図５に示すように、バイアス電流源２６１と、第１バイアス電位Ｖｂ１を生成する第１バイアス電位生成回路２６２と、第２バイアス電位Ｖｂ２を生成する第２バイアス電位生成回路２６３とを有している。バイアス電流源２６１は、ダイオード接続のＮチャネル型ＭＯＳトランジスタＱ１とダイオード接続のＰチャネル型ＭＯＳトランジスタＱ２とがドレイン同士で直列接続され、ＭＯＳトランジスタＱ２のソースが電源端子Ｖｃｃに接続され、ＭＯＳトランジスタＱ１のソースが接地端子ＧＮＤに接続されることにより構成されている。

第１バイアス電位生成回路２６２は第１レシーバ２１を定常状態で動作させるのに必要な定常バイアス電位を出力するために、以下のように構成される。第１バイアス電位生成回路２６２は、バイアス電流源２６１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジスタとするカレントミラー回路ＣＭ１の出力側トランジスタとしてのＮチャネル型ＭＯＳトランジスタＱ１３と、このカレントミラー回路ＣＭ１に接続される負荷用トランジスタとしてのダイオード接続のＰチャネル型ＭＯＳトランジスタＱ１４とがドレイン同士で直列接続されるとともに、ＭＯＳトランジスタＱ１３のソースが接地端子ＧＮＤに、およびＭＯＳトランジスタＱ１４のソースが電源端子Ｖｃｃに接続されている。そして、ＭＯＳトランジスタＱ１３とＭＯＳトランジスタＱ１４との直列接続点が第１バイアス電位出力端子Ｖｂ１に接続されている。第１バイアス電位出力端子Ｖｂ１は第１スイッチ２４を介して第１レシーバ２１のバイアス端子に接続されて、ＭＯＳトランジスタＱ１４を入力側トランジスタ、および第１レシーバ２１内のバイアス電流を流すためのＰチャネル型ＭＯＳトランジスタを出力側トランジスタとするカレントミラー回路を構成する。

第２バイアス電位生成回路２６３は、バイアス電流源２６１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジスタとするカレントミラー回路ＣＭ２の出力側トランジスタとしてのＮチャネル型ＭＯＳトランジスタＱ２３と、このカレントミラー回路ＣＭ２に接続される負荷用トランジスタとしてのダイオード接続のＰチャネル型ＭＯＳトランジスタＱ２４とがドレイン同士で直列接続されるとともに、ＭＯＳトランジスタＱ２３のソースが接地端子ＧＮＤに、およびＭＯＳトランジスタＱ２４のソースが電源端子Ｖｃｃに接続されている。そして、ＭＯＳトランジスタＱ２３とＭＯＳトランジスタＱ２４との直列接続点が第２バイアス電位出力端子Ｖｂ２に接続されている。第２バイアス電位出力端子Ｖｂ２は第２スイッチ２５を介して第２レシーバ２２のバイアス端子に接続されて、ＭＯＳトランジスタＱ２４を入力側トランジスタ、および第２レシーバ２２内のバイアス電流を流すためのＰチャネル型ＭＯＳトランジスタを出力側トランジスタとするカレントミラー回路を構成する。

次にレシーバ２０の動作について、図１に示すようにカスケード接続された場合の各データドライバ４−１，４−２，…，４−１０におけるレシーバ２０の動作について図６を参照して説明する。時刻Ｔ１において、図６（ａ）に示すように、コントローラ２からのラッチ信号ＳＴＢが"Ｈ"レベルになると、各データドライバ４−１，４−２，…，４−１０において、図６（ｆ１），（ｆ２），（ｆ１０）に示すように、制御信号生成回路２３からの制御信号Ｖｃ１が"Ｈ"レベルになり、第１スイッチ２４は第１レシーバ２１が第１バイアス電位Ｖｂ１に接続されるように制御され、第１レシーバ２１は動作を開始する。

時刻Ｔ２において、図６（ｂ１）に示すように、コントローラ２からのスタート信号ＳＴＨが"Ｈ"レベルになると、データドライバ４−１において、図６（ｇ１）に示すように、制御信号生成回路２３からの制御信号Ｖｃ２が"Ｈ"レベルになり、第２スイッチ２５は第２レシーバ２２が第２バイアス電位Ｖｂ２に接続されるように制御され、第２レシーバ２２は動作を開始する。

時刻Ｔ３において、図６（ｂ２）に示すように、データドライバ４−１からのスタート信号ＳＴＨが"Ｈ"レベルになると、データドライバ４−２において、図６（ｇ２）に示すように、制御信号生成回路２３からの制御信号Ｖｃ２が"Ｈ"レベルになり、第２スイッチ２５は第２レシーバ２２が第２バイアス電位Ｖｂ２に接続されるように制御され、第２レシーバ２２は動作を開始する。

時刻Ｔ４において、図６（ｅ１）に示すように、データドライバ４−１内でデータ取り込み完了信号ＤＥが"Ｈ"レベルになると、データドライバ４−１において、図６（ｆ１），（ｇ１）に示すように、制御信号生成回路２３からの制御信号Ｖｃ１，Ｖｃ２が"Ｌ"レベルになり、第１スイッチ２４および第２スイッチ２５は第１レシーバ２１および第２レシーバ２２が電源電圧Ｖｃｃに接続されるように制御され、第１レシーバ２１および第２レシーバ２２は動作を停止する。

時刻Ｔ５〜Ｔ７において、データドライバ４−２，４−３，…，４−９からのスタート信号ＳＴＨが"Ｈ"レベルになると、データドライバ４−２と同様に、データドライバ４−３，４−４，…，４−１０においても、制御信号生成回路２３からの制御信号Ｖｃ２が"Ｈ"レベルになり、第２スイッチ２５は第２レシーバ２２が第２バイアス電位Ｖｂ２に接続されるように制御され、第２レシーバ２２は動作を開始する。

時刻Ｔ６〜Ｔ８において、データドライバ４−２，４−３，…，４−１０内でデータ取り込み完了信号ＤＥが"Ｈ"レベルになると、データドライバ４−１と同様に、データドライバ４−２，４−３，…，４−１０においても、制御信号生成回路２３からの制御信号Ｖｃ１，Ｖｃ２が"Ｌ"レベルになり、第１スイッチ２４および第２スイッチ２５は第１レシーバ２１および第２レシーバ２２が電源電圧Ｖｃｃに接続されるように制御され、第１レシーバ２１および第２レシーバ２２は動作を停止する。

時刻Ｔ９以降、１水平期間ごとに、ラッチ信号ＳＴＢが"Ｈ"レベルになり、時刻Ｔ１〜Ｔ８と同様に、各データドライバ４−１，４−２，…，４−１０のレシーバ２０は動作する。

以上に説明したように、レシーバ２０において、第１レシーバ２１へのバイアス電位Ｖｂ１の供給はラッチ信号ＳＴＢ入力に同期して行い、第２レシーバ２２へのバイアス電位Ｖｂ２の供給はスタート信号ＳＴＨに同期して行うようにしているので、第１レシーバ２１の動作開始は第２レシーバ２２の動作開始より先であり、第２レシーバ２２の動作より第１レシーバ２１の動作を先に定常状態にすることができる。また、第１レシーバ２１へのバイアス電位Ｖｂ１の供給を、データ取り込み完了信号ＤＥ入力からラッチ信号ＳＴＢ入力まで遮断しているので、従来のクロック信号用レシーバを常時動作させている場合より第１レシーバ２１での消費電流を抑制することができる。

尚、上記実施の形態では液晶表示装置を例として説明したが、これに限定されることなく、他の表示装置にも用いることができる。また、さらに、表示装置に限定されることなく、データが取込まれる他の電子装置にも用いることができる。

本発明の一実施形態の液晶表示モジュールの概略構成を示すブロック図。本発明の液晶表示モジュールに用いられるデータドライバ４の概略構成を示すブロック図。図２に示すデータドライバ４に用いられるレシーバ１７としての一例のレシーバ２０を示す回路図。図３に示すレシーバ２０に用いられる制御信号生成回路２３を示す回路図。図３に示すレシーバ２０に用いられるバイアス回路２６を示す回路図。図３に示すレシーバ２０の動作を説明するタイミングチャート。

符号の説明

１液晶パネル
２コントローラ（制御回路）
４データドライバ（データ側駆動回路）
１１シフトレジスタ
１２データレジスタ
１３ラッチ
１４レベルシフタ
１５Ｄ／Ａコンバータ
１６ボルテージフォロア出力回路
１７，２０レシーバ回路
２１第１レシーバ
２２第２レシーバ
２３制御信号生成回路
２４第１スイッチ
２５第２スイッチ
２６バイアス回路
２３１第１ＲＳラッチ
２３２第２ＲＳラッチ
２６１バイアス電流源
２６２第１バイアス電位生成回路
２６３第２バイアス電位生成回路

Claims

複数の段がカスケード接続されてなり、スタート信号が初段に入力され２段目以降に順次転送され、各段において前記スタート信号に応答するとともにクロック信号に同期して取り込まれたデータが、全ての前記段に前記データが取り込まれた後前記スタート信号が前記初段に入力される前に前記各段共通に供給されるラッチ信号に同期してラッチされる半導体集積回路装置において、
前記クロック信号および前記データが小振幅差動信号で入力されるレシーバを有し、
前記レシーバは、前記クロック信号が入力される第１レシーバと、前記データが入力される複数の第２レシーバと、前記第１レシーバおよび前記第２レシーバにバイアス電位を供給して前記第１レシーバおよび前記第２レシーバを動作させるバイアス回路と、前記第１レシーバへのバイアス電位の供給／遮断を切り替える第１スイッチと、前記各第２レシーバへのバイアス電位の供給／遮断を切り替える第２スイッチとを有し、
前記第１スイッチは、前記ラッチ信号に同期して供給側に制御されるとともに、自段への前記データの取り込み完了後に遮断側に制御され、
前記第２スイッチは、自段への前記スタート信号の入力に同期して供給側に制御されるとともに、自段への前記データの取り込み完了後に遮断側に制御されることを特徴とする半導体集積回路装置。
表示装置として用いられ、請求項１に記載の半導体集積回路装置がデータ側駆動回路であることを特徴とする電子装置。
液晶表示装置として用いられることを特徴とする請求項２記載の電子装置。