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WO2006103797A1 - 表示装置およびその駆動方法 - Google Patents

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WO2006103797A1
WO2006103797A1 PCT/JP2005/019569 JP2005019569W WO2006103797A1 WO 2006103797 A1 WO2006103797 A1 WO 2006103797A1 JP 2005019569 W JP2005019569 W JP 2005019569W WO 2006103797 A1 WO2006103797 A1 WO 2006103797A1
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WO
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transistor
potential
current
terminal
gate
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Application number
PCT/JP2005/019569
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English (en)
French (fr)
Inventor
Takaji Numao
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Priority to US11/887,252 priority Critical patent/US20090231308A1/en
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Definitions

  • the present invention relates to a display device using a current drive element such as an organic EL (Electro Luminescence) display and an FED (Field Emission Display), and a method of driving the same.
  • a current drive element such as an organic EL (Electro Luminescence) display and an FED (Field Emission Display)
  • an organic EL display attracts attention as a display capable of emitting light with low voltage and low power consumption as a display suitable for portable devices such as mobile phones and PDAs (Personal Digital Assistants).
  • the pixel circuit shown in FIG. 21 is also configured with one p-type thin film transistor (Thin Film Transistor) 17, three switches SW1 to SW3, one pixel switch 13, two capacitors 18, 20, and an organic EL 16 power. .
  • a TFT 17, a switch SW1 and an organic EL 16 are connected in series between the power supply line VEL and the common cathode (GND).
  • a capacitor 18 is connected between the gate terminal of the TFT 17 and the power supply line (potential VEL).
  • a capacitor 20 and a pixel switch 13 are connected in series between the gate terminal of the TFT 17 and the signal line 12.
  • a switch SW3 is disposed between a node A which is a contact point of the capacitor 20 and the pixel switch 13 and the reset signal wiring RESET.
  • a switch SW2 is disposed between the gate terminal and the drain terminal of the TFT 17 !.
  • the gate terminal of the TFT 17 is referred to as a node B, and the drain terminal is referred to as a node C.
  • FIG. 22 shows the operation of this pixel circuit as the potential changes of the nodes A to C and the ONZOFF states of the switches SW 1 to SW 3 and the pixel switch 13! /.
  • the SW1 to SW3 are in the ON state. Since the potential of the node A becomes Vrst (the potential of the reset wiring RESET), the potentials of the nodes B and C approach the potential VSS of the common cathode. Next, in the threshold Vth variation cancel period, the SW1 is turned off, so the potential of the node B becomes VEL ⁇ I Vth I. Since the TFT 17 is a p-type TFT and the threshold value V th is generally indicated by a negative value, it is indicated by an absolute value!
  • the switches SW2 and W3 are also turned off, and as a result, the pixel switch 13 is turned on.
  • the potential at the node A also changes to the Vrst force Vsig (the potential at the video signal), and accordingly the potential at the node B also changes.
  • the potential of the node B is held by turning the pixel switch 13 off, and the switch SW1 is turned on to provide a video signal display period corresponding to the potential of the node B.
  • the gate terminal potential of the TFT 17 can be a potential that is canceled by the influence of the threshold value Vth of the TFT 17.
  • the pixel circuit 30 shown in FIG. 23 is configured of five p-type TFTs 31 to 35, two capacitors C31 and C32, and an OLED (organic EL) 36.
  • the TFTs 32, 31 and the OLED 36 are connected in series between the power supply wiring VDD and the common cathode (GND).
  • the TFT 35 is disposed between the gate terminal of the TFT 31 and the power supply wiring (predetermined potential Vpc).
  • a capacitor C31 and a TFT 34 are arranged in series between the gate terminal of the TFT 31 and the data wiring DTL31.
  • the TFT 33 is disposed between the node ND31, which is a connection point of the capacitor C31 and the TFT 34, and the source terminal of the TFT 31.
  • a capacitor C32 is disposed between the node ND31 and the power supply wiring (power supply potential VDD).
  • a drive line DRVL31 is connected to the gate terminal of the TFT 32, an auto-zero line AZL31 is connected to the gate terminals of the TFTs 33 and 35, and a scanning line SCNL31 is connected to the gate terminal of the TFT 34.
  • FIG. 24 shows the potentials of the respective wirings and changes in the potentials Vc31 and Vg31 when the potential of the node ND31 is Vc31 and the gate potential of the TFT 31 is Vg31! /.
  • the drive line DRVL31 and the auto-zero line AZL31 are set to the low level, and the TFTs 32, 33, and 35 are brought into the conduction state.
  • the gate potential Vg 31 of the TFT 31 is set to the precharge potential Vpc by the TFT 35. Become. Further, the potential Vc31 of the node ND31 rises to or near the power supply potential VDD because the TFTs 32, 33 are in the conductive state.
  • the TFT 32 is turned off by setting the potential of the drive line DRVL 31 to a high level. As a result, the current flowing to the TFT 31 is cut off, and the source potential of the TFT 31 drops. Then, when the source potential drops to Vpc + I Vth I, the TFT 31 is stabilized by becoming nonconductive. At this time, the potential Vc31 of the node ND31 is also Vpc + I Vth I because the TFT 33 is in a conductive state.
  • I Vth I is the threshold value of the TFT 31 and is an absolute value of the value.
  • the TFT 33 and the TFT 35 are brought out of conduction by setting the potential of the auto-zero line AZL 31 to a high level.
  • the potential Vc31 of the node ND31 is Vpc +
  • the gate potential Vg31 of the TFT 31 is Vpc. That is, the potential difference between the terminals of the capacitor C31 is IvthI.
  • the potential of the scanning line SCNL31 is set to a low level to turn on the TFT 34, and a potential Vdata corresponding to luminance data is supplied from the data line DTL31 to the node ND31.
  • the gate potential Vg31 of the TFT 31 becomes Vdata ⁇
  • the TFT 34 is made non-conductive by setting the potential of the scanning line SCNL 31 to a high level, and the TFT 32 is made conductive by setting the potential of the driving line DRVL 31 at a low level. As a result, current flows to the TFT 31 and the OLED 36, and the OLED starts to emit light.
  • a desired current can be applied to the organic EL regardless of the threshold voltage of the driving TFT.
  • the switch SW3 and the pixel switch 13 are connected to the node A of the capacitor 20. Further, the switch SW2 is connected to the gate terminal of the TFT 17. These switches are formed of TFTs, so when the off-leakage current of the TFT is large, the charge of the capacitors 20 and 18 is retained. Thus, the gate potential of the TFT 17 changes.
  • the switches SW2 and SW3 and the pixel switch 13 need to have a configuration in which two TFTs of an LDD (Lightly Doped Drain) configuration are arranged in series so as to reduce the off leak current.
  • LDD Lightly Doped Drain
  • the TFTs 33 to 35 require a configuration in which two TFTs of LDD configuration are arranged in series. Therefore, in order to arrange the TFTs 33 to 35, a larger area is required than in the case where three ordinary TFTs are arranged.
  • the pixel size can not be reduced even by using the top-emission configuration due to the restriction of the area of the TFTs. Therefore, there is a problem that the number of pixels corresponding to the desired resolution can not be accommodated in the predetermined screen size.
  • the present invention is intended to solve the above-mentioned problems, and it is possible to reduce the number of elements and wiring per screen and reduce the pixel size even by a slight amount, and to set more pixels on a predetermined screen.
  • the main purpose (first purpose) is to achieve high image quality by keeping it in size.
  • Another object (second object) of the present invention is to achieve high image quality by putting more pixels in a predetermined screen size without losing image quality.
  • a display device is a display device in which an electro-optical element and a drive transistor for driving the electro-optical element are arranged in a matrix, and in order to achieve the above object, Series between the current control terminal of the switching transistor and the first current input / output terminal A first switch transistor having a first capacitor and a second capacitor, and a first current input / output terminal, the first current input / output terminal being connected to a current control terminal of the driving transistor; A second switch transistor having a first current input / output terminal, the first current input / output terminal connected to the connection end of the first and second capacitors, a current control terminal of the drive transistor, and a first Current input / output control means for controlling the current input or output of the drive transistor so as to generate a potential difference between the threshold voltage of the drive transistor and the current input / output terminal; Potential control means for changing the potential of the current control terminal of the driving transistor in a state where a potential difference of the threshold voltage is generated between the first current input terminal and the first current input terminal; It
  • the current control terminal of the driving transistor and the first current input are stopped by stopping the current input or the output of the driving transistor.
  • the potential difference with the output terminal can be made to be the threshold voltage. Thereafter, by changing the potential of the current control terminal of the driving transistor by the potential control means, it is possible to apply a voltage compensated for the threshold voltage to the gate terminal of the driving transistor.
  • the threshold voltage of the driving transistor can be compensated even by having only two switch transistors for transferring the charge to and from the first capacitor and the second capacitor. Therefore, it is possible to reduce the number of transistors composed of TFTs in the LDD configuration.
  • the above current input / output control means has the following two configurations.
  • the first current input / output control means has a first current input / output terminal, and a third switch in which the first current input / output terminal is connected to the first current input / output terminal of the driving transistor. It has a transistor for
  • the potential of the first current input / output terminal of the drive transistor can be changed by turning off the third switch transistor. Then, if the driving transistor is in the SON state, the potential of the first current input / output terminal of the driving transistor starts to change. In addition, when the potential difference between the current control terminal of the driving transistor and the first current input / output terminal becomes the threshold voltage of the driving transistor, the driving transistor is turned off. The voltage of the current input / output terminal can not be changed. As a result, the potential difference between the current control terminal of the driving transistor and the first current input / output terminal is stabilized at the threshold voltage.
  • the first current input / output control means In the first current input / output control means, the following three cases exist depending on the object to which the second current input / output terminal of the first switch transistor is connected.
  • the potential wiring is connected to the second current input / output terminal of the second switch transistor, and the current control terminal voltage of the driving transistor is held at the potential of the signal wiring using the first capacitor.
  • the potential difference between the current control terminal of the transistor and the first current input / output terminal is held until the threshold voltage is reached.
  • the current control terminal voltage of the drive transistor is held at the potential of the potential wiring, and the potential difference between the current control terminal of the drive transistor and the first current input / output terminal is the threshold voltage. Hold up to.
  • the current control terminal voltage of the drive transistor is connected to the second current input / output terminal of the drive transistor, and the potential difference between the current control terminal of the drive transistor and the first current input / output terminal is Hold until the threshold voltage is reached.
  • the potential wiring is not necessary, so that the potential wiring can be reduced, the pixel size can be reduced by / J, and the pixel size can be reduced.
  • the second current input / output terminal of the first switch transistor is connected to the second current input / output terminal of the driving transistor.
  • the second current input / output control means has a first current input / output terminal, and a third switch in which the first current input / output terminal is connected to the second current input / output terminal of the driving transistor. And the second current input / output terminal of the first switch transistor is connected to the drive transistor. It is connected to the second current input / output terminal of the transistor.
  • the potential of the second current input / output terminal of the drive transistor changes in a state where the current control terminal of the drive transistor and the second current input / output terminal are connected via the first switch transistor. it can. Then, when the driving transistor is in the ON state, the charge of the second current input terminal of the driving transistor also starts to move. At this time, by connecting the current control terminal of the driving transistor and the second current input / output terminal as described above, the potential of the current control terminal of the driving transistor also changes.
  • the drive transistor is turned off, so the drive transistor is turned off.
  • the voltage of the current control terminal of can not change.
  • the potential difference between the current control terminal of the driving transistor and the first current input / output terminal is stabilized at the threshold voltage.
  • the first potential control means has a fourth switch transistor arranged in parallel with the first capacitor.
  • both ends of the first capacitor can be short-circuited by the fourth switch transistor.
  • the charge stored in the first capacitor can be canceled, and the voltage of the current control terminal of the driving transistor can be changed accordingly.
  • This voltage change is caused by the voltage at which the voltage of the current control terminal is also held in the first capacitor by the threshold voltage. Therefore, if a desired voltage is set in advance at both ends of the first capacitor, a voltage compensated for the threshold voltage can be applied to the current control terminal of the driving transistor.
  • the second potential control means is configured such that the second current input / output terminal of the second switch transistor is connected to the signal wiring for supplying a signal.
  • the voltage at the connection end of the first and second capacitors can be changed by supplying a signal from the signal wiring. If the voltage at the connection end is changed, the drive transistor A voltage compensated for the threshold voltage can be applied to the current control terminal of the
  • the electro-optical element and the driving transistor for driving the electro-optical element are arranged in a matrix, and the current control terminal of the driving transistor
  • a first potential is applied to a current control terminal of the driving transistor during a first period
  • the second potential is applied to the connection terminals of the first and second capacitors, and the current input to the drive transistor or the current output from the drive transistor is controlled in the second period, and the current control of the drive transistor is performed.
  • a potential difference between the drive transistor threshold voltage and the first current input / output terminal is generated between the terminal and the first current input / output terminal, and the potential of the current control terminal is changed during the third period. It is set to.
  • the potential difference between both ends of the first capacitor is set in the first period.
  • a threshold voltage is set between the current control terminal of the driving transistor and the first current input / output terminal.
  • the potential of the current control terminal of the driving transistor is changed by eliminating the potential difference between both ends of the first capacitor or changing the potential of the connection end of the first and second capacitors.
  • the threshold voltage can be set to a compensated voltage.
  • the display device of the present invention is a display device of the present invention.
  • First and second capacitors are disposed in series between the current control terminal of the driving transistor and the first current input / output terminal,
  • the first switch transistor is connected to the current control terminal of the drive transistor to transfer the charge of the first and second capacitors
  • a second switch transistor is connected to the connection end of the first and second capacitors
  • the display device of the present invention has an element area per pixel as compared with the conventional display device (FIGS. 21 and 23) in which three switch transistors for holding the charge are required. Can be reduced.
  • the pixel size can be reduced while compensating for the threshold voltage of the driving transistor, so that more pixels can be accommodated in a predetermined screen size. Therefore, the display quality can be improved by adopting the display device of the present invention.
  • FIG. 1 is a circuit diagram showing a configuration of a pixel circuit in a display device according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration of a display device common to the first to third embodiments of the present invention.
  • FIG. 3 A timing chart showing changes in potentials of wirings of the pixel circuit of FIG.
  • FIG. 4 A graph showing simulation results of changes in gate voltage, drain voltage, and source-drain current of the driving transistor in the pixel circuit of FIG.
  • FIG. 5 is a circuit diagram showing a configuration of a pixel circuit of a comparative example of the first embodiment of the present invention.
  • FIG. 6 is a timing chart showing changes in the potential of each wire of the pixel circuit of FIG. 5;
  • FIG. 7 A graph showing simulation results of changes in gate voltage, drain voltage, and source-drain current of the driving transistor in the pixel circuit of FIG. 5.
  • FIG. 8 is a circuit diagram showing a configuration of a pixel circuit of a comparative example to the pixel circuit of the second embodiment of the present invention.
  • FIG. 9 A timing chart showing changes in potentials of wirings of the pixel circuit of FIG.
  • FIG. 10 is a circuit diagram showing a configuration of a pixel circuit according to a third embodiment of the present invention.
  • FIG. 11 is a timing chart showing changes in the potentials of the wirings of the pixel circuit of FIG. 10;
  • FIG. 12 A graph showing simulation results of changes in gate voltage, drain voltage, and current between source and drain of a driving transistor in the pixel circuit of FIG.
  • FIG. 13 is a block diagram showing a configuration of a display device common to the fourth to sixth embodiments of the present invention.
  • FIG. 14 is a circuit diagram showing a configuration of a pixel circuit of a fourth embodiment of the present invention.
  • FIG. 15 is a timing chart showing changes in the potentials of the wirings of the pixel circuits of the fourth to sixth embodiments of the present invention.
  • FIG. 16 is a graph showing simulation results of changes in gate voltage, drain voltage, and source-drain current of the driving transistor in the pixel circuit of FIG.
  • FIG. 17 is a circuit diagram showing a configuration of a pixel circuit according to a fifth embodiment of the present invention.
  • 18 is a graph showing simulation results of changes in gate voltage, drain voltage, and current between source and drain of the driving transistor in the pixel circuit of FIG.
  • FIG. 19 is a circuit diagram showing a configuration of a pixel circuit of a sixth embodiment of the present invention.
  • FIG. 20 A graph showing simulation results of changes in gate voltage, drain voltage, and current between source and drain of a driving transistor in the pixel circuit of FIG.
  • FIG. 21 is a circuit diagram showing a configuration of a pixel circuit in a conventional display device.
  • FIG. 22 is a timing chart showing the operation of the pixel circuit of FIG. 21.
  • FIG. 23 is a circuit diagram showing a configuration of a pixel circuit in another conventional display device.
  • FIG. 24 is a timing chart showing the operation of the pixel circuit of FIG.
  • FIGS. 1 to 20 One embodiment of the present invention is described below with reference to FIGS. 1 to 20.
  • the switching element used in the present invention can be configured by a low temperature polysilicon TFT, a CG (Continuous Grain) silicon TFT, or the like In this embodiment, a CG silicon TFT is used.
  • CG silicon TFT the configuration of the CG silicon TFT is disclosed, for example, to "4.0-in. TFT-OLED Displays and a Novel Digital Driving Method"(SID'OO Digest, pp. 924-927, Semiconductor Energy Research Institute)
  • the manufacturing process of CG silicon TFT is disclosed, for example, in “Continuous Grain Silicon Technology, Applications for Active Matrix Display (AM-LCD 2000, pp. 25-28, Semiconductor Energy Laboratory)”. That is, CG silicon TFT Since both the structure and the manufacturing process thereof are known, the detailed description thereof is omitted here.
  • the f column is a polymer light-emitting diode for use in flat panel display (AM-L CD '01, pp 211-214 (Semiconductor Energy Research Institute), and since it is known, the detailed description thereof is omitted here.
  • FIG. 1 is a circuit diagram showing a configuration of a pixel circuit A1 in the display device 1 of the present embodiment.
  • FIG. 2 shows a block of the entire circuit configuration of the display device 1 of the present embodiment.
  • the display device 1 is provided with a plurality of source interconnections (signal interconnections) disposed in parallel to one another and a plurality of gate interconnections Gi disposed in parallel to one another orthogonal to these.
  • Aij (pixels) are arranged in a matrix.
  • the source wiring 3 ⁇ 4 is connected to the source driver circuit 2 in order to supply a signal to the organic EL element EL1 (FIG. 1) described later.
  • the gate wiring Gi is connected to the gate driver circuit 3.
  • Both driver circuits 2 and 3 are all formed using polycrystalline silicon TFTs or CG silicon TFTs on the same substrate as the pixel circuits Aij in order to miniaturize the entire display 1 and reduce the manufacturing cost. Or, it is preferable to form a part.
  • the source driver circuit 2 includes an m-bit shift register 4 and m analog switches 5.
  • shift register 4 has m registers connected in cascade, and synchronizes the start pulse SP input from the control circuit 11 to the first register with clock CLK. Transfers each output stage (register) force to the corresponding analog switch 5 as a timing pulse SSP.
  • One analog switch 5 is provided for each source wiring Sj. The analog switch 5 applies the input signal voltage Da to the corresponding source wiring 3 and operates so as to be turned off thereafter.
  • the source driver circuit 2 is a source driver used in polysilicon TFT liquid crystal and the like. It has the same configuration as the driver circuit.
  • the control circuit 11 is a circuit that outputs the start pulse SP, the clock CLK, and the signal voltage Da.
  • the control circuit 11 also outputs a timing signal OE to be supplied to the gate driver circuit 3, a start pulse YI, and a clock YCK.
  • Gate driver circuit 3 includes a shift register circuit (not shown), a logic operation circuit, and a multiplexer.
  • the input start pulse YI is transferred in the above shift register circuit in synchronization with the clock YCK, and the logical operation circuit outputs the pulses output from each output stage of the shift register circuit
  • the logic operation is performed with the timing signal OE, and the necessary voltage is output to the corresponding gate wiring Gi and control wirings Ri, Ci, and Wi described later through the knocker.
  • the pixel circuit Al (Aij) includes transistors Q1 to Q5 composed of TFTs, capacitors CI and C2, and an organic EL element EL1 (electro-optical element). There is.
  • a transistor Q1 driving transistor
  • a transistor Q2 third switching transistor
  • the transistor Q1 is a drive transistor for supplying a drive current to the organic EL element EL1.
  • a power supply voltage Vp is applied to the power supply wiring PS, and a common potential Vcom is applied to a common cathode COM (common electrode) provided commonly to the respective organic EL elements EL1.
  • Capacitor C1 (first capacitor) and capacitor C2 (second capacitor) are arranged in series between the gate terminal (current control terminal) and source terminal (first current input / output terminal) of transistor Q1. It is done.
  • the connection end of this capacitor CI, C2 is called connection end A.
  • a transistor Q5 for switching (first transistor for switching) is disposed between the gate terminal of the transistor Q1 and the source wiring Sj.
  • a switch transistor Q3 (second switch transistor) is arranged between the connection end A and the potential wire Ui.
  • a transistor Q4 for switching (a transistor for fourth switching) is disposed in parallel with the capacitor C1.
  • This pixel circuit A1 uses first current input / output control means to control the current input or output of the transistor Q1.
  • transistor Q1 Has its source terminal connected to the drain terminal (first current input / output terminal) of the transistor Q2.
  • the transistors Ql and Q2 are p-type TFTs, and the transistors Q3 to Q5 are n-type TFTs.
  • Control wirings Wi, Ci, Ri and a gate wiring Gi are connected to respective gate terminals of the transistors Q2 to Q5 for these switches.
  • FIG. 3 is a timing chart showing the operation of the pixel circuit A1.
  • the operation of the pixel circuit A1 is controlled by the source driver 2 and the gate driver 3 based on the various signals supplied from the control circuit 11.
  • the operation of the pixel circuit A1 will be described with reference to the timing chart of FIG.
  • FIG. 3 shows the timing at which the voltage applied to control wire Ci, control wire Wi, gate wire Gi, control wire Ri, source wire S1, and source wire Sm changes.
  • each of the control wiring Ci + 1, the control wiring Wi + 1, the gate wiring Gi + 1, and the control wiring Ri + 1 is connected to the same source wiring 3 ⁇ 4 and is a gate wiring Gi + 1 to be scanned next to the gate wiring Gi.
  • times 0 to 12 tl are selection periods of the pixel circuit Aij.
  • the potential of the control wiring Ri is set to GL (Low)
  • the transistor Q4 is turned off, and the connection terminal A is separated from the gate terminal force of the transistor Q1.
  • the initialization potential Vpc is applied to the source wires S1 to Sm by an analog switch not shown.
  • the above analog switch is disposed between the source lines S1 to Sm and the initialization voltage Vpc, and is an analog switch that supplies the initialization voltage Vpc to the source lines S1 to Sm when in the ON state.
  • the potential of the gate wiring Gi is set to GH (High), and the transistor Q5 is turned on.
  • the gate potential of the transistor Q1 becomes the initialization potential Vpc, which is the potential of the source wiring.
  • This initialization potential Vpc is held at the gate terminal of transistor Q1.
  • the transistor Ql is set to be in the OFF state, the transistor Q1 is in the OFF state at this time.
  • the potential of the control wiring Wi is set to GH, and the transistor Q2 is turned off.
  • the capacitor C2 holds the potential difference Vp-Va (Vp> Va).
  • the timing pulse SSP is applied to the analog switch 5, and the signal voltage Vda is output to the source wiring S 1 to Sm corresponding to the input signal voltage Vda. Go. Thereby, the gate potential of the transistor Q1 is set to the potential Vda.
  • the capacitor C 1 holds the potential difference Vda-Va.
  • the gate wiring Gi is set to GL, and the transistor Q5 is turned off.
  • the gate potential of the transistor Q1 changes to the data potential Vda and is held for a sufficiently long time.
  • ) related to the threshold value Vth of the transistor Q1 can be held at both ends of the capacitor C2.
  • the potential of the control wiring Ci is set to GL, and the transistor Q 3 is turned off to disconnect the connection end A from the potential wiring Ui.
  • the potential of the control wiring Wi is set to GL at time 23 tl, and the potential of the control wiring Ri is set to GH at time 24 tl.
  • times 22 tl to 24 tl correspond to the third period.
  • the transistors Q2 and Q4 are turned on, and the charge stored in the capacitor C1 disappears by the transistor Q4 in the on state.
  • the gate terminal potential of the transistor Q1 becomes the potential of the connection terminal A.
  • the transistor Q2 since the transistor Q2 is turned on, the voltage Vp is applied to the source terminal of the transistor Q1.
  • the gate terminal potential of the transistor Q1 becomes Va ⁇ (Vda + I Vth I) + Vp.
  • the voltage between the gate and source terminals of transistor Ql is Va-Vda-
  • the current flowing through the transistor Q1 is in the saturation region. Therefore, the current Ids flowing through the transistor Q1 is expressed by the following equation.
  • Ids (WX ⁇ ⁇ Co / (2 XL)) (Vgs +
  • W is the TFT gate width
  • L is the TFT gate length
  • ⁇ is the TFT mobility
  • Co is a constant.
  • a current Ids (1) is a current flowing through the pixel circuit Ail, and the absolute value of the threshold voltage Vth of the transistor Q1 is minimum (Vth (min)), and the mobility corresponds to the maximum.
  • a current Id s (2) is a current flowing through the pixel circuit Aim, and the absolute value of the threshold voltage Vth of the transistor Q1 is maximum (Vth (max)), and the mobility corresponds to the minimum.
  • the current Ids (3) is the pixel circuit A (i + 1) This is a current flowing through 1, and the absolute value of the threshold voltage Vth of the transistor Q1 is maximum (VtMma X)), and the mobility corresponds to the minimum.
  • the current Ids (4) is a current flowing through the pixel circuit A (i + 1) m.
  • the absolute value of the threshold voltage Vth of the transistor Q1 is minimum (Vth (min)), and the mobility ⁇ corresponds to the maximum.
  • threshold compensation can be performed in almost the same manner in the pixel circuit Ail and the pixel circuit Aim, and the variation in the current Ids follows the variation in the mobility of the transistor Q1.
  • the present pixel circuit A1 it is the floating capacitance of the source wiring Sj and the capacitance of the capacitor C1 of the pixel circuit A1 to be charged by the signal voltage Vda. Even in a low-temperature polysilicon liquid crystal display, it is the stray capacitance of the source wiring and the capacitance of the liquid crystal of the pixel circuit A ij and the holding capacitor that should be charged by the signal voltage Vda.
  • the controller IC for liquid crystal can be used as it is.
  • the transistors Q3 and Q5 are arranged in series. Therefore, it is possible to reduce the number of elements per screen and to make the pixel size as small as possible, so that more pixels will be accommodated in the predetermined screen size, and high image quality can be achieved. be able to.
  • LDD lightly doped drain
  • the control wiring Ri is connected to the gate terminal of the transistor Q4, and the potential of the control wiring Ri changes as shown in FIG. That is, the transistor Q4 is turned off in a plurality of selection periods (two selection periods 0 to 24 t in FIG. 3) in which the potential force GL of the control wiring Ri is reached. As described above, it is not a problem even if the off leakage current of the TFT is set to several off during multiple selection period V, so the transistor Q4 is formed by LDD of W gate (very off leakage current! /, TFT) do not have to.
  • the voltage of the control wiring Ci and the gate wiring G is applied to the gate terminals of the transistors Q3 and Q5, and the potentials of these wirings Ci and Gi change as shown in FIG.
  • the period in which both wires Ci and Gi become GL is a period excluding one frame period power and several selection periods (periods within 0 to 24 t in FIG. 3).
  • the transistors Q3 and Q5 are turned off for almost one frame period, the potential can not be held if the off leak current of the TFT is large. Therefore, LDD of W gate (TFT with very low OFF leakage current) is required.
  • the TFT to be formed into the LDD configuration of the W gate is a TFT that is connected to the capacitor and needs to maintain the OFF state for a long period such as one field period or one frame period.
  • the connection destination of one terminal of the capacitor 20 is also changed to the drain terminal force of the driving TFT 17.
  • the switch SW2 composed of TFTs of LDD configuration.
  • FIG. 5 shows a pixel circuit configuration of a comparative example of the pixel circuit A1 of the present embodiment.
  • the pixel circuit AO (Aij) shown in FIG. 5 includes transistors Q7 to Q11 composed of TFTs, capacitors C3 and C4, and an organic EL element EL2 (electro-optical element).
  • the transistors Q7 to Q11 correspond to the TFT 17, the switches SW2 and SW1, the pixel switch 13 and the switch SW3 in FIG. 22, respectively, and the organic EL element EL2 and the capacitors C3 and C4 respectively correspond to the organic EL16 in FIG. , Equivalent to 18, 20 capacitors.
  • the pixel circuit AO unlike the capacitor C4 force capacitor 20, one terminal of the capacitor C4 is connected to the drain terminal of the transistor Q7.
  • the gate terminal potential of the transistor Q7 does not change even if the charge of the capacitor C4 changes, so that the normal TFT can be used for the transistors Q10 and Q11.
  • the transistor Q7 and the transistor Q9 are connected in series between the power supply wiring PS and the organic EL element EL2.
  • a capacitor C3 is disposed between the gate terminal of the transistor Q7 and the potential wiring Ui, and the gate terminal and drain of the transistor Q7 are connected. Place transistor Q8 between the in terminals.
  • Capacitor C4 and transistor Q10 are arranged in series between the drain terminal of transistor Q7 and source wiring Sj.
  • the connection end of the capacitor C4 and the transistor Q10 is called a connection end B.
  • a transistor Q11 is disposed between the connection end B and the potential wiring Ui.
  • the control wirings Wi and Ri are connected to the gate terminals of the transistors Q8 and Q9, respectively, and the gate wiring Gi is connected to the gate terminals of the transistors QIO and Q11.
  • the transistor Q7 and the transistors Q9 and Q11 are p-type TFTs.
  • the transistors Q8 and Q10 are n-type TFTs.
  • FIG. 6 is a timing chart showing the operation of the pixel circuit AO described above, and the operation of the pixel circuit AO will be described with reference to this.
  • FIG. 6 shows the timing at which the voltage applied to each of control wire Ci, control wire Wi, gate wire Gi, control wire Ri, source wire S1, and source wire Sm changes.
  • each of the control wiring Ci + 1, the control wiring Wi + 1, the gate wiring Gi + 1, and the control wiring Ri + 1 is connected to the same source wiring 3 ⁇ 4 and is a gate wiring Gi + 1 to be scanned next to the gate wiring Gi. It corresponds to the pixel circuit AO connected to.
  • the time 8 to 16 t1 is a threshold compensation period of the pixel circuit AO prior to the force which is the selection period of the pixel circuit AO. That is, at time 0, the potential of the potential wiring Ui is set to the potential Vc, and the gate terminal potential Vg of the transistor Q7 is set to the OFF potential.
  • the potential of the control wiring Wi is set to GH (High), and the transistor Q8 is turned on.
  • the potential of the control wiring Ri is GL (Low)
  • the transistor Q9 is in the ON state.
  • the gate potential Vg of the transistor Q7 becomes the drain terminal potential, and the transistor Q7 is turned on.
  • the transistor Q11 is in the ON state, and the other terminal of the capacitor C4 is supplied with the potential Vc of the potential wiring Ui.
  • the potential of the control wiring Ri is set to GH, and the transistor Q9 is turned off.
  • the drain terminal potential of the transistor Q7 rises to Vp-I Vth I, the transistor Q7 is turned off.
  • the potential of source wiring Sj is set to potential Vc at time 8 tl, and gate wiring Gi at time 9 tl.
  • the potential of is GH.
  • the transistor Q11 is turned off, and the transistor Q10 is turned on.
  • the other terminal potential of the capacitor C4 is maintained at Vc.
  • the signal voltage Vda is applied to the source wires S1 to Sm at times 10 tl to 13 tl.
  • the potential Vc is set in advance so that the signal potential Vda> Vc.
  • the transistor Q7 can change the gate potential of the transistor Q7 in the OFF state. Assuming that the capacity of the capacitor C3 is equal to the capacity of the capacitor C4, the gate potential of the transistor Q7 is Vp-I Vth I + (Vda-Vc) / 2.
  • the potential of the gate wiring Gi is GL, the transistor Q10 is turned off, and the transistor Q11 is turned on.
  • the potential of the control wiring Ri is set to GL, and the transistor Q9 is turned on. Also, let the potential of the potential wiring Ui be Vb at time 24 tl.
  • the current Ids (1) is a current flowing through the pixel circuit Ail, and the absolute value of the threshold voltage Vth of the transistor Q7 is minimum (Vth
  • the mobility ⁇ corresponds to the maximum at (min)).
  • the current Ids (2) is a current flowing through the pixel Aim, and the absolute value of the threshold voltage Vth of the transistor Q7 is maximum (Vth (max)), and the mobility corresponds to the minimum.
  • the current Ids (3) is a current flowing through the pixel circuit A (i + 1) 1.
  • the absolute value of the threshold voltage Vth of the transistor Q7 is maximum (Vth (max)), and the mobility ⁇ corresponds to the minimum.
  • the current Ids (4) is a current flowing through the pixel circuit A (i + 1) m, the absolute value of the threshold voltage Vth of the transistor Q7 is minimum (Vth (min)), and the mobility ⁇ corresponds to the maximum.
  • the transistor Q8 needs to have a W gate LDD configuration. Therefore, even if the charge of the capacitor C4 can not be held, the gate terminal potential of the driving transistor Q7 can be held. Therefore, the transistors QIO and Q11 do not have to have a W gate LDD configuration.
  • the first object of the present invention can be achieved even with the pixel circuit configuration of FIG.
  • the simulation results of FIG. 4 and FIG. 7 with respect to the pixel circuit configuration using the means of the present invention, in the pixel circuit configuration of FIG.
  • the current Ids varies between the pixel circuit Ail and the pixel circuit Aim. Ki is spreading. For this reason, the second object of the present invention can not be achieved in the pixel circuit of FIG. This cause is considered to be caused by the fact that it takes time until the gate potential of the transistor Q7 completely changes after the potential of the source wiring Sj changes.
  • the pixel circuit A1 of the present embodiment can wait until the gate potential of the transistor Q2 is completely changed, as shown in the simulation result of FIG. It depends only on the variation of mobility, and it can be seen that good quality can be obtained.
  • n-type TFTs not only n-type TFTs but also p-type TFTs are used.
  • the present invention can be applied to the case where only n-type TFTs are used as in amorphous silicon TFTs. In this embodiment mode, such a pixel circuit configuration is described.
  • the description thereof is omitted here.
  • the elements common to the pixel circuit A1 of the first embodiment (FIG. 1) will be denoted by the same reference numerals, and the description thereof will be omitted.
  • FIG. 8 is a circuit diagram showing a configuration of the pixel circuit A2 (Aij) in the display device 1 of the present embodiment.
  • the pixel circuit A2 includes transistors Q21 to Q25 formed of n-type TFTs, capacitors Cl 1 and C12, and an organic EL element EL1 (electro-optical element).
  • a transistor Q21 driving transistor
  • a transistor Q22 third switching transistor
  • the transistor Q21 is a driving transistor for supplying a driving current to the organic EL element EL1.
  • a capacitor C11 (first capacitor) and a capacitor C12 (second capacitor) are provided between the gate terminal (current control terminal) and the source terminal (first current input / output terminal) of the transistor Q21. It is arranged in series. The connection end of these capacitors Cl l and C12 is called connection end A.
  • a transistor Q25 (first switching transistor) is disposed between the gate terminal of the transistor Q21 and the source wiring Sj.
  • a transistor Q23 (a second switch transistor) is disposed between the connection end A and the potential wiring Ui.
  • the transistor Q24 (fourth switch transistor) is disposed in parallel with the capacitor C11 (first capacitor).
  • control wirings Wi, Ci, Ri, and a gate wiring Gi are connected to the gate terminals of the transistors Q22 to Q25 for switching, respectively.
  • the first current input / output means is used to control the current input or output of the transistor Q21.
  • the source terminal (first current input / output terminal) of the transistor Q21 is connected to the drain terminal (first current input / output terminal) of the transistor Q22.
  • fourth switching transistor Q24 is arranged in parallel with capacitor CI 1. Preferred to use U ,.
  • FIG. 9 is a timing chart showing the operation of the pixel circuit A2.
  • the operation of the pixel circuit A2 is also controlled by the source driver 2 and the gate driver 3 based on the above-mentioned various signals supplied from the control circuit 11.
  • FIG. 9 shows the timing at which the voltage applied to the control wiring Ci, the control wiring Wi, the gate wiring Gi, the control wiring Ri, the source wiring Sl, and the source wiring Sm changes. Also, each of Ci + 1, Wi + 1, Gi + 1, Ri + 1 is connected to the same source wiring Sj, and The gate line Gi corresponds to the pixel circuit A (i + 1) j connected to the gate line Gi + 1 to be scanned next to the gate line Gi.
  • the time 0 to 12 t1 is the selection period of the pixel circuit A2, and at the first time 0, the potential of the control wiring Ri is changed to GL (Low), the transistor Q24 is turned off, and the connection end Also separate A from the gate terminal of transistor Q21. Further, the initialization potential Vpc is applied to the source wirings S1 to Sm by an analog switch (a switch connecting the source wirings S1 to Sm and the initialization voltage Vpc) not shown.
  • the potential of the gate wiring Gi is set to GH (High), and the transistor Q25 is turned on. From this point of view, the gate potential of the transistor Q21 becomes the initialization potential Vpc which is the potential of the source wiring Sj. The initialization potential Vpc is held at the gate terminal of the transistor Q1, and thereafter, the transistor Q21 is set to be in the OFF state. At this time, the transistor Q21 is in the OFF state.
  • the control wiring Ci is set to GH, and the transistor Q23 is turned on.
  • the connection end A of the capacitor C11 is connected to the potential wire Ui (note that the potential of the potential wire Ui is Va).
  • Vd is a drain potential of the transistor Q21, and is a potential substantially close to Vcom.
  • the signal voltage Vda is applied to the source wiring S1 to Sm corresponding to the input signal voltage Vda.
  • the signal voltage Vda is set to a potential at which the transistor Q21 is turned on.
  • the gate potential of the transistor Q21 is set to the potential Vda, and the capacitor C11 holds the potential difference Vda-Va.
  • the gate potential Vda of the transistor Q21 is held by the capacitor C11 by setting the potential of the gate wiring Gi to GL and turning off the transistor Q25 at time l ltl.
  • the gate potential of transistor Q21 is maintained at the state of Vda. Therefore, the source terminal potential of the transistor Q21 converges to the potential Vda-Vth.
  • the threshold voltage Vth of the transistor Q21 is not treated as an absolute value here because it is a positive voltage. Even if it takes several selection periods for this convergence, there is no problem because the gate potential Vda of the transistor Q21 can be held by the capacitor C11.
  • the connection end A is connected to the potential wiring Ui by the transistor Q23, the potential Vda held in the capacitor CI 1 does not change even if the source terminal potential of the transistor Q21 changes.
  • the gate potential of the transistor Q21 is held for a sufficiently long time after being changed to the data potential Vda.
  • the potential difference Va ⁇ (Vda ⁇ Vth) related to the threshold of the transistor Q21 can be held at both ends of the capacitor C12.
  • the potential of the control wiring Ci is set to GL, the transistor Q23 is turned off, and the connection end A and the potential wiring Ui are disconnected.
  • the potential of the control wiring Wi is GH, and the potential of the control wiring Ri is GH.
  • the transistors Q22 and Q24 are turned on, and the charge stored in the capacitor C11 disappears by the transistor Q24 in the on state.
  • the gate terminal potential of the transistor Q11 becomes the potential of the connection terminal A. Therefore, the voltage between the gate and source terminals of the transistor Q21 is Va ⁇ (Vda ⁇ Vth).
  • the transistor Q21 when the signal voltage Vda applied to the gate terminal of the transistor Q21 first is smaller than the potential Va of the potential wire Ui, the transistor Q21 is turned on. When the signal voltage Vda is equal to or higher than the potential Va, the transistor Q21 is turned off.
  • the present invention can be applied even when using amorphous silicon TFTs, and compared to the prior art shown in FIG. 22 and FIG. 23, a configuration in which two lightly doped drain (LDD) TFTs are arranged in series.
  • the number of TFTs can be reduced. Therefore, it is possible to reduce the number of elements per screen and to make the pixel size as small as possible. As a result, more pixels can be accommodated in a predetermined screen size, and high image quality can be achieved.
  • the number of masks required at the time of manufacturing is smaller than that of a C GS (Continuous Grain Silicon) TFT, so that the manufacturing cost can be reduced.
  • Embodiments 1 and 2 In the pixel circuit configuration shown in Embodiments 1 and 2 (FIGS. 1 and 8), five horizontal wirings are required. Among them, the potential line Ui can be shared by the pixel circuits A (i-l) j and A (i + l) j connected to the two gate lines Gi-1 and Gi + 1 respectively adjacent to the gate line Gi, but the gate The wiring Gi and control wiring Ri, Wi and Ci can not be shared by the pixel circuits A (i ⁇ l) j and A (i + l) j.
  • FIG. 10 is a circuit diagram showing a configuration of such a pixel circuit A3 (Aij).
  • the n-type transistor Q4 in the pixel circuit A1 of the first embodiment (FIG. 1) is replaced with the transistor Q6 of the force Q5 type.
  • the control wiring Ci connected to the gate terminal of Q3 is omitted, and the control wiring Ri is connected to the gate terminal of transistor Q3.
  • Others are similar to those of the pixel circuit A1 of FIG. 1, and thus further description will be omitted.
  • FIG. 11 is a timing chart showing an operation of the pixel circuit A3.
  • the operation of the pixel circuit A3 is controlled by the source driver 2 and the gate driver 3 based on the various signals supplied from the control circuit 11.
  • the operation of the pixel circuit A3 will be described using the timing chart of FIG.
  • control interconnection Wi gate interconnection Gi
  • control interconnection Ri control interconnection Ri
  • source interconnection SI source interconnection SI
  • source interconnection Sm source interconnection Sm change are shown.
  • each of the control wires Wi + 1, Gi + 1, Ri + 1 is connected to the same source wire Sj, and is connected to the gate wire Gi + 1 to be scanned next to the gate wire Gi, and the pixel A (i + 1 ) Corresponds to j.
  • times 0 to 12 tl are selection periods of the pixel Aij.
  • an initialization potential Vpc is applied to source interconnections Sl to Sm by an analog switch (a switch connecting source interconnections Sl to Sm and initialization voltage Vpc) not shown at an initial time 0 in this selection period.
  • the potential of control wiring Ri is set to GH (High), and transistor Q6 is turned off. In addition, the transistor Q3 is turned on. Thus, the connection terminal A is also separated from the gate terminal force of the transistor Q1. Also, connect the connection end A on the one terminal side of the capacitor C2 to the potential wiring Ui.
  • the potential of the potential wiring Ui is Va.
  • the potential of the gate wiring Gi is set to GH (High), and the transistor Q5 is turned on.
  • the gate potential of the transistor Q1 becomes the potential of the source wiring, and becomes the initialization potential Vpc.
  • the initialization potential Vpc is held by the gate terminal of the transistor Q1, and thereafter, the transistor Q1 is set to be in the OFF state, so the transistor Q1 is in the OFF state at this time.
  • the potential of the control wiring Wi is set to GH, and the transistor Q2 is turned off.
  • the capacitor C2 holds the potential difference Vp-Va.
  • timing pulse SSP is applied to analog switch 5, and signal voltage Vda is output to source wiring S 1 to Sm corresponding to input signal voltage Vda.
  • the gate potential of the transistor Q1 is set to the potential Vda.
  • the capacitor C 1 holds the potential difference Vda-Va.
  • the gate wiring Gi is set to GL, and the transistor Q5 is turned off.
  • the gate potential of the transistor Q1 is maintained at Vda, so that the source terminal potential of the transistor Q1 converges toward the potential Vda + I Vth I (Vth is a threshold voltage).
  • Vth is a threshold voltage
  • the potential of the control wiring Ri is set to GL, the transistor Q3 is turned off, and the transistor Q6 is turned on.
  • the transistor Q6 be turned on after the transistor Q3 is turned off. For that purpose, it is necessary to arrange the transistor Q3 near the control wiring Ri.
  • the transistor Q3 When the transistor Q3 is turned off after the transistor Q3 is turned off, the charge stored in the capacitor C1 can be released while holding the charge of the capacitor C2. As a result, the gate terminal potential of the transistor Q1 becomes the potential of the connection terminal A.
  • a current Ids (l) is a current flowing through the pixel circuit Ail, and the absolute value of the threshold voltage Vth of the transistor Q1 is minimum (Vth (min)), and the mobility corresponds to the maximum.
  • the current I ds (2) is a current flowing through the pixel circuit Aim, and the mobility corresponds to the minimum when the absolute value of the threshold voltage Vth of the transistor Q1 is maximum (Vth (max)).
  • the current Ids (3) is a current flowing through the pixel circuit A (i + 1) 1.
  • the absolute value of the threshold voltage Vth of the transistor Q1 is maximum (Vth (max)), and the mobility corresponds to the minimum.
  • the current Ids (4) is a current flowing through the pixel circuit A (i + 1) m.
  • the absolute value of the threshold voltage Vth of the transistor Q1 is minimum (Vth (min)), and the mobility ⁇ corresponds to the maximum.
  • the current Ids (1) 1.50 A, the current Ids (2) ⁇ 1.17 / ⁇ , the current Ids (3) ⁇ ⁇ 1. 09 / ⁇ , the current Ids ( 4) ⁇ -1. 61 A.
  • FIG. 12 has a larger variation. This is a momentary transition at 22 This is because the charge of the capacitor C2 is changed since the transistor Q3 and the transistor Q6 are in the ON state.
  • FIG. 13 shows a block of the entire circuit configuration of the display device 1 of the present embodiment.
  • FIG. 14 is a circuit diagram showing a configuration of the pixel circuit A4 (Aij) in the display device 1 of the present embodiment.
  • display device 6 of the present embodiment controls pixel circuits Aij arranged in a matrix and their wires in the same manner as display device 1 of the first embodiment (FIG. 2).
  • a gate driver circuit 3 and a source driver circuit 7 provided as circuits to be connected are provided.
  • Both driver circuits 2 and 7 are all formed using polycrystalline silicon TFTs or CG silicon TFTs on the same substrate as pixel circuits Aij in order to reduce the overall size of the display device 6 and the fabrication cost. Or, it is preferable to form a part.
  • the source driver circuit 7 includes an m-bit shift register 4, an m-bit register 8, an m-bit latch 9, and m analog switches 10.
  • shift register 4 has m serially connected registers, and synchronizes the start pulse SP input from the control circuit 12 to the first register with the clock CLK. Transfers each output stage (register) force to the corresponding input terminals of register 8 as timing pulse SSP.
  • the register 8 holds the input data Dx in the position of the corresponding source wiring 3 ⁇ 4 by the timing pulse SSP sent from the shift register 4.
  • Latch 9 takes in the held m bits of data at the timing of latch pulse LP and outputs it to analog switch 10. To force.
  • the analog switch 10 selects a voltage corresponding to the input data Dx and outputs it to the source wiring 3 ⁇ 4.
  • Control circuit 12 outputs data Dx instead of outputting signal voltage Da described above, but the others are the same as control circuit 11 in start pulse SP, clock CLK, timing signal OE, start pulse YI and clock YCK. Output
  • the gradation display of the display device 6 is performed by a time division gradation display method.
  • a time multi-gradation display method is used as the time division gradation display method.
  • one frame period is divided into four subframe periods, and three subframe periods are divided.
  • the three data D1 to D3 are displayed, and the blanking data DE is displayed in the remaining subframe period.
  • gray scale display is performed by displaying ON ZOFF data in three subframe periods corresponding to the data D1 to D3.
  • time multi-gradation display method is described in Japanese Patent Laid-Open No. 2004-4501 and Japanese Patent Laid-Open No. 2004-271899, and therefore further description is omitted here.
  • the pixel circuit A4 includes transistors Q12 to Q15 made of TFTs, capacitors C5 and C6, and an organic EL element EL1 (electro-optical element).
  • the transistor Q13 third switching transistor
  • the transistor Q 12 driving transistor
  • the transistor Q12 is a driving transistor for supplying a driving current to the organic EL element EL1.
  • a capacitor C5 (first capacitor) and a capacitor C6 (second capacitor) are connected in series between the gate terminal (current control terminal) and the source terminal (first current input / output terminal) of the transistor Q12. It is arranged.
  • the connection end of the capacitors C5 and C6 is referred to as connection end A.
  • a transistor Q 14 (a transistor for a second switch) Ta) is placed.
  • a transistor Q 15 (first switch transistor) is disposed between the gate terminal of the transistor Q12 and the potential wiring Ui.
  • the pixel circuit A4 uses a first current input / output control means to control the current input or output of the transistor Q12.
  • this current input / output control means the source terminal of the transistor Q12 is connected to the drain terminal (first current input / output terminal) of the transistor Q13.
  • the potential control terminal of the transistor Q12 In order to change the potential of the current control terminal of the transistor Q12, it is preferable to use the following second potential control means.
  • this potential control means the potential at the connection end of the capacitors C5 and C6 is changed using the transistor Q14.
  • the transistors Q12 and Q13 are p-type TFTs, and the transistors Q14 and Q15 are n-type TFTs.
  • a control wire Ri, a gate wire Gi, and a control wire Wi are connected to gate terminals of the transistors Q13, Q14, and Q15, respectively.
  • FIG. 15 is a timing chart showing an operation of the pixel circuit A4.
  • the operation of the pixel circuit A4 is controlled by the source driver 7 and the gate driver 3 based on the above-mentioned various signals supplied from the control circuit 12.
  • the operation of the pixel circuit A4 will be described with reference to the timing chart of FIG.
  • FIG. 15 shows timings of voltages applied to control interconnection Wi, gate interconnection Gi, control interconnection Ri, and source interconnection Sj, respectively. Also, each of the control wires Wi + 1, Gi + 1, Ri + 1 is connected to the same source wire Sj and to the pixel A (i + l) j connected to the gate wire Gi + 1 to be scanned next to the gate wire Gi. It corresponds. Further, in the present pixel circuit A4, the voltage Va is applied to the source line Sj as a voltage corresponding to the blanking data DE shown in FIG.
  • times 0 to 4 t1 are selection periods of the pixel A4 (Aij).
  • the potential of the gate wiring Gi is set to GH (High)
  • the transistor Q14 is turned ON, and the connection end A is short-circuited to the source wiring 3 ⁇ 4.
  • the data signal is the blanking data DE
  • the data voltage Va is applied to the source wirings S1 to Sm by the analog switch 10.
  • the capacitor C6 holds the potential difference Va ⁇ Vp.
  • the capacitor C5 holds the voltage Va-Vg.
  • the potential of the gate wiring Gi is set to GL (Low), the transistor Q14 is turned OFF, and charge transfer from the connection end A is inhibited.
  • control wiring Wi is GH, and transistor Q 15 is turned on.
  • the potential Vpc of the potential wiring Ui is applied to the gate terminal of the transistor Q12. This potential Vpc is
  • the transistor Q12 Since the transistor Q12 is at a potential to turn it on, the transistor Q12 is turned on.
  • the potential of the control wiring Wi is set to GL
  • the transistor Q15 is turned off
  • the potential of the control wiring Ri is set to GL
  • the transistor Q13 is turned on.
  • Vg Vp-I Vth I
  • the potential of the control wiring Gi is GH, and the transistor Q 14 is turned on. Then, apply potential Vb to source wiring Sj and connection end A.
  • Va-Vg of the capacitor C5 converges on Va- (Vp-
  • the transistor Q12 is turned on. Also, if the potential Vb ⁇ Va, the transistor Q12 is turned off.
  • the current Ids (1) is a current flowing through the pixel circuit Ail, and the absolute value of the threshold voltage Vth of the transistor Q12 is minimum (Vth (min)), and the mobility ⁇ corresponds to the maximum.
  • the current Ids (2) is a current flowing through the pixel Aim, and the mobility corresponds to the minimum when the absolute value of the threshold voltage Vth of the transistor Q12 is maximum (Vth (max)).
  • the current Ids (3) is a current flowing through the pixel circuit A (i + 1) 1.
  • the absolute value of the threshold voltage Vth of the transistor Q12 is maximum (Vth (max)), and the mobility ⁇ corresponds to the minimum.
  • the current Ids (4) is a current flowing through the pixel circuit A (i + 1) m.
  • the absolute value of the threshold voltage Vth of the transistor Q12 is minimum (Vth (min)), and the mobility ⁇ corresponds to the maximum.
  • a voltage threshold-compensated with four TFTs and two capacitors per pixel can be applied to the gate terminal of the transistor Q12.
  • the first object of the present invention can be achieved by adopting the present embodiment.
  • the second object of the present invention can be achieved by adopting the present embodiment.
  • the wiring strength in the lateral direction is required.
  • the potential GL of the control wiring Ri + 1 is set to OV, and the control wiring
  • the potential wiring Ui can be shared with the adjacent control wiring Ri + 1.
  • the transistor Q15 and the potential wire Ui are omitted, and instead, the transistor Q16 is disposed between the gate terminal and the drain terminal of the transistor Q12. Be placed.
  • the control wiring Wi is connected to the gate terminal of the transistor Q16.
  • the pixel circuit A5 of the present embodiment is also provided in the display device 6, the description thereof is omitted here.
  • the pixel circuit configuration A4 in FIG. 14 is a preferable first current input / output control means for controlling the current input or output of the transistor Q12. That is, in the first current input / output control means, the second case described above is classified according to which line the second current input / output terminal of the transistor Q15 which is the first switch transistor is connected to.
  • the pixel circuit configuration A5 in FIG. 17 is a preferable first current input / output control means for controlling the current input or output of the transistor Q12. That is, in the first current input / output means, the third case described above is classified according to which line the second current input / output terminal of the transistor Q16 which is the first switch transistor is connected to.
  • the operation of the pixel circuit A5 also conforms to the timing chart of FIG. 15, the description thereof is omitted here.
  • the gate potential of the transistor Q12 is set as the drain potential in the threshold value compensation period.
  • the current Ids (1) is a current flowing through the pixel circuit Ail, and the absolute value of the threshold voltage Vth of the transistor Q12 is minimum (Vth (min)), and the mobility corresponds to the maximum.
  • the current Ids (2) is a current flowing through the pixel circuit Aim, and the absolute value of the threshold voltage Vth of the transistor Q12 is maximum (Vth (max)), and the mobility ⁇ corresponds to the minimum.
  • the current Ids (3) is a current flowing through the pixel circuit A (i + 1) 1.
  • the absolute value of the threshold voltage Vth of the transistor Q12 is maximum (Vth (ma X)), and the mobility corresponds to the minimum.
  • the current Ids (4) is a current flowing through the pixel circuit A (i + l) m, and the absolute value of the threshold voltage Vth of the transistor Q12 is minimum (Vth (min)), and the mobility ⁇ corresponds to the maximum. .
  • the pixel circuit 5 of the present embodiment can apply a threshold-compensated voltage to the gate terminal of the transistor Q12 even when the gate potential of the transistor Q12 is used as the drain potential in the threshold compensation period.
  • the first object of the present invention can be achieved by adopting the pixel circuit configuration of the present embodiment.
  • a pixel circuit A6 (Aij) shown in FIG. 19 will be described as a pixel circuit configuration similar to the pixel circuit configuration of FIG.
  • the same reference numerals will be appended to components having the same functions as the components of the fourth embodiment described above.
  • the pixel circuit A6 is, as shown in FIG. 19, a transistor Q12, Q1 comprising TFTs as in FIG.
  • a transistor is placed between the power supply wiring PS and the organic EL element EL1.
  • a capacitor C5 (first capacitor) and a capacitor C6 (second capacitor) are connected in series between the gate terminal (current control terminal) and the source terminal (first current input / output terminal) of the transistor Q12. It is arranged.
  • a transistor Q 14 (a transistor for a second switch) is disposed between the connection end A of the two capacitors C5 and C6 and the source wiring Sj. Further, a transistor Q16 (first switch transistor) is disposed between the gate terminal and the drain terminal of the transistor Q12.
  • This pixel circuit A6 uses second current input / output control means to control the current input or output of the transistor Q12.
  • the drain (second current input terminal) of the transistor Q12 is connected to the source (first current input / output terminal) of the transistor Q17 (third switch transistor), and the current control terminal of the transistor Q12 is connected.
  • the second current input / output terminal is connected with the transistor Q16.
  • the present pixel circuit A6 use a second potential control means in order to change the potential of the current control terminal of the transistor Q21 (driving transistor).
  • this potential control means the potential of the connection terminal A is changed using the transistor Q14.
  • a control wire Ri, a gate wire Gi, and a control wire Wi are connected to gate terminals of the transistors Q17, Q14, and Q16, respectively.
  • the timing chart showing the operation of this pixel circuit A6 is the same as that of the fifth embodiment shown in FIG. It is an iming chart.
  • the operation of the pixel circuit A6 is controlled by the source driver 7 and the gate driver 3 based on the various signals supplied from the control circuit 12.
  • the operation of this pixel circuit A6 will be described using the timing chart of FIG.
  • times 0 to 4 t1 are selection periods of the pixel circuit A6.
  • the potential of the gate wiring Gi is set to GH (High)
  • the transistor Q14 is turned ON, and the connection end A is short-circuited with the source wiring 3 ⁇ 4.
  • the data signal is the blanking data DE
  • the data voltage Va is applied to the source wirings S1 to Sm by the analog switch circuit 10.
  • the capacitor C6 holds the potential difference Va ⁇ Vp. Also, assuming that the gate terminal potential of the transistor Q12 is Vg, the voltage Va-Vg is held in the capacitor C5.
  • the potential of the gate wiring Gi is set to GL (Low), the transistor Q14 is turned OFF, and charge transfer from the connection end A is inhibited.
  • the potential of the control wiring Wi is GH, and the transistor Q 16 is turned on.
  • the transistor Q17 is also in the ON state, the gate potential of the transistor Q12 becomes the drain potential, and the transistor Q12 is in the ON state.
  • the potential of the control wiring Ri is set to GH, and the transistor Q17 is turned off.
  • the gate terminal potential of the transistor Q12 becomes the potential Vp ⁇ I Vth I (Vth is a threshold voltage), and the transistor Q12 is turned off.
  • the potential of the control wiring Wi is set to GL
  • the transistor Q16 is turned off
  • the potential of the control wiring Ri is set to GL
  • the transistor Q17 is turned on.
  • the transistor Q12 is turned off.
  • Vg Vp-I Vth I
  • the potential of the control wiring Gi is set to GH, and the transistor Q14 is turned ON, and the potential Vb is applied to the connection terminal A of the source wiring Sj.
  • the potential difference Va-Vg of the capacitor C5 converges on Va- (Vp-
  • the transistor Q12 is turned on when the potential Vb is Va.
  • the potential Vb ⁇ Va the transistor Q12 is turned off.
  • the current Ids (1) is a current flowing through the pixel circuit Ail, and the absolute value of the threshold voltage Vth of the transistor Q12 is minimum (Vth (min)), and the mobility corresponds to the maximum.
  • the current Ids (2) is a current flowing through the pixel circuit Aim, and the absolute value of the threshold voltage Vth of the transistor Q12 is maximum (Vth (max)), and the mobility corresponds to the minimum.
  • the current Ids (3) is a current flowing through the pixel circuit A (i + 1) 1.
  • the absolute value of the threshold voltage Vth of the transistor Q12 is maximum (Vth (max)), and the mobility corresponds to the minimum.
  • the current Ids (4) is a current flowing through the pixel circuit A (i + 1) m, the absolute value of the threshold voltage Vth of the transistor Q12 is minimum (Vth (min)), and the mobility ⁇ corresponds to the maximum.
  • an element per screen is applied by applying to the gate terminal of the transistor Q12 a voltage that is threshold-compensated with four TFTs and two capacitors per pixel.
  • the number decreases. Therefore, it is possible to reduce the pixel size even by a slight amount, so that more pixels can be accommodated in a predetermined screen size, and high image quality can be achieved. Therefore, the first object of the present invention can be achieved by adopting the pixel circuit configuration of the present embodiment.
  • the simulation result of FIG. 20 is compared with the simulation result (FIG. 7) of the comparative example with poor image quality as in the simulation result of the fifth embodiment (FIG. 18), the pixel of the present embodiment It is clear that the picture quality is good due to the circuit A6. Therefore, the second object of the present invention can be achieved by adopting the pixel circuit configuration of the present embodiment.
  • control wiring Ri, Wi is a GH period of the driving transistor Q12.
  • the gate voltage continues to fluctuate. Therefore, it is difficult to understand the threshold compensation of the driving transistor.
  • the pixel circuit A6 of the present embodiment is advantageous because it is easy to set the variable of the pixel circuit by simulation, which is preferable.
  • the display device can reduce the pixel size and increase the number of pixels by adopting a configuration in which the number of elements and the number of wirings of the pixel circuit are reduced, so that high image quality can be achieved. Therefore, the present invention can be suitably used for a display device using a current driven display element.

Landscapes

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Abstract

　駆動用ＴＦＴであるトランジスタ（Ｑ１）のソース端子とゲート端子の間に、コンデンサ（Ｃ１，Ｃ２）を直列に配置する。第１期間に、コンデンサ（Ｃ１，Ｃ２）の接続端に所定電圧（Ｖａ）を与え、ソース配線（Ｓｊ）からトランジスタ（Ｑ１）のゲート端子へデータ電圧（Ｖｄａ）を与える。第２期間に、トランジスタ（Ｑ１）の閾値補償をする。第３期間に、コンデンサ（Ｃ１，Ｃ２）の接続端を開放し、コンデンサ（Ｃ１）をショートさせ、トランジスタ（Ｑ１）のゲート・ソース間に閾値補償された電圧を与える。有機ＥＬ素子等の電流駆動型表示素子を駆動する駆動用ＴＦＴの閾値補償を行う画素回路構成において、１画素当たりの素子数を減らすことにより、表示画素数を大容量化する。

Description

明 細 書
表示装置およびその駆動方法
技術分野
[0001] 本発明は、有機 EL (Electro Luminescence)ディスプレイや FED (Field Emission Di splay)等の電流駆動素子を用いた表示装置およびその駆動方法に関する。
背景技術
[0002] 近年、有機 ELディスプレイや FED等の電流駆動発光素子の研究開発が活発に行 われている。特に、有機 ELディスプレイは、低電圧や低消費電力で発光可能なディ スプレイとして、携帯電話や PDA (Personal Digital Assistants)等の携帯機器に好適 な表示装置として注目されて 、る。
[0003] この有機 ELディスプレイの画素回路構成として、文献 1 (特開 2003— 173165号 公報）に示された回路構成を図 21に示す。
[0004] 図 21に示す画素回路は、 1つの p型 TFT(Thin Film Transistor) 17、 3つのスイツ チ SW1〜SW3、 1つの画素スィッチ 13、 2つのコンデンサ 18, 20および有機 EL16 力も構成される。電源ライン VELと共通陰極 (GND)との間には、 TFT17、スィッチ S W1および有機 EL16が直列に接続されている。 TFT17のゲート端子と電源ライン（ 電位 VEL)との間にはコンデンサ 18が接続されている。 TFT17のゲート端子と信号 線 12との間にはコンデンサ 20と画素スィッチ 13とが直列に接続されている。コンデン サ 20および画素スィッチ 13の接点であるノード Aとリセット信号配線 RESETとの間 にはスィッチ SW3が配置されている。 TFT17のゲート端子とドレイン端子の間にはス イッチ SW2が配置されて!、る。
[0005] なお、この TFT17のゲート端子をノード Bとして、ドレイン端子をノード Cとする。
[0006] 図 22は、この画素回路の動作をノード A〜Cの電位変化と各スィッチ SW1〜SW3 および画素スィッチ 13の ONZOFF状態とを示して!/、る。
[0007] この画素回路では、まず、リセット期間となり、画素スィッチ 13が OFF状態で SW1 〜SW3が ON状態となる。これ〖こより、ノード Aの電位が Vrst (リセット配線 RESETの 電位）となるので、ノード B, Cの電位が共通陰極の電位 VSSに近づく。 [0008] 次に、閾値 Vthバラツキキャンセル期間となって、 SW1が OFF状態となることから、 ノード Bの電位は VEL— I Vth Iとなる。なお、 TFT17が p型 TFTであるため閾値 V thを負の値で示すことが一般的であることから、絶対値で表示して!/、る
その後、映像信号書込期間となり、スィッチ SW2, W3も OFF状態となる結果、画 素スィッチ 13が ON状態となる。これによりノード Aの電位が Vrst力も Vsig (映像信号 の電位）に変化し、それにつれてノード Bの電位も変化する。このノード Bの電位は、 画素スィッチ 13を OFF状態とすることで保持され、スィッチ SW1を ON状態として、そ のノード Bの電位に対応する映像信号表示期間となる。
[0009] 上記のように、図 21の画素回路を用いることで、 TFT17のゲート端子電位を TFT1 7の閾値 Vthの影響分キャンセルした電位とすることができる。
[0010] また、有機 ELディスプレイの別の画素回路構成として、文献 2 (特開 2004— 2462 04)に示された回路構成を図 23に示す。
[0011] 図 23に示す画素回路 30は、 5つの p型 TFT31〜35、 2つのコンデンサ C31, C32 および OLED (有機 EL) 36から構成される。電源配線 VDDと共通陰極（GND)との 間には、 TFT32, 31および OLED36が直列に接続されている。 TFT31のゲート端 子と電源配線 (所定電位 Vpc)との間には、 TFT35が配置されている。 TFT31のゲ ート端子とデータ配線 DTL31との間には、コンデンサ C31と TFT34が直列に配置さ れて 、る。このコンデンサ C31および TFT34の接続点であるノード ND31と TFT31 のソース端子との間には TFT33が配置されている。また、ノード ND31と電源配線（ 電源電位 VDD)との間にはコンデンサ C32が配置されている。
[0012] TFT32のゲート端子には駆動線 DRVL31が接続され、 TFT33, 35のゲート端子 にはオートゼロ線 AZL31が接続され、 TFT34のゲート端子には走査線 SCNL31が 接続されている。
[0013] 図 24は、ノード ND31の電位を Vc31とし、 TFT31のゲート電位を Vg31としたとき の各配線の電位とこれら電位 Vc31 , Vg31の変化とを示して!/、る。
[0014] この画素回路 30では、まず駆動線 DRVL31、オートゼロ線 AZL31を低レベルとし 、 TFT32, 33, 35を導通状態とする。
[0015] このとき、 TFT31のゲート電位 Vg31は、 TFT35によって、プリチャージ電位 Vpcと なる。また、ノード ND31の電位 Vc31は、 TFT32, 33が導通状態にあるため、電源 電位 VDDまたはその付近まで上昇する。
[0016] 次に、駆動線 DRVL31の電位を高レベルとすることにより、 TFT32を非導通状態 とする。これにより、 TFT31に流れる電流が遮断されるため、 TFT31のソース電位は 下降する。そして、そのソース電位は、 Vpc+ I Vth Iまで下降した時点で TFT31 が非導通状態となることにより安定する。このとき、ノード ND31の電位 Vc31は、 TF T33が導通状態にあるため、やはり Vpc+ I Vth Iである。ここで I Vth Iは、 TFT 31のしき 、値の絶対値である。
[0017] 次に、オートゼロ線 AZL31の電位を高レベルとすることにより、 TFT33および TFT 35を非導通状態とする。このとき、ノード ND31の電位 Vc31は Vpc+ | Vth |であ り、 TFT31のゲート電位 Vg31は Vpcである。すなわち、キャパシタ C31の端子間の 電位差は I vth Iとなる。
[0018] 更に、 1水平選択期間において、走査線 SCNL31の電位を低レベルとして TFT34 を導通状態とし、データ線 DTL31から輝度データに応じた電位 Vdataをノード ND3 1に与える。この状態では、キャパシタ C31端子間の電位差は I Vth Iのまま保持さ れるので、 TFT31のゲート電位 Vg31は、 Vdata— | Vth |となる。
[0019] 最後に、走査線 SCNL31の電位を高レベルとすることにより TFT34を非導通とし、 駆動線 DRVL31の電位を低レベルとすることにより TFT32を導通状態とする。これ により、 TFT31および OLED36に電流が流れ、 OLEDが発光を開始する。
[0020] 上記のように、図 23の画素回路を用いることで、 TFT17の閾値 Vthの影響をキャン セルした表示を得ることができる。
[0021] 上記のように図 21または図 23の画素回路を用いれば、駆動用 TFTの閾値電圧に 依らず、所望の電流を有機 ELに与えることができる。
[0022] し力し、図 21または図 23の画素回路には、コンデンサに電荷を出し入れするため のスィッチ用 TFTが 3つ存在する。即ち、図 21の画素回路では、コンデンサ 20のノ ード Aにスィッチ SW3と画素スィッチ 13とが接続されている。また、 TFT17のゲート 端子にスィッチ SW2が接続されて 、る。これらスィッチは TFTで形成されて 、るので 、 TFTのオフリーク電流が大きいと、コンデンサ 20やコンデンサ 18の電荷が保持さ れず、 TFT17のゲート電位が変化する。
[0023] このため、スィッチ SW2, SW3および画素スィッチ 13はオフリーク電流が少なくな るように、 LDD (Lightly Doped Drain)構成の TFTを 2個直列に並べた構成が必要と なる。
[0024] この LDD構成の TFTは、ゲート電極の両側にライトドープエリアを設けることが必 要であり、通常の TFTより長さが長くなる。し力も、これを 2個直列に並べた構成を採 るので、これらスィッチ SW2, SW3および画素スィッチ 13を配置するためには通常 の TFTを 3つ配置するより広 、面積が必要となる。
[0025] この問題は、図 23の画素回路でも同様である。図 23の画素回路も、コンデンサ C3 1やコンデンサ C32の電荷が保持されなければ、 TFT31のゲート電位が変化する。
[0026] このため、 TFT33〜35は LDD構成の TFTを 2個直列に並べた構成が必要となる 。したがって、 TFT33〜35を配置するためには通常の TFTを 3つ配置するよりも広 い面積が必要となる。
[0027] このように、必要な TFTを配置するために広い面積が必要になると、それら TFTの 面積の制約により、たとえトップェミッション構成を用いても、画素サイズを小さくする ことができない。したがって、希望する解像度に応じた数の画素を所定の画面サイズ に収められなくなるという問題がある。
発明の開示
[0028] 本発明は、上記課題を解決する為のものであり、 1画面当たりの素子や配線数を減 らし、僅かでも画素サイズを小さくすることを可能とし、より多くの画素を所定の画面サ ィズに収めることで、高画質ィ匕を図ることを主な目的 (第 1の目的）とする。
[0029] また、 1画面当たりの素子数を減らし、より多くの画素を所定の画面サイズに収めら れたとしても、画素毎の輝度バラツキが大きくなつては画質が悪くなる。本発明は、そ のように画質を損なうことなぐより多くの画素を所定の画面サイズに収めることで高画 質ィ匕を図ることを他の目的 (第 2の目的）とする。
[0030] 本発明に係る表示装置は、電気光学素子と、該電気光学素子を駆動する駆動用ト ランジスタとをマトリックス状に配置した表示装置であって、上記目的を達成するため に、上記駆動用トランジスタの電流制御端子と第 1電流入出力端子との間に直列に 配置される第 1コンデンサおよび第 2コンデンサと、第 1電流入出力端子を有し、該第 1電流入出力端子が上記駆動用トランジスタの電流制御端子に接続される第 1スイツ チ用トランジスタと、第 1電流入出力端子を有し、該第 1電流入出力端子が上記第 1 および第 2コンデンサの接続端に接続される第 2スィッチ用トランジスタと、上記駆動ト ランジスタの電流制御端子と第 1電流入出力端子との間に上記駆動トランジスタの閾 値電圧の電位差を発生させるように、上記駆動用トランジスタの電流入力または出力 を制御する電流入出力制御手段と、上記駆動トランジスタの電流制御端子と第 1電 流入出力端子との間に上記閾値電圧の電位差が発生している状態で、上記駆動用 トランジスタの電流制御端子の電位を変化させる電位制御手段とを備えていることを 特徴としている。
[0031] 上記構成において、電流入出力制御手段によって、駆動用トランジスタを導通状態 とした後、駆動用トランジスタの電流入力または出力を止めることで、駆動用トランジ スタの電流制御端子と第 1電流入出力端子との間の電位差を閾値電圧にすることが できる。その後、電位制御手段によって、駆動用トランジスタの電流制御端子の電位 を変化させることで、駆動用トランジスタのゲート端子にその閾値電圧を補償した電 圧を印加できる。
[0032] これにより、第 1コンデンサおよび第 2コンデンサへ電荷を出し入れするためのスイツ チ用トランジスタを 2つ有するだけでも、駆動用トランジスタの閾値電圧の補償が可能 になる。それゆえ、 LDD構成の TFTからなるトランジスタの数を削減することができる
[0033] 上記電流入出力制御手段としては、以下の 2つの構成がある。
[0034] 第 1の電流入出力制御手段は、第 1電流入出力端子を有し、該第 1電流入出力端 子が上記駆動用トランジスタの第 1電流入出力端子に接続される第 3スィッチ用トラン ジスタを備えている。
[0035] 上記構成により、第 3スィッチ用トランジスタを OFF状態とすることで、駆動用トラン ジスタの第 1電流入出力端子の電位が変化可能となる。そして、駆動用トランジスタ 力 SON状態であれば、駆動用トランジスタの第 1電流入出力端子の電位が変化し始 める。 [0036] また、駆動用トランジスタの電流制御端子と第 1電流入出力端子の電位差が、駆動 用トランジスタの閾値電圧となったとき、駆動用トランジスタが OFF状態となるので、 駆動用トランジスタの第 1電流入出力端子の電圧が変化できなくなる。その結果、駆 動用トランジスタの電流制御端子と第 1電流入出力端子との電位差は閾値電圧で安 定する。
[0037] なお、上記第 1の電流入出力制御手段において、第 1スィッチ用トランジスタの第 2 電流入出力端子が接続される対象によって以下の 3つの場合が存在する。
(1)表示のためのデータ信号の電位が付与されている信号配線に接続される場合
(2)所定電位が付与されて!ヽる電位配線に接続される場合
(3)駆動用トランジスタの第 2電流入出力端子に接続される場合
第 1の場合では、第 2スィッチ用トランジスタの第 2電流入出力端子に電位配線を接 続させ、第 1コンデンサを用いて駆動用トランジスタの電流制御端子電圧を信号配線 の電位に保持し、駆動用トランジスタの電流制御端子と第 1電流入出力端子との電 位差を閾値電圧となるまで保持する。
[0038] 第 2の場合では、駆動用トランジスタの電流制御端子電圧を電位配線の電位に保 持し、駆動用トランジスタの電流制御端子と第 1電流入出力端子との電位差を閾値電 圧となるまで保持する。
[0039] 第 3の場合では、駆動用トランジスタの電流制御端子電圧を駆動用トランジスタの 第 2電流入出力端子に接続し、駆動用トランジスタの電流制御端子と第 1電流入出 力端子との電位差を閾値電圧となるまで保持する。
[0040] 上記第 3の場合、電位配線が不要となるので、その電位配線がな 、分、画素サイズ を/ J、さくすることができる。
[0041] 従って、上記第 1の電流入出力制御手段の好ましい構成は、上記第 1スィッチ用ト ランジスタの第 2電流入出力端子が上記駆動用トランジスタの第 2電流入出力端子に 接続されてなることを特徴として 、る。
[0042] 第 2の電流入出力制御手段は、第 1電流入出力端子を有し、該第 1電流入出力端 子が上記駆動用トランジスタの第 2電流入出力端子に接続される第 3スィッチ用トラン ジスタを備え、上記第 1スィッチ用トランジスタの第 2電流入出力端子が上記駆動用ト ランジスタの第 2電流入出力端子に接続されてなる。
[0043] 上記構成により、駆動用トランジスタの電流制御端子と第 2電流入出力端子とを第 1 スィッチ用トランジスタを介して接続した状態で、駆動用トランジスタの第 2電流入出 力端子の電位が変化できる。そして、駆動用トランジスタが ON状態であれば、駆動 用トランジスタの第 2電流入力端子力も電荷が移動し始める。このとき、駆動用トラン ジスタの電流制御端子と第 2電流入出力端子とを上記のように接続することにより、駆 動用トランジスタの電流制御端子の電位も変化する。
[0044] そして、駆動用トランジスタの電流制御端子と第 1電流入出力端子との電位差が、 駆動用トランジスタの閾値電圧 Vthとなったとき、駆動用トランジスタが OFF状態とな るので、駆動用トランジスタの電流制御端子の電圧は変化できなくなる。その結果、 駆動用トランジスタの電流制御端子と第 1電流入出力端子との電位差は閾値電圧で 安定する。
[0045] 上記のように、駆動用トランジスタの電流制御端子と第 1電流入出力端子との電位 差を閾値電圧とした後、この駆動用トランジスタの電流制御端子の電位を変化させる 電位制御手段としては、以下の 2つの構成がある。
[0046] 第 1の電位制御手段は、上記第 1コンデンサと並列に配置される第 4スィッチ用トラ ンジスタを有する。
[0047] 上記構成により、第 1コンデンサの両端を第 4スィッチ用トランジスタによって短絡さ せることができる。その結果、第 1コンデンサに蓄えられた電荷をキャンセルし、それ に応じて、駆動用トランジスタの電流制御端子の電圧を変化させることができる。
[0048] この電圧変化は、上記電流制御端子の電圧が閾値電圧力も第 1コンデンサに保持 された電圧分だけ生じる。それゆえ、予め第 1コンデンサの両端に所望の電圧を設定 しておけば、駆動用トランジスタの電流制御端子へ閾値電圧分補償した電圧を与え ることがでさる。
[0049] 第 2の電位制御手段は、上記第 2スィッチ用トランジスタの第 2電流入出力端子が 信号を供給する信号配線に接続されてなる。
[0050] 上記構成により、信号配線から信号が供給されることで、第 1および第 2コンデンサ の接続端の電圧を変化できる。その接続端の電圧を変化させれば、駆動用トランジス タの電流制御端子へ閾値電圧を補償した電圧を与えることができる。
[0051] 本発明の駆動方法は、上記の目的を達成するために、電気光学素子および該電 気光学素子を駆動する駆動用トランジスタがマトリックス状に配置され、上記駆動用ト ランジスタの電流制御端子と第 1電流入出力端子との間に第 1コンデンサおよび第 2 コンデンサが直列に配置される表示装置において、第 1期間に、上記駆動用トランジ スタの電流制御端子へ第 1電位を与えると共に、上記第 1および第 2コンデンサの接 続端へ第 2電位を与え、第 2期間に、上記駆動用トランジスタへ入力する電流または 上記駆動用トランジスタ力 出力する電流を制御し、駆動用トランジスタの電流制御 端子と第 1電流入出力端子との間に上記駆動用トランジスタ閾値電圧の電位差を発 生させ、第 3期間に、上記電流制御端子の電位を変化させることを特徴としている。
[0052] 上記駆動方法によれば、第 1期間において第 1コンデンサの両端の電位差が設定 される。次に、第 2期間において、駆動用トランジスタの電流制御端子と第 1電流入出 力端子との間に閾値電圧が設定される。そして、第 3期間において、第 1コンデンサ の両端の電位差を解消するか、または第 1および第 2コンデンサの接続端の電位を 変化させることで、駆動用トランジスタの電流制御端子の電位を変化させることにより 、上記閾値電圧を補償した電圧に設定できる。
[0053] 以上のように本発明の表示装置は、
(1)駆動用トランジスタの電流制御端子と第 1電流入出力端子との間に第 1および第 2コンデンサが直列に配置され、
(2)第 1および第 2コンデンサの電荷を出し入れするために駆動用トランジスタの電流 制御端子へ第 1スィッチ用トランジスタが接続され、
(3)第 1および第 2コンデンサの接続端に第 2スィッチ用トランジスタが接続され、
(4)駆動用トランジスタを導通状態とした後、駆動用トランジスタの電流入力または出 力を止めることで、駆動用トランジスタの電流制御端子と第 1電流入出力端子間の電 圧を閾値電圧とし、
(5)その後、駆動用トランジスタの電流制御端子の電位を変化させる。
[0054] これにより、駆動用トランジスタのゲート端子にその閾値電圧を補償した電圧を印加 できる。 [0055] 上記動作に必要される素子数はコンデンサ 2つとトランジスタ 4〜5個である。そして 、これら 4〜5個のトランジスタのうち、第 1コンデンサおよび第 2コンデンサの電荷を 保持するための素子はスィッチ用トランジスタは 2個で足りる。それゆえ、本発明の表 示装置は、この電荷を保持するためのスィッチ用トランジスタが 3個必要であった従 来の表示装置（図 21および図 23)に比べて、 1画素当たりの素子面積を減らすことが できる。
[0056] このため、駆動用トランジスタの閾値電圧を補償しながら、画素サイズの縮小化が 図られるので、より多くの画素を所定の画面サイズに収めることができる。従って、本 発明の表示装置を採用すれば、表示品位を向上することができる。
図面の簡単な説明
[0057] [図 1]本発明の実施の形態 1の表示装置における画素回路の構成を示す回路図であ る。
[図 2]本発明の実施の形態 1乃至 3に共通する表示装置の構成を示すブロック図であ る。
[図 3]図 1の画素回路の各配線の電位の変化を示すタイミングチャートである。
[図 4]図 1の画素回路において駆動用トランジスタのゲート電圧、ドレイン電圧および ソース'ドレイン間電流の変化をシミュレーションした結果を示すグラフである。
[図 5]本発明の実施の形態 1の比較例の画素回路の構成を示す回路図である。
[図 6]図 5の画素回路の各配線の電位の変化を示すタイミングチャートである。
[図 7]図 5の画素回路において駆動用トランジスタのゲート電圧、ドレイン電圧および ソース'ドレイン間電流の変化をシミュレーションした結果を示すグラフである。
[図 8]本発明の実施の形態 2の画素回路に対する比較例の画素回路の構成を示す 回路図である。
[図 9]図 8の画素回路の各配線の電位の変化を示すタイミングチャートである。
[図 10]本発明の実施の形態 3の画素回路の構成を示す回路図である。
[図 11]図 10の画素回路の各配線の電位の変化を示すタイミングチャートである。
[図 12]図 10の画素回路において駆動用トランジスタのゲート電圧、ドレイン電圧およ びソース ·ドレイン間電流の変化をシミュレーションした結果を示すグラフである。 [図 13]本発明の実施の形態 4乃至 6に共通する表示装置の構成を示すブロック図で ある。
[図 14]本発明の実施の形態 4の画素回路の構成を示す回路図である。
[図 15]本発明の実施の形態 4乃至 6の画素回路の各配線の電位の変化を示すタイミ ングチャートである。
[図 16]図 14の画素回路において駆動用トランジスタのゲート電圧、ドレイン電圧およ びソース ·ドレイン間電流の変化をシミュレーションした結果を示すグラフである。
[図 17]本発明の実施の形態 5の画素回路の構成を示す回路図である。
[図 18]図 17の画素回路にお 、て駆動用トランジスタのゲート電圧、ドレイン電圧およ びソース ·ドレイン間電流の変化をシミュレーションした結果を示すグラフである。
[図 19]本発明の実施の形態 6の画素回路の構成を示す回路図である。
[図 20]図 19の画素回路において駆動用トランジスタのゲート電圧、ドレイン電圧およ びソース ·ドレイン間電流の変化をシミュレーションした結果を示すグラフである。
[図 21]従来の表示装置における画素回路の構成を示す回路図である。
[図 22]図 21の画素回路の動作を示すタイミングチャートである。
[図 23]従来の他の表示装置における画素回路の構成を示す回路図である。
[図 24]図 23の画素回路の動作を示すタイミングチャートである。
発明を実施するための最良の形態
[0058] 本発明の一実施形態について図 1ないし図 20に基づいて説明すると、以下の通り である。
[0059] 本発明に用いられるスイッチング素子は低温ポリシリコン TFTや CG (Continuous G rain)シリコン TFTなどで構成できる力 本実施の形態では CGシリコン TFTを用いる こととする。
[0060] ここで、 CGシリコン TFTの構成は、例えば" 4.0— in. TFT— OLED Displays and a Nov el Digital Driving Method" (SID'OO Digest, pp.924- 927、半導体エネルギー研究所） に発表されており、 CGシリコン TFTの製造プロセスは、例えば" Continuous Grain Sil icon Technology ana its Applications for Active Matrix Display (AM- LCD 2000、 p p.25-28,半導体エネルギー研究所）に発表されている。すなわち、 CGシリコン TFT の構成およびその製造プロセスは何れも公知であるため、ここではその詳細な説明 は省略する。
[0061] また、本実施の形態で用いる電気光学素子である有機 EL素子についても、その構 成は、 f列 は Polymer Light-Emitting Diodes for use in Flat panel Display (AM— L CD '01、 pp.211-214、半導体エネルギー研究所）に発表されており公知であるため、 ここではその詳細な説明は省略する。
[0062] 〔実施の形態 1〕
図 1は、本実施の形態の表示装置 1における画素回路 A1の構成を示す回路図で ある。図 2は、本実施の形態の表示装置 1の全体回路構成のブロックを示す。
[0063] 表示装置 1は、図 2に示すように、複数の画素回路 Aij (i= l〜n、 j = l〜m)と、ソー スドライバ回路 2と、ゲートドライバ回路 3と、コントロール回路 11とを備えている。表示 装置 1には、複数の互いに平行に配されたソース配線 ¾ (信号配線）と、これらに直 交する複数の互いに平行に配されたゲート配線 Giとが設けられ、それぞれの交点に 画素回路 Aij (画素）がマトリクス状に配置されている。ソース配線 ¾は後述する有機 EL素子 EL1 (図 1)に信号を供給するために、ソースドライバ回路 2に接続されている 。ゲート配線 Giは、ゲートドライバ回路 3に接続されている。
[0064] 両ドライバ回路 2, 3は、表示装置 1全体の小型化および作製コストの低減を図るた め、画素回路 Aijと同じ基板上に、多結晶シリコン TFTまたは CGシリコン TFTを用い て、全部もしくは一部形成されることが好ましい。
[0065] ソースドライバ回路 2は、 mビットのシフトレジスタ 4と、 m個のアナログスィッチ 5とを 有している。
[0066] このソースドライバ回路 2において、シフトレジスタ 4は、縦続接続された m個のレジ スタを有しており、コントロール回路 11より先頭のレジスタに入力されるスタートパルス SPをクロック CLKに同期して転送し、各出力段（レジスタ)力もタイミングパルス SSP として対応するアナログスィッチ 5へ出力する。アナログスィッチ 5は、各ソース配線 Sj に 1つずつ設けられている。このアナログスィッチ 5は、入力された信号電圧 Daを対 応するソース配線 ¾に与え、その後 OFF状態となるように動作する。
[0067] このように、ソースドライバ回路 2は、ポリシリコン TFT液晶等で用いられるソースドラ ィバ回路と同様な構成をとる。
[0068] コントロール回路 11は、前記のスタートパルス SP、クロック CLKおよび信号電圧 Da を出力する回路である。また、コントロール回路 11は、ゲートドライバ回路 3に与える ためのタイミング信号 OE、スタートパルス YIおよびクロック YCKを出力する。
[0069] ゲートドライバ回路 3は、図示しないシフトレジスタ回路と、論理演算回路と、ノ ッフ ァとを含んでいる。このゲートドライバ回路 3において、入力されたスタートパルス YIを クロック YCKに同期して上記のシフトレジスタ回路内を転送し、論理演算回路によつ て、シフトレジスタ回路各出力段から出力されたパルスとタイミング信号 OEとで論理 演算を行い、ノ ッファを通して対応したゲート配線 Giおよび後述する制御配線 Ri, Ci , Wiへ必要な電圧を出力する。
[0070] 図 1〖こ示すよう〖こ、画素回路 Al (Aij)は、 TFTからなるトランジスタ Q1〜Q5と、コン デンサ CI, C2と、有機 EL素子 EL1 (電気光学素子）とを有している。
[0071] この画素回路 A1において、電源配線 PSと有機 EL素子 EL1との間に、トランジスタ Q1 (駆動用トランジスタ）と、トランジスタ Q2 (第 3スィッチ用トランジスタ）とが直列に 接続されている。トランジスタ Q1は、有機 EL素子 EL1に駆動電流を供給する駆動用 のトランジスタである。電源配線 PSには電源電圧 Vpが印加されており、各有機 EL素 子 EL1に共通に設けられる共通陰極 COM (共通電極）には共通の電位 Vcomが付 与されている。
[0072] トランジスタ Q1のゲート端子 (電流制御端子）とソース端子 (第 1電流入出力端子）と の間には、コンデンサ C1 (第 1コンデンサ）とコンデンサ C2 (第 2コンデンサ）とが直列 に配置されている。なお、このコンデンサ CI, C2の接続端を接続端 Aとする。
[0073] トランジスタ Q1のゲート端子とソース配線 Sjとの間には、スィッチ用のトランジスタ Q 5 (第 1スィッチ用トランジスタ）が配置されている。接続端 Aと電位配線 Uiとの間には 、スィッチ用のトランジスタ Q3 (第 2スィッチ用トランジスタ）が配置されている。また、ス イッチ用のトランジスタ Q4 (第 4スィッチ用トランジスタ）は、コンデンサ C1と並列に配 置されている。
[0074] この画素回路 A1は、トランジスタ Q1の電流入力または出力を制御するために、第 1の電流入出力制御手段を用いる。この電流入出力制御手段では、トランジスタ Q1 のソース端子がトランジスタ Q2のドレイン端子 (第 1電流入出力端子）に接続されてい る。
[0075] また、第 1の電位制御手段として、トランジスタ Q1のゲート端子の電位を変化させる ために、前述のように、コンデンサ C1と並列にトランジスタ Q4が配置される構成を用 、ることが好まし!/、。
[0076] なお、画素回路 A1では、トランジスタ Ql, Q2は p型 TFTであり、トランジスタ Q3〜 Q 5は n型 TFTである。
[0077] これらスィッチ用のトランジスタ Q2〜Q5の各ゲート端子には各々制御配線 Wi, Ci , Riおよびゲート配線 Giが接続されている。
[0078] 図 3は、画素回路 A1の動作を示すタイミングチャートである。この画素回路 A1の動 作は、コントロール回路 11から供給される前述の各種の信号に基づいて、ソースドラ ィバ 2およびゲートドライバ 3によって制御される。以下、本画素回路 A1の動作を図 3 のタイミングチャートを用いて説明する。
[0079] 図 3にお 、ては、制御配線 Ci、制御配線 Wi、ゲート配線 Gi、制御配線 Ri、ソース配 線 S1、ソース配線 Smにそれぞれ印加される電圧が変化するタイミングが示されてい る。また、制御配線 Ci+ 1、制御配線 Wi+ 1、ゲート配線 Gi+ 1、制御配線 Ri+ 1の それぞれは、同じソース配線 ¾に接続され、かつゲート配線 Giの次に走査されるゲ ート配線 Gi + 1に接続される画素回路 A (i + 1 ) jに対応する。
[0080] 図 3に示すように、時間 0〜12tlは画素回路 Aijの選択期間である。まず、この選択 期間における最初の時間 0に制御配線 Riの電位を GL (Low)として、トランジスタ Q4 を OFF状態とし、接続端 Aをトランジスタ Q1のゲート端子力も分離する。また、図示し ないアナログスィッチにより、ソース配線 Sl〜Smに初期化電位 Vpcを付与する。上 記アナログスィッチは、ソース配線 Sl〜Smと初期化電圧 Vpcとの間に配置され、 O N状態となることでソース配線 Sl〜Smへ初期化電圧 Vpcを供給するアナログスイツ チである。
[0081] 次に、時間 ltlでゲート配線 Giの電位を GH (High)として、トランジスタ Q5を ON 状態とする。これにより、トランジスタ Q1のゲート電位はソース配線 ¾の電位である初 期化電位 Vpcとなる。この初期化電位 Vpcはトランジスタ Q1のゲート端子に保持され 、その後トランジスタ Qlが OFF状態となるように設定するので、このときトランジスタ Q 1は OFF状態となる。
[0082] 次に、時間 2tlで制御配線 Ciの電位を GHとして、トランジスタ Q3を ON状態とする 。これにより、コンデンサ CI, C2の接続端 Aが電位配線 Ui〖こ接続される。なお、ここ では、この電位配線 Uiの電位を Vaとする。このように、時間 ltl〜2tlが第 1期間に 相当する。
[0083] 続いて、時間 3tlで制御配線 Wiの電位を GHとして、トランジスタ Q2を OFF状態と する。このとき、トランジスタ Q1は OFF状態であるので、コンデンサ C 2には電位差 Vp -Va (Vp > Va)が保持される。
[0084] 更に、時間 4tl〜： LOtlに力けて、アナログスィッチ 5にタイミングパルス SSPを与え て、入力された信号電圧 Vdaに対応するソース配線 S 1〜Smへ信号電圧 Vdaを出 力していく。これにより、トランジスタ Q1のゲート電位は電位 Vdaに設定される。また、 コンデンサ C 1には電位差 Vda - Vaが保持される。
[0085] そして、時間 l ltlでゲート配線 Giを GLとして、トランジスタ Q5を OFF状態とする。
これにより、トランジスタ Q1のゲート電位 Vdaがコンデンサ C1により保持される。
[0086] その後、トランジスタ Q1のゲート電位が Vdaの状態に保たれるので、このゲート電 位 Vdaがトランジスタ Q1を ON状態とする電位であれば、トランジスタ Q1のソース端 子電位は電位 Vda+ I Vth I (Vthは閾値電圧）へ向けて収束する。これ〖こより、トラ ンジスタ Q1のゲート端子とソース端子との間に閾値電圧が発生する。このように、時 間 3t 1〜： L It 1が第 2期間に相当する。
[0087] 上記の収束に数選択期間必要であっても、コンデンサ C1によりトランジスタ Q1のゲ ート電位 Vdaが保持されるので問題はない。また、接続端 Aはトランジスタ Q3により 電位配線 Ui〖こ繋がっているので、トランジスタ Q1のソース端子電位が変化しても、コ ンデンサ C1に保持された電位 Vdaは変化しな!、。
[0088] このように、本実施形態の画素回路 A1を用いれば、トランジスタ Q1のゲート電位は データ電位 Vdaに変化してカゝら充分長い時間保持される。これにより、コンデンサ C2 の両端に、トランジスタ Q1の閾値 Vthに関係する電位差 Va— (Vda + | Vth | )を 保持することができる。 [0089] また、時間 22tlで制御配線 Ciの電位を GLとして、トランジスタ Q3を OFF状態とし 、接続端 Aと電位配線 Uiとの接続を絶つ。その後、時間 23tlで制御配線 Wiの電位 を GLとし、時間 24tlで制御配線 Riの電位を GHとする。このように、時間 22tl〜24 tlが第 3期間に相当する。
[0090] これにより、トランジスタ Q2, Q4が ON状態となり、 ON状態のトランジスタ Q4によつ てコンデンサ C1に蓄えられた電荷が消滅する。この結果、トランジスタ Q1のゲート端 子電位は接続端 Aの電位となる。また、トランジスタ Q2が ON状態となるので、トラン ジスタ Q1のソース端子に電圧 Vpが印加される。この結果、トランジスタ Q1のゲート端 子電位は Va— (Vda+ I Vth I ) +Vpとなる。
[0091] 即ち、トランジスタ Qlのゲート'ソース端子間電圧は Va— Vda— | Vth |となり、先 にトランジスタ Q1のゲート端子に与えた信号電圧 Vdaが電位配線 Uiの電位 Vaより 大きい場合、トランジスタ Q1は ON状態となる。また、信号電圧 Vdaが電位 Vaと等し いか、もしくはより小さい場合、トランジスタ Q1は OFF状態となる。
[0092] そして、 ON状態となったトランジスタ Q1のドレイン 'ソース間電圧 Vdsがゲート'ソー ス間電圧 Vgsより大きければ、トランジスタ Q1を流れる電流は飽和領域となる。このた め、トランジスタ Q1を流れる電流 Idsは、次式のように表される。
[0093] Ids= (WX μ X Co/ (2 X L) ) (Vgs+ | Vth | ) 2
= (WX μ X Co/ (2 X L) ) (Va-Vda) 2
上式において、 Wは TFTのゲート幅、 Lは TFTのゲート長、 μは TFTの移動度、 Co は定数である。上式により、トランジスタ Q1のゲート'ソース端子間電圧はトランジスタ Q 1の閾値電圧 Vthだけ補償された電圧となることがわかる。
[0094] 図 4は、ある有機 ELの特性を用いて、 GL=— 4V、 GH= 12V、 Vcom=0V、 Vp
= 10V、 Vpc = 7V、 Va = 4V、 Vda = 3. 2Vとして、本画素回路 Aijの電流 Idsをシミ ユレーシヨンした結果を示す。
[0095] 図 4において、電流 Ids (1)は画素回路 Ailを流れる電流であり、トランジスタ Q1の 閾値電圧 Vthの絶対値が最小 (Vth (min) )で移動度 が最大に対応する。電流 Id s (2)は画素回路 Aimを流れる電流であり、トランジスタ Q1の閾値電圧 Vthの絶対値 が最大 (Vth (max) )で移動度 が最小に対応する。電流 Ids (3)は画素回路 A (i+ 1) 1を流れる電流であり、トランジスタ Q1の閾値電圧 Vthの絶対値が最大 (VtMma X) )で移動度 が最小に対応する。電流 Ids (4)は画素回路 A(i+ l) mを流れる電 流であり、トランジスタ Q1の閾値電圧 Vthの絶対値が最小 (Vth (min) )で移動度 μ が最大に対応する。
[0096] 図 4のシミュレーション結果では、電流 Ids (1) ^— 1. 55 A、電流 Ids (2) ^— 1.
13 /ζ Α、電流 Ids (3) ^— 1. 13 /ζ Α、電流 Ids (4) ^— 1. 53 Aである。
[0097] 図 4から判ることは、画素回路 Ailでも画素回路 Aimでも、ほぼ同様に閾値補償が でき、電流 Idsのバラツキはトランジスタ Q1の移動度 のバラツキに従うということであ る。
[0098] そして、本画素回路 A1の場合、信号電圧 Vdaにより充電すべきはソース配線 Sjの 浮遊容量と画素回路 A1のコンデンサ C1の容量である。低温ポリシリコン液晶ディス プレイでも、信号電圧 Vdaにより充電すべきはソース配線 ¾の浮遊容量と画素回路 A ijの液晶および保持用コンデンサの容量である。
[0099] 従って、この画素回路 A1を用いれば、液晶用のコントローラ ICがそのまま使える。
[0100] また、トランジスタ Q1のゲート端子電位を保持するための TFTとしては、トランジス タ Q3, Q5を設けるだけ良い。従って、図 21や図 23に示す従来技術と比べ、 LDD ( Lightly Doped Drain)構成の TFTを 2個直列に並べた構造の TFTの数を減らすこと ができる。それゆえ、 1画面当たりの素子数を減らして、僅かでも画素サイズを小さく することを可能とするので、より多くの画素が所定の画面サイズに収められることにな り、高画質ィ匕を図ることができる。
[0101] なお、トランジスタ Q4を LDD構成の TFTで形成する必要がないのは、以下の理由 による。
[0102] トランジスタ Q4のゲート端子には制御配線 Riが接続され、その制御配線 Riの電位 は図 3に示すように変化する。つまり、トランジスタ Q4が OFFとなるのは、制御配線 Ri の電位力GLとなる複数の選択期間（図 3では 0〜24tlの 2選択期間）である。このよ うに、複数選択期間 OFFとする TFTの OFFリーク電流が多少多くても問題とならな V、ので、トランジスタ Q4を Wゲートの LDD (非常に OFFリーク電流が少な!/、TFT)で 形成する必要はない。 [0103] 一方、トランジスタ Q3, Q5のゲート端子には制御配線 Ciおよびゲート配線 G 電圧が印加され、これらの配線 Ci, Giの電位は図 3に示すように変化する。両配線 Ci , Giが GLとなる期間は、 1フレーム期間力も数選択期間（図 3では 0〜24tlに収まる 期間）除いた期間である。これにより、トランジスタ Q3, Q5が OFFとなるのは、ほぼ 1 フレーム期間となるので、 TFTの OFFリーク電流が多ければ電位を保持できない。こ のため、 Wゲートの LDD (非常に OFFリーク電流が少ない TFT)が必要となる。
[0104] 従って、 Wゲートの LDD構成とすべき TFTは、コンデンサに接続され、かつ 1フィ 一ルド期間や 1フレーム期間といった長い期間に渡り OFF状態を維持する必要のあ る TFTである。
[0105] 図 22に示す従来の画素回路においても、回路構成を工夫することによって、 1画面 当たりの素子数を減らして、僅かでも画素サイズを小さくすることを可能とすることがで きる。そのためには、例えば、上記従来の画素回路において、コンデンサ 20の一方 端子の接続先が、駆動用 TFT17のゲート端子力もドレイン端子へ変更される。これ により、 LDD構成の TFTで構成されるスィッチ SW2を省くことができる。
[0106] 図 5は、本実施の形態の画素回路 A1に対する比較例の画素回路構成を示してい る。
[0107] 図 5に示す画素回路 AO (Aij)は、 TFTからなるトランジスタ Q7〜Q 11と、コンデン サ C3, C4と、有機 EL素子 EL2 (電気光学素子）とを有している。
[0108] トランジスタ Q7〜Q11は、それぞれ図 22の TFT17,スィッチ SW2, SW1、画素ス イッチ 13、スィッチ SW3に相当し、有機 EL素子 EL2、コンデンサ C3, C4は、それぞ れ図 22の有機 EL16、コンデンサ 18, 20〖こ相当する。この画素回路 AOでは、コンデ ンサ C4力 コンデンサ 20と異なり、コンデンサ C4の一方端子がトランジスタ Q7のドレ イン端子に接続されている。
[0109] この構成では、コンデンサ C4の電荷が変化しても、トランジスタ Q7のゲート端子電 位は変化しないので、トランジスタ Q10, Q11は通常の TFTを用いることができる。
[0110] 図 5に示す画素回路 AOにおいては、電源配線 PSと有機 EL素子 EL2の間にトラン ジスタ Q7とトランジスタ Q9が直列に接続されている。このトランジスタ Q7のゲート端 子と電位配線 Uiとの間にコンデンサ C3を配置し、トランジスタ Q7のゲート端子とドレ イン端子の間にトランジスタ Q8を配置する。
[0111] トランジスタ Q7のドレイン端子とソース配線 Sjの間にはコンデンサ C4とトランジスタ Q10が直列に配置される。このコンデンサ C4とトランジスタ Q10との接続端を接続端 Bとする。この接続端 Bと電位配線 Uiとの間には、トランジスタ Q 11が配置されている 。トランジスタ Q8, Q9のゲート端子には各々制御配線 Wi, Riが接続され、トランジス タ QIO, Q11のゲート端子にはゲート配線 Giが接続されている。
[0112] なお、図 5の画素回路 AOでは、トランジスタ Q7,トランジスタ Q9, Q11は p型 TFT である。トランジスタ Q8, Q10は n型 TFTである。
[0113] 図 6は、上記の画素回路 AOの動作を示すタイミングチャートであり、これを参照して 上記画素回路 AOの動作を説明する。
[0114] 図 6においては、制御配線 Ci、制御配線 Wi、ゲート配線 Gi、制御配線 Ri、ソース配 線 S1、ソース配線 Smにそれぞれ印加される電圧が変化するタイミングが示されてい る。また、制御配線 Ci+ 1、制御配線 Wi+ 1、ゲート配線 Gi+ 1、制御配線 Ri+ 1の それぞれは、同じソース配線 ¾に接続され、かつゲート配線 Giの次に走査されるゲ ート配線 Gi + 1に接続される画素回路 AOに対応する。
[0115] 時間 8〜16tlは、画素回路 AOの選択期間である力 それに先立ち、画素回路 AO の閾値補償期間となる。即ち、時間 0に電位配線 Uiの電位を電位 Vcとしてトランジス タ Q7のゲート端子電位 Vgを OFF電位とする。
[0116] 次に、時間 tlで制御配線 Wiの電位を GH (High)として、トランジスタ Q8を ON状 態とする。このとき、制御配線 Riの電位が GL (Low)であるので、トランジスタ Q9は O N状態である。これにより、トランジスタ Q7のゲート電位 Vgはドレイン端子電位となり、 トランジスタ Q7は ON状態となる。また、このとき、ゲート配線 Giの電位が GL (Low) であるので、トランジスタ Q 11は ON状態であり、コンデンサ C4の他方端子には電位 配線 Uiの電位 Vcが付与される。
[0117] 次に、時間 3tlで制御配線 Riの電位を GHとして、トランジスタ Q9を OFF状態とす る。この結果、トランジスタ Q7のドレイン端子電位が上昇し、 Vp- I Vth Iとなったと き、トランジスタ Q7は OFF状態となる。
[0118] その後、時間 8tlでソース配線 Sjの電位を電位 Vcとして、時間 9tlでゲート配線 Gi の電位を GHとする。これにより、トランジスタ Q 11が OFF状態となり、トランジスタ Q1 0が ON状態とする。このとき、コンデンサ C4の他方端子電位は Vcのまま保たれる。
[0119] 次に、時間 10tl〜13tlにかけて、ソース配線 Sl〜Smへ信号電圧 Vdaを与えて いく。このとき、信号電位 Vda>Vcとなるように予め電位 Vcを設定しておく。
[0120] これにより、トランジスタ Q7は OFF状態でトランジスタ Q7のゲート電位を変化できる 。仮にコンデンサ C3の容量とコンデンサ C4の容量とが等しいとすると、トランジスタ Q 7のゲート電位は Vp— I Vth I + (Vda— Vc) /2となる。
[0121] そして、時間 14tlで制御配線 Wiの電位を GLとし、トランジスタ Q8を OFF状態とす ることで、トランジスタ Q7のゲート電位がコンデンサ C3により保持される。
[0122] 更に、時間 15tlでゲート配線 Giの電位を GLとして、トランジスタ Q 10を OFF状態 とし、トランジスタ Q 11を ON状態とする。
[0123] その後、時間 23tlで制御配線 Riの電位を GLとして、トランジスタ Q9を ON状態と する。また、時間 24tlで電位配線 Uiの電位を Vbとする。
[0124] このとき、各電位の関係が Vc— Vb > (Vda— Vc)Z2であれば、トランジスタ Q7の ゲート電位は ON電位となる。逆に、 Vc— Vb≤ (Vda— Vc)Z2であれば、トランジス タ Q7のゲート電位は OFF電位となる。
[0125] 図 7は、ある有機 ELの特性を用いて、 GL=— 4V、 GH= 12V、 Vcom=0V、 Vp
= 10V、 Vc= lV、 Vb = 0V、 Vda = 3Vとして図 5の上記画素回路 AOの電流 Idsを シミュレーションした結果を示す。
[0126] 本実施の形態の画素回路 Aijと同様に表現すれば、図 7において、電流 Ids (1)は 画素回路 Ailを流れる電流であり、トランジスタ Q7の閾値電圧 Vthの絶対値が最小（ Vth (min) )で移動度 μが最大に対応する。電流 Ids (2)は画素 Aimを流れる電流で あり、トランジスタ Q7の閾値電圧 Vthの絶対値が最大 (Vth (max) )で移動度 が最 小に対応する。電流 Ids (3)は画素回路 A (i+ 1) 1を流れる電流であり、トランジスタ Q7の閾値電圧 Vthの絶対値が最大 (Vth (max) )で移動度 μが最小に対応する。 電流 Ids (4)は画素回路 A (i+ l) mを流れる電流であり、トランジスタ Q7の閾値電圧 Vthの絶対値が最小 (Vth (min) )で移動度 μが最大に対応する。
[0127] 図 7のシミュレーション結果では、電流 Ids (1) ー 2. 64 /ζ Α、電流 Ids (2) ー 2. 19 /z A、電流 Ids (3) — 1. 97 /z A、電流 Ids (4) ^— 2. 98 Aである。
[0128] 図 5の画素回路構成では、トランジスタ Q8のリーク電流が多ければコンデンサ C3の 電荷を保持できず、駆動用のトランジスタ Q7のゲート端子電位が保持できない。従つ て、トランジスタ Q8は Wゲートの LDD構成とする必要がある。し力し、コンデンサ C4 の電荷が保持できなくても駆動用トランジスタ Q7のゲート端子電位が保持できる。従 つて、トランジスタ QIO, Q11は Wゲートの LDD構成とする必要がない。このように、 図 5の画素回路構成でも本発明の第 1の目的は達成できる。しかし、本発明の手段を 用いた画素回路構成について、図 4と図 7のシミュレーション結果を比較すれば判る ように、図 5の画素回路構成では画素回路 Ailと画素回路 Aimとで電流 Idsのバラッ キが広がっている。このため、図 5の画素回路では本発明の第 2の目的を達成できて ない。この原因は、ソース配線 Sjの電位が変化してから、トランジスタ Q7のゲート電 位が変化しきるまでに時間が掛カることにより生じると考えられる。
[0129] これに対し、本実施の形態の画素回路 A1は、トランジスタ Q2のゲート電位が変化 しきるまで待つことができるので、図 4のシミュレーション結果に示すように、電流 Ids のバラツキはトランジスタ Q1の移動度 のバラツキに依存するのみであり、良好な画 質を得られることが判る。
[0130] 〔実施の形態 2〕
実施の形態 1で示した図 1の画素回路構成では、 n型 TFTだけでなく p型 TFTも用 いた。し力し、アモルファスシリコン TFTのように、 n型の TFTしか用いない場合でも 本発明を適用できる。本実施の形態では、そのような画素回路構成について説明す る。
[0131] なお、本実施の形態でも図 2に示す表示装置 1を用いるので、ここではその説明を 省略する。また、画素回路 Aijにおいて、実施の形態 1の画素回路 A1 (図 1)と共通 する要素については、同一の符号を付記してその説明を省略する。
[0132] 図 8は、本実施の形態の表示装置 1における画素回路 A2 (Aij)の構成を示す回路 図である。
[0133] 図 8に示すように、画素回路 A2は、 n型の TFTからなるトランジスタ Q21〜Q25と、 コンデンサ Cl l, C12と、有機 EL素子 EL1 (電気光学素子）とを有している。 [0134] この画素回路 A2において、電源配線 PSと有機 EL素子 EL1との間に、トランジスタ Q21 (駆動用トランジスタ）と、トランジスタ Q22 (第 3スィッチ用トランジスタ）とが直列 に接続されている。トランジスタ Q21は、有機 EL素子 EL1に駆動電流を供給する駆 動用のトランジスタである。
[0135] このトランジスタ Q21のゲート端子 (電流制御端子）とソース端子 (第 1電流入出力 端子）との間には、コンデンサ C11 (第 1コンデンサ）と、コンデンサ C12 (第 2コンデン サ）とが直列に配置されている。なお、これらコンデンサ Cl l, C12の接続端を接続 端 Aとする。
[0136] トランジスタ Q21のゲート端子とソース配線 Sjとの間には、トランジスタ Q25 (第 1スィ ツチ用トランジスタ）が配置されている。接続端 Aと電位配線 Uiとの間には、トランジス タ Q23 (第 2スィッチ用トランジスタ）が配置されている。また、トランジスタ Q24 (第 4ス イッチ用トランジスタ）は、コンデンサ C11 (第 1コンデンサ）と並列に配置されている。
[0137] 本画素回路 A2では、スィッチ用のトランジスタ Q22〜Q25の各ゲート端子には各 々制御配線 Wi, Ci, Ri、ゲート配線 Giが接続されている。
[0138] この画素回路 A2でも、トランジスタ Q21の電流入力または出力を制御するために 第 1の電流入出力手段を用いる。この電流入出力手段では、トランジスタ Q21のソー ス端子 (第 1電流入出力端子）がトランジスタ Q22のドレイン端子 (第 1電流入出力端 子）に接続されている。
[0139] また、第 1の電位制御手段としては、トランジスタ Q21の電流制御端子の電位を変 化させるために、前述のようにコンデンサ CI 1と並列に第 4スィッチ用トランジスタ Q2 4を配置する構成を用いることが好ま U、。
[0140] 図 9は、この画素回路 A2の動作を示すタイミングチャートである。この画素回路 A2 の動作も、コントロール回路 11から供給される前述の各種の信号に基づいて、ソース ドライバ 2およびゲートドライバ 3によって制御される。
[0141] 以下、この画素回路 A2の動作を図 13のタイミングチャートを用いて説明する。
[0142] 図 9にお 、ては、制御配線 Ci、制御配線 Wi、ゲート配線 Gi、制御配線 Ri、ソース配 線 Sl、ソース配線 Smに印加される電圧が変化するタイミングが示されている。また、 Ci+ 1, Wi+ 1, Gi+ 1, Ri+ 1のそれぞれは、同じソース配線 Sjに接続され、かつゲ ート配線 Giの次に走査されるゲート配線 Gi+ 1に接続される画素回路 A (i+ 1) jに対 応する。
[0143] 図 9に示すように、時間 0〜12tlが画素回路 A2の選択期間であり、最初の時間 0 に制御配線 Riの電位を GL (Low)として、トランジスタ Q24を OFF状態とし、接続端 Aをトランジスタ Q21のゲート端子力も分離する。また、図示しないアナログスィッチ（ ソース配線 Sl〜Smと初期化電圧 Vpcとを接続させるスィッチ）により、ソース配線 S1 〜Smに初期化電位 Vpcを付与する。
[0144] 次に、時間 tlでゲート配線 Giの電位を GH (High)として、トランジスタ Q25を ON 状態とする。これ〖こより、トランジスタ Q21のゲート電位はソース配線 Sjの電位である 初期化電位 Vpcとなる。この初期化電位 Vpcはトランジスタ Q1のゲート端子に保持さ れ、その後トランジスタ Q21が OFF状態となるように設定するので、このときトランジス タ Q21は OFF状態となる。
[0145] 次に、時間 2tlで制御配線 Ciを GHとして、トランジスタ Q23を ON状態とする。これ により、コンデンサ C11の接続端 Aを電位配線 Uiへ接続する（なお、この電位配線 U iの電位を Vaとする）。
[0146] 更に、時間 3tlで制御配線 Wiの電位を GLとして、トランジスタ Q22を OFF状態と する。このとき、トランジスタ Q21は OFF状態であるので、コンデンサ C12には電位差 Vd— Vaが保持される。なお、 Vdはトランジスタ Q21のドレイン電位であり、概ね Vco mに近い電位となる。
[0147] 次に、時間 4tl〜： LOtlにかけて、入力された信号電圧 Vdaに対応するソース配線 Sl〜Smへ信号電圧 Vdaを与えていく。なお、この信号電圧 Vdaはトランジスタ Q21 が ON状態となる電位に設定される。これにより、トランジスタ Q21のゲート電位が電 位 Vdaに設定され、コンデンサ C 11には電位差 Vda— Vaが保持される。
[0148] そして、時間 l ltlでゲート配線 Giの電位を GLとして、トランジスタ Q25を OFF状態 とすることで、トランジスタ Q21のゲート電位 Vdaがコンデンサ C11により保持される。
[0149] その後、トランジスタ Q21のゲート電位が Vdaの状態に保たれる。このため、トランジ スタ Q21のソース端子電位は電位 Vda— Vthへ向けて収束する。なお、トランジスタ Q21の閾値電圧 Vthは、正の電圧であることから、ここでは絶対値として扱われない [0150] この収束に数選択期間必要であっても、コンデンサ C11によりトランジスタ Q21のゲ ート電位 Vdaが保持できるので問題ない。また、接続端 Aはトランジスタ Q23により電 位配線 Uiに繋がっているので、トランジスタ Q21のソース端子電位が変化しても、コ ンデンサ CI 1に保持された電位 Vdaは変化しな!、。
[0151] このように、本実施の形態の画素回路 A2を用いても、トランジスタ Q21のゲート電 位はデータ電位 Vdaに変化してから充分長い時間保持される。これにより、コンデン サ C12の両端に、トランジスタ Q21の閾値に関係する電位差 Va— (Vda— Vth)を保 持することができる。
[0152] また、時間 22tlで制御配線 Ciの電位を GLとして、トランジスタ Q23を OFF状態と し、接続端 Aと電位配線 Uiの接続を絶つ。その後、時間 23tlで制御配線 Wiの電位 を GHとして、制御配線 Riの電位を GHとする。
[0153] これにより、トランジスタ Q22, Q24が ON状態となり、 ON状態のトランジスタ Q24に よってコンデンサ C11に蓄えられた電荷が消滅する。この結果、トランジスタ Q11の ゲート端子電位は接続端 Aの電位となる。従って、トランジスタ Q21のゲート'ソース 端子間電圧は Va— (Vda -Vth)となる。
[0154] 即ち、先にトランジスタ Q21のゲート端子に与えた信号電圧 Vdaが電位配線 Uiの 電位 Vaより小さい場合、トランジスタ Q21は ON状態となる。また、信号電圧 Vdaが電 位 Vaと等しいか、もしくは大きい場合、トランジスタ Q21は OFF状態となる。
[0155] このように、アモルファスシリコン TFTを用いても、本発明を適用でき、図 22や図 23 に示す従来技術と比べ、 LDD (Lightly Doped Drain)構成の TFTを 2個直列に並べ た構成の TFTの数を減らすことができる。それゆえ、 1画面当たりの素子数を減らし、 僅かでも画素サイズを小さくすることを可能にする。その結果、より多くの画素が所定 の画面サイズに収めらることになり、高画質ィ匕を図ることができる。
[0156] また、アモルファスシリコン TFTを用いることにより、表示装置を大型化するとき、 C GS (Continous Grain Silicon) TFTよりも製造時に必要とするマスク枚数が少ないの で、製造コストを安くできる。
[0157] 〔実施の形態 3〕 実施の形態 1, 2 (図 1,図 8)に示す画素回路構成では、横方向の配線が 5本必要 である。そのうち、電位配線 Uiはゲート配線 Giに隣接する 2本のゲート配線 Gi— 1, Gi+ 1にそれぞれ接続される画素回路 A(i— l)j, A(i+ l)jで共用できるが、ゲート 配線 Giや制御配線 Ri, Wi, Ciについては画素回路 A (i— l)j, A(i+ l)jで共用でき ない。
[0158] そこで、本実施の形態では、制御配線 Ciを省いた画素回路構成について説明する 。図 10は、そのような画素回路 A3 (Aij)の構成を示す回路図である。
[0159] 図 10に示すように、本実施の形態の画素回路 A3では、実施の形態 1 (図 1)の画素 回路 A1における n型のトランジスタ Q4力 ¾型のトランジスタ Q6に置き換えられ、トラン ジスタ Q3のゲート端子に接続されて ヽる制御配線 Ciを省き、制御配線 Riがトランジ スタ Q3のゲート端子に接続されている。その他は、図 1の画素回路 A1と同様である ので、ここではそれ以上の説明を省略する。
[0160] また、本実施の形態でも図 2に示す表示装置 1を用いるので、ここではその説明を 省略する。
[0161] 図 11は、画素回路 A3の動作を示すタイミングチャートである。この画素回路 A3の 動作は、コントロール回路 11から供給される前述の各種の信号に基づいて、ソースド ライバ 2およびゲートドライバ 3によって制御される。以下、画素回路 A3の動作を図 1 1のタイミングチャートを用いて説明する。
[0162] 図 11においては、制御配線 Wi、ゲート配線 Gi、制御配線 Ri、ソース配線 SI、ソー ス配線 Smにそれぞれ印加される電圧が変化するタイミングが示されている。また、制 御配線 Wi+ 1, Gi+ 1, Ri+ 1のそれぞれは、同じソース配線 Sjに接続され、かつゲ ート配線 Giの次に走査されるゲート配線 Gi+ 1に接続される画素 A (i+ 1) jに対応す る。
[0163] 図 11に示すように、時間 0〜12tlは画素 Aijの選択期間である。まず、この選択期 間における最初の時間 0に図示しないアナログスィッチ（ソース配線 Sl〜Smと初期 化電圧 Vpcとを接続させるスィッチ）により、ソース配線 Sl〜Smに初期化電位 Vpcを 付与する。
[0164] 次に、時間 tlで制御配線 Riの電位を GH (High)として、トランジスタ Q6を OFF状 態とすると供に、トランジスタ Q3を ON状態とする。これにより、接続端 Aをトランジスタ Q1のゲート端子力も分離する。また、コンデンサ C2の一方端子側の接続端 Aを電位 配線 Uiへ接続する。なお、ここでは、この電位配線 Uiの電位を Vaとする。
[0165] また、時間 tlでゲート配線 Giの電位を GH (High)として、トランジスタ Q5を ON状 態とする。これにより、トランジスタ Q1のゲート電位はソース配線 ¾の電位となり、初期 化電位 Vpcとなる。この初期化電位 Vpcはトランジスタ Q1のゲート端子に保持され、 その後トランジスタ Q 1が OFF状態となるように設定するので、このときトランジスタ Q 1 は OFF状態となる。
[0166] 次に、時間 3tlで制御配線 Wiの電位を GHとして、トランジスタ Q2を OFF状態とす る。このとき、トランジスタ Q1は OFF状態であるので、コンデンサ C 2には電位差 Vp— Vaが保持されている。
[0167] 次に、時間 4tl〜： LOtlに力けて、アナログスィッチ 5にタイミングパルス SSPを与え て、入力された信号電圧 Vdaに対応するソース配線 S 1〜Smへ信号電圧 Vdaを出 力していく。これにより、トランジスタ Q1のゲート電位は電位 Vdaに設定される。また、 コンデンサ C 1には電位差 Vda - Vaが保持される。
[0168] そして、時間 l ltlでゲート配線 Giを GLとして、トランジスタ Q5を OFF状態とする。
これにより、トランジスタ Q1のゲート電位 Vdaがコンデンサ C1により保持される。
[0169] その後、トランジスタ Q1のゲート電位が Vdaの状態に保たれるので、トランジスタ Q 1のソース端子電位は電位 Vda + I Vth I (Vthは閾値電圧）へ向けて収束する。そ して、時間 22tlで制御配線 Riの電位を GLとして、トランジスタ Q3を OFF状態とする と供に、トランジスタ Q6を ON状態とする。このとき、トランジスタ Q3が OFF状態となつ てから、トランジスタ Q6が ON状態となることが好ましい。そのためには制御配線 Riの 近くにトランジスタ Q3を配置する等の工夫が必要である。
[0170] 制御配線 Riの近くにトランジスタ配置し、トランジスタ Q6をその先に配置することに より、制御配線 Riの電位が Highから Lowに変化したとき、トランジスタ Q3のゲート端 子電位が High力も Lowとなり、その後トランジスタ Q6のゲート端子電位が Highから Lowとなる。これは、制御配線 Riの配線抵抗 Rおよび配線容量 Cにより信号の伝わり が遅れるからである（配線容量 Cを充電するのに時間が掛カるからと理解しても良い） [0171] 従って、トランジスタ Q3, Q6の双方のゲート端子の間にある配線の抵抗を大きくし 、その配線容量も大きくすれば良い。これにより、トランジスタ Q3のゲート端子力Low となってから、トランジスタ Q6のゲート端子力Lowとなるまでに多少の時間（数百 ns 程度)を確保することができる。
[0172] トランジスタ Q3が OFF状態となつてから、トランジスタ Q6が ON状態となることで、コ ンデンサ C2の電荷を保持したまま、コンデンサ C1に蓄えられた電荷を放出できる。 その結果、トランジスタ Q1のゲート端子電位は接続端 Aの電位となる。
[0173] その後、時間 23tlで制御配線 Wiを GLとすることで、トランジスタ Q2が ON状態と なるので、トランジスタ Q1のソース端子に電圧 Vpが印加される。この結果、トランジス タ Q1のゲート'ソース端子間電位は Va— (Vda+ | Vth | )となる。
[0174] その後の動作は、図 1の画素回路 Aijと同様であるので、ここではその説明を省略 する。
[0175] 図 12は、ある有機 ELの特性を用いて、 GL=— 4V、 GH= 12V、 Vcom=0V、 Vp
= 10V、 Vpc = 7V、 Va = 4V、 Vda = 3. 2Vとして、本画素回路 Aijの電流 Idsをシミ ユレーシヨンした結果を示す。
[0176] 図 12において、電流 Ids (l)は画素回路 Ailを流れる電流であり、トランジスタ Q1 の閾値電圧 Vthの絶対値が最小 (Vth (min) )で移動度 が最大に対応する。電流 I ds (2)は画素回路 Aimを流れる電流であり、トランジスタ Q1の閾値電圧 Vthの絶対 値が最大 (Vth (max) )で移動度 が最小に対応する。電流 Ids (3)は画素回路 A (i + 1) 1を流れる電流であり、トランジスタ Q1の閾値電圧 Vthの絶対値が最大 (Vth( max) )で移動度 が最小に対応する。電流 Ids (4)は画素回路 A(i+ l) mを流れる 電流であり、トランジスタ Q1の閾値電圧 Vthの絶対値が最小 (Vth (min) )で移動度 μが最大に対応する。
[0177] 図 12のシミュレーション結果では、電流 Ids (1) 1. 50 A、電流 Ids (2) ー 1 . 17 /ζ Α、電流 Ids (3) ^— 1. 09 /ζ Α、電流 Ids (4) ^— 1. 61 Aである。
[0178] 図 12と図 4のシミュレーション結果を比較して判ることは、図 12の方がバラツキが大 きくなつていることである。これは図 10の画素回路構成力 時間 22tlで一瞬トランジ スタ Q3とトランジスタ Q6が ON状態となり、コンデンサ C2の電荷が変化しているから である。
[0179] しかし、その影響を考慮しても、図 5の画素回路よりバラツキが小さいので、本実施 の形態の画素回路 Aijは、本発明の第 2の目的を達成していることは明らかである。
[0180] 〔実施の形態 4〕
図 10に示した画素回路構成でも、 1画素当たり 5つの TFTが必要である。本発明の 第 1の目的を達成するためには、更に 1画素当たり TFTの数を減らすことが好ましい
[0181] そこで、本実施の形態では、 1画素当たり TFTの数を減らすことができる構成につ いて説明する。
[0182] 図 13は、本実施の形態の表示装置 1の全体回路構成のブロックを示す。図 14は、 本実施の形態の表示装置 1における画素回路 A4 (Aij)の構成を示す回路図である
[0183] 図 13に示すように、本実施の形態の表示装置 6は、実施の形態 1の表示装置 1 (図 2)と同様、マトリックス状に配置された画素回路 Aijと、その配線を制御する回路とし て設けられたゲートドライバ回路 3およびソースドライバ回路 7を備えている。
[0184] 両ドライバ回路 2, 7は、表示装置 6全体の小型化および作製コストの低減を図るた め、画素回路 Aijと同じ基板上に、多結晶シリコン TFTまたは CGシリコン TFTを用い て、全部もしくは一部形成されることが好ましい。
[0185] ソースドライバ回路 7は、 mビットのシフトレジスタ 4、 mビットのレジスタ 8、 mビットの ラッチ 9および m個のアナログスィッチ 10から構成される。
[0186] このソースドライバ回路 7において、シフトレジスタ 4は、従属接続された m個のレジ スタを有しており、コントロール回路 12より先頭のレジスタに入力されるスタートパルス SPをクロック CLKに同期して転送し、各出力段（レジスタ)力もタイミングパルス SSP としてレジスタ 8の対応する各入力端子へ出力する。
[0187] レジスタ 8は、シフトレジスタ 4から送られてくるタイミングパルス SSPにより、入力され たデータ Dxを対応するソース配線 ¾の位置に保持する。ラッチ 9は、この保持された mビットのデータをラッチパルス LPのタイミングで取り込み、アナログスィッチ 10へ出 力する。アナログスィッチ 10は、入力されたデータ Dxに対応した電圧を選択しソース 配線 ¾へ出力する。
[0188] なお、本表示装置 6では、データ信号 Dxとして 1ビットのデジタルデータを受け取る 場合を想定している。
[0189] コントロール回路 12は、前述の信号電圧 Daを出力する代わりにデータ Dxを出力 するが、他はコントロール回路 11と同様、スタートパルス SP、クロック CLK、タイミング 信号 OE、スタートパルス YIおよびクロック YCKを出力する。
[0190] この表示装置 6の階調表示は、時間分割階調表示方法で行われる。また、その時 間分割階調表示方法として時間多重階調表示方法を用いる。
[0191] 具体的には、図 15に示すように、画素回路 A4に表示するデータのビット数力 つ である場合、 1フレーム期間を 4つのサブフレーム期間に分割し、 3つのサブフレーム 期間で 3つのデータ D1〜D3を表示し、残りのサブフレーム期間でブランキングデー タ DEを表示する。そして、データ D1〜D3に対応する 3つのサブフレーム期間で ON ZOFFデータを表示することで階調表示を行う。
[0192] この時間多重階調表示方法については特開 2004— 4501号公報ゃ特開 2004— 271899号公報に記載されているので、ここではこれ以上の説明を省略する。
[0193] 次に、画素回路構成について説明する。
[0194] 画素回路 A4は、図 14に示すように、 TFTからなるトランジスタ Q12〜Q15と、コン デンサ C5, C6と、有機 EL素子 EL1 (電気光学素子）とを有している。
[0195] この画素回路 A4において、電源配線 PSと有機 EL素子 EL1との間に、トランジスタ Q13 (第 3スィッチ用トランジスタ）と、トランジスタ Q 12 (駆動用トランジスタ）とが直列 に接続されている。トランジスタ Q12は、有機 EL素子 EL1に駆動電流を供給する駆 動用のトランジスタである。
[0196] このトランジスタ Q12のゲート端子 (電流制御端子）とソース端子 (第 1電流入出力 端子）との間には、コンデンサ C5 (第 1コンデンサ）とコンデンサ C6 (第 2コンデンサ） とが直列に配置されている。なお、このコンデンサ C5, C6の接続端を接続端 Aとする
[0197] この接続点 Aとソース配線 Sjとの間には、トランジスタ Q 14 (第 2スィッチ用トランジス タ）が配置されている。また、トランジスタ Q12のゲート端子と電位配線 Uiとの間にはト ランジスタ Q 15 (第 1スィッチ用トランジスタ）が配置されている。
[0198] 画素回路 A4は、トランジスタ Q12の電流入力または出力を制御するために第 1の 電流入出力制御手段を用いる。この電流入出力制御手段では、トランジスタ Q12の ソース端子がトランジスタ Q13のドレイン端子 (第 1電流入出力端子）に接続されてい る。
[0199] また、トランジスタ Q12の電流制御端子の電位を変化させるためには、次の第 2の 電位制御手段を用いることが好ましい。この電位制御手段では、コンデンサ C5, C6 の接続端の電位を、トランジスタ Q 14を用 、て変化させる。
[0200] なお、図 14の画素回路では、トランジスタ Q12, Q13は p型 TFTであり、トランジス タ Q14, Q15は n型 TFTである。
[0201] これらトランジスタ Q13, Q14, Q15のゲート端子には、各々制御配線 Ri,ゲート配 線 Gi,制御配線 Wiが接続されている。
[0202] 図 15は、画素回路 A4の動作を示すタイミングチャートである。この画素回路 A4の 動作は、コントロール回路 12から供給される前述の各種の信号に基づいて、ソースド ライバ 7およびゲートドライバ 3によって制御される。以下、画素回路 A4の動作を図 1 5のタイミングチャートを用いて説明する。
[0203] 図 15においては、制御配線 Wi、ゲート配線 Gi、制御配線 Ri、ソース配線 Sjににそ れぞれ印加される電圧のタイミングが示されている。また、制御配線 Wi+ 1, Gi+ 1, Ri+ 1のそれぞれは、同じソース配線 Sjに接続され、かつゲート配線 Giの次に走査さ れるゲート配線 Gi+ 1に接続される画素 A (i+ l)jに対応する。また、本画素回路 A4 では、図 15に示すブランキングデータ DEに対応する電圧として電圧 Vaをソース配 線 Sjへ与える。
[0204] 図 15に示すように、時間 0〜4tlが画素 A4 (Aij)の選択期間である。まず、この選 択期間における最初の時間 0にゲート配線 Giの電位を GH (High)として、トランジス タ Q14を ON状態とし、接続端 Aをソース配線 ¾へ短絡させる。このとき、データ信号 がブランキングデータ DEであるので、アナログスィッチ 10により、ソース配線 S1〜S mにデータ電圧 Vaが与えられる。 [0205] このとき、制御配線 Riの電位が GLであるためにトランジスタ Q13は ON状態となつ ているので、コンデンサ C6には電位差 Va— Vpが保持される。また、トランジスタ Q12 のゲート端子電位は未定である力 仮に Vgであるとすると、コンデンサ C5には電圧 V a— Vgが保持される。
[0206] 次に、時間 3tlでゲート配線 Giの電位を GL (Low)として、トランジスタ Q14を OFF 状態とし、接続端 Aからの電荷移動を禁止する。
[0207] 更に、時間 5tlで制御配線 Wiの電位を GHとして、トランジスタ Q 15を ON状態とし
、トランジスタ Q 12のゲート端子へ電位配線 Uiの電位 Vpcを与える。この電位 Vpcは
、トランジスタ Q 12を ON状態とする電位であるので、トランジスタ Q12は ON状態とな る。
[0208] 次に、時間 6tlで、制御配線 Riの電位を GHとしてトランジスタ Q 13を OFF状態と する。この結果、トランジスタ Q 12のソース端子電位は電位 Vpc + I Vth I (Vthは 閾値電圧)へ向けて収束する。
[0209] その後、制御配線 Wiの電位を GLとして、トランジスタ Q 15を OFF状態とし、更に、 制御配線 Riの電位を GLとしてトランジスタ Q 13を ON状態とする。このとき、トランジス タ Q12のゲート'ソース端子間電位は I Vth Iであるので、トランジスタ Q12は OFF 状態となる。
[0210] この状態では、接続端 Aから電荷が移動できな ヽので、接続端 Aの電位 Vxと他の 電圧との間には、
C5 (Va— Vg) +C6 (Va— Vp)
= C5 (Vx- (Vp- I Vth I ) ) +C6 (Vx-Vp)
t 、う関係があると考えられる。
[0211] そこで、時間 0〜20tlの動作を繰り返すことで、コンデンサ C6に蓄えられる電荷が
C6 (Vx— Vp) =C6 (Va— Vp)
へ収束すると仮定すると、 Vx^Vaとみなせるので、
Vg=Vp- I Vth I
という関係が成り立つと考えられる。
[0212] 次に、時間 24tlで制御配線 Giの電位を GHとして、トランジスタ Q 14を ON状態とし て、ソース配線 Sjカゝら接続端 Aへ電位 Vbを与える。ここで、コンデンサ C5の電位差 V a— Vgが Va— (Vp— | Vth | )に収束していると、電位 Vbく Vaであれば、トランジ スタ Q12が ON状態となる。また、電位 Vb≥Vaであれば、トランジスタ Q 12は OFF状 態となる。
[0213] ここで、時間 0〜20tlの動作を繰り返してシミュレーションした結果を説明する。図 1 6は、ある有機 ELの特性を用いて、 GL=— 4V、 GH= 12V、 Vcom=0V、 Vp = 10 V、 Vpc = 2V、 Va = 6Vとして、本画素回路 A4の電流 Idsをシミュレーションした結果 を示している。また、図 16には、図 15の時間 0〜20tl迄の動作を 5〜6回繰り返し、 その後、時間 1. 24ms〜： L 246msでゲート配線 Giの電位を GHとして、ソース配線 Sjからデータ Vda = 5. 4Vを書き込んだときの電流 Ids (1)〜Ids (4)が示されて!/、る
[0214] 電流 Ids (1)は画素回路 Ailを流れる電流であり、トランジスタ Q 12の閾値電圧 Vth の絶対値が最小 (Vth (min) )で移動度 μが最大に対応する。電流 Ids (2)は画素 Ai mを流れる電流であり、トランジスタ Q 12の閾値電圧 Vthの絶対値が最大 (Vth (max ) )で移動度 が最小に対応する。電流 Ids (3)は画素回路 A (i+ 1) 1を流れる電流 であり、トランジスタ Q 12の閾値電圧 Vthの絶対値が最大 (Vth (max) )で移動度 μ が最小に対応する。電流 Ids (4)は画素回路 A (i+ l) mを流れる電流であり、トランジ スタ Q 12の閾値電圧 Vthの絶対値が最小 (Vth(min) )で移動度 μが最大に対応す る。
[0215] 上記のシミュレーション結果では、電流 Ids (1) ^— 1. 37 A、電流 Ids (2) ^— 0 . 87 /ζ Α、電流 Ids (3) ^— 1. 34 /ζ Α、電流 Ids (4) ^— 0. 84 Aであり、電流 Ids のバラツキは移動度のバラツキ程度であるので、閾値補償ができて 、ると見なせる。
[0216] 従って、前述の時間 0〜20tlの動作を繰り返すことにより電位 Vgが Vp— | Vth | に向けて収束するということは正しいと考えられる。
[0217] このように、本実施の形態によれば、 1画素当たり 4つの TFTと 2つのコンデンサで 閾値補償した電圧をトランジスタ Q12のゲート端子に印加できる。これにより、 1画面 当たりの素子数を減らし、僅かでも画素サイズを小さくすることを可能とするので、より 多くの画素を所定の画面サイズに収められることになり、高画質ィ匕を図ることができる 。従って、本実施の形態を採用することにより、本発明の第 1の目的を達成できる。
[0218] また、図 16のシミュレーション結果を画質の悪い比較例のシミュレーション結果（図
7)と比較すれば、本実施の形態の画素回路 A4によって画質が良好であることが明 確である。従って、本実施の形態を採用することにより、本発明の第 2の目的も達成 できる。
[0219] 〔実施の形態 5〕
前述の実施の形態 4の画素回路構成（図 14)では、横方向の配線力 本必要であ る。本発明の第 1の目的を鑑みれば、この横方向配線は 1本でも少ない方が良い。
[0220] 図 14に示した画素回路構成でも、制御配線 Ri+ 1の電位 GLを OVとし、制御配線
Wiの電位 GLを 4Vにすれば、電位配線 Uiを隣接する制御配線 Ri+ 1と共通化で きる。
[0221] し力し、図 14の画素回路 A4では、電位配線 Uiの電位 Vpcが特定の値に限定され ないことから、電位配線 Uiを省いても不都合はない。そこで、図 17に示すように、本 実施の形態の画素回路 A5 (Aij)では、トランジスタ Q 15および電位配線 Uiが省かれ 、その代わりにトランジスタ Q12のゲート端子とドレイン端子間にトランジスタ Q16が配 置される。また、トランジスタ Q16のゲート端子には制御配線 Wiが接続される。その 他、本実施の形態の画素回路 A5も、表示装置 6に設けられるので、ここではその説 明を省略する。
[0222] 従って、図 14の画素回路構成 A4は、トランジスタ Q12の電流入力または出力を制 御するために好ましい第 1の電流入出力制御手段となる。即ち、上記第 1の電流入出 力制御手段において、第 1スィッチ用トランジスタであるトランジスタ Q15の第 2電流 入出力端子がどの配線と接続するかで分類された前述の第 2の場合となる。
[0223] また、図 17の画素回路構成 A5は、トランジスタ Q12の電流入力または出力を制御 するために好ましい第 1の電流入出力制御手段となる。即ち、上記第 1の電流入出力 手段において、第 1スィッチ用トランジスタであるトランジスタ Q16の第 2電流入出力 端子がどの配線と接続するかで分類された前述の第 3の場合となる。
[0224] また、この画素回路 A5の動作も、図 15のタイミングチャートに従っているので、ここ ではその説明を省略する。 [0225] なお、本画素回路 A5では、閾値補償期間にトランジスタ Q12のゲート電位をドレイ ン電位とする。その場合、ある有機 ELの特性を用いて、 GL=— 4V、 GH= 12V、 V com=OV、 Vp= 10V、 Vpc = 2V、 Va = 6Vとして、本画素回路 A5の電流 Idsをシミ ユレーシヨンした結果を図 18に示す。
[0226] 図 18において、図 15の時間 0〜20tl迄の動作を 5〜6回繰り返し、その後、時間 1 . 24ms〜： L 246msでゲート配線 Giを GHとして、ソース配線 Sj力らデータ Vda = 5 . 4Vを書さ込ん 後、電流 Ids (1) ^— 1. 31 /ζ Α、電流 Ids (2) ^—0. 90 A、電 流 Ids (3) ^— 1. 31 /ζ Α、電流 Ids (4) ^—0. 90 Aとなって! /、る。
[0227] なお、電流 Ids (1)は、画素回路 Ailを流れる電流であり、トランジスタ Q12の閾値 電圧 Vthの絶対値が最小 (Vth (min) )で移動度 が最大に対応する。電流 Ids (2) は、画素回路 Aimを流れる電流であり、トランジスタ Q 12の閾値電圧 Vthの絶対値が 最大 (Vth (max) )で移動度 μが最小に対応する。電流 Ids (3)は、画素回路 A (i+ 1 ) 1を流れる電流であり、トランジスタ Q 12の閾値電圧 Vthの絶対値が最大 (Vth(ma X) )で移動度 が最小に対応する。電流 Ids (4)は、画素回路 A(i + l) mを流れる電 流であり、トランジスタ Q 12の閾値電圧 Vthの絶対値が最小 (Vth (min) )で移動度 μが最大に対応する。
[0228] このように、本実施の形態の画素回路 Α5は、閾値補償期間にトランジスタ Q 12の ゲート電位をドレイン電位としても、閾値補償した電圧をトランジスタ Q12のゲート端 子に印加できる。
[0229] また、本実施の形態の画素回路構成では、実施の形態 4の画素回路構成（図 14) よりも配線数が少なぐ僅かでも画素サイズを小さくすることを可能とする。これにより、 より多くの画素数を所定の画面サイズに収められることになり、高画質ィ匕を図ることが できる。従って、本実施の形態の画素回路構成を採用することにより、本発明の第 1 の目的を達成できる。
[0230] また、図 18のシミュレーション結果を、実施の形態 4のシミュレーション結果（図 16) と同様に、画質の悪い比較例のシミュレーション結果（図 7)と比較すれば、本実施の 形態の画素回路 Α5によって画質が良好であることが明確である。従って、本実施の 形態の画素回路構成を採用することにより、本発明の第 2の目的も達成できる。 [0231] 〔実施の形態 6〕
本実施の形態では、図 17の画素回路構成と同様な画素回路構成として図 19に示 す画素回路 A6 (Aij)について説明する。なお、前述の実施の形態 4の構成要素と同 等の機能を有する構成要素については、同一の符号を付記する。
[0232] 画素回路 A6は、図 19に示すように、図 17同様 TFTからなるトランジスタ Q 12, Q1
4, Q16, Q17と、コンデンサ C5, C6と、有機 EL素子 EL1 (電気光学素子）とを有し ている。また、本実施の形態の画素回路 A6は、前述の表示装置 6 (図 13)に設けら れるので、ここではその説明を省略する。
[0233] この画素回路 A6において、電源配線 PSと有機 EL素子 EL1との間に、トランジスタ
Q 12 (駆動用トランジスタ）と、トランジスタ Q 17 (第 3スィッチ用トランジスタ）とが直列 に接続されている。
[0234] このトランジスタ Q12のゲート端子 (電流制御端子）とソース端子 (第 1電流入出力 端子）との間には、コンデンサ C5 (第 1コンデンサ）とコンデンサ C6 (第 2コンデンサ） とが直列に配置されている。両コンデンサ C5, C6の接続端 Aとソース配線 Sjの間に は、トランジスタ Q 14 (第 2スィッチ用トランジスタ）が配置されている。また、トランジス タ Q12のゲート端子とドレイン端子との間には、トランジスタ Q16 (第 1スィッチ用トラン ジスタ）が配置されている。
[0235] この画素回路 A6は、トランジスタ Q12の電流入力または出力を制御するために第 2 の電流入出力制御手段を用いる。この電流入出力手段では、トランジスタ Q12のドレ イン (第 2電流入力端子）にトランジスタ Q 17 (第 3スィッチ用トランジスタ)のソース (第 1電流入出力端子）が接続され、トランジスタ Q12の電流制御端子と第 2電流入出力 端子との間にトランジスタ Q16が接続されている。
[0236] また、本画素回路 A6は、トランジスタ Q21 (駆動用トランジスタ）の電流制御端子の 電位を変化させるために第 2の電位制御手段を用いることが好ま ヽ。この電位制御 手段では、接続端 Aの電位をトランジスタ Q 14を用いて変化させる。
[0237] なお、これらトランジスタ Q17, Q14, Q16のゲート端子には各々制御配線 Ri,ゲ ート配線 Gi,制御配線 Wiが接続されている。
[0238] この画素回路 A6の動作を示すタイミングチャートは、実施の形態 5と同じ図 15のタ イミングチャートである。この画素回路 A6の動作は、コントロール回路 12から供給さ れる前述の各種の信号に基づいて、ソースドライバ 7およびゲートドライバ 3によって 制御される。以下、この画素回路 A6の動作を図 20のタイミングチャートを用いて説明 する。
[0239] 図 15に示すように、時間 0〜4tlが画素回路 A6の選択期間である。まず、この選択 期間における最初の時間 0にゲート配線 Giの電位を GH (High)として、トランジスタ Q14を ON状態とし、接続端 Aをソース配線 ¾と短絡させる。このとき、データ信号が ブランキングデータ DEであるので、アナログスィッチ回路 10により、ソース配線 Sl〜 Smにデータ電圧 Vaが与えられる。
[0240] このとき、コンデンサ C6には電位差 Va— Vpが保持される。また、トランジスタ Q12 のゲート端子電位を Vgとすると、コンデンサ C5には電圧 Va—Vgが保持される。
[0241] 次に、時間 3tlでゲート配線 Giの電位を GL (Low)として、トランジスタ Q14を OFF 状態とし、接続端 Aからの電荷移動を禁止する。
[0242] 更に、時間 5tlで制御配線 Wiの電位を GHとして、トランジスタ Q 16を ON状態とす る。このとき、制御配線 Riの電位は GLであるので、トランジスタ Q 17も ON状態であり 、トランジスタ Q 12のゲート電位がドレイン電位となり、トランジスタ Q12は ON状態と なる。
[0243] 次に、時間 6tlで、制御配線 Riの電位を GHとして、トランジスタ Q 17を OFF状態と する。この結果、トランジスタ Q 12のゲート端子電位は電位 Vp— I Vth I (Vthは閾 値電圧）となり、トランジスタ Q 12は OFF状態となる。
[0244] その後、制御配線 Wiの電位を GLとして、トランジスタ Q 16を OFF状態とし、更に、 制御配線 Riの電位を GLとしてトランジスタ Q 17を ON状態とする。このとき、トランジス タ Q12のゲート'ソース端子間電位は I Vth Iであるので、トランジスタ Q12は OFF 状態となる。
[0245] この状態では、接続端 Aから電荷が移動できな ヽので、接続端 Aの電位 Vxと他の 電圧との間には、次の関係があると考えられる。
[0246] C5 (Va-Vg) +C6 (Va— Vp)
= C5 (Vx- (Vp- I Vth I ) ) +C6 (Vx-Vp) そこで、上記の動作を繰り返すことで、コンデンサ C6に蓄えられた電荷が
C6 (Vx-Vp) =C6 (Va-Vp)
へ収束すると仮定すると、 Vx^Vaとみなせる。これにより、
Vg=Vp- I Vth I
という関係が成り立つと考えられる。
[0247] 次に、時間 24tlで制御配線 Giの電位を GHとして、トランジスタ Q 14を ON状態とし て、ソース配線 Sjカゝら接続端 Aへ電位 Vbを与える。ここで、コンデンサ C5の電位差 V a— Vgが Va— (Vp— | Vth | )に収束していれば、電位 Vbく Vaのとき、トランジスタ Q12が ON状態となる。また、電位 Vb≥Vaのとき、トランジスタ Q12は OFF状態とな る。
[0248] ここで、上記の時間 0〜20tlの動作を繰り返して行ったシミュレーションの結果につ いて説明する。図 20は、ある有機 ELの特性を用いて、 GL=— 4V、 GH= 12V、 Vc om=0V、 Vp = 10V、 Vpc = 2V、 Va=6Vとして、本画素回路 A6の電流 Idsを上記 の繰り返しによるシミュレーションした結果を示している。
[0249] 図 20において、時間 1. 24ms〜： L 246msでゲート配線 Giを GHとして、ソース配 線 Sjからデータ Vda = 5. 4Vを書き込んだときの電流 Ids (1)〜Ids (4)が示されて!/ヽ る。
[0250] 電流 Ids (1)は、画素回路 Ailを流れる電流であり、トランジスタ Q 12の閾値電圧 Vt hの絶対値が最小 (Vth (min) )で移動度 が最大に対応する。電流 Ids (2)は、画 素回路 Aimを流れる電流であり、トランジスタ Q 12の閾値電圧 Vthの絶対値が最大（ Vth (max) )で移動度 が最小に対応する。電流 Ids (3)は、画素回路 A (i+ 1) 1を 流れる電流であり、トランジスタ Q 12の閾値電圧 Vthの絶対値が最大 (Vth (max) ) で移動度 が最小に対応する。電流 Ids (4)は、画素回路 A(i+ l) mを流れる電流 であり、トランジスタ Q 12の閾値電圧 Vthの絶対値が最小 (Vth (min) )で移動度 μ が最大に対応する。
[0251] 上記のシミュレーション結果では、電流 Ids (1) ^— 1. 37 A、電流 Ids (2) ^— 0 . 87 /ζ Α、電流 Ids (3) ^— 1. 34 /ζ Α、電流 Ids (4) ^—0. 84 Aであり、移動度の ノ ラツキ程度のバラツキであるので、閾値補償が支障なく行われたことが判る。 [0252] 従って、本画素回路構成でも図 15の時間 0〜20tlの動作を繰り返せば、電位 Vg は Vp— I Vth Iに向け収束するように思われる。
[0253] このように、本実施の形態の画素回路構成では、 1画素当たり 4つの TFTと 2つのコ ンデンサで閾値補償した電圧をトランジスタ Q12のゲート端子に印加することにより、 1画面当たりの素子数が減少する。それゆえ、僅かでも画素サイズを小さくすることを 可能とするので、より多くの画素を所定の画面サイズに収められることになり、高画質 化を図ることができる。従って、本実施の形態の画素回路構成を採用することにより、 本発明の第 1の目的を達成できる。
[0254] また、図 20のシミュレーション結果を、実施の形態 5のシミュレーション結果（図 18) と同様に、画質の悪い比較例のシミュレーション結果（図 7)と比較すれば、本実施の 形態の画素回路 A6によって画質が良好であることが明確である。従って、本実施の 形態の画素回路構成を採用することにより、本発明の第 2の目的も達成できる。
[0255] なお、図 20のシミュレーション結果と図 18のシミュレーション結果を比較すれば判る ように、図 18では、第 2期間である制御配線 Ri, Wiが GHの期間、駆動用のトランジ スタ Q12のゲート電圧が変動し続けている。このため、駆動用トランジスタの閾値補 償ができている力判り難い。
[0256] 一方、図 20では、第 2期間である制御配線 Ri, Wiが GHの期間、駆動用のトランジ スタ Q12のゲート電圧が比較的早く収束する。このため、駆動用トランジスタの閾値 補償ができている力判り易い。
[0257] このように、本実施の形態の画素回路 A6では、シミュレーションにより画素回路の 変数を設定し易いというメリットがあり、好ましい。
[0258] 本発明は上述した各実施形態に限定されるものではなぐ請求項に示した範囲で 種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適 宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 産業上の利用の可能性
[0259] 本発明の表示装置は、画素回路の素子数や配線数を減少させる構成を採用する によって、画素サイズを縮小して画素数を増加させる結果、高画質ィ匕を図ることがで きるので、電流駆動型表示素子を用いた表示装置に好適に利用が可能である。

Claims

請求の範囲
[1] 電気光学素子と、該電気光学素子を駆動する駆動用トランジスタとをマトリックス状 に配置した表示装置であって、
上記駆動用トランジスタの電流制御端子と第 1電流入出力端子との間に直列に配 置される第 1コンデンサおよび第 2コンデンサと、
第 1電流入出力端子を有し、該第 1電流入出力端子が上記駆動用トランジスタの電 流制御端子に接続される第 1スィッチ用トランジスタと、
第 1電流入出力端子を有し、該第 1電流入出力端子が上記第 1および第 2コンデン サの接続端に接続される第 2スィッチ用トランジスタと、
上記駆動トランジスタの電流制御端子と第 1電流入出力端子との間に上記駆動トラ ンジスタの閾値電圧の電位差を発生させるように、上記駆動用トランジスタの電流入 力または出力を制御する電流入出力制御手段と、
上記駆動トランジスタの電流制御端子と第 1電流入出力端子との間に上記閾値電 圧の電位差が発生して!/、る状態で、上記駆動用トランジスタの電流制御端子の電位 を変化させる電位制御手段とを備えていることを特徴とする表示装置。
[2] 上記電流入出力手段は、第 1電流入出力端子を有し、該第 1電流入出力端子が上 記駆動用トランジスタの第 1電流入出力端子に接続される第 3スィッチ用トランジスタ を備えていることを特徴とする請求の範囲第 1項に記載の表示装置。
[3] 上記第 1スィッチ用トランジスタの第 2電流入出力端子が上記駆動用トランジスタの 第 2電流入出力端子に接続されてなることを特徴とする請求の範囲第 2項に記載の 表示装置。
[4] 上記電流入出力手段は、第 1電流入出力端子を有し、該第 1電流入出力端子が上 記駆動用トランジスタの第 2電流入出力端子に接続される第 3スィッチ用トランジスタ を備え、
上記第 1スィッチ用トランジスタの第 2電流入出力端子が上記駆動用トランジスタの 第 2電流入出力端子に接続されてなることを特徴とする請求の範囲第 1項に記載の 表示装置。
[5] 上記電位制御手段は、上記第 1コンデンサと並列に配置される第 4スィッチ用トラン ジスタを有することを特徴とする請求の範囲第 1項または第 2項に記載の表示装置。
[6] 上記電位制御手段は、上記第 2スィッチ用トランジスタの第 2電流入出力端子が信 号を供給する信号配線に接続されてなることを特徴とする請求の範囲第 1項、第 2項
、第 3項または第 4項に記載の表示装置。
[7] 電気光学素子および該電気光学素子を駆動する駆動用トランジスタがマトリックス 状に配置された表示装置の駆動方法であって、
上記表示装置は、上記駆動用トランジスタの電流制御端子と第 1電流入出力端子 との間に第 1コンデンサおよび第 2コンデンサが直列に配置されており、この表示装
¾【こ; i l /、て、
第 1期間に、上記駆動用トランジスタの電流制御端子へ第 1電位を与えると共に、 上記第 1および第 2コンデンサの接続端へ第 2電位を与え、
第 2期間に、上記駆動用トランジスタへ入力する電流または上記駆動用トランジスタ 力 出力する電流を制御し、駆動用トランジスタの電流制御端子と第 1電流入出力端 子との間に上記駆動用トランジスタ閾値電圧の電位差を発生させ、
第 3期間に、上記電流制御端子の電位を変化させることを特徴とする表示装置の 駆動方法。
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