JP4517974B2

JP4517974B2 - 半導体装置

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Publication number: JP4517974B2
Application number: JP2005227376A
Authority: JP
Inventors: 辰徳薄衣; 和久鈴木; 政利柘植
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2005-08-05
Filing date: 2005-08-05
Publication date: 2010-08-04
Anticipated expiration: 2025-08-05
Also published as: US7369069B2; US20070040715A1; JP2007041978A

Description

本発明は半導体装置に関し、特に複数の回路ブロック間での同時割り込み方式及びその実装に関する。

特許文献１には、並列直列変換回路及び直列並列変換回路の場合についてのリセット方式の例が示されている。特に、その図１にはリセット信号を第１の並列直列変換回路に送り、第１の並列直列変換回路で同期されたリセット信号を逐次第２、第３の並列直列変換回路へ送ることで、全ての並列直列変換回路を逐次同期させながらリセットを行う方式が開示されている。

特開平７−４６１４３号公報

図１は、シリアルインタフェース回路のブロック図である。図１では、４チャンネルのSerDes回路（Serializer-Deserializer）６を有する例を示している。後述するように、SerDes回路は並列データを直列データに変換する並列直列変換回路と直列データを並列データに変換する直列並列変換回路とを有する。これらの４チャンネルのSerDes回路６には、PLL(Phase Locked Loop)回路５からのクロック信号clkとリセット制御回路１からのリセット信号reset_inとが入力されるようになっている。PLL回路５の周波数引き込み後に、リセット制御回路１からリセット信号reset_inがSerDes回路６のそれぞれに等遅延時間で分配され、SerDes回路６のそれぞれはリセットを行う。

SerDes回路６の構成を図２を用いて説明する。SerDes回路６は、ｎ：１並列直列変換回路７、１：ｎ直列並列変換回路９およびデータリカバリ回路８により構成される。さらに、並列直列変換回路７の構成を図３に示す。並列直列変換回路７は、並列データはそれぞれフリップフロップ回路１０に取り込まれ、フリップフロップ回路１０に取り込まれた並列データがマルチプレクサ１３により直列データに変換される。フリップフロップ回路１０及びマルチプレクサ１３による並列直列変換は、分周器１２から出力されるクロック信号clkの分周クロックにより行われる。並列直列変換回路７の並列直列変換動作のタイミングは、分周器１２に含まれるフリップフロップ回路（図示せず）の保持電圧により決定される。たとえば、分周器１２のフリップフロップ回路が‘H’レベルであり、リセット信号reset_inを受けて、‘L’レベルにすることでリセットが解除され、次のクロック信号clkのタイミングで並列直列変換動作が開始される。

リセット制御回路１の構成を図４に示す。カウンタ回路１４、フリップフロップ回路１５及びバッファ回路１６により構成される。外部リセット信号resetを受けて、PLL回路５は周波数引き込みを開始するとともに（図１を参照）、カウンタ回路１４はPLL回路５の周波数引き込み時間として十分な時間間隔になるように予め設定された数だけ、クロック信号clkをカウントした後にSerDes回路６のリセット信号reset_inを出力する。カウンタ回路１４からの出力はフリップフロップ回路１５によりクロック信号clkに同期される。なお、バッファ回路１６は後述するリセットマージンのタイミングで各SerDes回路にリセット信号reset_inが入力されるよう、遅延時間を調整する役割をもつ。

図５は、ｎ=４の場合（４：１並列直列変換回路）における、並列直列変換回路のリセット動作を示すタイミングチャートである。図５（ａ）はPLL回路５からSerDes回路６（チャンネル１、２）に入力されるクロック信号clk、図５（ｂ）〜（ｅ）はSerDes回路６（チャンネル１）の並列直列変換回路に入力される４ビットの並列データ、図５（ｆ）はリセット制御回路１からSerDes回路６（チャンネル１）に入力されるリセット信号reset_in、図５（ｇ）はSerDes回路６（チャンネル１）の並列直列変換回路から出力される直列データを示している。同様に、図５（ｈ）〜（ｋ）はSerDes回路６（チャンネル２）の並列直列変換回路に入力される４ビットの並列データ、図５（ｌ）はリセット制御回路１からSerDes回路６（チャンネル２）に入力されるリセット信号reset_in、図５（ｍ）はSerDes回路６（チャンネル２）の並列直列変換回路から出力される直列データを示している。

PLL回路５のクロック引き込み期間（「Pull-in」）においては、分周器１２を構成するフリップフロップ回路は動作直後の保持電圧が不定であり、各チャンネル間での並列直列変換のタイミングはずれている。そのため、最初は図５（ｇ）（ｍ）に示されるように、チャンネル１の並列直列変換回路とチャンネル２の並列直列変換回路から出力される直列データのタイミングはチャンネル間でずれている。そのため、PLL回路５のクロック引き込みが終了し、クロック信号clkの安定後に全チャンネル同時にリセットを行い、全チャンネルの同期をとる。これにより、各チャンネルで同期して並列直列変換が実施することが可能になる。

しかしながら、シリアル通信の通信周波数が高くなると次のような問題が生じるおそれがあることに発明者等は気がついた。リセット信号reset_in及びクロック信号clkは、各SerDes回路６に同じタイミングで入力されるように等長配線等の技術が用いられ、信号入力のタイミングが同期するように設計されている。しかしながら、図５（ｆ）（ｌ）に示されるように、リセット信号reset_inの要求される入力タイミングはクロック信号clk（図５（ａ））の１周期分の範囲である。そのため、動作速度が高速になる（すなわち、動作周波数が高くなる）につれて、タイミング設計マージンが著しく少なくなる。製造プロセスのばらつきや電源の揺らぎ等によるリセット信号reset_in及び／またはクロック信号clkの入力のずれにより各SerDes回路６に入力されるリセット信号reset_inのタイミングがずれてしまうおそれがある。

この解決方法の一つとして、上記特許文献１には、リセット信号を第１の並列直列変換回路に送り、リセット後に第１の並列直列変換回路に同期したリセット信号を第２の並列直列変換回路へ送り、逐次第２、第３、第ｎと同期させながらリセットを行う方式が開示されている。すなわち、この解決方法はSerDes回路の各チャンネルに同期リセットを行うための回路を付加するものである。したがって、SerDes回路のチャンネル数が多くなるにつれて回路規模と消費電力が増大する。

SerDes回路は、現在チャンネル数増大の要求が高くなり、多チャンネル化は必要不可欠であるため、この同期のための回路規模や消費電力の増大を極力抑制する解決手段が望ましい。

本発明の代表的なものの一例を示せば以下の通りである。すなわち、基準クロック信号の入力を受け、クロック信号を出力するクロック信号発生回路と、クロック信号に同期して動作する複数の回路ブロックと、制御信号を複数の回路ブロックに分配する制御回路とを有し、クロック信号発生回路は、周波数引き込み過程のクロック信号を制御回路及び複数の回路ブロックに入力し、複数の回路ブロックのそれぞれは、制御回路が周波数引き込み過程のクロック信号に同期して出力した割り込み信号を受けて割り込み処理を行う。

複数の回路ブロックの同時割り込み処理においてタイミング設計マージンを向上させる。

以下、本発明を実施例に基づいて詳細に説明する。

図６は本発明を適用したSerDes回路を搭載した半導体集積回路装置のブロック図である。内部回路LOGから並列データpda_inが第１のSerDes回路SD1に入力され、各チャンネルCHa1〜4で直列データsda1_out〜sda4_outとして外部装置へ出力される。逆に、外部装置から各チャンネルCHa1〜4に入力される直列データsda1_in〜sda4_inは並列データpda_outとして内部回路LOGに入力される。この例では第２のSerDes回路SD2も示しているが、同様の回路動作を行う。なお、図では並列データの伝送線（pda_in、pda_out等）を、図面の複雑化の避けるために１本の線で示している。また、図６において内部回路LOGは半導体集積回路装置の論理回路を代表させて示したに過ぎず、複数のSerDes回路に対して異なる内部回路から信号出力するような形態を排除することを意図するものではない。

内部回路LOGは、PLL回路PLL1により発生されるクロックによって動作する論理回路である。半導体集積回路装置内のSerDes回路との信号伝送は並列データとして行う。例えば、SerDes回路の動作速度を決めるPLL回路（PLL2,3）の動作周波数が１〜５GHz程度のものが想定されるのに対し、内部回路LOGの回路動作及び並列データの伝送速度を決めるPLL回路PLL１の動作周波数は数百MHzと約１桁低い。内部回路LOGのPLL回路PLL1、SerDes回路のPLL回路（PLL2,3）には、基準信号発生回路PLL0から発生される基準クロック信号Refclkが入力され、それに同期して動作している。

ここで、SerDes回路の構成と動作については、既にリセットコントロール回路RC、PLL回路PLLの動作を含めて図１等を用いて既に説明してきたので繰り返さない。なお、一つのSerDes回路に含まれるチャンネル数は４に限られるものではなく、例えば１０程度として構成することができる。

PLL回路の構成は図7に例示されるように、位相比較器１７、チャージポンプ１８、ループフィルタ１９、電圧制御発振器２０及び分周器２１より構成され、その動作はPLL回路の外部から与えられる基準クロック信号と出力クロック信号の位相を同期させる。PLL回路は、一定の周波数で発振するまでに引き込み時間を有することが特徴である。なお、図６中のPLL回路のうちPLL1またはPLL0について、出力クロック信号を基準クロック信号の逓倍化する必要がなければDLL回路を利用することも可能である。また、図では、基準クロックRefclkを生成するPLL回路PLL0を内蔵した構成例を示しているが、外部から入力されるクロック信号を直接、基準クロック信号として用いることもできる。この場合、例えば外部から入力される外部基準クロック信号をPLL回路（PLL1, PLL2, PLL3）の基準クロック信号Refclkとして用いる。

本実施例では、SerDes回路SD1の各チャンネルCHa1〜4のリセット信号reset_in1の同期をとるためにPLL回路PLL2の引き込み完了前のより低い周波数のクロックを用いてリセット信号の同期をとる。図８にPLL回路の引き込み時の動作特性を示す。横軸を時間とし、縦軸を発振周波数とし、引き込み開始時点を原点にとっている。引き込み開始直後は、周波数の不安定な状況があり、その後徐々に発振周波数が高くなり、同期のとれた所定の周波数にて安定する。一般に、PLL回路が一定の周波数のクロックを出力するまでに要する時間を引き込み時間（図中の「Pull in」）として規定しており、この間PLL回路は引き込み後の周波数に比べて低い周波数のクロックを出力する。

そこで内部リセット信号reset_inを発生するリセット制御回路１（図４参照）を以下のように構成する。図９は、リセット制御回路１のカウンタ１４の構成例である。カウンタ回路14は、１／N分周器２２及びフリップフロップ回路２３より構成され、PLL回路５が動作開始直後に出力する、不安定な初めのN周期分をカウントした後に、リセット信号を出力する。出力されたリセット信号は、フリップフロップ回路１５（図４参照）によりクロックclkと同期化され、SerDes回路（図１参照）の各チャンネルに分配される。

図１０は、図１に示したSerDes回路のチャンネル１における、ｎ=４の場合（４：１並列直列変換回路）における、並列直列変換回路のリセット動作を示すタイミングチャートである。図１０（ａ）はPLL回路５からSerDes回路６（チャンネル１）に入力されるクロック信号clk、図１０（ｂ）〜（ｅ）はSerDes回路６（チャンネル１）の並列直列変換回路に入力される４ビットの並列データ、図１０（ｆ）はリセット制御回路１からSerDes回路６（チャンネル１）に入力されるリセット信号reset_in、図１０（ｇ）はSerDes回路６（チャンネル１）の並列直列変換回路から出力される直列データを示している。図５の例と比較して明らかなように、リセット信号reset_inが各チャンネルに入力されるタイミングマージンをPLL回路の引き込み完了前のより低い周波数のクロック信号の１周期とすることで大きくすることができる。これにより、動作周波数の高いSerDes回路であっても複数のチャンネルの同期リセット（解除）動作が行える。

なお、本実施例においてPLL回路５の引き込み完了前に並列直列変換されたデータは無効なデータである。したがって、引き込み完了後に並列直列変換されたデータを有効化する必要があるが、これは例えばデータの先頭をあらわすキャラクタを入れる等の方法により実現できる。このように本実施例では、引き込み後の周波数に関係なくリセット信号のタイミングマージンを大きくとることができ、したがって、有効な動作周波数帯域に制限が無く、特に高速動作になるにしたがって大きな効果を得ることができるものである。

以上、並列直列変換回路の例で示したが、直列並列変換回路についても同様に構成できる。図１１は、SerDes回路６（図１参照）に含まれる直列並列変換回路の構成例である。図示されるように、デマルチプレクサ５１と、デマルチプレクサ５１のパラレルデータ出力端子と接続されたフリップフロップ回路５２と、フリップフロップ回路５２に接続された分周回路５４により構成される。ここで、分周回路５４は、デマルチプレクサ５１より出力されたパラレルデータを、フリップフロップ回路で取り込むためのクロックを生成する回路である。直列並列変換回路においても、並列直列変換回路の場合と同様に、PLL回路５の周波数引き込み過程中にリセットを行い、クロック引き込み完了後に直列並列変換を有効化することで、リセットのタイミングマージンを向上させることができる。

本発明はSerDes回路に限られることなく、複数の回路ブロックに対して信号を同期して入力させたい場合に広く適用することが可能である。その例を図１３に示す。ここでは、回路ブロックとしてCPUを例にとり、複数のCPUを具備したマルチCPUシステムにおいて同時に割り込みを実施するために本発明を利用する場合の実施例を示す。マルチCPUシステムでは、複数のCPUモジュールの少なくとも1つが異常動作した場合に、該当するCPUモジュールからの異常動作検出信号を受けて、全てのCPUモジュールに同時に割り込み信号をかける場合がある。

CPUモジュール２４およびCPUモジュール２５はどちらもPLL回路２８のクロック信号に基づいて動作している。CPUモジュール２４およびCPUモジュール２５の異常動作信号resetはそれぞれOR回路２６を通して割り込み制御回路２７及びPLL回路２８に入力される。異常動作信号resetを受けた場合、割り込み制御回路２７は割り込み信号intをPLL回路２８の引き込み時間中に、各CPUモジュールに分配することで、上記動作要求を満たし、かつタイミングマージンを大幅に向上させることが出来る。

なお、本実施例ではCPUを例示したが、割り込み機能を有する回路ブロックであればよく、機能や数、種類に制限を与えない。さらに、PLL回路の引き込み動作とリセットのタイミングが合うような構成であれば、リセット制御回路へのリセット信号とPLL回路の作動信号は独立に制御する構成としても良い。

以上、本発明を２つの実施例に基づき説明した。本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更が可能である。さらに、本発明は割り込み信号やリセット信号に代表される割り込み制御信号を等遅延時間で複数個の回路ブロックに分配することを係るものであるが、実装時にPLL回路や各モジュールの配置等のレイアウトに関して所定の形態をとることで、製造プロセスや電源の揺らぎによるタイミング設計マージンの減少を抑制することができる。

図１４（ａ）（ｂ）はそれぞれ図６に示した半導体集積回路装置のレイアウトの概略図、対応する半導体装置上のバンプ図である。半導体集積回路装置のレイアウト図（図１４（ａ））において、領域２９はSerDes回路SDを配したI/F回路領域、領域３０は内部回路LOGが配置される内部論理回路領域、領域３１はI/O回路領域である。I/O回路領域は、入出力バッファ回路や、静電保護素子、場合によってはレベル変換回路が含まれる。また、バンプ図（図１４（ｂ））において、領域３２として枠で示した部分が内部論理回路用の電源ピンが配置される領域であり、領域３２の枠外にあたる領域３３がI/F回路およびI/O回路用の電源および信号ピンが配置される領域である。次にI/F回路領域２９とI/O回路領域３１におけるSerDes回路の配置を図１５に示す。PLL回路は、I/F回路領域内の領域３４に配置され、その両脇の領域３５はSerDes回路の各チャンネルが配置される。領域４９にはI/O回路が配置される。ここで、PLL回路の電源は信号入出用のI/O領域を介して各PLL回路毎に外部より給電する。これにより、PLL回路の配置を変えても信号ピンレイアウトおよびパッケージを共通にでき、設計を容易化する効果がある。なお、PLL回路の電源を供給するためのI/O領域には、配線のみを配置してもよく、また静電保護素子を配置することもできる。さらに、内部論理回路の電源とI/F・I/O回路の電源を分離し、半導体装置外部に設けたRCフィルタを通して電源を供給することで、電源間干渉を低減することができ、低ジッタなクロック信号を、SerDes回路３５の各チャンネルに分配することが出来る。また、PLLをSerDes回路３５数チャンネル毎に配置することにより、クロック信号線およびリセット信号線を幾何学的に等長に配線することが出来るため、タイミング設計においてより安定した複数モジュールの同時リセットを実現することが出来る。

SerDes回路の構成を示すブロック図である。 SerDes回路の並列直列変換回路及び直列並列変換回路の構成を示すブロック図である。並列直列変換回路の構成を示すブロック図である。リセット制御回路１の構成を示すブロック図である。従来における並列直列変換回路のリセット動作タイミング図である。実施例１にかかる半導体集積回路装置のブロック図である。 PLL回路のブロック図である。 PLLの周波数引き込み過程とリセット（またはPLLイネーブル）のタイミングを示す図である。カウンタ回路１４の構成を示すブロック図である。本発明を並列直列変換回路に適用した場合のリセット動作タイミング図である。直列並列変換回路の構成を示すブロック図である。本発明を直列並列変換回路に適用した場合のリセット動作タイミング図である。実施例２にかかるマルチCPUシステムのブロック図である。半導体装置のレイアウト図（図１４（ａ））とピン配置図（図１４（ｂ））である。 I/F回路及びI/O回路のレイアウト図である。

符号の説明

1…リセット制御回路、5…PLL回路、6…多チャンネルSerDes回路、7…n：1並列直列変換回路、8…データリカバリ回路、9…直列並列変換回路、10…フリップフロップ回路、12…分周器、13…マルチプレクサ、14…カウンタ回路、15…フリップフロップ回路、16…バッファ回路、17…位相比較器、18…チャージポンプ回路、19…ローパスフィルタ、20…電圧制御発振器、21…分周器、22…分周器、23…フリップフロップ回路、24…CPUモジュール、25…CPUモジュール、26…OR回路、27…割り込み制御回路、28…PLL回路、29…I/F領域、30…内部論理領域、31…I/O領域、32…内部論理用電源ピン配置領域、33…I/F,I/O用信号ピンおよび電源ピン配置領域。

Claims

基準クロック信号の入力を受け、クロック信号を出力するクロック信号発生回路と、
上記クロック信号に同期して動作する複数の回路ブロックと、
制御信号を上記複数の回路ブロックに分配する制御回路とを有し、
上記クロック信号発生回路は、周波数引き込み過程のクロック信号を上記制御回路及び
上記複数の回路ブロックに入力し、
上記複数の回路ブロックのそれぞれは、上記制御回路が上記周波数引き込み過程のクロ
ック信号に同期して出力した割り込み信号を受けてリセットを行う半導体装置。
請求項１において、
上記クロック信号発生回路は、ＰＬＬ回路である半導体装置。
請求項１において、
上記回路ブロックは、並列直列変換回路である半導体装置。
請求項１において、
上記回路ブロックは、直列並列変換回路である半導体装置。
請求項１において、
上記回路ブロックは、ＣＰＵである半導体装置。