JP4226108B2

JP4226108B2 - ディジタルシグナルプロセッサ及びプロセッサのセルフテスト方法

Info

Publication number: JP4226108B2
Application number: JP17243198A
Authority: JP
Inventors: 義則松下
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 1998-06-19
Filing date: 1998-06-19
Publication date: 2009-02-18
Anticipated expiration: 2018-06-19
Also published as: US6425102B1; JP2000010954A

Description

【０００１】
【発明の属する技術分野】
本発明は、膨大なディジタル信号を高速に処理するために開発された、ディジタル信号処理専用のプロセッサであるディジタルシグナルプロセッサ（以下ＤＳＰと称する。）に関し、特に、ＤＳＰの動作テストにおける改善に関する。
【０００２】
【従来の技術】
以下で従来のＤＳＰについて説明する。図３において、符号１０１は従来のＤＳＰである。このＤＳＰ１０１は、外部入力端子１１１〜１１３、ＤＳＰ部１０２、周辺回路１０３、外部出力端子１３１〜１３３を有している。このＤＳＰ１０１は、外部入力端子１１１〜１１３を、ディジタルモータなどの外部装置の出力端子に接続し、外部出力端子１３１〜１３３を外部装置の入力端子に接続した場合には、外部装置が出力する信号が、外部入力端子１１１〜１１３を介して周辺回路１０３に入力され、また周辺回路１０３から出力される信号が、外部出力端子１３１〜１３３を介して外部装置に出力できるように構成されている。なお、図３では外部入力端子１１１〜１１３と外部出力端子１３１〜１３３のみを図示しているが、実際にはこれより多数の外部入力端子や外部出力端子が設けられている。
【０００３】
周辺回路１０３は、入力された信号をＤＳＰ部１０２が処理できる形態に変換する回路であり、通常動作時では、変換後の信号がＤＳＰ部１０２に入力され、ＤＳＰ部１０２内のＤＳＰコア１０４で演算処理がなされた後、周辺回路１０３に出力されている。
【０００４】
また、周辺回路１０３はＤＳＰ部１０２から入力された演算処理結果を変換し、外部出力端子１３１〜１３３を介して外部装置に出力しており、その結果、ＤＳＰ１０１全体が外部装置を制御できるようになっている。
【０００５】
このようなＤＳＰ１０１を実装する前に動作テストを行う場合の一例として、外部装置ではなく、不図示のテスターを外部入力端子１１１〜１１３や外部出力端子１３１〜１３３に接続し、このテスターから所定の信号を外部入力端子１１１〜１１３に入力し、外部出力端子１３１〜１３３から出力される信号をテスターで読み取り、所定の規格に適合するか否かを判定することで、ＤＳＰ１０１の動作が正常であるか否かを判定することができる。
【０００６】
しかしながら上記のＤＳＰ１０１の動作テストにおいては、周辺回路１０３を介して信号の伝送がなされているため、動作テストによってＤＳＰ１０１の動作が異常であると判定されても、それはＤＳＰ部１０２の異常によるものか周辺回路１０３の異常によるものかは判別できず、又、ＤＳＰ部１０２をテスターに直結できないため、ＤＳＰ部１０２単体についての動作テストをすることはできないという不都合があった。
【０００７】
そこで、周辺回路１０３を介さずに、ＤＳＰ部１０２内でテストデータ等を生成することで、ＤＳＰ部１０２が自分自身の動作テストをするセルフテストが提案されている。
【０００８】
このセルフテストを実施するために、ＤＳＰ部１０２には、データ転送回路１０５と、メモリ１０６と、データ保持回路１０７と、マルチプレクサ１２０とが設けられている。
【０００９】
セルフテストでは、テストセットアップ時に、ＤＳＰコア１０４からメモリ１０６に、テストプログラムや、テストデータ生成に必要な設定情報が書き込まれる。その後、テストの実行が開始されたら、メモリ１０６からテストプログラム、設定情報等がＤＳＰコア１０４に読み出される。
【００１０】
次いで、テストプログラムに基づきＤＳＰコア１０４で、通常動作時にＤＳＰコア１０４に入力されるデータと同規格のテストデータや制御命令が生成されてデータ転送回路１０５に出力される。データ転送回路１０５から、テストデータと制御命令とが、データ線群１４０内の各データ線Ｌ₁₁₁、Ｌ₁₁₂からマルチプレクサ１２０にそれぞれ出力される。
【００１１】
マルチプレクサ１２０は、実動作時では周辺回路１０３の出力信号線群１５０をＤＳＰコア１０４に接続させているが、テスト動作時には、ＤＳＰコア１０４から出力された制御命令に基づいて、データ線群１４０をＤＳＰコア１０４に接続するように構成されている。したがって、データ転送回路１０５が生成したテストデータは、ＤＳＰコアの入力端子IN1、IN2に入力される。
【００１２】
入力されたテストデータはＤＳＰコア１０４で演算処理され、その演算処理結果は出力端子Ｔ₁、Ｔ₂からデータ線群１６０へと出力される。データ線群１６０へ出力された演算処理結果はデータ保持回路１０７で一旦保持され、ＤＳＰコア１０４に設けられた入力端子TDIに所定順序で出力され、結局、出力はＤＳＰコア１０４に再入力される。
【００１３】
入力端子TDIに入力された演算処理結果は、ＤＳＰコア１０４内に予め保持されている正しい演算処理結果と比較され、実行した演算処理が正しかったかどうかが判定される。その後、新たなテストデータがＤＳＰコア１０４で生成され、上述した一連の演算処理、判定処理が当初予定された回数だけ繰り返される。この間に、全ての処理について、実行した演算処理結果が正しい演算処理結果と等しかった場合には、そのＤＳＰ部１０２は良品であるとＤＳＰコア１０４自身で判定される。そして、かかる判定結果がデータ線Ｌ_rから不図示の外部回路へと出力されることにより、セルフテストが終了する。
【００１４】
このように、セルフテストは、周辺回路１０３を介さずに、ＤＳＰ部１０２のテストをすることができるので、テスターを使用する動作テストの際にはできなかったＤＳＰ部１０２のみのテストを行うことができるという利点がある。
【００１５】
しかしながら、ＤＳＰコア１０４には、ＤＳＰコア１０４の動作停止／続行の制御端子であるホルト端子HALTがあり、ＤＳＰ１０１がホルト端子HALTによって動作を正常に停止できるかどうかを判定するテスト(以下でホールドテストと称する。)がある。
【００１６】
セルフテストによってホールドテストを行おうとする場合、ホルト端子HALTとデータ転送回路１０５とをマルチプレクサ１２０を介して接続し、ＤＳＰコア１０４がデータ転送回路１０５を介して停止信号を出力し、ホルト端子HALTに入力することになるが、一旦ホルト端子HALTに停止信号が入力されると、ＤＳＰコア１０４自身の動作が停止し、その結果、ＤＳＰコア１０４自身が停止状態の良否を判断できなくなるばかりでなく、再起動すらできなくなってしまう。
【００１７】
【発明が解決しようとする課題】
本発明は、このような従来の技術の課題を解決するために創作されたものであり、その目的は、コアのセルフテストが可能なＤＳＰにおいて、コアが自分自身を停止させた後に、コアの動作を再開させることで、コアの停止状態の良否を判定することができるディジタルシグナルプロセッサを提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載のディジタルシグナルプロセッサは、ディジタル信号を処理するためのプロセッサ部と、上記プロセッサ部のセルフテストのためのデータを保持するメモリ部と、上記プロセッサ部が出力する当該プロセッサ部用のセルフテスト制御データを入力して当該セルフテスト制御データを上記プロセッサ部に供給するデータ転送回路部と、上記プロセッサ部から出力される制御信号を入力して所定の時間が経過すると上記プロセッサ部に対して動作制御信号を供給する動作制御回路部と、外部入力端子と上記データ転送回路部と上記プロセッサ部のデータ入力端子との間に設けられており、上記外部入力端子又は上記データ転送回路部から供給されるデータの何れか一方を選択して上記データ入力端子に出力する第１の切換回路部と、外部入力端子と上記データ転送回路部と上記動作制御回路部と上記プロセッサ部の動作停止端子との間に設けられており、上記外部入力端子、上記データ転送回路部又は上記動作制御回路部から供給される信号のうちの１つを選択して上記動作停止端子に出力する第２の切換回路部とを有し、セルフテスト時において上記プロセッサ部が当該プロセッサ部の動作停止を指示する信号を上記データ転送回路部及び上記第２の切換回路部を介して上記動作停止端子に入力すると、上記動作制御回路部は上記プロセッサ部から出力される上記制御信号に応答して所定時間経過後に上記動作制御信号を上記第２の切換回路部を介して上記動作停止端子に出力して上記プロセッサ部を動作状態に復帰させるように構成されている。
【００１９】
また、請求項２に記載のディジタルシグナルプロセッサは、請求項１に記載のディジタルシグナルプロセッサであって、上記プロセッサ部から出力される上記セルフテスト制御データに基づくテスト結果情報を保持するデータ保持回路部を有する。
【００２０】
さらに、請求項３に記載のディジタルシグナルプロセッサは、請求項２に記載のディジタルシグナルプロセッサであって、上記プロセッサ部は、セルフテストにおける動作停止状態の内部状態情報を上記動作制御回路部から出力される上記動作制御信号に応じた動作復帰後に上記データ保持回路部に出力する。
【００２１】
また、請求項４に記載のディジタルシグナルプロセッサは、請求項２又は３に記載のディジタルシグナルプロセッサであって、上記プロセッサ部は、上記データ保持回路部から出力されるセルフテスト結果情報を入力し、当該セルフテスト結果情報と予め期待されるテスト結果とを比較して当該比較結果を外部に出力する。
【００２２】
さらに、請求項５に記載のディジタルシグナルプロセッサは、請求項１、２、３又は４に記載のディジタルシグナルプロセッサであって、上記プロセッサ部と外部とのインターフェースとなる周辺回路部を有する。
請求項６記載の発明は、ディジタル信号を処理するプロセッサと、上記プロセッサをセルフテストするためのデータを保持するメモリと、上記プロセッサによって出力されるセルフテスト制御データを受信するように接続されたデータ転送回路と、上記プロセッサから出力されるセルフテストに係る情報を受信するように接続されたデータ保持回路と、上記プロセッサから制御信号を受信するように接続され、所定の時間が経過した後にリスタート信号を供給するための出力を有する動作制御部と、第１の外部入力端子と上記データ転送回路とに接続された入力と、上記プロセッサのデータ入力端子に接続された出力とを備え、上記第１の外部入力端子からのデータ又は上記データ転送回路からのセルフテスト制御データの一方を選択するための第１のスイッチング回路と、第２の外部入力端子、上記データ転送回路及び上記動作制御部からの信号を受信するように接続された入力と、上記プロセッサのホルト端子に接続された出力とを備える第２のスイッチング回路と、を有し、上記プロセッサは、セルフテストの間、上記第２のスイッチング回路によって選択された、上記プロセッサによって出力された上記セルフテスト制御データに応答する上記データ転送回路からのホルト信号に応答して停止動作可能であり、また、上記第２のスイッチング回路によって選択された、上記動作制御部からの上記リスタート信号に応答して、上記所定の時間経過後に動作を再開動作可能であり、また、上記プロセッサは、セルフテストの間に上記データ保持回路にセルフテストに係る内部状態情報を提供し、上記リスタート信号に応答して動作の再開の後にホルト状態情報を上記データ保持回路に提供する、ディジタルシグナルプロセッサである。
請求項７記載の発明は、請求項６記載のディジタルシグナルプロセッサであって、上記プロセッサが、上記データ保持回路から出力されるセルフテスト結果情報の入力を受信し、上記セルフテスト結果情報を予期されるセルフテスト結果と比較し、その比較結果を上記プロセッサの外部に対して提供する。
請求項８記載の発明は、請求項６又は７記載のディジタルシグナルプロセッサであって、上記プロセッサと外部回路との間のインターフェースとして作用するインターフェース回路を更に有する。
請求項９記載の発明は、請求項６乃至８の何れかに記載のディジタルシグナルプロセッサであって、上記動作制御部が、上記第２のスイッチング回路に接続された制御命令出力を備え、上記第２のスイッチング回路が、上記制御命令出力に応答して上記動作制御部からの上記リスタート信号を選択可能である。
請求項１０記載の発明は、ホールドテストを含むプロセッサのセルフテスト方法であって、結果データを生成するためにプロセッサがテストデータの演算処理を実行するステップと、上記演算処理が正常に実行されたか否かを判断するためにプロセッサが上記結果データと予期される結果データとを比較するステップと、プロセッサからの制御命令に応答して所定の時間が経過後にリスタート信号を生成するタイマをスタートさせるステップと、プロセッサがホルト状態に入るようにさせるホルト信号をプロセッサのホルト端子に供給するステップと、上記所定の時間が経過した後に上記リスタート信号に応答してプロセッサの動作を再開させるステップと、上記リスタート信号に応答して動作を再開させた後にホルト状態情報をデータ保持回路に提供するステップと、を有するプロセッサのセルフテスト方法である。
請求項１１記載の発明は、請求項１０に記載のプロセッサのセルフテスト方法であって、上記ホルト状態が正常であったか否かを決定するために上記ホルト状態情報と所定規格を示す仕様のセットとを比較するステップを更に有する。
請求項１２記載の発明は、請求項１１に記載のプロセッサのセルフテスト方法であって、上記比較ステップに応答して正常状態又は異常状態の外部通知を提供するステップを更に有する。
【００２３】
本発明のディジタルシグナルプロセッサによれば、セルフテストの一つであるホールド（動作停止）テストにおいて、コア（プロセッサ部）が自分自身に動作停止信号を出力することによりコアの動作が停止しても、その後動作制御回路が動作制御信号を動作停止端子に入力させることでコアの動作を再開させることができる。このため、停止後コアを再起動することができなかったことでコアの動作停止状態を認識できなかった従来と異なり、コアの停止状態の良否を判定するホールドテストを実施することが可能になる。
【００２４】
なお、本発明では、コアが動作停止端子に動作停止信号を入力することによりコアの動作が停止した後に、動作停止端子に動作制御信号を出力するまでの時間をデータ列などに基づいて調整することも可能である。このように構成することで、コアの動作を停止させる時間を調整することができるので、様々な停止時間についてのコアのホールドテストを行うことが可能になる。
【００２５】
また、本発明では、セルフテストの結果を示すセルフテスト結果信号と、予め期待されるセルフテストのテスト結果とを比較し、その比較結果を外部に出力するので、外部からコアの良否を容易に認識できる。
【００２６】
【発明の実施の形態】
以下、本実施形態のＤＳＰについて説明する。図１において、符号１は本実施形態のＤＳＰである。このＤＳＰ１は、外部入力端子１１〜１３と、ＤＳＰ部２と、周辺回路３と、外部出力端子３１〜３３を有している。ここで、図１には外部入力端子１１〜１３と外部出力端子３１〜３３についてのみ図示しているが、実際にはこれより多数の外部入力端子や外部出力端子が設けられているものとする。
【００２７】
ＤＳＰ部２は、ＤＳＰコア４と、マルチプレクサ２０とを有している。このマルチプレクサ２０は、切換スイッチ２１〜２３を有している。
外部入力端子１１〜１３は周辺回路３に接続されており、周辺回路３とマルチプレクサ２０とは、データ線群５０で接続されている。マルチプレクサ２０の切換スイッチ２１、２２、２３は、ＤＳＰコア４の入力端子IN1,IN2、ホルト端子ＨＡＬＴにそれぞれ接続されている。ＤＳＰコア４の出力端子Ｔ₁、Ｔ₂、Ｔ_Hはデータ線群６０で周辺回路３と接続され、周辺回路３と外部出力端子３１〜３３とが接続されている。
【００２８】
上記したようなＤＳＰ１では、通常動作時には、外部入力端子１１，１２、外部出力端子３１、３２と、図示しないディジタルモータ等の外部装置の出力端子、入力端子とがそれぞれ接続され、外部装置の出力端子から外部入力端子１１，１２へと所定の信号が出力されて周辺回路３に入力される。この信号は、周辺回路３でＤＳＰ部２が処理できる形態に変換された後に、データ線群５０のデータ線Ｌ₂₁、Ｌ₂₂を介して、切換スイッチ２１，２２に出力される。通常動作時には切換スイッチ２１、２２は、各入力端子IN1、IN2とデータ線Ｌ₂₁、Ｌ₂₂とをそれぞれ接続するように動作するので、各データ線Ｌ₂₁、Ｌ₂₂の信号は、入力端子IN1、IN2にそれぞれ入力される。
【００２９】
そして、入力端子IN1、IN2に入力された信号に対してＤＳＰコア４で所定の演算処理がなされた後に、出力端子Ｔ₁、Ｔ₂からデータ線群６０のデータ線Ｌ₃₁、Ｌ₃₂に出力され、周辺回路３に入力される。周辺回路３に入力された信号は、周辺回路３で外部装置の駆動に必要な形態に変換され、外部出力端子３１、３２から不図示の外部装置の入力端子へと出力される。その結果として、ＤＳＰ１全体で外部装置の制御がなされる。
【００３０】
上記したようなＤＳＰ１のＤＳＰ部２単体のセルフテストを行うために、本実施形態のＤＳＰ１には、上述した構成に加えて、データ転送回路５と、メモリ６と、データ保持回路７とを有している。
【００３１】
データ転送回路５は、入力側がＤＳＰコア４と接続されており、出力側はデータ線群４０を介してマルチプレクサ２０と接続されている。また、メモリ６はＤＳＰコア４とデータの入出力が可能なように接続されている。さらに、データ保持回路７は、入力側がデータ線群６０と接続されるとともに、出力側がＤＳＰコア４の入力端子TDI に接続されている。
【００３２】
このような構成を有するＤＳＰ１でセルフテストを実施するには、テストセットアップ時に、外部から入力されるデータにより、ＤＳＰコア４を介して、テストプログラムやテストデータ生成に必要な設定情報などがメモリ６に書き込まれる。その後、セルフテストの実行が開始されたら、メモリ６からテストプログラムや、各種の設定情報等がＤＳＰコア４に読み出される。
【００３３】
次いで、テストプログラム等に基づき、ＤＳＰコア４で、通常動作時にＤＳＰコア４に入力されるデータと同規格のテストデータと、制御命令が生成され、データ転送回路５へと出力される。
【００３４】
そして、データ転送回路５から、テストデータと、マルチプレクサ２０の制御命令とがデータ線群４０内の各データ線Ｌ₁₁、Ｌ₁₂からマルチプレクサ２０の切換スイッチ２１、２２にそれぞれ出力される。
【００３５】
切換スイッチ２１、２２は通常動作時には、各データ線Ｌ₂₁、Ｌ₂₂を入力端子IN1,IN2にそれぞれ接続するように動作するが、セルフテストの際には、データ転送回路５から出力された制御命令に従って、各データ線Ｌ₁₁、Ｌ₁₂を入力端子IN1、IN2にそれぞれ接続するように動作する。これにより、各データ線Ｌ₁₁、Ｌ₁₂のテストデータは、入力端子IN1、IN2からそれぞれＤＳＰコア４に入力される。
【００３６】
入力端子IN1、IN2から入力されたテストデータはＤＳＰコア４で所定の演算処理がなされ、この演算処理結果は出力端子Ｔ₁、Ｔ₂からデータ線群６０のデータ線Ｌ₃₁、Ｌ₃₂へと出力される。データ線Ｌ₃₁、Ｌ₃₂にはデータ保持回路７が接続されているので、データ線Ｌ₃₁、Ｌ₃₂に出力された演算処理結果はデータ保持回路７で一時保持されて出力される。従って、データ線Ｌ₃₁、Ｌ₃₂に出力された演算処理結果は、データ保持回路７で一時保持された後に、ＤＳＰコア４の出力結果を取り込む入力端子TDIに出力され、ＤＳＰコア４に入力される。
【００３７】
入力端子TDIに入力された実行された演算処理結果は、ＤＳＰコア４内に予め保持されている正しい演算処理結果と比較され、実際の演算処理が正しかったかどうかが判定される。その後、上述した一連の演算処理、判定処理が当初予定された回数だけ繰り返される。この間に、全ての判定処理について、実行された演算処理結果が正しい演算処理結果と等しかった場合には、そのＤＳＰ部２は良品であるとＤＳＰコア４自身で判定される。そして、かかる判定結果がデータ線Ｌ_rから不図示の外部回路へと出力されることでセルフテストが終了する。こうしてセルフテストにより、ＤＳＰ部２単体の動作をテストすることが可能になる。
【００３８】
そして、上記したような本実施形態のＤＳＰ１で、セルフテストにおいてＤＳＰコア４の動作を停止させるステップを有するホールドテストを行うため、本実施形態のＤＳＰ１には、ＤＳＰコア４にＤＳＰコア４自身の停止と再起動とを制御するホルト端子HALTが設けられている。そして、このホルト端子HALTに外部入力端子１３から周辺回路３を介して、停止信号が入力されるとＤＳＰコア４の動作が停止し、その状態においてホルト端子ＨＡＬＴに動作信号が入力されるとＤＳＰコア４が動作可能になるように構成されている。さらに、マルチプレクサ２０には、ホルト端子HALTに接続される切換スイッチ２３が設けられている。
【００３９】
また、ＤＳＰ１には、入力スケジューラ８が設けられており、この入力スケジューラ８の出力側と切換スイッチ２３とは、データ線Ｌ₄₁を介して接続されている。
【００４０】
図２に示す、ホルト端子HALTに入力される信号のタイミングチャートを参照しながら、上記したＤＳＰ１で行うホールドテストについて説明する。
まず、テストセットアップのときにテストプログラムや各種の設定情報に加えて、動作停止後再開時のＤＳＰコア４の内部状態に関する所定の規格を、ＤＳＰコア４からメモリ６に予め書き込んでおく。
【００４１】
次いで、テスト開始時刻（図２の時刻ｔ₁）に、メモリ６からテストプログラム等の設定情報が、ＤＳＰコア４に読み出され、ＤＳＰコア４でテストデータが生成され、データ転送回路５にテストデータ、制御命令、動作信号が出力される。ＤＳＰコア４から出力されるテストデータはデータ転送回路５からデータ線群４０のデータ線Ｌ₁₁、Ｌ₁₂へと出力され、動作信号がデータ線Ｌ₁₃へと出力される。
【００４２】
切換スイッチ２１〜２３は、通常動作時には各データ線Ｌ₂₁〜Ｌ₂₃を、入力端子IN1、IN2とホルト端子HALTに、それぞれ接続するように動作するが、テスト開始時刻ｔ₁には、データ転送回路５から出力された制御命令に基づいて、各データ線Ｌ₁₁〜Ｌ₁₃を、入力端子IN1、IN2とホルト端子HALTに、それぞれ接続するように動作する。従って、テスト開始時刻ｔ₁以降は、各データ線Ｌ₁₁、Ｌ₁₂に出力されたテストデータはそれぞれ入力端子IN1、IN2からＤＳＰコア４へ入力される。又、データ線Ｌ₁₃に出力された動作信号は、ホルト端子HALTに入力される。
【００４３】
次に、ＤＳＰコア４は、入力端子IN1、IN2から入力されたテストデータに対して所定の演算処理を行なって、出力端子Ｔ₁、Ｔ₂から出力する。
このような演算処理が数回行われた後、所定の時刻(時刻ｔ₂)でＤＳＰコア４の動作が停止させられるものとすると、その時刻ｔ₂でＤＳＰコア４から、データ転送回路５を介してデータ線Ｌ₁₃に、停止信号が出力される。この停止信号は切換スイッチ２３へと出力される。切換スイッチ２３は、時刻ｔ₂ではデータ線Ｌ₁₃とホルト端子HALTとの接続状態を維持しているので、停止信号はホルト端子HALTに入力され、ＤＳＰコア４は、その動作を停止する。
【００４４】
その時刻ｔ₂では、ＤＳＰコア４の出力端子HAから入力スケジューラ８へ、動作信号の出力準備を開始させる旨の制御命令が出力される。この制御命令が出力されると、入力スケジューラ８は、自身に接続されている不図示の水晶発振器から出力されるクロックのカウントを開始する。
【００４５】
そして、クロックのカウントを開始してから、所定のクロック数がカウントされたら、その時刻（図２の時刻ｔ₃）で、入力スケジューラ８は、動作信号と、切換スイッチ２３の制御命令とをデータ線Ｌ₄₁を介して切換スイッチ２３に出力する。この所定のクロック数は、入力スケジューラ８に接続された不図示の専用レジスタに保持されているデータ列によって定まる。本実施形態では、時刻ｔ₂から数えて１５個目のクロックがカウントされたときに動作信号と制御命令とを出力するものとする。
【００４６】
入力スケジューラ８から制御命令が出力されると、切換スイッチ２３は、この制御命令に従って、データ線Ｌ₄₁をホルト端子HALTと接続するように動作する。これにより、データ線Ｌ₄₁に出力された動作信号はホルト端子HALTに入力され、ＤＳＰコア４は動作を再開する。
【００４７】
動作再開後、ＤＳＰコア４では、動作再開時のＤＳＰコア４の内部状態を示すデータが生成されて、各出力端子Ｔ₁、Ｔ₂からデータ線群６０のデータ線Ｌ₃₁、Ｌ₃₂へと出力される。このデータ(以下出力結果データと称する)は、データ保持回路７に一旦保持された後に、入力端子TDIからＤＳＰコア４に入力される。
【００４８】
そしてＤＳＰコア４は、メモリ６から動作停止後再開時のＤＳＰコア４の内部規格を読み出し、出力結果データと比較して、ＤＳＰコア４の動作停止中の内部状態が、所定規格に適合しているか否かを判断して、停止状態が正常であったか否かを判断する。その後、ＤＳＰコア４はこの判断結果をデータ線Ｌ_rから不図示の外部回路へと出力することでテストが終了する。
【００４９】
以上説明したように、本実施形態のＤＳＰ１では、ＤＳＰコア４の動作停止中にも動作し続け、ＤＳＰコア４が動作を停止する時刻ｔ₂から一定時間が経過した時刻ｔ₃に、動作信号をホルト端子HALTに出力する入力スケジューラ８がＤＳＰ部２内に設けられているので、セルフテスト中に一旦停止したＤＳＰコア４の動作を再開させることができる。
【００５０】
従って、動作再開後に、ＤＳＰコア４自身が動作再開後の内部状態を認識することができ、かかる内部状態が正常であるか否かを判断することができるので、従来のＤＳＰでは実施できなかったホールドテストを実施することが可能になる。
【００５１】
なお、本実施形態では、不図示の水晶発振器を用いて、水晶発振器が生成するクロックを入力スケジューラ８がカウントし、そのカウント数に基づいて動作信号を出力するタイミングを決定しているが、本発明はこれに限られるものではなく、何らかの手段で、ＤＳＰコア４の動作が停止してから所定の時間が経過したた後に、動作信号を出力できるように構成されていればよい。
【００５２】
また、本実施形態では、ＤＳＰコア４の動作が停止する時刻ｔ₂から時刻ｔ₃までの時間(以下で動作停止時間Ｗ_Lと称する）を、水晶発振器から出力されるクロック１５個分の時間としているが、本発明はこれに限らず、動作停止時間Ｗ_Lは、専用レジスタに保持されるデータ列を変化させることで調整が可能であって、テストの内容に応じていかようにも設定することができる。従って、ＤＳＰコア４の停止時間を様々に変化させながらホールドテストを実行することが可能になる。
【００５３】
さらに、本実施形態では、マルチプレクサ２０を設けており、ＤＳＰ部２の外部からの信号を伝送するデータ線群５０と、ＤＳＰコア４からの信号を伝送するデータ線群４０とのいずれか一方を入力端子IN1、IN2、ホルト端子HALTに接続させているが、本発明はこれに限らず、入力端子IN1、IN2とホルト端子HALTとに、ＤＳＰ部２の外部又はＤＳＰコア４のいずれからも信号を入力することができるように構成されていればよい。
【００５４】
また、ＤＳＰコア４とデータ転送回路５，メモリ６、データ保持回路７及び入力スケジューラ８との間のデータの入出力は、直列的なものであってもよいし、並列的なものであってもよい。
【００５５】
【発明の効果】
本発明のディジタルシグナルプロセッサでは、コアの動作が停止するステップを有するセルフテストを実施することができる。
【００５６】
また、セルフテスト中にコアの動作が停止している時間を任意に設定することができるので、様々なテスト条件に対応したホールドテストをすることが可能になる。
【図面の簡単な説明】
【図１】：本発明の実施形態のディジタルシグナルプロセッサの構成図
【図２】：本実施形態のホルト端子に入力される信号の状態を説明する図
【図３】：従来のディジタルシグナルプロセッサの構成図
【符号の説明】
１…ＤＳＰ（ディジタルシグナルプロセッサ）２…ＤＳＰ部３…周辺回路４…ＤＳＰコア(コア) ５…データ転送回路６…メモリ７…データ保持回路８…入力スケジューラ(動作制御回路) ２３…切換スイッチ(切換回路) IN1,IN2…入力端子(データ入力端子) Ｔ₁、Ｔ₂…出力端子(データ出力端子) HALT…ホルト端子(制御入力端子)

Claims

ディジタル信号を処理するためのプロセッサ部と、
上記プロセッサ部のセルフテストのためのデータを保持するメモリ部と、
上記プロセッサ部が出力する当該プロセッサ部用のセルフテスト制御データを入力して当該セルフテスト制御データを上記プロセッサ部に供給するデータ転送回路部と、
上記プロセッサ部から出力される制御信号を入力して所定の時間が経過すると上記プロセッサ部に対して動作制御信号を供給する動作制御回路部と、
外部入力端子と上記データ転送回路部と上記プロセッサ部のデータ入力端子との間に設けられており、上記外部入力端子又は上記データ転送回路部から供給されるデータの何れか一方を選択して上記データ入力端子に出力する第１の切換回路部と、
外部入力端子と上記データ転送回路部と上記動作制御回路部と上記プロセッサ部の動作停止端子との間に設けられており、上記外部入力端子、上記データ転送回路部又は上記動作制御回路部から供給される信号のうちの１つを選択して上記動作停止端子に出力する第２の切換回路部と、
を有し、セルフテスト時において上記プロセッサ部が当該プロセッサ部の動作停止を指示する信号を上記データ転送回路部及び上記第２の切換回路部を介して上記動作停止端子に入力すると、上記動作制御回路部は上記プロセッサ部から出力される上記制御信号に応答して所定時間経過後に上記動作制御信号を上記第２の切換回路部を介して上記動作停止端子に出力して上記プロセッサ部を動作状態に復帰させるディジタルシグナルプロセッサ。
上記プロセッサ部から出力される上記セルフテスト制御データに基づくセルフテスト結果情報を保持するデータ保持回路部を有する請求項１に記載のディジタルシグナルプロセッサ。
上記プロセッサ部は、セルフテストにおける動作停止状態の内部状態情報を上記動作制御回路部から出力される上記動作制御信号に応じた動作復帰後に上記データ保持回路部に出力する請求項２に記載のディジタルシグナルプロセッサ。
上記プロセッサ部は、上記データ保持回路部から出力されるセルフテスト結果情報を入力し、当該セルフテスト結果情報と予め期待されるテスト結果とを比較して当該比較結果を外部に出力する請求項２又３に記載のディジタルシグナルプロセッサ。
上記プロセッサ部と外部とのインターフェースとなる周辺回路部を有する請求項１、２、３又は４に記載のディジタルシグナルプロセッサ。
ディジタル信号を処理するプロセッサと、
上記プロセッサをセルフテストするためのデータを保持するメモリと、
上記プロセッサによって出力されるセルフテスト制御データを受信するように接続されたデータ転送回路と、
上記プロセッサから出力されるセルフテストに係る情報を受信するように接続されたデータ保持回路と、
上記プロセッサから制御信号を受信するように接続され、所定の時間が経過した後にリスタート信号を供給するための出力を有する動作制御部と、
第１の外部入力端子と上記データ転送回路とに接続された入力と、上記プロセッサのデータ入力端子に接続された出力とを備え、上記第１の外部入力端子からのデータ又は上記データ転送回路からのセルフテスト制御データの一方を選択するための第１のスイッチング回路と、
第２の外部入力端子、上記データ転送回路及び上記動作制御部からの信号を受信するように接続された入力と、上記プロセッサのホルト端子に接続された出力とを備える第２のスイッチング回路と、
を有し、
上記プロセッサは、セルフテストの間、上記第２のスイッチング回路によって選択された、上記プロセッサによって出力された上記セルフテスト制御データに応答する上記データ転送回路からのホルト信号に応答して停止動作可能であり、また、上記第２のスイッチング回路によって選択された、上記動作制御部からの上記リスタート信号に応答して、上記所定の時間経過後に動作を再開動作可能であり、
また、上記プロセッサは、セルフテストの間に上記データ保持回路にセルフテストに係る内部状態情報を提供し、上記リスタート信号に応答して動作の再開の後にホルト状態情報を上記データ保持回路に提供する、
ディジタルシグナルプロセッサ。
上記プロセッサが、上記データ保持回路から出力されるセルフテスト結果情報の入力を受信し、上記セルフテスト結果情報を予期されるセルフテスト結果と比較し、その比較結果を上記プロセッサの外部に対して提供する請求項６記載のディジタルシグナルプロセッサ。
上記プロセッサと外部回路との間のインターフェースとして作用するインターフェース回路を更に有する請求項６又は７記載のディジタルシグナルプロセッサ。
上記動作制御部が、上記第２のスイッチング回路に接続された制御命令出力を備え、
上記第２のスイッチング回路が、上記制御命令出力に応答して上記動作制御部からの上記リスタート信号を選択可能である請求項６乃至８の何れかに記載のディジタルシグナルプロセッサ。
ホールドテストを含むプロセッサのセルフテスト方法であって、結果データを生成するためにプロセッサがテストデータの演算処理を実行するステップと、
上記演算処理が正常に実行されたか否かを判断するためにプロセッサが上記結果データと予期される結果データとを比較するステップと、
プロセッサからの制御命令に応答して所定の時間が経過後にリスタート信号を生成するタイマをスタートさせるステップと、
プロセッサがホルト状態に入るようにさせるホルト信号をプロセッサのホルト端子に供給するステップと、
上記所定の時間が経過した後に上記リスタート信号に応答してプロセッサの動作を再開させるステップと、
上記リスタート信号に応答して動作を再開させた後にホルト状態情報をデータ保持回路に提供するステップと、
を有するプロセッサのセルフテスト方法。
上記ホルト状態が正常であったか否かを決定するために上記ホルト状態情報と所定規格を示す仕様のセットとを比較するステップを更に有する請求項１０に記載のプロセッサのセルフテスト方法。
上記比較ステップに応答して正常状態又は異常状態の外部通知を提供するステップを更に有する請求項１１に記載のプロセッサのセルフテスト方法。