JPS59114652A - ウォッチドッグ・タイマ回路 - Google Patents
ウォッチドッグ・タイマ回路Info
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- JPS59114652A JPS59114652A JP57222846A JP22284682A JPS59114652A JP S59114652 A JPS59114652 A JP S59114652A JP 57222846 A JP57222846 A JP 57222846A JP 22284682 A JP22284682 A JP 22284682A JP S59114652 A JPS59114652 A JP S59114652A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、マイクロコンビーータのいわゆるウォッチ
ドッグ・タイマ回路に関する。
ドッグ・タイマ回路に関する。
（背景技術）
従来のウォッチドッグ・タイマ回路としては、例えば第
１図に示すようなものがある。これは特開昭５５−５７
９５６に開示されているもので、マイクロコンピータの
出力端子からプログラムに従って所定範囲の周期の連続
パルスを出力し、この連続パルスの有無によりプログラ
ムが正常に実行されているかどうかを検出し、ノイズ等
による誤動作でプログラムの実行が異常になった場合に
マイクロコンビーータをリセットして初期状態に戻すこ
とによってプログラムの実行を最初からやり直し、正常
動作に復帰させるものである。なお、第１図において、
１はマイクロコンピュータ、２は中央処理装置（ＣＰＴ
、Ｉ）、３はメモリ、４は入出力インターフェイス（Ｉ
ｌｏ）、 ５はデータバス、６はアドレスバス、７はコ
ントロールバス、８は被制御機器、９は監視回路、ｌＯ
は警報回路、１１はりセント回路である。同様なものは
、特開昭５７−４８１４３ 。
１図に示すようなものがある。これは特開昭５５−５７
９５６に開示されているもので、マイクロコンピータの
出力端子からプログラムに従って所定範囲の周期の連続
パルスを出力し、この連続パルスの有無によりプログラ
ムが正常に実行されているかどうかを検出し、ノイズ等
による誤動作でプログラムの実行が異常になった場合に
マイクロコンビーータをリセットして初期状態に戻すこ
とによってプログラムの実行を最初からやり直し、正常
動作に復帰させるものである。なお、第１図において、
１はマイクロコンピュータ、２は中央処理装置（ＣＰＴ
、Ｉ）、３はメモリ、４は入出力インターフェイス（Ｉ
ｌｏ）、 ５はデータバス、６はアドレスバス、７はコ
ントロールバス、８は被制御機器、９は監視回路、ｌＯ
は警報回路、１１はりセント回路である。同様なものは
、特開昭５７−４８１４３ 。
５０００４ 、５５４３２などにも示されている。
しかしながら、このような従来のウォッチドッグ・タイ
マ回路にあっては、連続パルスを出カスる回路が、出力
回路のレジスフの所定の１ビツト（出力端子に対応する
ビット）に１及びＯを交互に書込むことによって、出力
端子を交互に１及び０に変化させる構成、即ち１ピント
のみのデータで出力が変化する構成となっていたため、
ノイズ等による誤動作のモードによっては異常を検出で
きない確率が高い。マイクロコンビーータはプログラム
カウンタの値に応じたアドレスから、メモリに記憶され
た命令を読込み、その命令の内容を解読してやはりメモ
リに記憶されているデータを演算処理する。即ち、メモ
リ（一般的にはいわゆるＲ、ＯＭ）には命令とデータが
記憶されている。正しく組、まれだプログラムで正常に
動作している場合には、引続いて命令を読込み次の演算
処理を行なうか、ノイズ等によってプログラムカウンタ
が誤動作した場合、マイクロコンビーータは命令ではな
くデータを読込んでそのデータをあたかも命令であるか
のどと（解読して演算処理を実行してし寸うことがある
。
マ回路にあっては、連続パルスを出カスる回路が、出力
回路のレジスフの所定の１ビツト（出力端子に対応する
ビット）に１及びＯを交互に書込むことによって、出力
端子を交互に１及び０に変化させる構成、即ち１ピント
のみのデータで出力が変化する構成となっていたため、
ノイズ等による誤動作のモードによっては異常を検出で
きない確率が高い。マイクロコンビーータはプログラム
カウンタの値に応じたアドレスから、メモリに記憶され
た命令を読込み、その命令の内容を解読してやはりメモ
リに記憶されているデータを演算処理する。即ち、メモ
リ（一般的にはいわゆるＲ、ＯＭ）には命令とデータが
記憶されている。正しく組、まれだプログラムで正常に
動作している場合には、引続いて命令を読込み次の演算
処理を行なうか、ノイズ等によってプログラムカウンタ
が誤動作した場合、マイクロコンビーータは命令ではな
くデータを読込んでそのデータをあたかも命令であるか
のどと（解読して演算処理を実行してし寸うことがある
。
その場合、そのデータによって実行される命令内容が、
前述の出力端子からの出力を変化させる内容であった場
合、ウォッチドッグ・タイマ回路ハフ” ｌ：Ｉ ！ラ
ムの実行状態の異常を検知できないことになってしまう
。
前述の出力端子からの出力を変化させる内容であった場
合、ウォッチドッグ・タイマ回路ハフ” ｌ：Ｉ ！ラ
ムの実行状態の異常を検知できないことになってしまう
。
メモリに記憶されている命令もデータも共に同じビット
数の１，０の組合せの数値であり、データの値はいろい
ろな値をとり得るので、上述したような動作をする可能
性があるわけである。
数の１，０の組合せの数値であり、データの値はいろい
ろな値をとり得るので、上述したような動作をする可能
性があるわけである。
（発明の目的）
この発明は、このような従来の問題点に着目してなされ
たもので、出力端子の出力信号を変化させるのに、１ビ
ツトだげのデータで変化させず、複数のビットのデータ
の組合せによって変化させるようにすることにより、プ
ログラムの異常実行状態を検知できない可能性（確率ン
を著しく小さくすることを目的としている。
たもので、出力端子の出力信号を変化させるのに、１ビ
ツトだげのデータで変化させず、複数のビットのデータ
の組合せによって変化させるようにすることにより、プ
ログラムの異常実行状態を検知できない可能性（確率ン
を著しく小さくすることを目的としている。
（発明の構成及び作用）
以下、この発明を図面に基づいて説明する。
第２図は、この発明の一実施例を示す図である。
まず構成を説明ｊると、ＣＰＵ２０ 、 ＲＯＭ３０
、 ＲＡＭ４０ 。
、 ＲＡＭ４０ 。
Ｉ ／ ０５０などがバス９０で接続されている。参照
番号ＩＱＯはこの発明によるウォッチドッグ・タイマ回
路で、レジスタ６０、比較回路７０、カウンタ８０で構
成され、図に示すように接続されている。図中、参照番
号８１のごとき矢印は１本の信号ラインを示し、参照番
号９０のごとき矢印は複数の信号ライン（いわゆるバス
ラを示ｊ。
番号ＩＱＯはこの発明によるウォッチドッグ・タイマ回
路で、レジスタ６０、比較回路７０、カウンタ８０で構
成され、図に示すように接続されている。図中、参照番
号８１のごとき矢印は１本の信号ラインを示し、参照番
号９０のごとき矢印は複数の信号ライン（いわゆるバス
ラを示ｊ。
次に作用を説明する。
マイクロコンピュータの動作は周知であるが簡単に説明
すると、ＣＰ Ｕ ２０はＲＯＭ３０に記憶されている
命令に従って、ｌ１０５０から入力信号５１，５２．・
・・に応じたデータを読込み、演算処理して出力信号５
６ 、５７ 、・・・をｌ１０５０を通して出力する。
すると、ＣＰ Ｕ ２０はＲＯＭ３０に記憶されている
命令に従って、ｌ１０５０から入力信号５１，５２．・
・・に応じたデータを読込み、演算処理して出力信号５
６ 、５７ 、・・・をｌ１０５０を通して出力する。
途中、一時的に記憶するデータはＲＡＭ４０に保持され
る。プログラムが正常に実行されている状態では、所定
の周期時間Ｔ毎に所定のアドレス（番地）を割り当てら
れているレジスタ６０に、複数ビット数の所定データを
書込む。レジスタ６０はアドレス・デコーダ、フリップ
・フロップ、タイミング制御回路などを含む周知の構成
である。レジスタ６０に薔込むデータの値は、比較回路
７０に予め設定しである比較データ（今、仮に８ビツト
で１６進表記でＡＡ［１０１０１０１０：］とするンと
同じ値と、これとは異なる別の値を交互に書込む。比較
回路７０は、例えば４ビツトのディジタル・コンパレー
タ（ＲＣＡ 社のＣＤ ４０６３等９を２つ直列に接続
し、前記８ビツトの比較データとレジスタ６００出力６
１のデータ（ＣＰＵによって書込まれて保持されている
データ）を比較し、比較量カフ１は一致していれば１、
一致していなければＯとなる。従って、比較量カフ１は
前記所定の周期時間Ｔ毎に一致、不一致を繰返し、１．
０を交互に繰返すパルス出力となり、カウンタ８０のク
リア入力端子に入力されろ。カウンタ８０はフリップ・
フロップを多段接続したもので構成され、バス９０の中
に含まれるクロックパルス９１をカウントし、クロック
パルス９１の周期ｔｃとフリップ・フロップの段数ｎで
決まる所定時間Ｔ’（Ｔ’ −１ｃ×２”）を経過する
と、キャリー出力８１が発せられる。このキャリー出力
がＣＰＵ２０にリセットをかける。
る。プログラムが正常に実行されている状態では、所定
の周期時間Ｔ毎に所定のアドレス（番地）を割り当てら
れているレジスタ６０に、複数ビット数の所定データを
書込む。レジスタ６０はアドレス・デコーダ、フリップ
・フロップ、タイミング制御回路などを含む周知の構成
である。レジスタ６０に薔込むデータの値は、比較回路
７０に予め設定しである比較データ（今、仮に８ビツト
で１６進表記でＡＡ［１０１０１０１０：］とするンと
同じ値と、これとは異なる別の値を交互に書込む。比較
回路７０は、例えば４ビツトのディジタル・コンパレー
タ（ＲＣＡ 社のＣＤ ４０６３等９を２つ直列に接続
し、前記８ビツトの比較データとレジスタ６００出力６
１のデータ（ＣＰＵによって書込まれて保持されている
データ）を比較し、比較量カフ１は一致していれば１、
一致していなければＯとなる。従って、比較量カフ１は
前記所定の周期時間Ｔ毎に一致、不一致を繰返し、１．
０を交互に繰返すパルス出力となり、カウンタ８０のク
リア入力端子に入力されろ。カウンタ８０はフリップ・
フロップを多段接続したもので構成され、バス９０の中
に含まれるクロックパルス９１をカウントし、クロック
パルス９１の周期ｔｃとフリップ・フロップの段数ｎで
決まる所定時間Ｔ’（Ｔ’ −１ｃ×２”）を経過する
と、キャリー出力８１が発せられる。このキャリー出力
がＣＰＵ２０にリセットをかける。
今、２Ｔ（Ｔ’に設定しておく。正常な場合にはτ、即
ちリセットされる時間に達する前に比較量カフ１の例え
ば立上りによってカウンタ８０はクリアされるため、キ
ャリー出力、即ちリセット信号は発せられず、ＣＰＵ２
０はそのまま動作を続けろ。プログラムの実行が異常に
なって、レジスタ６０にデータが書込まれなくなるか、
あるいはｌ：込まれても比較データと常に一致していな
い場合には、比較量カフ１は１かＯのどちらかに固定し
たままとなり、立上り信号が発生しな（なるため、最後
の立上り時からＴ′時間後にＣＰＵ２０はリセットされ
、リセット解除後に初期状態からプログラムを再実行す
るため、単発のノイズによる誤動作からは正常に復帰で
きろ。回路故障などによって異常状態が絖く場合は、正
常に戻るまでの間リセットを繰り返し行なうことになり
、異常出力の発生を防ぐことができろ。なお、図示して
いないかｌ１０５０等をＣＰＵ２０と共にリセットする
必要がある場合には、リセット信号を入力すればよい。
ちリセットされる時間に達する前に比較量カフ１の例え
ば立上りによってカウンタ８０はクリアされるため、キ
ャリー出力、即ちリセット信号は発せられず、ＣＰＵ２
０はそのまま動作を続けろ。プログラムの実行が異常に
なって、レジスタ６０にデータが書込まれなくなるか、
あるいはｌ：込まれても比較データと常に一致していな
い場合には、比較量カフ１は１かＯのどちらかに固定し
たままとなり、立上り信号が発生しな（なるため、最後
の立上り時からＴ′時間後にＣＰＵ２０はリセットされ
、リセット解除後に初期状態からプログラムを再実行す
るため、単発のノイズによる誤動作からは正常に復帰で
きろ。回路故障などによって異常状態が絖く場合は、正
常に戻るまでの間リセットを繰り返し行なうことになり
、異常出力の発生を防ぐことができろ。なお、図示して
いないかｌ１０５０等をＣＰＵ２０と共にリセットする
必要がある場合には、リセット信号を入力すればよい。
さて、この実施例では比較データが８ビツトであるため
、従来のものに比較して、異常時に比較データに等しい
データをレジスタ６０に書込んでしまう確率は、ビット
数の差（この実施例の場合は８ビツト、前述した従来例
では１ビツトだけ、従って７ビツトの差となる）Ｎに応
じて１／２ となり１／１２８になる。レジスタのビッ
ト数を１６ビツトにすると１／２ ＝１／３２７６８と
なり、誤って異常を検出できない可能性は格段に少なく
なり、高い信頼度のウォッチドッグ・タイマ回路が実現
できる。
、従来のものに比較して、異常時に比較データに等しい
データをレジスタ６０に書込んでしまう確率は、ビット
数の差（この実施例の場合は８ビツト、前述した従来例
では１ビツトだけ、従って７ビツトの差となる）Ｎに応
じて１／２ となり１／１２８になる。レジスタのビッ
ト数を１６ビツトにすると１／２ ＝１／３２７６８と
なり、誤って異常を検出できない可能性は格段に少なく
なり、高い信頼度のウォッチドッグ・タイマ回路が実現
できる。
第３図に、比較回路７０の他の実施例を示す。なお、第
２図と同じものには同一の参照番号を付しである。比較
回路７０は、比較回路１（参照番号７２）と比較回路２
（参照番号７３）及びＲ／Ｓ形フリフリップロップ７４
とで構成され、両比較回路はそれぞれ異なる比較データ
（ここでは、例えば各８ビツトのＡＡ（１０ｉ０ｉ０１
０ ：）と５５［０１０１０１０１））を有する。
２図と同じものには同一の参照番号を付しである。比較
回路７０は、比較回路１（参照番号７２）と比較回路２
（参照番号７３）及びＲ／Ｓ形フリフリップロップ７４
とで構成され、両比較回路はそれぞれ異なる比較データ
（ここでは、例えば各８ビツトのＡＡ（１０ｉ０ｉ０１
０ ：）と５５［０１０１０１０１））を有する。
ＣＰ Ｕ ２０はバス９０を介してレジスタ６０に周期
Ｔ毎に比較データに等しい値ＡＡと５５を交互に書込む
。これによって、比較回路１，２の出カフ５．７６は交
互に、７５が１の時は７６は０．７５かＯの時は７６は
１となり、フリップ・フロップ７４のそれぞれセット、
リセソト入力に２Ｔ毎にパルスを入力し、比較量カフ１
は２Ｔ周期のパルス信号となり、第２図の例と同様な信
号となりカウンタ８０をクリアする。もしプログラムの
実行が異常になって、どちらかあるいは両方の比較回路
に比較データに一致するデータが書込まれなくなると、
フリップ・フロップ７４はセントあるいはリセットされ
たままとなり、比較量カフ１が変化しな（なるため、第
２図の例と同様にリセット信号が発せられる。この例の
場合、２つの比較データにそれぞれ一致しないといけな
いため、さらに異常検知の信頼度は上がる。
Ｔ毎に比較データに等しい値ＡＡと５５を交互に書込む
。これによって、比較回路１，２の出カフ５．７６は交
互に、７５が１の時は７６は０．７５かＯの時は７６は
１となり、フリップ・フロップ７４のそれぞれセット、
リセソト入力に２Ｔ毎にパルスを入力し、比較量カフ１
は２Ｔ周期のパルス信号となり、第２図の例と同様な信
号となりカウンタ８０をクリアする。もしプログラムの
実行が異常になって、どちらかあるいは両方の比較回路
に比較データに一致するデータが書込まれなくなると、
フリップ・フロップ７４はセントあるいはリセットされ
たままとなり、比較量カフ１が変化しな（なるため、第
２図の例と同様にリセット信号が発せられる。この例の
場合、２つの比較データにそれぞれ一致しないといけな
いため、さらに異常検知の信頼度は上がる。
尚、比較データの値としては、ＲＯＭ３０に記憶されて
いる命令やテークの値と一致しないものが望ましい。仮
に全（一致する値が記憶されていなげれば、確実に異常
検出ができる。プログラムを作成した上でなるべく使用
していない値を選べば、信頼上は一層向上する。データ
はプログラムを作成者が、制御の要求に応じて必要な値
を決める訳であるから、予め比較データを決めておく（
例えばＩＣ製造時に決めてしまう）場合には、それと同
じ値を常に避けることは困難であるが、命令に使ってい
ない値を選択すれば、少なくとも命令の値とは一致して
いないので有利である。また、２組の比較データは各ビ
ットが互いに逆の関係、即ち補数の関係（前述の例のよ
うに例えばＡＡと５５）にしてお（と、全てのビットが
逆であるため、誤動作等で偶然用て（る可能性が最も低
くさらに有利である。尚、比較回路毎に別々のアドレス
のレジスタを２つ設けて２つのデータを別々に１込むよ
うにして、さらに信頼度を上げることもできる。
いる命令やテークの値と一致しないものが望ましい。仮
に全（一致する値が記憶されていなげれば、確実に異常
検出ができる。プログラムを作成した上でなるべく使用
していない値を選べば、信頼上は一層向上する。データ
はプログラムを作成者が、制御の要求に応じて必要な値
を決める訳であるから、予め比較データを決めておく（
例えばＩＣ製造時に決めてしまう）場合には、それと同
じ値を常に避けることは困難であるが、命令に使ってい
ない値を選択すれば、少なくとも命令の値とは一致して
いないので有利である。また、２組の比較データは各ビ
ットが互いに逆の関係、即ち補数の関係（前述の例のよ
うに例えばＡＡと５５）にしてお（と、全てのビットが
逆であるため、誤動作等で偶然用て（る可能性が最も低
くさらに有利である。尚、比較回路毎に別々のアドレス
のレジスタを２つ設けて２つのデータを別々に１込むよ
うにして、さらに信頼度を上げることもできる。
第４図に、カウンタ８０の他の実施例を示す。
カウンタ１（参照番号８２）、カウンタ２（同８３）、
カウンタ３（同８４）は、それぞれフリップ・フロッグ
の段数の異なるカウンタで、ＣＬＫはクロック入力、Ｃ
ＬＲ，はクリア入力、ＣＡＲはキャリー出力である。カ
ウンタ１は第２図のカウンタと同じで、１７時間の間に
クリア信号７】が入力されないと、ＯＲ回路８７を介し
てリセット信号８１を発する。
カウンタ３（同８４）は、それぞれフリップ・フロッグ
の段数の異なるカウンタで、ＣＬＫはクロック入力、Ｃ
ＬＲ，はクリア入力、ＣＡＲはキャリー出力である。カ
ウンタ１は第２図のカウンタと同じで、１７時間の間に
クリア信号７】が入力されないと、ＯＲ回路８７を介し
てリセット信号８１を発する。
カウンタ３は、クロック９１をカウントしＴ“時間後に
カウンタ２にクリア信号８５を発する。カウンタ２はｍ
段のフリップ・フロップで構成され、クリア信号７１を
クロック入力としてカウントする。
カウンタ２にクリア信号８５を発する。カウンタ２はｍ
段のフリップ・フロップで構成され、クリア信号７１を
クロック入力としてカウントする。
クリア信号７１０周期は２Ｔであるので、’ｌ’）’＝
２ ’ｌ：’ｘ ２ｍ時間後にキャリー出力８７を発
する。今、Ｔ”＜Ｔ″にしてお（と、正常状態ではカウ
ンタ２のキャリー出力８７は、Ｔ’より前にカウンタ３
によってクリアされるため発生しない力１、プログラム
の実行状態等が異常になってＴの値が小さくなり、Ｔ″
′〈Ｔ“となろとキャリー出力８７がＯＲ，回路８８を
介して１ノセント信号８１を発する。即ち、何らかの異
常によってＴの値が太きくなりすぎても、小さくなりす
ぎても、異常と判断してＣＰＵ２０をリセットすること
ができ、プログラム等の異常をさらに高（・信頼度で検
知できる。当然ながら、この回路は第２図、第３図のど
ちらの比較回路とも組合せて用℃・て、より高信頼とす
ることができるだけでな（、従来のように、１ビツトの
データのみで出力を発生し、その周期をチェックする場
合にも検知の信頼度を上げることに効果がある。
２ ’ｌ：’ｘ ２ｍ時間後にキャリー出力８７を発
する。今、Ｔ”＜Ｔ″にしてお（と、正常状態ではカウ
ンタ２のキャリー出力８７は、Ｔ’より前にカウンタ３
によってクリアされるため発生しない力１、プログラム
の実行状態等が異常になってＴの値が小さくなり、Ｔ″
′〈Ｔ“となろとキャリー出力８７がＯＲ，回路８８を
介して１ノセント信号８１を発する。即ち、何らかの異
常によってＴの値が太きくなりすぎても、小さくなりす
ぎても、異常と判断してＣＰＵ２０をリセットすること
ができ、プログラム等の異常をさらに高（・信頼度で検
知できる。当然ながら、この回路は第２図、第３図のど
ちらの比較回路とも組合せて用℃・て、より高信頼とす
ることができるだけでな（、従来のように、１ビツトの
データのみで出力を発生し、その周期をチェックする場
合にも検知の信頼度を上げることに効果がある。
今までの実施例は全て異常時にリセットを発する例で説
明したが、リセットと共に警報を発したり、リセット以
外に例えば割込信号を発生させて割込による優先処理に
よって所定の状態に復帰させる方法や、ＣＰＵを止めて
しまう方法などにも応用できろ。
明したが、リセットと共に警報を発したり、リセット以
外に例えば割込信号を発生させて割込による優先処理に
よって所定の状態に復帰させる方法や、ＣＰＵを止めて
しまう方法などにも応用できろ。
（発明の効果）
以上説明してきたように、この発明によればＣＰＵが複
数ビット数の所定データをレジスタに書込まないとプロ
グラムの実行状態が異常であると判断するようにしたた
め、従来・のウォッチドッグ・タイマ回路に比較して誤
って異常状態を正常と判断してしまう可能性が著しく低
下し、信頼度の高いマイクロコンビーータ・システムが
実現でき、例えば自動車のように使用環境が太きく変化
し、ノイズなども多い条件下で使用する場合に最適であ
る。また、前述した実施例の回路は全てディジクル回路
であり構成も簡単なので、いわゆるシンクルチップコン
ビーータに内蔵し易く、外部カラのノイズの影響を受け
に（くなる。この場合には、リセット出力を外部からも
入力できるようにも・わゆるオープン・コレクタ出力の
端子を設けてお（と、パワーオンリセットを外部から与
える場合に有利であるとともに、外部回路をリセツトす
る出力としても使用でき便利である。
数ビット数の所定データをレジスタに書込まないとプロ
グラムの実行状態が異常であると判断するようにしたた
め、従来・のウォッチドッグ・タイマ回路に比較して誤
って異常状態を正常と判断してしまう可能性が著しく低
下し、信頼度の高いマイクロコンビーータ・システムが
実現でき、例えば自動車のように使用環境が太きく変化
し、ノイズなども多い条件下で使用する場合に最適であ
る。また、前述した実施例の回路は全てディジクル回路
であり構成も簡単なので、いわゆるシンクルチップコン
ビーータに内蔵し易く、外部カラのノイズの影響を受け
に（くなる。この場合には、リセット出力を外部からも
入力できるようにも・わゆるオープン・コレクタ出力の
端子を設けてお（と、パワーオンリセットを外部から与
える場合に有利であるとともに、外部回路をリセツトす
る出力としても使用でき便利である。
第１図は従来のウォッチドッグ・タイマ回路の例、第２
図はこの発明の一実施例の回路構成を示すブロック図、
第３図は第２図の比較回路部分の′別の実施例の回路構
成を示すブロック図、第４図は第２図のカウンタ部分の
別の実施例の回路構成を示すブロック図である。 加・・・ＣＰＵ、 ３０・・・ＲＯＭ、４０・
・・ＲＡＭ、 ５０．Ｉｌｏ、６０・・・レ
ジスタ、 ７０・・・比較回路、８０・・・カウ
ンタ、９０・・・バス、１００・・ウォッチドッグ・タ
イマ回路。 特許出願人 日産自動車株式会社 特許出願代理人 弁理士 山 本 恵 −
図はこの発明の一実施例の回路構成を示すブロック図、
第３図は第２図の比較回路部分の′別の実施例の回路構
成を示すブロック図、第４図は第２図のカウンタ部分の
別の実施例の回路構成を示すブロック図である。 加・・・ＣＰＵ、 ３０・・・ＲＯＭ、４０・
・・ＲＡＭ、 ５０．Ｉｌｏ、６０・・・レ
ジスタ、 ７０・・・比較回路、８０・・・カウ
ンタ、９０・・・バス、１００・・ウォッチドッグ・タ
イマ回路。 特許出願人 日産自動車株式会社 特許出願代理人 弁理士 山 本 恵 −
Claims (3)
- （１）マイクロコンピュータに内蔵されたプログラムに
従って発生する連続パルス信号の周期によって前記マイ
クロコンビーータの異常動作状態を検知し、異常動作状
態を検知したときはマイクロコンピュータをリセットし
て初期の状態に戻すウォッチドッグ・タイマ回路におい
て、前記連続パルス信号が値の異なる２つの複数ビット
の所定のデータからなり、該データを所定のアドレスに
交互に記憶するレジスタと、該レジスタに交互に記憶さ
れた前記値の異なる２つの複数ピントの所定のデータと
該データのうちの予め設定されたどちらか一方のデータ
とを比較し両者が一致したときに出力信号を発する比較
回路と、該比較回路の出力信号を計数し該計数値が所定
値を越えたときに前記マイクロコンビーータをリセット
するための信号を出力するカウンタとを有することを特
徴とするウォッチドッグ・タイマ回路。 - （２）マイクロコンビーータに内蔵されたプログラムに
従って発生する連続パルス信号の周期によって前記マイ
クロコンビーータの異常動作状態を検知し、異常動作状
態を検知したときはマイクロコンビーータをリセットし
て初期の状態に戻すウォッチドッグ・タイマ回路におい
て、前記連続パルス信号が値の異なる２つの複数ピント
の所定のデータからなり、該データを所定のアドレスに
交互に記憶するレジスタと、該レジスタに交互に記憶さ
れた前記値の異なる２つの複数ピントの所定のデータと
、該データのうちの予め設定されたどちらか一方のデー
タとを比較する第１の比較回路と、該レジスタに交互に
記憶された前記値の異なる２つの複数ビットの所定のデ
ータと該データのうちの予め設定されたもう一方のデー
タとを比較する第２の比較回路と、該第２の比較回路の
出力信号と前記第１の比較回路の出力信号を入力とする
フリップ・フロップと、該フリップ・フロップの出力信
号を計数し該計数値が所定値を越えたときに前記マイク
ロコンビーータをリセットするための信号を出力するカ
ウンタとを有することを特徴とするウォッチドッグ・タ
イマ回路。 - （３）前記カウンタが、第１のカウンタ、第２のカウン
タ、第３のカウンタ及びオア回路で構成され、第１のカ
ウンタ及び第２のカウンタはクロック信号を計数し、第
２のカウンタは前記比較回路又はフリップ・クロックの
出力信号を計数し、第１のカウンタの出力信号と第２の
カウンタの出力信号は前記オア回路に入力され、第３の
カウンタの出力は第２のカウンタのクリア入力に入力さ
れ、前記オア回路の出力がマイクロコンビーータをリセ
ットするための信号であることを特徴とする特許請求の
範囲第１項ないし第２項に記載のウォッチドッグ・タイ
マ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57222846A JPS59114652A (ja) | 1982-12-21 | 1982-12-21 | ウォッチドッグ・タイマ回路 |
| US06/562,011 US4956807A (en) | 1982-12-21 | 1983-12-16 | Watchdog timer |
| DE19833345863 DE3345863A1 (de) | 1982-12-21 | 1983-12-19 | Ueberwachungsschaltung fuer rechner |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57222846A JPS59114652A (ja) | 1982-12-21 | 1982-12-21 | ウォッチドッグ・タイマ回路 |
Publications (2)
| Publication Number | Publication Date |
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| JPS59114652A true JPS59114652A (ja) | 1984-07-02 |
| JPH0346854B2 JPH0346854B2 (ja) | 1991-07-17 |
Family
ID=16788815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57222846A Granted JPS59114652A (ja) | 1982-12-21 | 1982-12-21 | ウォッチドッグ・タイマ回路 |
Country Status (3)
| Country | Link |
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