JP4240097B2 - 画素回路及び表示装置 - Google Patents

Description

本発明は、三原色に発光する発光素子がそれぞれ割り当てられた３個の画素と、各発光素子に電流を供給する電源ラインとを備えた画素回路、及びこの画素回路をマトリクス状に配列した表示装置に関する。より詳しくは、画素回路を構成する素子数を削減して、回路構成を簡略化する技術に関する。

画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。

有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
特開２００３−２５５８５６ 特開２００３−２７１０９５ 特開２００４−１３３２４０ 特開２００４−０２９７９１ 特開２００４−０９３６８２

上述した有機ＥＬディスプレイにおいてカラー表示を実現するために、三原色（ＲＧＢ）に発光する発光素子がそれぞれ割り当てられた３個の画素を１組（トリオ）として、マトリクス状に配列している。従来のカラー表示装置は、ＲＧＢ各画素ごとに独立の画素回路を構成している。したがって単純に計算すると、単色表示の有機ＥＬディスプレイに比べ、画素回路を構成する能動素子のトータル個数が３倍となり、その分有機ＥＬディスプレイを構成するパネルの歩留りの低下を招いていた。また限られた面積のパネルに無数の能動素子（一般的には薄膜トランジスタ、ＴＦＴ）を集積形成しなければならず、画素の高精細化を阻害していた。また素子数が増える分製造コストが高くなるという課題があった。

上述した従来の技術の課題に鑑み、本発明はカラー表示装置の画素回路を簡略化してトータルの素子数を削減し、以ってパネルの歩留りの改善、画素の高精細化及び製造コストの低減化を図ることを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、三原色が割り当てられた三個の画素と電源ラインとを備えた画素回路において、各画素は、映像信号をサンプリングするサンプリングトランジスタと、サンプリングされた映像信号を保持する保持容量と、保持された映像信号に応じた駆動電流を所定の発光期間中出力するドライブトランジスタと、該駆動電流に応じ該割り当てられた色で発光する発光素子とを含み、各画素のドライブトランジスタを発光期間中該電源ラインに接続する為に三個の画素に対して共通に配された一個のスイッチングトランジスタを備えたことを特徴とする。好ましくは、各画素は、該保持容量を補助するために異なる容量値を有する補助容量を備えており、前記スイッチングトランジスタは最も容量値の小さな補助容量を備えた画素に配する。又前記スイッチングトランジスタは、多層配線で三個の画素の三個のドライブトランジスタに接続している。

又本発明は、三原色が割り当てられた三個の画素を単位としてマトリクス状に配した画素と、各画素に給電する電源ラインとを備えたパネル状の表示装置であって、三原色が割り当てられた三個の画素は、各々が映像信号をサンプリングするサンプリングトランジスタと、サンプリングされた映像信号を保持する保持容量と、保持された映像信号に応じた駆動電流を所定の発光期間中出力するドライブトランジスタと、該駆動電流に応じ該割り当てられた色で発光する発光素子とを含み、三原色が割り当てられた三個の画素の各ドライブトランジスタを発光期間中該電源ラインに接続する為に三個の画素に対して共通に配された一個のスイッチングトランジスタを備えたことを特徴とする。

本発明によれば従来赤色画素（Ｒ画素）、緑色画素（Ｇ画素）及び青色画素（Ｂ画素）のそれぞれに設けていた発光期間制御用のスイッチングトランジスタを、Ｒ画素、Ｇ画素、Ｂ画素で共通化することにより、トータルの素子数の削減化を図っている。これに伴い、Ｒ画素、Ｇ画素、Ｂ画素ごとに配線していた電源ラインの本数もスイッチングトランジスタを共通化することで削減できる。これにより、画素回路の高精細化、パネル歩留りの改善、製造コストの低減化が可能になった。また素子数及び配線数を削減することで短絡欠陥を防ぐことも出来る。加えてスイッチングトランジスタをＲＧＢ画素で共通化することにより、従来のようにＲＧＢ画素間でスイッチングトランジスタの特性ばらつきが無くなり、Ｒ画素、Ｇ画素、Ｂ画素間での輝度のばらつきを抑制することも可能である。

以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明にかかる表示装置の全体構成を示す模式的なブロック図である。図示する様に、本表示装置は基本的に画素アレイ部１と、スキャナ部及び信号部を含む駆動部とで構成されている。画素アレイ部１は、行状に配された走査線ＷＳ、走査線ＡＺ１、走査線ＡＺ２及び走査線ＤＳと、列状に配された信号線ＳＬと、これらの走査線ＷＳ，ＡＺ１，ＡＺ２，ＤＳ及び信号線ＳＬに接続した行列状の画素２と、各画素２の動作に必要な第１電位Ｖｓｓ１、第２電位Ｖｓｓ２及び第３電位Ｖｃｃを供給する複数の電源線とからなる。各画素２には、ＲＧＢ三原色がそれぞれ割り当てられており、本明細書では、それぞれＲ画素、Ｇ画素、Ｂ画素のように表記することがある。各画素２の動作に必要な第１電位Ｖｓｓ１は所定の電位設定用であり、第２電位Ｖｓｓ２も所定の電位設定用である。第３電位ＶｃｃはＶｓｓ１及びＶｓｓ２とは異なり、各画素２に電流を供給するための電源ラインとなっている。一方信号部は水平セレクタ３からなり、信号線ＳＬに映像信号を供給する。スキャナ部は、ライトスキャナ４、ドライブスキャナ５、第１補正用スキャナ７１及び第２補正用スキャナ７２からなり、それぞれ走査線ＷＳ、走査線ＤＳ、走査線ＡＺ１及び走査線ＡＺ２に制御信号を供給して順次行毎に画素２を駆動する。

図２は、図１に示した画像表示装置に形成される画素２の構成例を示す回路図である。なおこの画素回路は本発明の元になる構成であるため、以下詳細に説明する。図示する様に画素回路２は、サンプリングトランジスタＴｒ１と、ドライブトランジスタＴｒｄと、第１スイッチングトランジスタＴｒ２と、第２スイッチングトランジスタＴｒ３と、第３スイッチングトランジスタＴｒ４と、画素容量Ｃｓと、発光素子ＥＬとを含む。サンプリングトランジスタＴｒ１は、所定のサンプリング期間に走査線ＷＳから供給される制御信号に応じ導通して信号線ＳＬから供給された映像信号の信号電位を画素容量Ｃｓにサンプリングする。画素容量Ｃｓは、サンプリングされた映像信号の信号電位に応じてドライブトランジスタＴｒｄのゲートＧに入力電圧Ｖｇｓを印加する。ドライブトランジスタＴｒｄは、入力電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子ＥＬに供給する。発光素子ＥＬは、所定の発光期間中ドライブトランジスタＴｒｄから供給される出力電流Ｉｄｓにより映像信号の信号電位に応じた輝度で発光する。

第１スイッチングトランジスタＴｒ２は、サンプリング期間に先立ち走査線ＡＺ１から供給される制御信号に応じ導通してドライブトランジスタＴｒｄのゲートＧを第１電位Ｖｓｓ１に設定する。第２スイッチングトランジスタＴｒ３は、サンプリング期間に先立ち走査線ＡＺ２から供給される制御信号に応じ導通してドライブトランジスタＴｒｄのソースＳを第２電位Ｖｓｓ２に設定する。第３スイッチングトランジスタＴｒ４は、サンプリング期間に先立ち走査線ＤＳから供給される制御信号に応じ導通してドライブトランジスタＴｒｄを第３電位Ｖｃｃに接続し、以ってドライブトランジスタＴｒｄの閾電圧Ｖｔｈに相当する電圧を画素容量Ｃｓに保持させて閾電圧Ｖｔｈの影響を補正する。さらにこの第３スイッチングトランジスタＴｒ４は、発光期間に再び走査線ＤＳから供給される制御信号に応じ導通してドライブトランジスタＴｒｄを第３電位Ｖｃｃに接続して出力電流Ｉｄｓを発光素子ＥＬに流す。

ここで第３スイッチングトランジスタＴｒ４は、基本的にドライブトランジスタＴｒｄを発光期間中電源ラインＶｃｃに接続するためのものである。換言すると、この第３スイッチングトランジスタＴｒ４はドライブスキャナ５から供給される制御信号ＤＳに応じてオン／オフし、発光素子ＥＬが発光する期間を制御している。１フィールドに占める発光期間が長くなると、その分画面輝度が高くなる。逆に発光期間が短くなると画面輝度は低くなる。このように第３スイッチングトランジスタＴｒ４は主として１フィールドに占める発光期間の割合を制御して画面輝度の調整を図ることを主機能としている。

以上の説明から明らかな様に、本画素回路２は、５個のトランジスタＴｒ１ないしＴｒ４及びＴｒｄと１個の画素容量Ｃｓと１個の発光素子ＥＬとで構成されている。トランジスタＴｒ１〜Ｔｒ３とＴｒｄはＮチャネル型のポリシリコンＴＦＴである。トランジスタＴｒ４のみＰチャネル型のポリシリコンＴＦＴである。但し本発明はこれに限られるものではなく、Ｎチャネル型とＰチャネル型のＴＦＴを適宜混在させることが出来る。発光素子ＥＬは例えばアノード及びカソードを備えたダイオード型の有機ＥＬデバイスである。但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光する全てのデバイスを含む。

図３は、図２に示した画像表示装置から画素回路２の部分のみを取り出した模式図である。理解を容易にするため、サンプリングトランジスタＴｒ１によってサンプリングされる映像信号の信号電位Ｖｓｉｇや、ドライブトランジスタＴｒｄの入力電圧Ｖｇｓ及び出力電流Ｉｄｓ、さらには発光素子ＥＬが有する容量成分Ｃｏｌｅｄなどを書き加えてある。以下図３に基づいて、本発明にかかる画素回路２の動作を説明する。

図４は、図３に示した画素回路のタイミングチャートである。図４を参照して、図３に示した画素回路の動作を具体的に説明する。図４は、時間軸Ｔに沿って各走査線ＷＳ，ＡＺ１，ＡＺ２及びＤＳに印加される制御信号の波形を表してある。表記を簡略化する為、制御信号も対応する走査線の符号と同じ符号で表してある。トランジスタＴｒ１，Ｔｒ２，Ｔｒ３はＮチャネル型なので、走査線ＷＳ，ＡＺ１，ＡＺ２がそれぞれハイレベルの時オンし、ローレベルの時オフする。一方トランジスタＴｒ４はＰチャネル型なので、走査線ＤＳがハイレベルの時オフし、ローレベルの時オンする。なおこのタイミングチャートは、各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形と共に、ドライブトランジスタＴｒｄのゲートＧの電位変化及びソースＳの電位変化も表してある。

図４のタイミングチャートではタイミングＴ１〜Ｔ８までを１フィールド（１ｆ）としてある。１フィールドの間に画素アレイの各行が一回順次走査される。タイミングチャートは、１行分の画素に印加される各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形を表してある。

当該フィールドが始まる前のタイミングＴ０で、全ての制御線号ＷＳ，ＡＺ１，ＡＺ２，ＤＳがローレベルにある。したがってＮチャネル型のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３はオフ状態にある一方、Ｐチャネル型のトランジスタＴｒ４のみオン状態である。したがってドライブトランジスタＴｒｄはオン状態のトランジスタＴｒ４を介して電源Ｖｃｃに接続しているので、所定の入力電圧Ｖｇｓに応じて出力電流Ｉｄｓを発光素子ＥＬに供給している。したがってタイミングＴ０で発光素子ＥＬは発光している。この時ドライブトランジスタＴｒｄに印加される入力電圧Ｖｇｓは、ゲート電位（Ｇ）とソース電位（Ｓ）の差で表される。

当該フィールドが始まるタイミングＴ１で、制御信号ＤＳがローレベルからハイレベルに切り替わる。これによりトランジスタＴｒ４がオフし、ドライブトランジスタＴｒｄは電源Ｖｃｃから切り離されるので、発光が停止し非発光期間に入る。したがってタイミングＴ１に入ると、全てのトランジスタＴｒ１〜Ｔｒ４がオフ状態になる。

タイミングＴ１のあとタイミングＴ２１で制御信号ＡＺ２が立上り、スイッチングトランジスタＴｒ３がオンする。これにより、ドライブトランジスタＴｒｄのソース（Ｓ）は所定の電位Ｖｓｓ２に初期化される。続いてタイミングＴ２２で制御信号ＡＺ１が立ち上がり、スイッチングトランジスタＴｒ２がオンする。これによりドライブトランジスタＴｒｄのゲート電位（Ｇ）が所定の電位Ｖｓｓ１に初期化される。この結果、ドライブトランジスタＴｒｄのゲートＧが基準電位Ｖｓｓ１に接続し、ソースＳが基準電位Ｖｓｓ２に接続される。ここでＶｓｓ１−Ｖｓｓ２＞Ｖｔｈを満たしており、Ｖｓｓ１−Ｖｓｓ２＝Ｖｇｓ＞Ｖｔｈとする事で、その後タイミングＴ３で行われるＶｔｈ補正の準備を行う。換言すると期間Ｔ２１‐Ｔ３は、ドライブトランジスタＴｒｄのリセット期間に相当する。また、発光素子ＥＬの閾電圧をＶｔｈＥＬとすると、ＶｔｈＥＬ＞Ｖｓｓ２に設定されている。これにより、発光素子ＥＬにはマイナスバイアスが印加され、いわゆる逆バイアス状態となる。この逆バイアス状態は、後で行うＶｔｈ補正動作及び移動度補正動作を正常に行うために必要である。

タイミングＴ３では制御信号ＡＺ２をローレベルにした後、制御信号ＤＳをローレベルにしている。これによりトランジスタＴｒ３がオフする一方トランジスタＴｒ４がオンする。この結果ドレイン電流Ｉｄｓが画素容量Ｃｓに流れ込み、Ｖｔｈ補正動作を開始する。この時ドライブトランジスタＴｒｄのゲートＧはＶｓｓ１に保持されており、ドライブトランジスタＴｒｄがカットオフするまで電流Ｉｄｓが流れる。カットオフするとドライブトランジスタＴｒｄのソース電位（Ｓ）はＶｓｓ１−Ｖｔｈとなる。ドレイン電流がカットオフした後のタイミングＴ４で制御信号ＤＳを再びハイレベルに戻し、スイッチングトランジスタＴｒ４をオフする。さらに制御信号ＡＺ１もローレベルに戻し、スイッチングトランジスタＴｒ２もオフする。この結果、画素容量ＣｓにＶｔｈが保持固定される。この様にタイミングＴ３‐Ｔ４はドライブトランジスタＴｒｄの閾電圧Ｖｔｈを検出する期間である。ここでは、この検出期間Ｔ３‐Ｔ４をＶｔｈ補正期間と呼んでいる。

この様にＶｔｈ補正を行った後タイミングＴ５で制御信号ＷＳをハイレベルに切り替え、サンプリングトランジスタＴｒ１をオンして映像信号の信号電位Ｖｓｉｇを画素容量Ｃｓに書き込む。発光素子ＥＬの等価容量Ｃｏｌｅｄに比べて画素容量Ｃｓは充分に小さい。この結果、映像信号の信号電位Ｖｓｉｇのほとんど大部分が画素容量Ｃｓに書き込まれる。正確には、Ｖｓｓ１に対する。Ｖｓｉｇの差分Ｖｓｉｇ−Ｖｓｓ１が画素容量Ｃｓに書き込まれる。したがってドライブトランジスタＴｒｄのゲートＧとソースＳ間の電圧Ｖｇｓは、先に検出保持されたＶｔｈと今回サンプリングされたＶｓｉｇ−Ｖｓｓ１を加えたレベル（Ｖｓｉｇ−Ｖｓｓ１＋Ｖｔｈ）となる。以降説明簡易化の為Ｖｓｓ１＝０Ｖとすると、ゲート／ソース間電圧Ｖｇｓは図４のタイミングチャートに示すようにＶｓｉｇ＋Ｖｔｈとなる。かかる映像信号の信号電位Ｖｓｉｇのサンプリングは制御信号ＷＳがローレベルに戻るタイミングＴ７まで行われる。すなわちタイミングＴ５‐Ｔ７がサンプリング期間に相当する。

サンプリング期間の終了するタイミングＴ７より前のタイミングＴ６で制御信号ＤＳがローレベルとなりスイッチングトランジスタＴｒ４がオンする。これによりドライブトランジスタＴｒｄが電源Ｖｃｃに接続されるので、画素回路は非発光期間から発光期間に進む。この様にサンプリングトランジスタＴｒ１がまだオン状態で且つスイッチングトランジスタＴｒ４がオン状態に入った期間Ｔ６‐Ｔ７で、ドライブトランジスタＴｒｄの移動度補正を行う。即ち本発明では、サンプリング期間の後部分と発光期間の先頭部分とが重なる期間Ｔ６‐Ｔ７で移動度補正を行っている。なお、この移動度補正を行う発光期間の先頭では、発光素子ＥＬは実際には逆バイアス状態にあるので発光する事はない。この移動度補正期間Ｔ６‐Ｔ７では、ドライブトランジスタＴｒｄのゲートＧが映像信号の信号電位Ｖｓｉｇのレベルに固定された状態で、ドライブトランジスタＴｒｄにドレイン電流Ｉｄｓが流れる。ここでＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれる為、ダイオード特性ではなく単純な容量特性を示すようになる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは画素容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄの両者を結合した容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに書き込まれていく。これによりドライブトランジスタＴｒｄのソース電位（Ｓ）は上昇していく。図４のタイミングチャートではこの上昇分をΔＶで表してある。この上昇分ΔＶは結局画素容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓから差し引かれる事になるので、負帰還をかけた事になる。この様にドライブトランジスタＴｒｄの出力電流Ｉｄｓを同じくドライブトランジスタＴｒｄの入力電圧Ｖｇｓに負帰還する事で、移動度μを補正する事が可能である。なお負帰還量ΔＶは移動度補正期間Ｔ６‐Ｔ７の時間幅ｔを調整する事で最適化可能である。この目的で制御信号ＷＳの立下りに傾斜が付けられている。

タイミングＴ７では制御信号ＷＳがローレベルとなりサンプリングトランジスタＴｒ１がオフする。この結果ドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。映像信号の信号電位Ｖｓｉｇの印加が解除されるので、ドライブトランジスタＴｒｄのゲート電位（Ｇ）は上昇可能となり、ソース電位（Ｓ）と共に上昇していく。その間画素容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓは（Ｖｓｉｇ−ΔＶ＋Ｖｔｈ）の値を維持する。ソース電位（Ｓ）の上昇に伴い、発光素子ＥＬの逆バイアス状態は解消されるので、出力電流Ｉｄｓの流入により発光素子ＥＬは実際に発光を開始する。この時のドレイン電流Ｉｄｓ対ゲート電圧Ｖｇｓの関係は、以下の式１で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）^２・・・式１
このトランジスタ特性式１において、Ｖｇｓはソースを基準としてゲートに印加されるゲート電圧を表わしており、Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。

このトランジスタ特性式１のＶｇｓにＶｓｉｇ−ΔＶ＋Ｖｔｈを代入する事で、以下の式２が得られる。
Ｉｄｓ＝ｋμ（Ｖｇｓ−Ｖｔｈ）^２＝ｋμ（Ｖｓｉｇ−ΔＶ）^２・・・式２
上記式２において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。この特性式２からＶｔｈの項がキャンセルされており、発光素子ＥＬに供給される出力電流ＩｄｓはドライブトランジスタＴｒｄの閾電圧Ｖｔｈに依存しない事が分かる。基本的にドレイン電流Ｉｄｓは映像信号の信号電位Ｖｓｉｇによって決まる。換言すると、発光素子ＥＬは映像信号の信号電位Ｖｓｉｇに応じた輝度で発光する事になる。その際Ｖｓｉｇは負帰還量ΔＶで補正されている。この補正量ΔＶは丁度特性式２の係数部に位置する移動度μの効果を打ち消すように働く。したがって、ドレイン電流Ｉｄｓは実質的に映像信号の信号電位Ｖｓｉｇのみに依存する事になる。

最後にタイミングＴ８に至ると制御信号ＤＳがハイレベルとなってスイッチングトランジスタＴｒ４がオフし、発光が終了すると共に当該フィールドが終わる。この後次のフィールドに移って再びＶｔｈ補正動作、信号電位のサンプリング動作、移動度補正動作及び発光動作が繰り返される事になる。

図５は、Ｒ画素、Ｇ画素、Ｂ画素を３個分並べた画素トリオを表している。本発明の元になった回路構成では、個々のＲ画素、Ｇ画素、Ｂ画素がそれぞれ独立した画素回路を構成しており、Ｒ画素、Ｇ画素、Ｂ画素共に同一の回路構成となっている。即ち各画素回路は、５個のトランジスタＴｒ１〜Ｔｒ４及びＴｒｄと、１個の画素容量（保持容量）Ｃｓと発光素子ＥＬとで構成されている。この発光素子ＥＬはＲ画素、Ｇ画素、Ｂ画素にそれぞれ割り当てられた色で発光する。

各画素の発光期間を制御するスイッチングトランジスタＴｒ４も、それぞれの画素に設けてある。このスイッチングトランジスタＴｒ４は、走査線ＤＳから供給される制御信号ＤＳに応じてオンし、ドライブトランジスタＴｒｄを電源ラインＶｃｃに接続するものである。本発明の元になった回路構成では１つの画素トリオでＲ画素、Ｇ画素、Ｂ画素にそれぞれスイッチングトランジスタＴｒ４を配している。例えば水平方向が４８０組の画素トリオ、垂直方向が３２０組の画素トリオで構成されたパネルの場合、スイッチングトランジスタＴｒ４は４８０×３２０×３＝４６０８００個となり、パネル全体でのトータルの素子数が多くなる。またこれら水平方向に並ぶスイッチングトランジスタＴｒ４の数だけ電源ラインＶｃｃも必要である。よって素子数の個数が多いとパネル歩留りの低下を招くと共に、画面の高精細化が難しく、製造コストも高くなるという問題がある。

図６は、本発明にかかる画素回路を示す模式的な回路図である。理解を容易にするため、図５と対応する部分には対応する参照番号を付してある。この画素回路２はＲＧＢ三原色が割り当てられた３個のＲ画素、Ｇ画素、Ｂ画素と、電源ラインＶｃｃとを備えている。各画素は、映像信号をサンプリングするサンプリングトランジスタＴｒ１と、サンプリングされた映像信号を保持する保持容量（画素容量）Ｃｓと、保持された映像信号に応じた駆動電流を所定の発光期間中出力するドライブトランジスタＴｒｄと、駆動電流に応じ割り当てられた色で発光する発光素子ＥＬとを含む。特徴事項としてＲＧＢ各画素のドライブトランジスタＴｒｄを発光期間中電源ラインＶｃｃに接続するために、３個のＲＧＢ画素に対して共通に配された１個のスイッチングトランジスタＴｒ４を備えている。換言すると、図５に示した参考例では各ＲＧＢ画素に配していた３個のスイッチングトランジスタＴｒ４を、本発明にかかる画素回路では１個のスイッチングトランジスタＴｒ４として共通化している。かかる構成により、スイッチングトランジスタＴｒ４のトータルの個数は図５の参考例に比べ３分の１に削減され、低コスト化が可能になる。また一組の画素トリオにつき２個のスイッチングトランジスタＴｒ４と２本の電源ラインＶｃｃが削減されるため、画素内レイアウトに余裕が出来、不要なショートを防止できる。加えてスイッチングトランジスタＴｒ４をＲＧＢ画素で共通化することにより、Ｒ画素、Ｇ画素、Ｂ画素間での輝度のばらつきを抑制することも可能である。前述したように、このスイッチングトランジスタＴｒ４は主として発光期間を規定するものであるが、移動度補正期間も制御している。前述したようにドライブトランジスタＴｒｄの移動度補正期間は、スイッチングトランジスタＴｒ４がオンしたとき開始し、サンプリングトランジスタＴｒ１がオフした時終わる。スイッチングトランジスタＴｒ４は移動度補正期間の始期を規定している。これをＲＧＢ画素で共通化することにより、ＲＧＢ各画素での移動度補正期間を共通にすることが可能である。これによりＲＧＢ画素間での輝度のばらつきを抑制することが出来る。また、スイッチングトランジスタＴｒ４のゲートカップリングの影響などもＲＧＢ３画素で共通になため、ばらつきが現れず輝度の一様性を確保できる。

図７は、ＲＧＢ画素トリオの配線パタンを示すレイアウト図である。図７は、図５に示した参考例に対応するレイアウト図である。前述したように参考例では、Ｒ画素、Ｇ画素、Ｂ画素にそれぞれドライブトランジスタＴｒｄやスイッチングトランジスタＴｒ４を形成している。そのため電源ラインＶｃｃを各ＲＧＢ画素にそれぞれ設ける必要がある。図示の例では、ドライブトランジスタＴｒｄやスイッチングトランジスタＴｒ４のゲートを初めに形成している。このゲート形成と同時に、走査線ＤＳのゲート配線も行っている。なお各トランジスタＴｒｄ，Ｔｒ４のゲート及びＤＳゲート配線は金属モリブデンＭｏで形成している。その上にドライブトランジスタＴｒｄやスイッチングトランジスタＴｒ４の素子領域となるＰｏｌｙ‐Ｓｉ層を形成する。さらにその上に、ドライブトランジスタＴｒｄやスイッチングトランジスタＴｒ４のソース及びドレインを適切に接続するための配線をアルミニウム（Ａｌ）で形成する。その際同時に電源ラインＶｃｃもアルミニウム配線で形成している。

図８は、図６に示した本発明にかかる画素回路のパタンレイアウト図である。理解を容易にするため、図７に示した参考例と対応する部分には対応する参照番号を付してある。前述したように、本発明にかかる画素回路２はＲ画素、Ｇ画素、Ｂ画素でスイッチングトランジスタＴｒ４を共通化している。本例ではこのスイッチングトランジスタＴｒ４はＧ画素にのみ形成されている。Ｒ画素でスイッチングトランジスタＴｒ４が不要となった部分には、例えば保持容量Ｃｓ（画素容量）を補助するための補助容量Ｃｓｕｂを設けることが出来る。同様にＢ画素にもスイッチングトランジスタＴｒ４を除いた部分に補助容量Ｃｓｕｂを必要に応じ形成することが出来る。

Ｇ画素に形成したスイッチングトランジスタＴｒ４のソースは電源ラインＶｃｃに接続している。一方スイッチングトランジスタＴｒ４のドレインはＧ画素のドライブトランジスタＴｒｄに接続すると共に、その右隣のＢ画素に形成されたドライブトランジスタＴｒｄにも接続している。これらの接続のため、スイッチングトランジスタＴｒ４のドレイン領域がそのまま延設されて接続用の配線となっている。一方、Ｇ画素に対して左側に位置するＲ画素のドライブトランジスタＴｒｄに対しては、１層目のアルミニウム配線（Ａｌ）の上に多層化して形成した２層目のアルミ配線（２Ａｌ）を通して接続している。このようにスイッチングトランジスタＴｒ４を共通化すると、Ｖｃｃ電源ラインなどの配線をまたがなくてはならない。この為に配線を多層化し、追加した第２のレイヤー（２Ａｌ）を使ってスイッチングトランジスタＴｒ４のドレインをＲ画素のドライブトランジスタＴｒｄに接続する。多層化するにあたって本実施形態では２層目の配線にアルミニウムを使っている。このときのプロセスは一般的なＴＦＴプロセスを使用することが出来る。場合によっては追加した２層目の配線に金属銀を使うことが出来る。このときは発光素子ＥＬのアノードを形成するプロセスを利用して、第２配線層を形成することが出来る。このように既存のプロセスに大きな変更をもたらすことなく、２層目の配線レイヤーを追加することが可能である

図９は、図５及び図７に示した画素の製造に慣用されたプロセスを示す模式的な断面図である。この慣用プロセスは、まずガラスなどの基板（図示せず）の上にトランジスタのゲート電極及びゲート配線（走査線）を金属Ｍｏで形成する。その上を２層のゲート絶縁膜ＳｉＯ_２／ＳｉＮで被覆する。その上にトランジスタの素子領域となる多結晶シリコン薄膜ｐｏｌｙ‐Ｓｉをパタニング形成する。これを層間絶縁膜で被覆した後、その上に１層目の配線を金属Ａｌでパタニング形成する。この金属配線は信号線や電源ラインＶｃｃとなるものである。この配線を第１層間絶縁膜１ＰＬＮＲで被覆した後、その上に発光素子ＥＬのアノード電極ＡＮＯＤＥを蒸着などで形成する。その上に発光層となる有機ＥＬ材料を蒸着した後、カソード電極ＣＡＴＨＯＤＥを形成する。さらにその上に絶縁膜や保護膜を被覆する。

図１０は、図６及び図８に示した多層配線を含む画素回路の製造プロセスを示す模式的な断面図である。基本的には図９に示した慣用プロセスを応用したものであり、対応する部分には対応する参照番号を付してある。図示する様に、信号線や電源ラインＶｃｃを１層目の金属Ａｌで形成した後、その上を１層目の層間絶縁膜１ＰＬＮＲで被覆する。さらにその上に、２層目の金属配線（２Ａｌ）を例えば金属アルミニウムで形成する。これは、１層目のアルミニウム配線と同じプロセスを利用して作ることが出来る。２層目のアルミニウム配線２Ａｌを第２層間絶縁膜２ＰＬＮＲで被覆した後、その上に発光素子ＥＬのアノード電極ＡＮＯＤＥを例えばＡｇなどで蒸着形成する。場合によっては、２層目の金属配線をアルミニウムから銀に代えることが出来る。この場合には発光素子ＥＬのアノード電極の製造プロセスを利用して、２層目の金属配線を作ることになる。

図１１は、図２及び図５に示した画素回路の変形例を表している。この画素回路は発光素子ＥＬの等価容量Ｃｏｌｅｄと並行に、補助容量Ｃｓｕｂが形成されている。この補助容量Ｃｓｕｂは保持容量Ｃｓに映像信号を書き込むときの入力ゲインを稼ぐ時に、等価容量Ｃｏｌｅｄと並列に配されるものである。

図１２は、画素容量Ｃｓに加え補助容量Ｃｓｕｂを形成した画素トリオのパタンレイアウトを示す模式的な平面図である。ＲＧＢ各色の画素回路２は、各々赤色発光素子、緑色発光素子及び青色発光素子を備えている。各画素回路２に形成された補助容量Ｃｓｕｂは、各色発光素子ごとに異なる容量値を有し、以ってＲＧＢ各画素回路間のホワイトバランスを調整している。この場合、ＲＧＢ画素間で共通化するスイッチングトランジスタＴｒ４を、最も容量値の小さな補助容量Ｃｓｕｂを備えた画素に配することが、レイアウト上適切である。図示の例ではＧ画素の補助容量Ｃｓｕｂの容量値が最も少ないため、スペース的に余裕がある。この余裕のある部分にスイッチングトランジスタＴｒ４を形成することで、実装効率を改善することが出来る。一方スイッチングトランジスタＴｒ４を共通化したことで、Ｒ画素及びＢ画素にはスペースが空くことになる。この部分は図７に示したように補助容量Ｃｓｕｂのスペースに充当してもよい。

サンプリングトランジスタＴｒ１、ドライブトランジスタＴｒｄ及びスイッチングトランジスタは、絶縁基板上に形成された薄膜トランジスタＴＦＴｓからなり、画素容量Ｃｓと補助容量Ｃｓｕｂは同じく絶縁基板上に形成された薄膜容量素子からなる。図示の例では、補助容量Ｃｓｕｂの一方の端子はアノードコンタクトを介して画素容量Ｃｓに接続する一方、他方の端子は所定の固定電位に接続されている。この固定電位は、発光素子ＥＬのカソード側になる接地電位Ｖｃａｔｈなどが選択される。図示の画素回路２は積層構造となっており、下層にＴＦＴｓ，Ｃｓ，Ｃｓｕｂ等が形成されている。上層に発光素子ＥＬが接続されている。理解を容易にするため、図１２では上層の発光素子ＥＬが除かれている。実際には、発光素子ＥＬはアノードコンタクトを介して画素回路２側に接続することになる。

最後に参考のため、本発明にかかる画素回路の移動度補正動作につき補足の説明をする。図１３は、移動度補正期間Ｔ６‐Ｔ７における画素回路２の状態を示す回路図である。図示するように、移動度補正期間Ｔ６‐Ｔ７では、サンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ４がオンしている一方、残りのスイッチングトランジスタＴｒ２及びＴｒ３がオフしている。この状態でドライブトランジスタＴｒ４のソース電位（Ｓ）はＶｓｓ１−Ｖｔｈである。このソース電位（Ｓ）は発光素子ＥＬのアノード電位でもある。前述したようにＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示す事になる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは画素容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄとの合成容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに流れ込む事になる。換言すると、ドレイン電流Ｉｄｓの一部が画素容量Ｃｓに負帰還され、移動度の補正が行われる。

図１４は前述したトランジスタ特性式２をグラフ化したものであり、縦軸にＩｄｓを取り横軸にＶｓｉｇを取ってある。このグラフの下方に特性式２も合わせて示してある。図１４のグラフは、画素１と画素２を比較した状態で特性カーブを描いてある。画素１のドライブトランジスタの移動度μは相対的に大きい。逆に画素２に含まれるドライブトランジスタの移動度μは相対的に小さい。この様にドライブトランジスタをポリシリコン薄膜トランジスタなどで構成した場合、画素間で移動度μがばらつく事は避けられない。例えば両画素１，２に同レベルの映像信号の信号電位Ｖｓｉｇを書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素１に流れる出力電流Ｉｄｓ１´は、移動度μの小さい画素２に流れる出力電流Ｉｄｓ２´に比べて大きな差が生じてしまう。この様に移動度μのばらつきに起因して出力電流Ｉｄｓの間に大きな差が生じるので、スジムラが発生し画面のユニフォーミティを損なう事になる。

そこで本発明では出力電流を入力電圧側に負帰還させる事で移動度のばらつきをキャンセルしている。先のトランジスタ特性式１から明らかなように、移動度が大きいとドレイン電流Ｉｄｓが大きくなる。したがって負帰還量ΔＶは移動度が大きいほど大きくなる。図１４のグラフに示すように、移動度μの大きな画素１の負帰還量ΔＶ１は移動度の小さな画素２の負帰還量ΔＶ２に比べて大きい。したがって、移動度μが大きいほど負帰還が大きくかかる事となって、ばらつきを抑制する事が可能である。図示するように、移動度μの大きな画素１でΔＶ１の補正をかけると、出力電流はＩｄｓ１´からＩｄｓ１まで大きく下降する。一方移動度μの小さな画素２の補正量ΔＶ２は小さいので、出力電流Ｉｄｓ２´はＩｄｓ２までそれ程大きく下降しない。結果的に、Ｉｄｓ１とＩｄｓ２は略等しくなり、移動度のばらつきがキャンセルされる。この移動度のばらつきのキャンセルは黒レベルから白レベルまでＶｓｉｇの全範囲で行われるので、画面のユニフォーミティは極めて高くなる。以上をまとめると、移動度の異なる画素１と２があった場合、移動度の大きい画素１の補正量ΔＶ１は移動度の小さい画素２の補正量ΔＶ２に対して小さくなる。つまり移動度が大きいほどΔＶが大きくＩｄｓの減少値は大きくなる。これにより移動度の異なる画素電流値は均一化され、移動度のばらつきを補正する事ができる。

以下参考の為、上述した移動度補正の数値解析を行う。図１３に示したように、トランジスタＴｒ１及びＴｒ４がオンした状態で、ドライブトランジスタＴｒｄのソース電位を変数Ｖに取って解析を行う。ドライブトランジスタＴｒｄのソース電位（Ｓ）をＶとすると、ドライブトランジスタＴｒｄを流れるドレイン電流Ｉｄｓは以下の式３に示す通りである。

またドレイン電流Ｉｄｓと容量Ｃ（＝Ｃｓ＋Ｃｏｌｅｄ）の関係により、以下の式４に示す様にＩｄｓ＝ｄＱ／ｄｔ＝ＣｄＶ／ｄｔが成り立つ。

式４に式３を代入して両辺積分する。ここで、ソース電圧Ｖ初期状態は−Ｖｔｈであり、移動度ばらつき補正時間（Ｔ６‐Ｔ７）をｔとする。この微分方程式を解くと、移動度補正時間ｔに対する画素電流が以下の数式５のように与えられる。

本発明にかかる画素回路を含む画像表示装置の全体構成を示すブロック図である。 本発明の画素回路の元になった画素回路を示す回路図である。 図２から切り取った画素回路を示す模式図である。 図２及び図３に示した画素回路の動作説明に供するタイミングチャートである。 図２に示した画素回路をＲＧＢ３個分取り出した画素トリオを示す回路図である。 本発明にかかる画素回路を示す回路図である。 画素回路のパタンレイアウトの参考例を示す模式図である。 本発明にかかる画素回路のパタンレイアウトを示す模式図である。 参考例にかかる画素回路の断面構成を示す模式図である。 本発明にかかる画素回路の断面構造を示す模式図である。 画素回路の参考例を示す模式図である。 ＲＧＢ３画素トリオの容量レイアウトを示す模式的な平面図である。 本発明にかかる画素回路の動作説明に供する模式図である。 本発明にかかる画素回路の動作説明に供するグラフである。

符号の説明

１・・・画素アレイ部、２・・・画素、３・・・水平セレクタ、４・・・ライトスキャナ、５・・・ドライブスキャナ、Ｔｒ１・・・サンプリングトランジスタ、Ｔｒ４・・・スイッチングトランジスタ、Ｔｒｄ・・・ドライブトランジスタ、ＥＬ・・・発光素子、Ｃｓ・・・保持容量、Ｃｓｕｂ・・・補助容量

Claims (6)

1. 三原色が割り当てられた三個の画素と電源ラインとを備え、
   各画素は、映像信号をサンプリングするサンプリングトランジスタと、サンプリングされた映像信号を保持する保持容量と、保持された映像信号に応じた駆動電流を所定の発光期間中出力するドライブトランジスタと、該駆動電流に応じ該割り当てられた色で発光する発光素子とを含み、
   各画素のドライブトランジスタを発光期間中該電源ラインに接続する為に三個の画素に対して共通に配された一個のスイッチングトランジスタを備える画素回路。
2. 各画素は、該保持容量を補助するために異なる容量値を有する補助容量を備えており、
   前記スイッチングトランジスタは最も容量値の小さな補助容量を備えた画素に配する請求項１記載の画素回路。
3. 前記スイッチングトランジスタは、多層配線で三個の画素の三個のドライブトランジスタに接続している請求項１記載の画素回路。
4. 三原色が割り当てられた三個の画素を単位としてマトリクス状に配した画素と、各画素に給電する電源ラインとを備えたパネルからなり、
   三原色が割り当てられた三個の画素は、各々が映像信号をサンプリングするサンプリングトランジスタと、サンプリングされた映像信号を保持する保持容量と、保持された映像信号に応じた駆動電流を所定の発光期間中出力するドライブトランジスタと、該駆動電流に応じ該割り当てられた色で発光する発光素子とを含み、
   三原色が割り当てられた三個の画素の各ドライブトランジスタを発光期間中該電源ラインに接続する為に三個の画素に対して共通に配された一個のスイッチングトランジスタを備える表示装置。
5. 三原色が割り当てられた三個の画素の各々は、該保持容量を補助するために異なる容量値を有する補助容量を備えており、
   前記スイッチングトランジスタは三個の画素のうち最も容量値の小さな補助容量を備えた画素に配する請求項４記載の表示装置。
6. 前記スイッチングトランジスタは、多層配線で三個の画素の三個のドライブトランジスタに接続している請求項４記載の表示装置。

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